JP2002232492A - ２線式データバスのエラー認識用回路構成 - Google Patents
２線式データバスのエラー認識用回路構成Info
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Abstract
(57)【要約】
【課題】 確実にエラー認識可能な２線式データバスの
回路構成を提供する。 【解決手段】 ２本のバスライン上でドミナントビット
が別々に送信される２線式データバスのエラー認識用回
路構成は、差動電流を測定する手段４を備える。この差
動電流はデータバス上でドミナントビットを送信する時
に２本のバスラインを駆動する駆動電流の差が送信機内
で測定されるものである。上記回路構成には、駆動電流
間の差が所定の制限値を超えるとエラー信号を供給する
評価手段５がさらに設けられる。
回路構成を提供する。 【解決手段】 ２本のバスライン上でドミナントビット
が別々に送信される２線式データバスのエラー認識用回
路構成は、差動電流を測定する手段４を備える。この差
動電流はデータバス上でドミナントビットを送信する時
に２本のバスラインを駆動する駆動電流の差が送信機内
で測定されるものである。上記回路構成には、駆動電流
間の差が所定の制限値を超えるとエラー信号を供給する
評価手段５がさらに設けられる。
Description
【０００１】
【発明の属する技術分野】本発明は、送信されたドミナ
ントビット（dominant bit）が２本のバスライン上で別
々に送信される２線式データバスのエラー認識用回路構
成に関する。
ントビット（dominant bit）が２本のバスライン上で別
々に送信される２線式データバスのエラー認識用回路構
成に関する。
【０００２】
【従来の技術】例えば、特性がＩＳＯ１１８９８に規定
されているＣＡＮ等のようなデータバスにおいては、別
々のデータビットが２本のバスライン上で別々に送信さ
れる。静止状態で、バスの両ラインは、終端抵抗器を介
して一緒に結合されるため、ほぼ同じ電位を有する。駆
動電流をＯＮすることにより、ドミナントビットは送信
機からバスに活発に送信される。この送信は別々に行わ
れる。即ち、バスの一方のラインの電位が上昇し、バス
の他方のラインの電位が低下する。駆動電流をＯＦＦに
することにより、リセッシブビット（recessive bit）
が送信機により送信される。その結果、２本のバスライ
ンが、再びほぼ同じ電位を呈する。
されているＣＡＮ等のようなデータバスにおいては、別
々のデータビットが２本のバスライン上で別々に送信さ
れる。静止状態で、バスの両ラインは、終端抵抗器を介
して一緒に結合されるため、ほぼ同じ電位を有する。駆
動電流をＯＮすることにより、ドミナントビットは送信
機からバスに活発に送信される。この送信は別々に行わ
れる。即ち、バスの一方のラインの電位が上昇し、バス
の他方のラインの電位が低下する。駆動電流をＯＦＦに
することにより、リセッシブビット（recessive bit）
が送信機により送信される。その結果、２本のバスライ
ンが、再びほぼ同じ電位を呈する。
【０００３】このタイプのデータバスでは、性質の異な
るエラーが起こることがある。基準電位に対してだけで
なく相互に対しても、個々のラインの短絡が起こること
がある。
るエラーが起こることがある。基準電位に対してだけで
なく相互に対しても、個々のラインの短絡が起こること
がある。
【０００４】従って、既知の回路構成は各ラインの電位
を評価し、そのような短絡に対する対処を講じている。
米国特許第５，４８８，３０６号から知られた回路構成
では、２本のバスライン間の電位差も評価される。
を評価し、そのような短絡に対する対処を講じている。
米国特許第５，４８８，３０６号から知られた回路構成
では、２本のバスライン間の電位差も評価される。
【０００５】
【発明が解決しようとする課題】しかしながら、これら
既知の構成のすべては、２本のバスラインのマスオフセ
ット(mass offset)に応答するという重大な欠点を有し
ている。２本のライン電位がずれるそのようなマスオフ
セットは、特に自動車分野に適用する場合に起こること
がある。既知のエラー認識回路においては、これらのマ
スオフセットにより、誤ったエラーメッセージ、即ち、
マスオフセットのみに言及して実際にはエラーを表さ
ず、かつ、実際のライン短絡には言及しないエラーメッ
セージが容易に導かれる。
既知の構成のすべては、２本のバスラインのマスオフセ
ット(mass offset)に応答するという重大な欠点を有し
ている。２本のライン電位がずれるそのようなマスオフ
セットは、特に自動車分野に適用する場合に起こること
がある。既知のエラー認識回路においては、これらのマ
スオフセットにより、誤ったエラーメッセージ、即ち、
マスオフセットのみに言及して実際にはエラーを表さ
ず、かつ、実際のライン短絡には言及しないエラーメッ
セージが容易に導かれる。
【０００６】本発明の目的は、最初に記載したタイプの
回路構成であって、バスラインのマスオフセットに応答
することなく、確実にエラー認識可能な回路構成を提供
することにある。
回路構成であって、バスラインのマスオフセットに応答
することなく、確実にエラー認識可能な回路構成を提供
することにある。
【０００７】
【課題を解決するための手段】本発明によれば、上記目
的は、上記回路構成が差動電流を測定する手段を備え、
この差動電流は、データバス上にドミナントビットを送
信する時に２本のバスラインを駆動する駆動電流の差が
送信機内で測定されたものであり、かつ、上記回路構成
に、上記駆動電流間の差が所定の制限値を超えるとエラ
ー信号を供給する評価手段が設けられていることで、解
決される。
的は、上記回路構成が差動電流を測定する手段を備え、
この差動電流は、データバス上にドミナントビットを送
信する時に２本のバスラインを駆動する駆動電流の差が
送信機内で測定されたものであり、かつ、上記回路構成
に、上記駆動電流間の差が所定の制限値を超えるとエラ
ー信号を供給する評価手段が設けられていることで、解
決される。
【０００８】本発明の基本概念は、電位は測定しない
が、電流は測定するということである。データバス上で
ドミナントビットを駆動するための２つの駆動電流間の
差が測定される。データバスにデータビットを送信する
送信機は、一般に、データバスラインをそれぞれ駆動す
る２個のドライバを有する。ビットがデータバス上で別
々に送信されるため、各駆動電流は反対の符号を有す
る。これら駆動電流間の差が判定される。２個の駆動電
流の一方が大幅に上昇した場合、これら２個の駆動電流
の相反する極性に基づき、その差も大幅に増大する。通
常の動作では駆動電流間の差を超えることがない所定の
制限値が設定される。しかしながら、上記短絡の一つに
おいては、差動電流が大幅に増大し、上記所定の制限値
を超えてしまう。この時、上記回路構成はエラーメッセ
ージを供給する。
が、電流は測定するということである。データバス上で
ドミナントビットを駆動するための２つの駆動電流間の
差が測定される。データバスにデータビットを送信する
送信機は、一般に、データバスラインをそれぞれ駆動す
る２個のドライバを有する。ビットがデータバス上で別
々に送信されるため、各駆動電流は反対の符号を有す
る。これら駆動電流間の差が判定される。２個の駆動電
流の一方が大幅に上昇した場合、これら２個の駆動電流
の相反する極性に基づき、その差も大幅に増大する。通
常の動作では駆動電流間の差を超えることがない所定の
制限値が設定される。しかしながら、上記短絡の一つに
おいては、差動電流が大幅に増大し、上記所定の制限値
を超えてしまう。この時、上記回路構成はエラーメッセ
ージを供給する。
【０００９】両方の駆動電流が測定されて評価されるた
め、２線式バスの２ライン上で電位ズレが起きても、エ
ラーメッセージを出さない。なぜならば電位ズレは本質
的に駆動電流に影響を与えず、また２ラインの終端抵抗
器が電位なしでそれらの間に設置されているからであ
る。
め、２線式バスの２ライン上で電位ズレが起きても、エ
ラーメッセージを出さない。なぜならば電位ズレは本質
的に駆動電流に影響を与えず、また２ラインの終端抵抗
器が電位なしでそれらの間に設置されているからであ
る。
【００１０】さらに、本発明の回路構成は、外部ＥＭＶ
からバスラインへの影響が少ないという一般的な利点を
有する。
からバスラインへの影響が少ないという一般的な利点を
有する。
【００１１】請求項２に記載の本発明の実施態様によれ
ば、上記回路構成は、ＩＳＯ１１８９８に応じたＣＡＮ
バスに好適である。なぜならばこのバスは、実際にマス
オフセットまたはＥＭＶの影響が起こることの多い車両
で使用されるからである。また、これらの条件下で、実
際にラインの相互短絡がある場合、あるいは異なる電位
で短絡が起きた場合にのみ、本発明の回路構成はエラー
メッセージを供給する。
ば、上記回路構成は、ＩＳＯ１１８９８に応じたＣＡＮ
バスに好適である。なぜならばこのバスは、実際にマス
オフセットまたはＥＭＶの影響が起こることの多い車両
で使用されるからである。また、これらの条件下で、実
際にラインの相互短絡がある場合、あるいは異なる電位
で短絡が起きた場合にのみ、本発明の回路構成はエラー
メッセージを供給する。
【００１２】請求項３に記載の本発明の実施態様では、
送信機がドミナントビットを送信する時、駆動電流が最
初に急激に上昇する。これは、バスラインが容量性負荷
を表すからである。従って、ドミナントビット期間の後
半を除いて、このドミナントビットの開始時に駆動電流
間の差を測定もしくは評価しない、または測定も評価も
しないことが有利である。なぜならば、この時には２ラ
インで表される容量性／誘導性負荷による過渡現象が低
下しているからである。
送信機がドミナントビットを送信する時、駆動電流が最
初に急激に上昇する。これは、バスラインが容量性負荷
を表すからである。従って、ドミナントビット期間の後
半を除いて、このドミナントビットの開始時に駆動電流
間の差を測定もしくは評価しない、または測定も評価も
しないことが有利である。なぜならば、この時には２ラ
インで表される容量性／誘導性負荷による過渡現象が低
下しているからである。
【００１３】請求項５に記載の本発明の実施態様では、
ＣＡＮバスプロトコルで提供されるＴＸＤ信号を上記目
的のために有利に評価することができる。ＴＸＤ信号は
ドミナントビットの期間を表す。各個々のビットについ
てＴＸＤ信号のトレーリングエッジでオリエンテーショ
ン（orientation）を行えることは有利である。なぜな
らば、この瞬間でバスラインに過渡現象が起こり、か
つ、駆動電流は、この瞬間の過渡現象の影響をもはや受
けないからである。
ＣＡＮバスプロトコルで提供されるＴＸＤ信号を上記目
的のために有利に評価することができる。ＴＸＤ信号は
ドミナントビットの期間を表す。各個々のビットについ
てＴＸＤ信号のトレーリングエッジでオリエンテーショ
ン（orientation）を行えることは有利である。なぜな
らば、この瞬間でバスラインに過渡現象が起こり、か
つ、駆動電流は、この瞬間の過渡現象の影響をもはや受
けないからである。
【００１４】請求項４に記載の本発明の実施態様では、
データバスの２線の短絡が非常に確実に認識される。こ
の目的に対して、２個の駆動電流が別々に基準電流と比
較され、２個の駆動電流が別々に基準電流を超えるとき
にのみ、エラーメッセージが供給される。その結果、エ
ラー認識がより確実となる。
データバスの２線の短絡が非常に確実に認識される。こ
の目的に対して、２個の駆動電流が別々に基準電流と比
較され、２個の駆動電流が別々に基準電流を超えるとき
にのみ、エラーメッセージが供給される。その結果、エ
ラー認識がより確実となる。
【００１５】上述したように、データバス上のドミナン
トビットのビットフェーズ（bit phase）の最後で駆動
電流を評価することが有利であるため、請求項６に記載
の本発明の他の実施態様では、ドミナントビットの送信
開始後に所定間隔で駆動電流の測定および／または評価
が行われるように、上記駆動電流の測定および／または
評価、または上記駆動電流間の差の測定および／または
評価がタイマで引き起こされることを特徴とする。よっ
て、バスライン上での過渡現象に影響を与えることな
く、駆動電流間の差の測定が行われることが可能とな
り、さらに有利である。
トビットのビットフェーズ（bit phase）の最後で駆動
電流を評価することが有利であるため、請求項６に記載
の本発明の他の実施態様では、ドミナントビットの送信
開始後に所定間隔で駆動電流の測定および／または評価
が行われるように、上記駆動電流の測定および／または
評価、または上記駆動電流間の差の測定および／または
評価がタイマで引き起こされることを特徴とする。よっ
て、バスライン上での過渡現象に影響を与えることな
く、駆動電流間の差の測定が行われることが可能とな
り、さらに有利である。
【００１６】ＣＡＮプロトコルでは、アクノレッジビッ
ト（acknowledge bit）およびエラーフレックス（error
flex）の送信中の他、いわゆるアービトレーションフ
ェーズ（arbitration phase）の間、ドミナントビット
の複数のＣＡＮトランシーバによって、バス上での同時
送信が提供される。この段階では、電流差測定で、不必
要なエラー表示につながる値が生成されることがある。
従って、請求項７に記載の本発明の他の実施態様では、
ＣＡＮバスプロトコルでの送信中断サービスルーチンの
期間中にのみ、駆動電流またはそれらの差を測定および
／または評価することが有利である。なぜならばこの段
階では、たった１人の参加者がバス上でビットを活発に
送信することができるからである。従って、この段階に
おいて、妨害の影響を受けることなく、駆動電流の確実
な評価が可能となる。
ト（acknowledge bit）およびエラーフレックス（error
flex）の送信中の他、いわゆるアービトレーションフ
ェーズ（arbitration phase）の間、ドミナントビット
の複数のＣＡＮトランシーバによって、バス上での同時
送信が提供される。この段階では、電流差測定で、不必
要なエラー表示につながる値が生成されることがある。
従って、請求項７に記載の本発明の他の実施態様では、
ＣＡＮバスプロトコルでの送信中断サービスルーチンの
期間中にのみ、駆動電流またはそれらの差を測定および
／または評価することが有利である。なぜならばこの段
階では、たった１人の参加者がバス上でビットを活発に
送信することができるからである。従って、この段階に
おいて、妨害の影響を受けることなく、駆動電流の確実
な評価が可能となる。
【００１７】本発明の回路構成が供給するエラー信号
が、十分に長い期間有効であり、次の電信のアービトレ
ーションフェーズにより破壊されないことを確実にする
ため、請求項８に記載の本発明の他の実施態様では、そ
の回路構成が、エラー信号が遅延され供給されるよう、
評価結果をバッファリングするシフトレジスタを備える
ことを特徴とする。このシフトレジスタの長さにより、
エラー表示を評価するため、送信中断サービスルーチン
に有効な時間が判定される。
が、十分に長い期間有効であり、次の電信のアービトレ
ーションフェーズにより破壊されないことを確実にする
ため、請求項８に記載の本発明の他の実施態様では、そ
の回路構成が、エラー信号が遅延され供給されるよう、
評価結果をバッファリングするシフトレジスタを備える
ことを特徴とする。このシフトレジスタの長さにより、
エラー表示を評価するため、送信中断サービスルーチン
に有効な時間が判定される。
【００１８】個々ビットの送信中にすでに起きている差
動電流が、エラー表示を行わないように、請求項９に記
載の本発明の他の実施態様では、回路構成が多数決回路
を備えることを特徴とする。このような多数決回路は、
複数測定の過半数が、結果として制限値を超えたことを
示すときにのみ、エラー信号を出すものである。この多
数決回路は、シフトレジスタに接続可能であり、有利で
ある。シフトレジスタが、複数のドミナントビットに関
する評価結果を同時に供給するからである。
動電流が、エラー表示を行わないように、請求項９に記
載の本発明の他の実施態様では、回路構成が多数決回路
を備えることを特徴とする。このような多数決回路は、
複数測定の過半数が、結果として制限値を超えたことを
示すときにのみ、エラー信号を出すものである。この多
数決回路は、シフトレジスタに接続可能であり、有利で
ある。シフトレジスタが、複数のドミナントビットに関
する評価結果を同時に供給するからである。
【００１９】請求項１０に記載の本発明の他の実施態様
では、好ましくは、単一ビットの送信中に、このビット
に隣接のビット、即ち、前後のビットの送信中を除き、
差動電流が所定の制限値を超えたときのみ、エラーメッ
セージが抑制されるように、上記多数決評価が行われる
ようにしてよく、有利である。この場合、該単一ビット
に関して誤ったエラー評価が起きたと結論づけることが
できる。そして、エラーメッセージが抑制される。
では、好ましくは、単一ビットの送信中に、このビット
に隣接のビット、即ち、前後のビットの送信中を除き、
差動電流が所定の制限値を超えたときのみ、エラーメッ
セージが抑制されるように、上記多数決評価が行われる
ようにしてよく、有利である。この場合、該単一ビット
に関して誤ったエラー評価が起きたと結論づけることが
できる。そして、エラーメッセージが抑制される。
【００２０】請求項１１に記載の本発明の他の実施態様
では、駆動電流の合計により、エラー評価からアービト
レーションフェーズとアクノレッジビットを除外し、よ
ってそのような段階で、正しく評価されたエラー信号
が、不注意で早まって書き換えられてしまうことを防ぐ
ことが目的である。アービトレーションフェーズとアク
ノレッジビットは、バス上で、複数のトランシーバが同
時にドミナントビットを送信できることを特徴とする。
その結果、２個の駆動電流の合計が、制限値より低くな
り、電流差信号は評価されない。
では、駆動電流の合計により、エラー評価からアービト
レーションフェーズとアクノレッジビットを除外し、よ
ってそのような段階で、正しく評価されたエラー信号
が、不注意で早まって書き換えられてしまうことを防ぐ
ことが目的である。アービトレーションフェーズとアク
ノレッジビットは、バス上で、複数のトランシーバが同
時にドミナントビットを送信できることを特徴とする。
その結果、２個の駆動電流の合計が、制限値より低くな
り、電流差信号は評価されない。
【００２１】上記および他の本発明の態様は、次の実施
の形態の説明で明らかになる。
の形態の説明で明らかになる。
【００２２】
【発明の実施の形態】図１は、いわゆるトランシーバ、
即ち、データバスに接続されてデータビットがデータバ
ス上に送信できるようになる装置を示すブロック図であ
る。図１のブロック図では、バスエラー認識用に実施さ
れる本発明にかかる回路構成もさらに示されている。
即ち、データバスに接続されてデータビットがデータバ
ス上に送信できるようになる装置を示すブロック図であ
る。図１のブロック図では、バスエラー認識用に実施さ
れる本発明にかかる回路構成もさらに示されている。
【００２３】図１の実施形態において、データバスは、
ＩＳＯ１１８９８に従ってその構造とプロトコルが規定
されたＣＡＮバスである。このデータバスは、例えばビ
ット送信が別々に行われる２本のデータバスラインＣＡ
ＮＨとＣＡＮＬを有する。
ＩＳＯ１１８９８に従ってその構造とプロトコルが規定
されたＣＡＮバスである。このデータバスは、例えばビ
ット送信が別々に行われる２本のデータバスラインＣＡ
ＮＨとＣＡＮＬを有する。
【００２４】ＣＡＮバスの静止状態では、両データバス
ラインＣＡＮＨ，ＣＡＮＬは、ほぼ同じ電位を有する。
これは、図示しない方法でこれら２本のラインが終端抵
抗器を介して結合されているからである。単一ビットが
送信機により送信される際、データバスラインＣＡＮＨ
の電位は上昇し、データバスラインＣＡＮＬの電位は低
下する。
ラインＣＡＮＨ，ＣＡＮＬは、ほぼ同じ電位を有する。
これは、図示しない方法でこれら２本のラインが終端抵
抗器を介して結合されているからである。単一ビットが
送信機により送信される際、データバスラインＣＡＮＨ
の電位は上昇し、データバスラインＣＡＮＬの電位は低
下する。
【００２５】このことは、図１の回路構成において、デ
ータバスラインＣＡＮＨ用のドライバ１により、かつ、
データバスラインＣＡＮＬ用のドライバ２により行われ
る。ドライバ１，２は両方とも、駆動制御回路３により
制御される。駆動制御回路３は、単一ビットが、２本の
データバスラインＣＡＮＨ，ＣＡＮＬを通し区別して送
信されるよう、２個のドライバ１，２を同期制御するも
のである。このため、駆動制御回路３は、信号ＴＸＤに
より制御される。静止状態では、ＴＸＤは高い電位を有
する。データバス上に送信される単一の活性なドミナン
トビットは、低レベルの信号ＴＸＤで特徴づけられる。
信号ＴＸＤが低レベルである限り、上述した方法で２本
のデータバスラインＣＡＮＨ，ＣＡＮＬを通してビット
が別々に送信されるよう、ドライバ１，２への対応する
制御が駆動制御回路３により行われる。電流供給のた
め、ドライバ１は電源電位ＶＣＣに接続され、ドライバ
２は基準電位ＧＮＤに接続される。
ータバスラインＣＡＮＨ用のドライバ１により、かつ、
データバスラインＣＡＮＬ用のドライバ２により行われ
る。ドライバ１，２は両方とも、駆動制御回路３により
制御される。駆動制御回路３は、単一ビットが、２本の
データバスラインＣＡＮＨ，ＣＡＮＬを通し区別して送
信されるよう、２個のドライバ１，２を同期制御するも
のである。このため、駆動制御回路３は、信号ＴＸＤに
より制御される。静止状態では、ＴＸＤは高い電位を有
する。データバス上に送信される単一の活性なドミナン
トビットは、低レベルの信号ＴＸＤで特徴づけられる。
信号ＴＸＤが低レベルである限り、上述した方法で２本
のデータバスラインＣＡＮＨ，ＣＡＮＬを通してビット
が別々に送信されるよう、ドライバ１，２への対応する
制御が駆動制御回路３により行われる。電流供給のた
め、ドライバ１は電源電位ＶＣＣに接続され、ドライバ
２は基準電位ＧＮＤに接続される。
【００２６】データバス上での上記のようなドミナント
ビット送信において、干渉が起こることがある。特に、
データバスラインＣＡＮＨ，ＣＡＮＬが、他の電位に対
してまたは相互の短絡という点から、短絡する場合があ
る。従って、そのようなエラー条件が存在するかどうか
をいつでも判定することが好ましい。しかし、そのよう
なエラー条件の判定の際、追加の問題として、データバ
スラインＣＡＮＨ，ＣＡＮＬ上でマスオフセットが起こ
ることがある。この問題は、特に自動車分野で起こるこ
とが多い。従って、本発明によれば、２線式データバス
の短絡には応答するが、２本のバスラインの電位ズレに
は感応しない、エラー認識用の回路構成が提供される。
ビット送信において、干渉が起こることがある。特に、
データバスラインＣＡＮＨ，ＣＡＮＬが、他の電位に対
してまたは相互の短絡という点から、短絡する場合があ
る。従って、そのようなエラー条件が存在するかどうか
をいつでも判定することが好ましい。しかし、そのよう
なエラー条件の判定の際、追加の問題として、データバ
スラインＣＡＮＨ，ＣＡＮＬ上でマスオフセットが起こ
ることがある。この問題は、特に自動車分野で起こるこ
とが多い。従って、本発明によれば、２線式データバス
の短絡には応答するが、２本のバスラインの電位ズレに
は感応しない、エラー認識用の回路構成が提供される。
【００２７】本発明のエラー認識用回路構成の基本概念
は、ドライバ１，２によりデータバスに供給される２つ
の駆動電流間の差を測定することである。電圧評価が行
われる従来技術の構成とは対照的に、この場合、電位ズ
レまたは外部ＥＭＶの影響には感応しないことが明らか
な電流評価が行われる。
は、ドライバ１，２によりデータバスに供給される２つ
の駆動電流間の差を測定することである。電圧評価が行
われる従来技術の構成とは対照的に、この場合、電位ズ
レまたは外部ＥＭＶの影響には感応しないことが明らか
な電流評価が行われる。
【００２８】従って、本発明の回路構成は、差動電流を
測定する手段４を備える。この手段４は、図１の実施形
態において比較器として形成され、ドライバ１およびド
ライバ２からの信号を受け取る。これらの信号は、ドラ
イバ１，２からデータバスラインＣＡＮＨ，ＣＡＮＬに
送られる駆動電流にそれぞれ比例する。比較器４によ
り、これらの駆動電流は減算されて所定の制限値と比較
される。この比較の結果は、信号Ｃとして評価手段５に
渡される。手段５では、信号Ｃがさらに評価され、対応
するエラー信号Ｆが供給される。駆動電流間の差の評価
は、図１に示すトランシーバにより、ドミナントビット
の送信中に行われる必要があるため、信号ＴＸＤが手段
５に提供される。これにより、手段５は、トランシーバ
がドミナントビットをデータバス上に送信する低レベル
に信号ＴＸＤがなる期間内にのみ、信号Ｃの評価を行
う。また、手段５は、信号Ｆの時間遅延を行い、かつ／
または複数の値を介して信号Ｃの評価を行うよう実施し
てもよい。
測定する手段４を備える。この手段４は、図１の実施形
態において比較器として形成され、ドライバ１およびド
ライバ２からの信号を受け取る。これらの信号は、ドラ
イバ１，２からデータバスラインＣＡＮＨ，ＣＡＮＬに
送られる駆動電流にそれぞれ比例する。比較器４によ
り、これらの駆動電流は減算されて所定の制限値と比較
される。この比較の結果は、信号Ｃとして評価手段５に
渡される。手段５では、信号Ｃがさらに評価され、対応
するエラー信号Ｆが供給される。駆動電流間の差の評価
は、図１に示すトランシーバにより、ドミナントビット
の送信中に行われる必要があるため、信号ＴＸＤが手段
５に提供される。これにより、手段５は、トランシーバ
がドミナントビットをデータバス上に送信する低レベル
に信号ＴＸＤがなる期間内にのみ、信号Ｃの評価を行
う。また、手段５は、信号Ｆの時間遅延を行い、かつ／
または複数の値を介して信号Ｃの評価を行うよう実施し
てもよい。
【００２９】さらに、合計装置により、図示しない方法
で駆動電流の合計を算出し、第２の所定の制限値との比
較を行うさらなる比較器により評価するようにしてもよ
い。合計信号が制限値未満となる期間内にのみ手段５に
信号ＴＸＤを供給するために比較信号を使用してもよ
い。それにより、アービトレーションフェーズとアクノ
レッジビットが、エラー評価から除外される。従って、
そのような段階で、正しく評価されたエラー信号が不注
意に書き換えられてしまうことが防がれる。アービトレ
ーションフェーズとアクノレッジビットは、複数のトラ
ンシーバが、バス上で同時にドミナントビットを送信で
きることを特徴とする。その結果、２つの駆動電流が、
制限値より低下し、電流差信号が評価されることはな
い。
で駆動電流の合計を算出し、第２の所定の制限値との比
較を行うさらなる比較器により評価するようにしてもよ
い。合計信号が制限値未満となる期間内にのみ手段５に
信号ＴＸＤを供給するために比較信号を使用してもよ
い。それにより、アービトレーションフェーズとアクノ
レッジビットが、エラー評価から除外される。従って、
そのような段階で、正しく評価されたエラー信号が不注
意に書き換えられてしまうことが防がれる。アービトレ
ーションフェーズとアクノレッジビットは、複数のトラ
ンシーバが、バス上で同時にドミナントビットを送信で
きることを特徴とする。その結果、２つの駆動電流が、
制限値より低下し、電流差信号が評価されることはな
い。
【００３０】手段５は、正信号Ｃでカウントアップし、
負信号Ｃでカウントダウンするカウントｎを有するカウ
ンタとして形成してよい。計数結果は、ドミナントビッ
トフェーズの最後にトリガーされるようにしてよい。カ
ウンタが所定値を超えると、エラー信号Ｆがセットされ
る。電流差エラーがそのようなエラーではないと判定さ
れた回数がｎ倍を超えるまでエラー信号は供給されない
ため、多数決評価も同時に達成される。
負信号Ｃでカウントダウンするカウントｎを有するカウ
ンタとして形成してよい。計数結果は、ドミナントビッ
トフェーズの最後にトリガーされるようにしてよい。カ
ウンタが所定値を超えると、エラー信号Ｆがセットされ
る。電流差エラーがそのようなエラーではないと判定さ
れた回数がｎ倍を超えるまでエラー信号は供給されない
ため、多数決評価も同時に達成される。
【００３１】図２は、図１の評価手段５の可能な実施形
態を示す。図２では、３個のＤフリッピフロップ１１，
１２，１３が次々に配置されたシフトレジスタチェーン
が示されている。信号ＴＸＤが、Ｄフリップフロップ１
１，１２，１３のクロック入力に供給される。第１シフ
トレジスタ１１の入力には、信号Ｃが与えられる。エラ
ー信号Ｆは、シフトレジスタチェーンの最後のＤフリッ
プフロップ１３の出力から供給される。
態を示す。図２では、３個のＤフリッピフロップ１１，
１２，１３が次々に配置されたシフトレジスタチェーン
が示されている。信号ＴＸＤが、Ｄフリップフロップ１
１，１２，１３のクロック入力に供給される。第１シフ
トレジスタ１１の入力には、信号Ｃが与えられる。エラ
ー信号Ｆは、シフトレジスタチェーンの最後のＤフリッ
プフロップ１３の出力から供給される。
【００３２】エラー表示遅延は、その期間がシフトレジ
スタの長さに依存し、評価手段５内のそのようなシフト
レジスタにより達成するようにしてもよい。新しい値Ｃ
は、その後のシフトレジスタ内で信号ＴＸＤの新しいパ
ルスにいずれも置き換えられる。図３に示す実施形態で
は、３個の送信されたドミナントビット期間に及ぶエラ
ー信号Ｆの遅延が、このようにして達成される。
スタの長さに依存し、評価手段５内のそのようなシフト
レジスタにより達成するようにしてもよい。新しい値Ｃ
は、その後のシフトレジスタ内で信号ＴＸＤの新しいパ
ルスにいずれも置き換えられる。図３に示す実施形態で
は、３個の送信されたドミナントビット期間に及ぶエラ
ー信号Ｆの遅延が、このようにして達成される。
【００３３】Ｄフリップフロップ１１，１２，１３は、
信号ＴＸＤの正端（positive edge）でクロック測定さ
れることが有利である。この信号ＴＸＤは、各ドミナン
トビットの終わりに現れる。この時、図１の構成のドラ
イバ１，２が依然として充分に活性であるため、駆動電
流の測定が可能である。この時の評価により、またデー
タバスラインＣＡＮＨ，ＣＡＮＬ上でドミナントビット
の交換が行われることで起こる過渡現象ももはや活性で
ないことは確実である。
信号ＴＸＤの正端（positive edge）でクロック測定さ
れることが有利である。この信号ＴＸＤは、各ドミナン
トビットの終わりに現れる。この時、図１の構成のドラ
イバ１，２が依然として充分に活性であるため、駆動電
流の測定が可能である。この時の評価により、またデー
タバスラインＣＡＮＨ，ＣＡＮＬ上でドミナントビット
の交換が行われることで起こる過渡現象ももはや活性で
ないことは確実である。
【００３４】送信された各ドミナントビットのビットフ
ェーズの終端のみによる駆動電流測定の他の可能性が図
３に示されている。図３では、図２の回路によるＤフリ
ップフロップ１１，１２，１３を含むシフトレジスタが
示されている。しかし、図３の変形例では、信号ＴＸＤ
が、タイマ１４により遅延される。ここで、Ｄフリップ
フロップは、ＴＸＤ信号のリーディングエッジ、即ち、
その負端（negative edge）に応答するよう形成され
る。タイマ１４は、Ｄフリップフロップ１１，１２，１
３がドミナントビットの後半の期間でのみそのデータ入
力Ｄでデータを置き換えるように、遅延を設定する。ま
た、このようにして、送信されたドミナントビットの後
半においてのみ差動電流が評価されるようにすることも
確実にできる。
ェーズの終端のみによる駆動電流測定の他の可能性が図
３に示されている。図３では、図２の回路によるＤフリ
ップフロップ１１，１２，１３を含むシフトレジスタが
示されている。しかし、図３の変形例では、信号ＴＸＤ
が、タイマ１４により遅延される。ここで、Ｄフリップ
フロップは、ＴＸＤ信号のリーディングエッジ、即ち、
その負端（negative edge）に応答するよう形成され
る。タイマ１４は、Ｄフリップフロップ１１，１２，１
３がドミナントビットの後半の期間でのみそのデータ入
力Ｄでデータを置き換えるように、遅延を設定する。ま
た、このようにして、送信されたドミナントビットの後
半においてのみ差動電流が評価されるようにすることも
確実にできる。
【００３５】図４は、図１の回路構成の手段５のさらな
る変形例を示す図である。この変形例も、次々に配置さ
れる３個のＤフリップフロップ１１，１２，１３を備
え、信号ＴＸＤによりクロック測定される。しかし、こ
の変形例では、エラー信号Ｆの供給において、遅延が達
成されない。むしろ、Ｄフリップフロップ１１，１２，
１３に記憶された３個の連続するエラー信号に関し、そ
の多数決評価を達成することがその目的である。このた
め、Ｄフリップフロップ１１，１２，１３の３個のデー
タ出力Ｑ全てが、ＡＮＤゲート１５の３個の入力に接続
される。ＡＮＤゲート１５は、その出力からエラー信号
Ｆを供給する。それにより、３個の連続するドミナント
ビット期間中に、２個のドライバの差動電流が、所定の
制限値を超えたことを信号Ｃが示したときのみ、エラー
信号が供給されることが達成される。
る変形例を示す図である。この変形例も、次々に配置さ
れる３個のＤフリップフロップ１１，１２，１３を備
え、信号ＴＸＤによりクロック測定される。しかし、こ
の変形例では、エラー信号Ｆの供給において、遅延が達
成されない。むしろ、Ｄフリップフロップ１１，１２，
１３に記憶された３個の連続するエラー信号に関し、そ
の多数決評価を達成することがその目的である。このた
め、Ｄフリップフロップ１１，１２，１３の３個のデー
タ出力Ｑ全てが、ＡＮＤゲート１５の３個の入力に接続
される。ＡＮＤゲート１５は、その出力からエラー信号
Ｆを供給する。それにより、３個の連続するドミナント
ビット期間中に、２個のドライバの差動電流が、所定の
制限値を超えたことを信号Ｃが示したときのみ、エラー
信号が供給されることが達成される。
【００３６】言うまでもなく、他の多数決評価変形例も
可能である。どちらにせよ、多数決評価は、単一ドミナ
ントビットの送信中に、エラー条件が満たされるとき、
すでにエラー信号が供給されていないことを確実にする
必要がある。このエラー条件が、干渉の原因となる可能
性があるからである。
可能である。どちらにせよ、多数決評価は、単一ドミナ
ントビットの送信中に、エラー条件が満たされるとき、
すでにエラー信号が供給されていないことを確実にする
必要がある。このエラー条件が、干渉の原因となる可能
性があるからである。
【００３７】図４に示す差信号評価用手段５の変形例で
は、時間遅延評価が行われる可能性はもはや存在しな
い。しかし、このことは、図５に従い可能となる。図５
は、図４の変形例に従って接続されるＤフリップフロッ
プ１１，１２，１３を含むシフトレジスタを示す図であ
る。しかしながら、シフトレジスタは、Ｄフリップフロ
ップ１３の後に配置されるもう１個のＤフリップフロッ
プ１６により拡張される。
は、時間遅延評価が行われる可能性はもはや存在しな
い。しかし、このことは、図５に従い可能となる。図５
は、図４の変形例に従って接続されるＤフリップフロッ
プ１１，１２，１３を含むシフトレジスタを示す図であ
る。しかしながら、シフトレジスタは、Ｄフリップフロ
ップ１３の後に配置されるもう１個のＤフリップフロッ
プ１６により拡張される。
【００３８】Ｄフリップフロップ１１，１２，１３のデ
ータ出力を評価する第１ＡＮＤゲート１７、Ｄフリップ
フロップ１２，１３，１６のデータ出力を評価するＡＮ
Ｄゲート１８が設置される。２個のＡＮＤゲート１７，
１８の出力信号が、出力からエラー信号Ｆを供給するＯ
Ｒゲート１９に提供される。
ータ出力を評価する第１ＡＮＤゲート１７、Ｄフリップ
フロップ１２，１３，１６のデータ出力を評価するＡＮ
Ｄゲート１８が設置される。２個のＡＮＤゲート１７，
１８の出力信号が、出力からエラー信号Ｆを供給するＯ
Ｒゲート１９に提供される。
【００３９】図５の回路構成にある、拡張されたシフト
レジスタと修正された多数決評価により、多数決評価の
みならず、多数決評価なしの図２、３の変形例に対して
さらに与えられるように、時間遅延も達成される。
レジスタと修正された多数決評価により、多数決評価の
みならず、多数決評価なしの図２、３の変形例に対して
さらに与えられるように、時間遅延も達成される。
【００４０】従って、図５に示す評価手段５の変形例で
は、図２、３に示す変形例エラー信号Ｆの供給時間遅延
と、図４に示す評価手段５の変形例の多数決評価とが組
み合わされる。
は、図２、３に示す変形例エラー信号Ｆの供給時間遅延
と、図４に示す評価手段５の変形例の多数決評価とが組
み合わされる。
【００４１】図６は、トランシーバにおける本発明の回
路構成の第２の実施の形態を示すブロック図である。
路構成の第２の実施の形態を示すブロック図である。
【００４２】図６に示す第２の実施の形態のトランシー
バは、図１に示す第１の実施の形態のトランシーバと同
様に、第１のドライバ１、第２ドライバ２および駆動制
御回路３を備える。このトランシーバの動作は、ここま
では図１に示す第１の実施の形態の動作と同一である。
バは、図１に示す第１の実施の形態のトランシーバと同
様に、第１のドライバ１、第２ドライバ２および駆動制
御回路３を備える。このトランシーバの動作は、ここま
では図１に示す第１の実施の形態の動作と同一である。
【００４３】第１の実施の形態と同様に、本発明のエラ
ー認識用回路構成も、２つのドライバ１，２から駆動電
流を受け取り、２つの駆動電流間の差値を示す信号Ｃを
その出力から供給する比較器４を備える。この信号は、
評価手段２３により評価される。評価手段２３は、その
出力からエラー信号を供給する。この第２の実施の形態
で示される本発明による回路構成の動作も、ここまでは
図１に示す第１の実施の形態の動作と同一である。
ー認識用回路構成も、２つのドライバ１，２から駆動電
流を受け取り、２つの駆動電流間の差値を示す信号Ｃを
その出力から供給する比較器４を備える。この信号は、
評価手段２３により評価される。評価手段２３は、その
出力からエラー信号を供給する。この第２の実施の形態
で示される本発明による回路構成の動作も、ここまでは
図１に示す第１の実施の形態の動作と同一である。
【００４４】しかしながら、本発明による回路構成の第
２の実施の形態は、図６に示すように、追加の手段２
１，２２，２３を備える。これらの手段は、ドライバ
１，２の電流を基準信号ＲＥＦと直接比較し、また、駆
動電流がそれぞれこの基準信号ＲＥＦを超える時に、エ
ラー信号も供給する。
２の実施の形態は、図６に示すように、追加の手段２
１，２２，２３を備える。これらの手段は、ドライバ
１，２の電流を基準信号ＲＥＦと直接比較し、また、駆
動電流がそれぞれこの基準信号ＲＥＦを超える時に、エ
ラー信号も供給する。
【００４５】このため、ドライバ１の駆動電を基準信号
ＲＥＦと比較し、対応する出力信号を評価手段２３に供
給する比較器２１が設けられる。
ＲＥＦと比較し、対応する出力信号を評価手段２３に供
給する比較器２１が設けられる。
【００４６】これに対応して、ドライバ２の駆動電流を
基準信号ＲＥＦと比較してその比較結果も評価手段２３
に供給する比較器２２が設けられる。
基準信号ＲＥＦと比較してその比較結果も評価手段２３
に供給する比較器２２が設けられる。
【００４７】評価手段２３では、駆動電流間の差が、所
定の制限値を超えるか、ドライバ１の駆動電流が、基準
信号ＲＥＦを超えるか、またはドライバ２の駆動電流
が、基準信号ＲＥＦを超えるかのいづれかのとき、エラ
ー信号を供給する。
定の制限値を超えるか、ドライバ１の駆動電流が、基準
信号ＲＥＦを超えるか、またはドライバ２の駆動電流
が、基準信号ＲＥＦを超えるかのいづれかのとき、エラ
ー信号を供給する。
【００４８】このような個々の駆動電流の追加評価のた
め、追加の認識が確実に達成される。特に、ライン間の
短絡が、回路構成の拡張により、より確実に認識可能と
なる。
め、追加の認識が確実に達成される。特に、ライン間の
短絡が、回路構成の拡張により、より確実に認識可能と
なる。
【００４９】図７は、図６に示す回路構成の評価手段２
３の可能な実施の形態を示す図である。
３の可能な実施の形態を示す図である。
【００５０】比較器２１，２２によって供給される２つ
の信号ＲＨ，ＲＬが、図７の回路構成において、ＡＮＤ
ゲート３１に与えられる。ＡＮＤゲート３１の出力信号
は、ＯＲゲート３２，３３，３４の第１入力に供給され
る。
の信号ＲＨ，ＲＬが、図７の回路構成において、ＡＮＤ
ゲート３１に与えられる。ＡＮＤゲート３１の出力信号
は、ＯＲゲート３２，３３，３４の第１入力に供給され
る。
【００５１】図６に示す回路構成の比較器４の信号Ｃ
は、ＯＲゲート３２の第２入力に供給される。
は、ＯＲゲート３２の第２入力に供給される。
【００５２】図７に示す回路構成は、信号ＴＸＤにより
クロックされる３個のＤフリップフロップ３５，３６，
３７を備える。
クロックされる３個のＤフリップフロップ３５，３６，
３７を備える。
【００５３】ＯＲゲート３２の出力信号は、フリップフ
ロップ３５のデータ入力Ｄに与えられる。フリップフロ
ップ３５の出力信号は、ＯＲゲート３３の第２入力に与
えられる。ＯＲゲート３３の出力信号は、今度は第２の
Ｄフリップフロップ３６に与えられる。第２のＤフリッ
プフロップ３６の出力信号は、ＯＲゲート３４の第２入
力に結合される。ＯＲゲート３４の出力信号は、Ｄフリ
ップフロップ３７のデータ入力に結合される。Ｄフリッ
プフロップ３７のデータ出力Ｑは、エラー信号Ｆを供給
する。
ロップ３５のデータ入力Ｄに与えられる。フリップフロ
ップ３５の出力信号は、ＯＲゲート３３の第２入力に与
えられる。ＯＲゲート３３の出力信号は、今度は第２の
Ｄフリップフロップ３６に与えられる。第２のＤフリッ
プフロップ３６の出力信号は、ＯＲゲート３４の第２入
力に結合される。ＯＲゲート３４の出力信号は、Ｄフリ
ップフロップ３７のデータ入力に結合される。Ｄフリッ
プフロップ３７のデータ出力Ｑは、エラー信号Ｆを供給
する。
【００５４】図７の回路構成におけるシフトレジスタ変
形例によって、関連するドミナントビットに信号ＲＨ，
ＲＬの一つが応答したかどうかの追加のチェックが、各
個々のバッファリングエラー条件に対して達成される。
従って、３個のエラー条件のうち一つが満足されたと
き、即ち、信号ＲＨ、ＲＬ、またはＣの一つが割当ドミ
ナントビットの送信中に活性であったとき、Ｄフリップ
フロップ３５，３６，３７は、各個々のドミナントビッ
ト毎にエラー信号を記憶する。
形例によって、関連するドミナントビットに信号ＲＨ，
ＲＬの一つが応答したかどうかの追加のチェックが、各
個々のバッファリングエラー条件に対して達成される。
従って、３個のエラー条件のうち一つが満足されたと
き、即ち、信号ＲＨ、ＲＬ、またはＣの一つが割当ドミ
ナントビットの送信中に活性であったとき、Ｄフリップ
フロップ３５，３６，３７は、各個々のドミナントビッ
ト毎にエラー信号を記憶する。
【００５５】エラー信号Ｆは、図６、７に示す第２の実
施の形態において、追加的にフィルタリングされるよう
にしてもよい。しかしながら、２本のＣＡＮバスライ
ン、ＣＡＮＨとＣＡＮＬとの間の短絡の認識は、このよ
うな短絡によりバスを通るデータ送信の可能性が阻害さ
れ、データ送信が直ちに中断されてしまうため、直接評
価しなければならないことに留意されたい。
施の形態において、追加的にフィルタリングされるよう
にしてもよい。しかしながら、２本のＣＡＮバスライ
ン、ＣＡＮＨとＣＡＮＬとの間の短絡の認識は、このよ
うな短絡によりバスを通るデータ送信の可能性が阻害さ
れ、データ送信が直ちに中断されてしまうため、直接評
価しなければならないことに留意されたい。
【００５６】
【発明の効果】以上詳述したとおり、本発明は、以下の
効果を奏する。
効果を奏する。
【００５７】即ち、本発明によれば、２つの駆動電流を
測定して評価するので、２線式バスの２ライン上で電位
ズレが起きても、エラーメッセージを出すことがない。
これにより、確実にエラー認識可能な２線式データバス
の回路構成が提供される。
測定して評価するので、２線式バスの２ライン上で電位
ズレが起きても、エラーメッセージを出すことがない。
これにより、確実にエラー認識可能な２線式データバス
の回路構成が提供される。
【図１】本発明による回路構成の第１の実施の形態を示
すブロック図である。
すブロック図である。
【図２】例えば図１の回路構成の評価手段５で使用する
ことのできるシフトレジスタのブロック図である。
ことのできるシフトレジスタのブロック図である。
【図３】タイマが追加された図２のシフトレジスタを示
す図である。
す図である。
【図４】多数決評価を有する図２のシフトレジスタを示
す図である。
す図である。
【図５】図４の多数決評価を有するが、時間遅延を伴う
評価が可能となるように拡張シフトレジスタを有するシ
フトレジスタを示す図である。
評価が可能となるように拡張シフトレジスタを有するシ
フトレジスタを示す図である。
【図６】図１の第１の実施の形態に従うが、駆動電流の
単一評価が追加された本発明による回路構成の第２の実
施の形態を示す図である。
単一評価が追加された本発明による回路構成の第２の実
施の形態を示す図である。
【図７】図６の第２の実施の形態における回路の評価手
段の可能な詳細形態を示す図である。
段の可能な詳細形態を示す図である。
１，２ ドライバ ４，２１，２２ 比較器 ５，２３ 評価手段 １４ タイマ １１，１２，１３，１６，３５，３６，３７ Ｄフリッ
プフロップ １５，１７，１８ ＡＮＤゲート １９ ＯＲゲート Ｆ エラー信号
プフロップ １５，１７，１８ ＡＮＤゲート １９ ＯＲゲート Ｆ エラー信号
フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 トーマス、シュールマン ドイツ連邦共和国ハンブルク、ファルケン リート、93 Ｆターム(参考） 5K029 CC01 DD23 KK21 LL16
Claims (11)
- 【請求項１】送信されたドミナントビットが２本のバス
ライン上に別々に送信される２線式データバスのエラー
認識用回路構成であって、 前記データバス上にドミナントビットを送信するときに
前記２本のバスラインを駆動する駆動電流の差を送信機
内で測定する差動電流測定手段を備え、 前記駆動電流間の差が所定の制限値を超えるときに、エ
ラー信号を供給する評価手段が設けられていることを特
徴とする回路構成。 - 【請求項２】前記２線式バスは、ＩＳＯ１１８９８に従
ったＣＡＮバスであることを特徴とする請求項１に記載
の回路構成。 - 【請求項３】送信されたビットの期間の後半で前記駆動
電流間の差を測定し、もしくは評価し、または、測定し
かつ評価することを特徴とする請求項１に記載の回路構
成。 - 【請求項４】両方の駆動電流を別々に基準電流と比較
し、両方の駆動電流が別々に前記基準電流を超えるとエ
ラーメッセージを供給する手段をさらに備えることを特
徴とする請求項１に記載の回路構成。 - 【請求項５】前記駆動電流の測定もしくは評価または測
定および評価の時点を判定するためにＣＡＮバス送信機
のＴＸＤ入力信号が使用され、 特に、前記ＴＸＤ信号のトレーリングエッジが前記測定
時点を判定することを特徴とする請求項２または３に記
載の回路構成。 - 【請求項６】ドミナントビットの送信開始後の所定の間
隔で、前記駆動電流の測定もしくは評価または測定およ
び評価を引き起こすタイマを備えることを特徴とする請
求項３に記載の回路構成。 - 【請求項７】前記ＣＡＮバスの送信中断サービスルーチ
ン中にのみ、前記駆動電流を測定し、もしくは評価し、
または、測定しかつ評価することを特徴とする請求項２
に記載の回路構成。 - 【請求項８】前記エラー信号を遅延の態様で供給するシ
フトレジスタを備えることを特徴とする請求項２に記載
の回路構成。 - 【請求項９】前記制限値を超えたことを複数の測定の過
半数の結果が示したときにのみエラーメッセージを供給
するように、前記測定の評価を行う多数決回路を備える
ことを特徴とする請求項８に記載の回路構成。 - 【請求項１０】前記多数決評価において前記ビットの位
置の考慮も行い、好ましくは、ビットの送信中に前記制
限値を超えたときにのみエラーメッセージを抑制し、こ
のビットに隣接する２つのビットが送信された時には、
前記エラーメッセージの抑制は行わないことを特徴とす
る請求項１または８に記載の回路構成。 - 【請求項１１】前記駆動電流間の差の評価だけではなく
これらの合計の評価も行い、前記駆動電流の合計が所定
の制限値を超えるときにのみ前記駆動電流間の差を評価
することを特徴とする請求項１に記載の回路構成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10059769A DE10059769A1 (de) | 2000-11-30 | 2000-11-30 | Schaltungsanordnung zur Fehlererkennung eines Zweidraht-Datenbusses |
| DE10059769.6 | 2000-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002232492A true JP2002232492A (ja) | 2002-08-16 |
| JP4024528B2 JP4024528B2 (ja) | 2007-12-19 |
Family
ID=7665442
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001367017A Expired - Fee Related JP4024528B2 (ja) | 2000-11-30 | 2001-11-30 | ２線式データバスのエラー認識用回路構成 |
| JP2001367014A Pending JP2002267644A (ja) | 2000-11-30 | 2001-11-30 | 液体クロマトグラフ用カラム恒温槽 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001367014A Pending JP2002267644A (ja) | 2000-11-30 | 2001-11-30 | 液体クロマトグラフ用カラム恒温槽 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6691056B2 (ja) |
| EP (1) | EP1217528B1 (ja) |
| JP (2) | JP4024528B2 (ja) |
| DE (2) | DE10059769A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110892681A (zh) * | 2017-07-21 | 2020-03-17 | 罗伯特·博世有限公司 | 用于can总线系统的发送/接收装置以及用于利用can发送/接收装置识别短路的方法 |
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