JP2002222897A

JP2002222897A - 半導体用パッケージ

Info

Publication number: JP2002222897A
Application number: JP2001020594A
Authority: JP
Inventors: Susumu Okikawa; 進沖川
Original assignee: Hitachi Metals Ltd
Current assignee: Proterial Ltd
Priority date: 2001-01-29
Filing date: 2001-01-29
Publication date: 2002-08-09

Abstract

(57)【要約】（修正有）【課題】熱放散性が優れ，且つファインピッチで高密
度実装を可能ならしめると共に、形状寸法のバラツキが
極めて少ないメタルポストを封入した基板を提供する。
また、短距離配線を可能にし動作周波数の高速化に容易
に対応できるものを提供する。【解決手段】半導体チップ２１を配設して配線パター
ン２２で接続し機能させる半導体用パッケージであっ
て、複数の貫通孔を有する孔明き板部１と、前記貫通孔
に第１絶縁層３を介装して埋設したメタルポスト２６
と、前記孔明き板部の両主面を絶縁する第２絶縁層４、
でなるメタルコア基板と、該メタルコア基板の一方／又
は両方の主面に配線パターン用の１８μｍ以下の極薄導
電箔５とを具備する半導体用パッケージにして、前記半
導体チップ２１が配設される部分の前記メタルポストの
埋設密度を相対的に高くしたことを特徴とする半導体用
パッケージである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表面に半導体チッ
プ（１個に限らずマルチチップモジュールでもよい）が
実装されて信号伝送が行われる半導体用パッケージに係
り、特に放熱性が各段に優れて、且つファインピッチ
（狭ピッチ）を可能とする形状寸法のバラツキが極めて
少ないものに関する。

【０００２】

【従来の技術】半導体用パッケージには多くの機能を兼
ね備えることが要求されてきた。先ず、小型で高密度
（ファインピッチ）配線できること。配線ピッチが微小
であり且つ微細で高密度の複雑なパターンを必要として
きている。また、それに伴う単位面積、単位体積当たり
の発熱量の増大による良好な放熱性が要求されてきた。
更に半導体チップが処理する信号の高速化にも対応でき
なくてはならない。また、電子パッケージに対するコス
トダウン要求は、年々過酷なものになっているから、製
造コストの低減も重要である。

【０００３】半導体用パッケージの高密度化は、配線パ
ターンの幅、または二つの配線パターン間距離を指標と
して評価され、年々小さくする努力がなされてきた。配
線パターンの幅、または二つの配線パターン間距離は、
単に小型化だけでなく伝送線路が長くなることによる伝
送信号の遅延など、デバイス性能に与える影響は大き
い。半導体用パッケージの配線パターン形成の従来法に
は、セミアディティブ法、フルアディティブ法、サブト
ラクティブ法など多くの製法がある。セミアディティブ
法は、（基板のレーザ孔明け）⇒（樹脂の粗化処理）⇒
（ジンケート処理、即ちＺｎメッキ）⇒（レジストのコ
ート形成）⇒（レジストのエッチングによる選択除去）
⇒（電気銅メッキ）⇒配線パターンの完成という工程を
経る。ジンケート膜は、最後に除去することが、短絡防
止の為に必要である。フルアディティブ法は、（基板の
レーザ孔明け）⇒（粗化処理）⇒（レジスト形成）⇒
（レジストのエッチングによる選択除去）⇒（無電解銅
メッキ）⇒配線パターンの完成という工程を経る。サブ
トラクティブ法は、（レーザ孔明け）⇒（粗化処理）⇒
（銅メッキ）⇒（エッチング）⇒配線パターンの完成と
いう工程を経る。

【０００４】銅張り基板の所要位置に貫通孔を穴明けし
たのち、無電解めっき処理及び銅めっき処理を施して全
面に銅めっき層を形成する。その後、全面にフォトレジ
スト膜を電着により形成したのち、フォトレジスト膜上
にインクマスクをスクリーン印刷により形成する。その
後、露光処理を行って、インクマスクを介して露出する
フォトレジスト膜を硬化させたのち、現像処理してフォ
トレジスト膜中、光が照射されなかった部分を溶解除去
して、配線パターンに準じたレジストパターンを形成す
る。その後、露出する銅めっき層及びその下層の銅箔を
エッチング除去したのち、レジストパターンを剥離し
て、銅めっき層及び銅箔による所望の配線パターンを形
成する。以上の様に、従来の製造方法は、多くの複雑な
工程を必要としてきた。

【０００５】またフリップチップ法では、半導体チップ
のバンプ電極と配線基板の電極とを一対一で接続するた
め、半導体チップのバンプ電極の形成密度にあわせて回
路基板上の回路配線を高密度に形成する必要がある。従
って、配線基板表面にファインラインを形成するととも
に、更に、半導体装置の小型化を図るために、積層した
多層配線をインナービアで接続した多層配線基板が使用
される。かかる多層配線基板としては、ビルドアップ方
式ガラスエポキシ配線基板が、日本ＩＢＭ社などから提
案されている。ビルドアップ方式ガラスエポキシ配線基
板は、ガラスエポキシ配線基板の両面に樹脂製のフィル
ムによる絶縁層（ビルドアップ層）とファインライン配
線層を形成したもので、ビルドアップ層にはインナービ
ア（サーフェスビア）が、ガラスエポキシ配線基板には
スルホールが夫々形成され、多層配線基板を形成してい
る。しかし、ビルドアップ方式ガラスエポキシ配線基板
では、ガラスエポキシ基板がスルホール構造を有するた
めに、小型化には一定の限界があった。

【０００６】これに対して、松下電器産業（株）から、
インナービア構造を有する樹脂多層基板（ＡＬＩＶＨ
（登録商標））が提案されている。かかる多層インナー
ビア基板は、樹脂絶縁層を介して設けられた各配線層の
間を任意の位置に形成したインナービアホールで接続し
た構造を有し、前記ビルドアップ方式ガラスエポキシ基
板のように貫通孔が無いため、多層配線基板の小型化を
図ることができる。ＡＬＩＶＨ（登録商標）は、プリプ
レグにビアホールを予め穿孔しておくと共に、これに導
電性接着剤（導電性ペースト）を充填しておくことで上
下の電気的導通を予め確保しておくようにした製法であ
る。ＡＬＩＶＨ（登録商標）については特許出願もあ
り、特開平６−２６８３４５号公報には被圧縮性の多孔
質基材を使用し任意の電極間のインナービアホール接続
を安定に行うものが開示されている。その他，特開平１
０−１５０２６５号公報には基材貫通孔へのペースト充
填方法が、特開平１１−２３３９４６号公報には貫通孔
より小さい径の柱状の突起を用いるものが開示される。

【０００７】貫通孔を用いないで導電材料を挟む形で貫
通孔を形成する方法も発表されている。この方法とし
て、例えば前述のＡＬＩＶＨ（登録商標）法の他に、東
芝で開発されたＢ２ＩＴ（登録商標）法がある。Ｂ２Ｉ
Ｔ（登録商標）は、Ｂ−ｓｑｕａｒｅＩＴと呼ばれ
る。Ｂ２ＩＴ（登録商標）法は、尖鋭な形状の導電部を
形成し、絶縁物を突き破る形で表裏の回路を導通させる
ものである。Ｂ２ＩＴ（登録商標）についても特許出願
があり、特開平６−３４２９７７号公報ではバンプ群先
端を合成樹脂系シートの厚さ方向に貫挿・露出する工程
を含む印刷基板の製造方法を、特開平６−３５０２５８
号公報にはバンプ群それぞれを貫挿させて貫通型の導体
配線部を形成する工程を具備する製造方法を、特開平７
−１４６６２８号公報には互いに離隔して舞い製された
略円錐状の導体でなるインターコネクタおよび配線板を
開示する。

【０００８】半導体チップは、また熱に弱い。そこで、
半導体チップの発する熱を効果的に放熱処理することが
できるとともに、構造を簡素にして安価なコストで製造
することができる半導体チップ用基板の開発が活発に行
われてきた。従来、０．３ｍｍ程度のドリルで、複数の
貫通孔をピッチ１．２７ｍｍ程度で穴明け後、Ｃｕ等で
貫通孔メッキを施して基板の縦方向の導通を取ってい
た。

【０００９】例えば特開平１０−３１３０７１号公報に
は、基板の他方の主面上に放熱パターンを形成し、この
放熱パターン上に、配線基板に搭載される際の接合面と
なる放熱板を接合し、さらに基板の厚さ方向に貫通する
ように放熱用貫通孔を穿設し、この放熱用貫通孔内に金
属材料を充填し、ベアチップが発する熱が金属材料が充
填された放熱用貫通孔及び放熱パターンを介して放熱板
に伝導されるようにしたものが開示される。また、特開
平９−１９９６３２号公報には、フレキシブル基板にお
いて、放熱性に優れ、穴明け加工を容易に行うことがで
き、かつ、高密度配線が可能な、電子部品搭載用基板を
開示する。

【００１０】特開平９−１９９６３２号公報によると、
「電気絶縁性のフレキシブルフィルム及び該フレキシブ
ルフィルムの厚み方向に２層以上設けた導体回路よりな
る多層基板と、すべてのフレキシブルフィルムを貫通す
る貫通穴と、該貫通穴を覆うよう多層基板の上面側に設
けた放熱金属板と、上記貫通穴と放熱金属板とにより形
成される、電子部品を搭載するための搭載用凹部と、多
層基板に設けられ導体回路に導通する貫通孔とを有す
る。フレキシブルフィルムの厚みは、３０〜２００μｍ
であることが好ましい。」

【００１１】特開平９−１９９６３２号公報の実施例に
よると、製造方法は次のとおりである。ガラス繊維入り
エポキシ系材料からなるフレキシブルフィルムを準備す
る。フレキシブルフィルムは、厚み０．０５ｍｍ、幅
２．５〜１５ｃｍの可撓性を有する帯状のフィルムであ
る。このフレキシブルフィルムは、予めロール状に巻回
しておき、複数のロール体を形成しておく。次いで、上
記ロール体からフレキシブルフィルムを引き出しなが
ら、該フレキシブルフィルムの下面側に、熱可塑性のガ
ラス繊維入りエポキシ系材料からなる絶縁性接着剤を接
着する。次いで、パンチング加工により、フレキシブル
フィルムの略中央部分に貫通穴を穿設する。次いで、フ
レキシブルフィルムの下面側に、前記絶縁性接着剤を介
して、厚み３５ｍｍの銅箔を接着する。そして、貫通孔
の内部に、半田を充填する。

【００１２】また、近年半導体用パッケージ基板は、機
器の小型化にともない、パターンはファイン化の一途を
たどり、いわゆる半導体用パッケージと称し、コア基板
の両面に絶縁層を塗布しビルドアップ層を付加してメッ
キ法によってパターンを形成していく方法が行われてい
る。図１０（ａ）に、従来の半導体用パッケージの一例
を図示する。半導体用パッケージは、ビルドアップコア
基板（３１）と上下のビルドアップ層（３２ａ，３２
ｂ）でなる。半導体用パッケージは、ガラス繊維強化の
エポキシ・リジッド材料を用いることが多い。上側ビル
ドアップ層（３２ａ）は、配線パターン（２２）、半田
ボール（２３）を経て半導体（Ｓｉ）チップ（２１）に
Ｃ４接続される。Ｃ４接続とは、controlled collapsi
ble chip connectorの略語で、ＬＳＩチップの電気信
号と発生する熱を、パッドを経て基板へと流れる電気的
にも熱的にも有効な伝導路を形成する接続手法である。

【００１３】記号２１はＬＳＩ、ＣＳＰなどの半導体チ
ップである場合もある。アンダーフィル（２５）は、樹
脂などで耐湿性および耐衝撃性向上の為に封止する機能
がある。下側ビルドアップ層（３２ｂ）は、半田ボール
（２４）を経て、外部回路に接続される。コア層は、ス
ルーホール（５２）の内壁にＣｕメッキして穴埋めし、
樹脂を充填して平坦化する。樹脂を充填する目的は，そ
れによりコア基板の機械的研磨を容易にすることであ
る。上下のビルドアップ層（３２ａ，３２ｂ）は電気
的、熱的に接続されている。下側ビルドアップ層（３２
ｂ）は、通常、コア層を取り囲んで上下対称にバランス
をとって、半導体用パッケージ全体として、反り無く平
坦度を出す為に設けることが多い。ビルドアップ層（３
２ａ、３２ｂ）は、１〜３層が一般的であり、この層の
Ｃｕはメッキで形成することが多い。回路パターンはメ
ッキＣｕをエッチングまたはアディティブ法のメッキで
形成される。

【００１４】

【発明が解決しようとする課題】（１）貫通孔間のピッ
チ、配線長図１０に示す従来の半導体用パッケージのスルーホール
（５２）は、通常０．３ｍｍのドリルで孔明けするし、
補強材として入れたガラス繊維が邪魔となって、ピッチ
Ｐを狭くすることは困難で、せいぜい１．２７ｍｍ程度
と粗いものしかできない。従って、年々ピッチの狭くな
る半導体チップ（２１）のバンプ、半田ボール（２３）
のピッチとは不整合が大きく、ビルドアップ層（３２
ａ，３２ｂ）の配線（２２）で層間結合を図１０（ｂ）
に示す所謂スタッガ（ｓｔａｇｇｅｒ）方式としなけれ
ばならず、配線長を増大する。このことは、信号の伝送
速度を遅らせ、動作周波数が１ＧＨｚにも達する現状に
おいて、高速化のニーズに反して問題である。半導体用
パッケージでの再配線長が長くなり問題である。

【００１５】（２）加工寸法精度半導体用パッケージのＣｕ板をハーフエッチングし、樹
脂埋込み後、平面研磨手段によって複数のメタルポスト
の端部が露出するまで研磨する方法がある。この場合、
露出するメタルポストと、未露出のメタルポストとが混
在して、バラツキが大きいだけでなく、熱放散性が悪く
信頼性と加工性に劣るという問題があった。従来のＣｕ
板のエッチングでは、エッチングで形成される孔の形
状、深さがばらつくのが通常である。場所によって被エ
ッチング性にバラツキがあるためである。次に、プリプ
レグをラミネートしてエッチングされた孔をすべて埋
め、反転してＣｕ層側を裏面研磨して樹脂にＣｕのメタ
ルポストが所定のピッチで複数個、埋め込まれたものを
製造する場合には、研磨面をどこで止めるかによって、
Ｃｕ層の厚さ、絶縁層の厚さが、その都度ばらついてし
まうという問題があった。図１１を用いて、この問題点
を詳細に説明する。図１１（ａ）は、従来のＣｕ板のエ
ッチング後の断面形状を示す。エッチング深さのバラツ
キがあり、理想的な台形からずれた形状である。これに
図１１（ｂ）に示すように樹脂を充填して、図１１
（ｂ）のＣｕ板側からエッチングすると、図１１（ｃ）
に示すようにエッチング残り、樹脂出っ張り、ショート
（電気的短絡）が発生する。この為、更に裏面の機械的
な研磨が必要となり、余計な工数がかかる上に均一性が
悪いという問題があった。これは信号の伝送速度を遅ら
せる問題となっていた。

【００１６】（３）孔明け加工ガラス繊維強化エポキシ樹脂基板を用いる場合、貫通孔
のドリルによる孔明けはガラス繊維により微細な孔明け
が阻害されるのみならず、繊維の破断を来たし、信頼性
の低下、後のメッキ工程でのメッキ液の染込みなど、種
々の問題もある。また、熱膨張係数を調節するために樹
脂にフィラーを添加することが多くなっているが、微小
ビア（貫通孔）加工の場合には、このフィラーの粒径自
体が妨げになるという問題もある。（４）ランドの存在によるファインピッチ化の阻害従来の半導体用パッケージでは、図１０（ｂ）に模式図
を示すように、ランド（５１）を０．４〜１．２５ｍｍ
程度にとることが配線パターン（２２）との接続信頼性
の為に必須である。従って、ランド（５１）間には引回
せる配線パターンの本数が限られ、半導体用パッケージ
の高密度化を阻害する問題もあった。

【００１７】（５）導体箔の厚みによるファインピッチ
化の阻害半導体用パッケージの最外層に銅などで配線パターンを
形成する場合、従来の製造方法では厚いメッキ層しか形
成できないという問題があった。この為、エッチングに
よりファイン・パターンを形成できないという問題があ
った。サイドエッチ、アンダーカット等々、エッチング
の限界が制約となるからである。また、レーザ孔明けの
際、反射防止のための黒化処理工程が必須という問題も
あった。その他、諸々の工程が複雑に絡み合うという問
題もあった。

【００１８】（６）ＡＬＩＶＨ法の問題点ＡＬＩＶＨ法などの全層ＩＶＨ構造樹脂多層基板のイン
ナービアホール形成法として採用されているレーザ加工
法では、その貫通孔の品質（基板両端面における孔形
状、貫通孔内壁の円滑性など）と加工スピード（加工コ
スト）とは両立しないと言われており、例えば炭酸ガス
レーザ加工では光学的に加工位置を制御できるために高
速加工できる反面、基板樹脂を熱溶融させるので微小孔
開け加工法として限界があり、また貫通孔の形状にばら
つきを生じるため品質に劣る点がある。また、貫通孔の
形成にレーザを用いるため、製造装置が大型化し、さら
に製法が全く異なるため従来の基板技術では対応できな
いものであった。

【００１９】（７）Ｂ2ＩＴ法の問題点Ｂ2ＩＴ法の場合、尖鋭な形の導電部の形成は容易では
なく、設備も多くを必要とし、さらに、信頼性にもかけ
るものである。従って、全体としてコストもかかるもの
であった。（８）熱放散性図１０に示す従来の半導体用パッケージでは放熱に関与
できるのはスルーホール（５２）の内壁のメッキ層くら
いであり熱放散性に劣るという問題があった。この問題
点は大きい。今後，半導体チップが小型化、高性能化す
るにつれて、排熱密度が各段に向上するからである。従
来の半導体用パッケージでは熱放散性が悪く、半導体チ
ップが熱で破壊されるという問題点があった。そこで、
本発明は、熱放散性が良好であり、且つファインピッチ
の配線パターンを容易に形成できる半導体用パッケージ
の提供を目的とする。また本発明は、メタルポストと絶
縁層の厚みを均一に制御でき、高速化に最適な半導体用
パッケージを提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明は、前記問題点を
解決するため、下記の構成を趣旨とする。なお、括弧
（）内に、本明細書で使用した記号を、理解の容易の
為に示す。本発明の技術的思想が、図示の実施例に限定
されるものではない。〔１〕半導体チップ（２１）を配設して配線パターン
（２２）で接続し機能させる半導体用パッケージであっ
て、複数の貫通孔（１０）を有する孔明き板部（１）
と、前記貫通孔（１０）に第１絶縁層（３）を介装して
埋設したメタルポスト（２）と、前記孔明き板部（１）
の両主面を絶縁する第２絶縁層（４）、でなるメタルコ
ア基板（１２）と、該メタルコア基板（１２）の一方／
又は両方の主面に配線パターン（２２）用の１８μｍ以
下の極薄導電箔（５）とを具備する半導体用パッケージ
にして、前記半導体チップ（２１）が配設される部分の
前記メタルポスト（２）の埋設密度を相対的に高くした
ことを特徴とする半導体用パッケージ。

【００２１】〔２〕前記メタルポスト（２）の埋設密度
を前記メタルポスト（２）の直径（Ｄ）を相対的に大き
くすることにより高めたことを特徴とする〔１〕記載の
半導体用パッケージ。〔３〕前記メタルポスト（２）の埋設密度を前記メタル
ポスト（２）のピッチ（Ｐ）を相対的に小さくすること
により高めたことを特徴とする〔１〕記載の半導体用パ
ッケージ。

【００２２】〔４〕前記メタルポスト（２）の直径
（Ｄ）が、０．０１〜０．２ｍｍ、ピッチ（Ｐ）が０．
１〜１．０ｍｍであることを特徴とする〔１〕乃至
〔３〕のいずれかの項に記載の半導体用パッケージ。〔５〕前記第１絶縁層（３）と前記第２絶縁層（４）の
材質が、ガラス繊維強化エポキシ樹脂、ガラス繊維強化
ビスマレイミド・トリアジン（ＢＴ）樹脂、またはポリ
エーテル・サルフォン（ＰＥＳ）配合エポキシ樹脂、ポ
リイミド樹脂、ポリアミドイミド樹脂、ポリテトラフル
オロエチレン（ＰＴＦＥ）のうちのいずれかであること
を特徴とする〔１〕乃至〔３〕のいずれかの項に記載の
半導体用パッケージ。〔６〕前記孔明き板部（１）の材質がＣｕ若しくはその
合金、又はＦｅ−Ｎｉ系合金、前記メタルポスト（２）
の材質がＣｕ若しくはその合金、又はＦｅ−Ｎｉ系合
金、前記極薄導電箔（５）の材質がＣｕ若しくはその合
金であることを特徴とする〔１〕乃至〔３〕のいずれか
の項に記載の半導体用パッケージ。

【００２３】

【発明の実施の形態】図１は、本発明に係る半導体用パ
ッケージのメタルコア基板（１２）の主要部斜視図であ
る。複数の貫通孔を有する孔明き板部（１）と、前記貫
通孔内に第１絶縁層（３）を介装して埋設した複数のメ
タルポスト（２）と、前記孔明き板部（１）の両主面を
絶縁する第２絶縁層（４ａ，４ｂ）でなるメタルコア基
板（１２）と、前記絶縁層（４ａ，４ｂ）の一方／又は
両方の主面に１８μｍ以下の図示してない極薄導電箔で
成る。極薄導電箔は、半導体用パッケージに半導体チッ
プを配設して使用する場合に、エッチングにより電気的
接続用の配線パターン（２２）を刻装する。図１の構成
によると，第２絶縁層（４ａ，４ｂ）によって孔明き板
部（１）と電気的に絶縁された複数のメタルポスト
（２）が島状に配設される。従って、複数のメタルポス
ト（２）は導電ポストとして利用できると共に、熱は第
２絶縁層（４ａ，４ｂ）を通過して隣接したメタルポス
ト（２）に速やかにリレーされ、図示しないヒートシン
クに伝達される。

【００２４】前記孔明き板部（１）の材質として例え
ば，Ｃｕ若しくはその合金，又はＦｅ−Ｎｉ系合金，前
記メタルポスト（２）の材質として例えば，Ｃｕ若しく
はその合金，又はＦｅ−Ｎｉ系合金、前記極薄導電箔
（５）の材質として例えば，Ｃｕ若しくはその合金の組
合せを必要に応じて選択すれば、種々の用途に対応でき
る。Ｃｕ若しくはその合金は、安価で導電性、熱放散性
に優れる。Ｆｅ−Ｎｉ系合金は、熱膨張係数が小さく半
導体チップの熱膨張係数に近い。従って，前記孔明き板
部（１）の材質としてＦｅ−Ｎｉ系合金，前記メタルポ
スト（２）の材質としてＣｕ若しくはその合金、前記極
薄導電箔（５）の材質としてＣｕ若しくはその合金で構
成すれば，導電性、熱放散性に優れ、且つ半導体チップ
との熱膨張係数の差を小さくして熱膨張係数に緩やかな
傾斜，階層を設けた半導体用パッケージが得られる。

【００２５】本発明によると、図１に示すようにソリッ
ド（ｓｏｌｉｄ）のメタルポスト（２）から成るので、
積み重ねることにより何層でもビルドアップすることが
可能である。あたかも積木細工のように簡単に多層基板
を構成できる。図２と図３を用いて本発明に係る半導体
用パッケージの製造方法を説明する。記号６はバリヤ
層、記号７はポスト形成層、記号８はキャリヤ層であ
る。材質の一例を挙げると、バリヤ層（６）がＴｉ、Ｓ
ｎ、Ｎｉなど、ポスト形成層（７）とキャリヤ層（８）
がＣｕ若しくはその合金、又はＦｅ−Ｎｉ系合金であ
る。図２はポスト形成層（７）とキャリヤ層（８）の材
質が同じ場合，図３はポスト形成層（７）とキャリヤ層
（８）の材質が異なる場合の製造プロセスを示す。バリ
ヤ層（６）はエッチング・ストッパ層として、ポスト形
成層（７）はメタルポスト（２）の形成層として、キャ
リヤ層（８）はハンドリング（工程中での取扱い）を容
易にする層として機能する。このような構成なので，幅
広い厚みのポスト形成層が平坦度の良い複合板の一部と
して形成できる。この特徴は、本発明の寸法精度が優れ
たビルドアップコア基板を生む。

【００２６】なお、図２に示す例では、メタルポストと
絶縁層が同心円をなしているが、同心円状である限定は
ない。またピッチも不等であってよい。図１（ａ）に示
すように、先ず、バリヤ層（６）の両面にエポキシ樹脂
等でポスト形成層（７）とキャリヤ層（８）を接合す
る。あるいは冶金学的な拡散接合に依ってもよい。真空
中で接合すると極良質なものができる。図２（ａ）に示
す３層クラッド品が得られる。次いで、図２（ｂ）に示
すマスクを載置する。白抜きになった領域が、除去する
所定領域（９）となる。なお、本発明は、所定のピッチ
で且つ同心円状である限定はない。本発明においては、
従来のようにドリルを用いるのではないから、ピッチを
従来の１．２７ｍｍ程度に比べてファインピッチの１．
０ｍｍ以下にすることが可能である。本発明において、
このピッチの下限は、エッチング技術の進歩に伴って、
年々下がっており、現状では０．１ｍｍ程度までは可能
である。今後、この下限はもっと下がることは言うまで
もない。

【００２７】そして、エッチングにより前記ポスト形成
層（７）を前記バリヤ層（６）に達するまで除去して、
複数個のメタルポスト（２）が所定ピッチで林立するパ
ターンエッチング品（図２（ｃ））を作る。化学エッチ
ング液としては、バリヤ層９がＴｉの場合には、エチレ
ンジアミン系のエンストリップＴＬ−１４２（メルテッ
クス社製、商品名）濃縮液を用いる。その他、バリヤ層
９の材質に応じて、メテックＳＣＢ（マクダーミッド社
製商品名）等の市販の溶液や、硝酸と過酸化水素の混合
物、クロム酸と硫酸の混酸などが使える。次ぎに、図２
（ｄ）に示すように除去領域（９）に第１絶縁層（３）
を充填する。充填方法に限定は無いが、プリプレグをホ
ットプレスしたり、スクリーンプリント法で充填した
り、公知の方法が使える。図２（ｄ）に示す例では、第
１絶縁層（３）と第２絶縁層（４）を同時に形成してい
る。ここまでの工程で、剛性が十分なので，図２（ｅ）
に示すようにキャリヤ層（８）とバリヤ層（６）はエッ
チングで除去する。その後，第２絶縁層（４）を重層す
る。このようにして、メタルポスト（２）が絶縁材の中
に埋設されたメタルコア基板（１２）が得られる。更
に、図２（ｆ）に図示するように極薄導電箔層（５）を
配設して本発明の半導体用パッケージが出来あがる。

【００２８】極薄導電箔層（５）の配設方法の一例を挙
げる。キャリヤ銅箔に粘着性の剥離層を介して３〜１８
μｍ程度の極薄銅箔が設けられた部材を予めリール状に
して準備しておけば、リール・ツー・リールの連続生産
ができる。なお、部材の剥離層は必ずしも粘着性のもの
に限定されず、後で除去できるものであれば本発明の技
術的思想にとって、何ら妨げとなるものではない。ま
た、本発明はそれに限定されるものではなく、極薄銅箔
層（５）は、電解または無電解メッキ、蒸着等々、公知
の方法を適宜用いることができる。

【００２９】図２の例では、板厚方向に複数の貫通孔を
有する孔明き板部（１）の材質と前記貫通孔内に設けら
れた島状に孤立した複数のメタルポスト（２）の材質も
同じ場合を説明した。本発明は、その組合せに限定され
るものではなく、両者の材質が異なる場合にも適用でき
る。図３にその製造方法の一例を示した。図３（ｆ）
は、板厚方向に複数の貫通孔を有する孔明き板部（１）
の材質がＦｅ−Ｎｉ合金で、前記貫通孔内に設けられた
島状に孤立した複数のメタルポスト（２）の材質がＣｕ
またはその合金の場合を示す。この製造方法として、例
えば図３（ｂ）に示す島状に孤立した複数のＣｕ若しく
はその合金で成るメタルポスト（２）と、Ｆｅ−Ｎｉ合
金で成る図３（ｄ）に示す板厚方向に複数の貫通孔を有
する孔明き板（１）を各々エッチングで製造して、それ
らを接合すれば良い。このように両者の材質を異なる構
成に取ると，フリッブチップボンディングの場合、Ｃｕ
またはその合金の優れた電気並びに熱伝導性を活かして
導電路、放熱路としての機能を果たしつつ、Ｆｅ−Ｎｉ
合金の優れた低熱膨張係数を活かして、半導体チップと
の熱膨張係数が近く半導体用パッケージとして用いた場
合に熱膨張係数に階層、好ましい傾斜を具備するインタ
ーポーザとしての機能を兼備したハイブリッドな半導体
用パッケージ，ビルドアップコア基板が出来る。

【００３０】半導体用パッケージとして用いられる場
合、通常、プリント配線板（ＰＷＢ，ＰＣＢ）上に搭載
され、半導体チップとの間にインターポーザ（interpos
er）として用いられる。熱膨張係数の概略値は、プリン
ト配線板（ＰＷＢ，ＰＣＢ）が１７（ｐｐｍ／℃）に対
して半導体チップはＳｉで３．２（ｐｐｍ／℃）程度
と、両者の差は大きく、この熱膨張係数の差が、ヒート
サイクルによる接続信頼性の低下などを招来する。こう
した場合，４２Ｎｉ−Ｆｅ合金は４〜５（ｐｐｍ／
℃）、５０Ｎｉ−Ｆｅ合金または４７Ｎｉ−Ｆｅ合金は
９〜１０（ｐｐｍ／℃）と半導体チップに近い。従っ
て、前記のようなハイブリッドな構成によると極めて良
質な半導体用パッケージが得られる。本発明の半導体用
パッケージを用いると、熱は複数個のメタルポスト
（２）の縦方向のみならず、隣接した他のメタルポスト
へリレー式に伝達、放熱されるので熱放散性が極めて良
好である。

【００３１】本発明における孔明き板部（１）及び／又
はメタルポスト（２）の材質として好適なのは、熱及び
電気の良好な導体であるＣｕ若しくはその合金である。
Ｃｕは、無酸素銅線（ＯＦＣ：Oxygen Free Coppe
r）、電解銅などを用いることができるが、ポスト形成
層（７）をバリヤ層（６）と接着ではなく拡散接合など
の冶金学的接合を用いる場合には、例えばＳｎを添加し
て耐熱性を改良したものが好ましい。或いは，Ｆｅ−Ｎ
ｉ系合金としてはＦｅ−４２％Ｎｉ合金、Ｆｅ−３６％
Ｎｉ合金の所謂インバー合金、Ｆｅ−３１％Ｎｉ−５％
Ｃｏ合金の所謂スーパーインバー合金、Ｆｅ−２９％Ｎ
ｉ−１７％Ｃｏ合金等のＮｉ３０〜６０％、残部Ｆｅあ
るいはＮｉの一部をＣｏで置換したものを基本元素とす
るものが使用できる。

【００３２】本発明においては、前記バリヤ層（６）を
エッチング・ストップ層として機能させるので、高さの
バラツキが無く精密に制御された複数の熱導電性ポスト
（２）のアレイを得ることができる。更に、余計な機械
的研磨も不要である。本発明によると、優れたエッチン
グ性を有し、配線部のコーナー部を顕微鏡で観察した結
果も、理想的な形状にエッチングされていることを確認
した。

【００３３】本発明のこの特徴は重要である。それは基
板を電子回路に用いる場合のマイクロストリップ線路の
特性インピーダンスで理解できる。特性インピーダンス
は、材料の透磁率、誘電率を一定とした場合、自然対数
ｌｎで表すｌｎ（４ｈ／（０．５３６ｗ+０．６７ｔ））なる値に比例することが、多くの教科書、例えば中沢喜
三郎他著「ＶＬＳＩシステム設計」で知られている。こ
こで、記号ｈは絶縁層厚、記号ｗは配線幅、記号ｔは配
線厚である。この関係式から、インピーダンス制御のた
めに絶縁層および導体層の各厚さ制御が重要であること
が分かる。特性インピーダンスが一定下（例えば５０
Ω）では、配線幅が狭くなると絶縁厚も薄くなり、その
公差も小さくなる。また、幅、厚さについての管理がよ
り厳しくなる。すなわち、動作周波数が１ＧＨｚにもな
ろうとする高速化時代には絶縁層および導体層の各厚さ
制御が重要である。その点、本発明によると絶縁層およ
び導体層の各厚さ制御は正確であり、且つ工業上の利用
性も高い。

【００３４】本発明におけるポスト形成層１０の材質と
して好適なのは、熱及び電気の良好な導体であるＣｕま
たはその合金である。Ｃｕは、無酸素銅線（ＯＦＣ：Ox
ygenFree Copper)、電解銅などを用いることができる
が、バリヤ層９と接着ではなく拡散接合などの冶金学的
接合を用いる場合には、例えばＳｎを添加して耐熱性を
改良したものが好ましい。

【００３５】パターンエッチング品（図２（ｃ））とプ
リプレグとの接着力を向上するために、パターンエッチ
ング品の金属面を粗化処理することが好ましい。粗化処
理の方法は、特に限定されないが、メッキで瘤状の微小
突起を形成したり、機械的に研磨したりして金属面とエ
ポキシ樹脂間の接着力の向上を図る。

【００３６】プリプレグの材質としては、ガラス繊維強
化エポキシ樹脂のほかに、ガラス繊維強化ビスマレイミ
ド・トリアジン（ＢＴ:bismallimide triazene）樹
脂、またはポリエーテル・サルフォン（ＰＥＳ:poly-et
her sulphon）配合エポキシ樹脂、ポリイミド樹脂、ポ
リアミドイミド樹脂、ＲＣＣ（樹脂付き銅箔（Resin C
oated Copper））、ＰＴＦＥ（ポリエチレンテレフタ
レート）等が好適である。その他、未硬化ないしは半硬
化したプリプレグとしては、ガラス布、ガラス単繊維、
紙等の強化基材に、ポリイミド樹脂、エポキシ樹脂、フ
ェノール樹脂、あるいはこれらの混合物等と、それぞれ
の樹脂の硬化剤を含浸させたもの、あるいは、加熱して
半硬化状（Ｂ−ステージ）にしたものが使用できる。こ
の樹脂としては、ふっ素樹脂のように熱可塑性の樹脂を
も用いることができる。ＰＴＦＥ（ポリエチレンテレフ
タレート）を用いる場合は、その低誘電率を活かして処
理信号の高速な半導体用パッケージを提供できる。な
お、近年、半田の鉛フリー化が急速に進展している。鉛
フリー化によるリフロー炉の温度上昇等から、基材、ビ
ルドアップ層のより高Ｔｇ（ガラス化温度）化が求めら
れている。本発明の半導体用パッケージ、それを用いた
ビルドアップ層についても係る考慮も必要である。

【００３７】なお、本発明において絶縁層の形成は、プ
リプレグ（硬化剤を添加した樹脂、顔料、離型剤などを
予め混合したものを強化繊維にさせ、半硬化状態にした
成型材料）に限定されない。公知の方法で樹脂などの絶
縁層（４）を形成すれば良い。本発明は，メタルポスト
（２）の外周に樹脂などの絶縁層（３）、その外周を孔
明きの孔明き板部（１）を設けたので、平坦度を高く基
板変形率の低い優れた構成である。エッチング法を用い
るだけでなく，外周を孔明きの孔明き板部（１）が、剛
体的に拘束するからである。

【００３８】図４は、本発明の半導体用パッケージの第
１実施例を示す。黒丸（●）はメタルポスト（２）と第
１絶縁層（３）を纏めて模式的に示す。本発明の特徴
は、半導体チップ（２１）が配設を予定される個所のメ
タルポスト（２ａ）の直径を、他のもの（２ｂ）よりも
相対的に大きくして埋設密度を高くしている。このよう
な構成を採ったので，熱放散性が極めて良好である。図
５は、その断面図を示す。図５（ａ）は本発明に係る極
薄導電箔層（５）を具備したメタルコア基板（１２）を
示す。図５（ｂ）はそれを加工して半導体チップ（２
１）を搭載，配線接続したもので、図５（ｃ）は第２絶
縁層（４）の一部を除去して半導体チップ（２１）をメ
タルポスト（２ａ）にＡｇペーストを介装して搭載し、
より熱放散性を向上したものである。

【００３９】本発明でメタルポスト（２）の埋設密度を
向上する手段は、図４で示した以外に、図６のようにメ
タルポスト（２）の直径は同じにしてピッチを狭くして
もよい。以上の様に、本発明の半導体用パッケージは、
従来の様にランド（図１０の記号５１）が不要で円柱状
のメタルポスト（２）で成る。従って，図７に一例を示
したような高密度に集積された簡潔な半導体用パッケー
ジを提供することが出来る。

【００４０】本発明は、図８に示すような半導体用パッ
ケージを提供できるが，メタルポスト（２）が積木細工
のように何段にでも積層できる特徴を生かして，更に上
下にビルドアップ層を付加してもよい。これらのビルド
アップ層の上面、下面には、配線導体層が形成される。
ビルドアップ層の数は、１層に限定されず複数層でもよ
い。本発明の半導体用パッケージを使用する際、封入さ
れたメタルポストを例えば、ＣＯ_２レーザやエキシマレ
ーザなどで開口して選択使用する。それにより極めて高
精度にメタルポストを形成できる。このメタルポストは
サーマルビアとして機能し、サーマルビアを介して熱を
効率よく伝達する構成となる。図９に例示する半導体用
パッケージにおいては、図中にＶｃｃ、Ｖｓｓと示すよ
うに、電源電圧層、アース層と回路構成に合わせて使い
分けることが可能となる。本発明によると、簡単にこの
ような構成を可能とするため、チップのクロック周波数
の増大により電圧変動が生じやすくなっている現状にお
いて、安定した電圧の供給と併せ、安定したアース（接
地、グランドとも呼ばれる）を可能とする。

【００４１】また、本発明におけるメタルポスト（２）
は銅板などからエッチングで得たソリッド（ｓｏｌｉ
ｄ）なものであるから、熱抵抗も電気抵抗も共に極めて
低い良好なものとなる。本発明によるとソリッドなメタ
ルポスト（２）を何層にも積み重ねれば多層基板が容易
に得られる。これを従来の様に貫通孔内壁のメッキや、
バインダと導電粒子を混練した導電性ペーストで構成す
ると，導電粒子を複雑に経る導電路となり抵抗が大き
い。

【００４２】本発明に係る半導体用パッケージは、外層
の第２絶縁層（４）に更に極薄銅箔（５）を貼付けなど
で接合する。例えば貼付けには、用済後剥離除去するキ
ャリヤ銅箔層と極薄銅箔との間に有機系などの剥離層を
有する複合銅箔を用いると良い。以下に、その製造方法
を概説する。キャリヤ銅箔層として、厚さ３１８μｍ程
度の電解銅箔を用いる。このような電解銅箔は粗面（マ
ット面）および平滑（光沢）面を有している。その光沢
面側に、以下のようにして、有機系剥離層を形成し、次
いで１次銅電着、２次銅電着、粗化処理及び防錆処理を
行う。

【００４３】（イ）剥離層形成３１８μｍ程度の銅箔を３０℃のカルボキシベンゾトリ
アゾール（ＣＢＴＡ）２ｇ／Ｌ溶液に３０秒間浸漬した
後に取り出し、脱イオン水中で水洗いしてＣＢＴＡの有
機系剥離層を形成する。得られた有機系剥離層の厚さを
SIM（走査型イオン顕微鏡）で得られた像から測定した
ところ、６０Åであった。（ロ）１次銅電着形成された有機系剥離層の表面に、銅１７ｇ／Ｌ、ピロ
リン酸カリウム５００ｇ／Ｌを含む、ｐＨ８．５のピロ
リン酸銅電着浴を用いて、浴温５０℃、電流密度３Ａ／
ｄｍ²で陰極電解し、厚さ１μｍの銅を析出させる。（ハ）２次銅電着形成された極薄銅箔の表面を水洗し、銅８０ｇ／Ｌおよ
び硫酸１５０ｇ／Ｌを含む硫酸銅電着浴を用いて、浴温
５０℃、電流密度６０Ａ／ｄｍ²で陰極電解し、１８μ
ｍの銅を析出させ、全体で６μｍ程度の極薄銅箔層とす
る。（ニ）粗化処理このように形成された極薄銅箔層の表面に粗化処理を施
する。電流密度を上昇させて極薄銅箔表面に導電性銅微
粒子群を形成する。（ホ）防錆処理粗化処理が施された極薄銅箔層の表面に電着により亜鉛
クロメートの防錆処理を施し、複合銅箔を得る。

【００４４】極薄銅箔層の形成には公知の「転写法」を
用いることもできる。転写法を概説する。キャリヤ材と
しての電解銅箔をカソードとして、バリヤ材としてのニ
ッケルメッキ層を形成した後，配線部形成材として硫酸
銅メッキを施し３層の転写法用箔材を用意する。次にド
ライフィルムレジストをラミネートし、露光，現像によ
り所望のレジストパターンを形成する。次に配線部形成
材を選択エッチングし、配線形成材上に残留するレジス
トを水酸化カリウム溶液を用いてレジストを剥離する。
次に、前記工程で得られた転写法用箔材を金型にセット
し、ガラスエポキシ樹脂へ銅配線パターン側を転写し、
キャリヤ材及びバリヤ材を選択エッチングし、転写され
た銅配線パターンのみを残留する。本発明に係る半導体
用パッケージは、最外周層の第２絶縁層（４）の上に極
薄銅箔層（５）を具備する。従って、ファインピッチの
エッチングパターンが容易に形成できるので、半導体用
パッケージの小型化、高密度化効果は大きい。また、従
来の様に、レーザ孔明けに際にレーザ光線の反射を防止
のための黒化処理が不要である。銅箔が極めて薄いため
レーザ光線が容易に銅箔を透過できるからである。

【００４５】本発明の半導体用パッケージは、最外層に
厚み１８μｍ以下の極薄導電層（５）を設けている。厚
み１８μｍ以下の極薄導電層を用いることにより、配線
パターンをエッチングで形成した場合、アスペクト比の
関係からファインピッチで狭い幅の配線パターンを形成
できる。

【００４６】

【発明の効果】本発明によると、極薄銅箔層を形成した
半導体用パッケージが容易に量産できる。従って、ファ
インピッチの配線パターンを持った半導体用パッケージ
が容易に得られる。本発明はまた、バリヤ層を用いたエ
ッチング法によるので、形状寸法のバラツキが極めて少
ないメタルポストを封入した基板が得られる。また、短
距離配線を可能にするので、動作周波数の高速化に容易
に対応できる。また、本発明によると、メタルコアを使
用しているので、寸法安定性に優れ、薄くても剛性が高
いのでハンドリング性も良い上に、微細で固体（ソリッ
ド）のメタルポストを利用するので、従来のようにドリ
ルやレーザによる貫通孔の孔明け工程が不要である。貫
通孔の穴内面のメッキも不要である。また、高密度に製
造可能なのでビルドアップ層の上下両面が使え、層数の
減少によるコストダウンも可能である。

【図面の簡単な説明】

【図１】本発明に係る半導体用パッケージのメタルコア
基板を示す図である。

【図２】本発明に係る半導体用パッケージの製造方法の
一例を示す図である。

【図３】本発明に係る半導体用パッケージの製造方法の
別の例を示す図である。

【図４】本発明に係るメタルポストの直径を大きくして
埋設密度を上げた一例を示す図である。

【図５】図４に示す半導体用パッケージの断面を示す図
である。

【図６】本発明に係るメタルポストのピッチを小さくし
て埋設密度を上げた別の例を示す図である。

【図７】本発明に係る半導体用パッケージの一例を示す
平面図である。

【図８】本発明に係る半導体用パッケージの断面模式図
である。

【図９】本発明に係る半導体用パッケージの２段ビルド
アップした断面模式図である。

【図１０】従来の半導体用パッケージを示す図である。

【図１１】従来のエッチング方法の問題点を説明する図
である。

【符号の説明】

１孔明き板部、２メタルポスト、２ａ断面積の大
きいメタルポスト、２ｂ通常断面積のメタルポスト、
３第1絶縁層、４第２絶縁層、５極薄導電箔層、
６バリヤ層、７ポスト形成層、８キャリヤ層、９
除去領域、１０貫通孔、１１ビルドアップ層、１
２メタルコア基板、２１半導体チップ、２２配線
パターン、２３半田ボール、２４半田ボール、２５
アンダーフィル、３１ビルドアップコア基板、３２
ａ，３２ｂビルドアップ層、５１ランド、５２ス
ノーホール

Claims

【特許請求の範囲】

【請求項１】半導体チップを配設して配線パターンで
接続し機能させる半導体用パッケージであって、複数の貫通孔を有する孔明き板部と、前記貫通孔に第１
絶縁層を介装して埋設したメタルポストと、前記孔明き
板部の両主面を絶縁する第２絶縁層、でなるメタルコア
基板と、該メタルコア基板の一方／又は両方の主面に配
線パターン用の１８μｍ以下の極薄導電箔とを具備する
半導体用パッケージにして、前記半導体チップが配設される部分の前記メタルポスト
の埋設密度を相対的に高くしたことを特徴とする半導体
用パッケージ。
【請求項２】前記メタルポストの埋設密度を前記メタ
ルポストの直径を相対的に大きくすることにより高めた
ことを特徴とする請求項１記載の半導体用パッケージ。
【請求項３】前記メタルポストの埋設密度を前記メタ
ルポストのピッチを相対的に小さくすることにより高め
たことを特徴とする請求項１記載の半導体用パッケー
ジ。
【請求項４】前記メタルポストの直径が、０．０１〜
０．２ｍｍ、ピッチが０．１〜１．０ｍｍであることを
特徴とする請求項１乃至３のいずれかの項に記載の半導
体用パッケージ。
【請求項５】前記第１絶縁層と前記第２絶縁層の材質
が、ガラス繊維強化エポキシ樹脂、ガラス繊維強化ビス
マレイミド・トリアジン（ＢＴ）樹脂、またはポリエー
テル・サルフォン（ＰＥＳ）配合エポキシ樹脂、ポリイ
ミド樹脂、ポリアミドイミド樹脂、ポリテトラフルオロ
エチレン（ＰＴＦＥ）のうちのいずれかであることを特
徴とする請求項１乃至３のいずれかの項に記載の半導体
用パッケージ。
【請求項６】前記孔明き板部の材質がＣｕ若しくはそ
の合金，又はＦｅ−Ｎｉ系合金、前記メタルポストの材質がＣｕ若しくはその合金，又は
Ｆｅ−Ｎｉ系合金、前記極薄導電箔の材質がＣｕ若しく
はその合金であることを特徴とする請求項１乃至３のい
ずれかの項に記載の半導体用パッケージ。