JP2002208949A

JP2002208949A - データパイプ・ルーティング・ブリッジ

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Publication number: JP2002208949A
Application number: JP2001278901A
Authority: JP
Inventors: Peter Galicki; ガリキピーター; Cheryl S Shepherd; エス、シェパードチェリル; Jonathan H Thorn; エイチ、ソーンジョナサン
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2000-08-11
Filing date: 2001-08-10
Publication date: 2002-07-26
Also published as: EP1202498A3; US6982976B2; US20020018470A1; EP1202498A2

Abstract

(57)【要約】【課題】それぞれの接続機能を損なうことなく多数の
ディジタル信号プロセッサを接続可能にするデータパイ
プ・ルーティング・ブリッジを提供する。【解決手段】各ブリッジをトランスミッタ（１０
１）、ブリッジ（１０３）及びレシーバ（１０２）を含
む３ビルディング・ブロックにより構成する。個々のデ
ィジタル信号プロセッサをパケット通信による単方向ポ
イント・ツー・ポイント・リンクにより、一方のディジ
タル信号プロセッサのブリッジ（１０３）端子と他方の
ディジタル信号プロセッサのブリッジ（１０３）端子と
を接続する。前記ブリッジにおけるアドレスの情報と受
信したパケットのヘッダからのアドレス情報とを比較し
て当該ブリッジ（１０３）で吸収するか次のブリッジ
（１０３）へ送出するのかを決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明の技術分野は、複数の
データ・プロセッサ間のデータ通信である。

【０００２】ディジタル信号プロセッサ間のトラヒック
管理に関する現在の全ての方法は、中央処理装置（ＣＰ
Ｕ）及び直接メモリ・アクセス（ＤＭＡ）機能に好まし
くない影響がある。加えて、外部ピン／コンポーネント
数及び操作の複雑さに好ましくない影響がある。従来方
法は、更に、相互に接続可能なプロセッサ数、及び相互
に接続可能な方法に制限が存在する。現在の方法におい
て使用されているデータ・ストリームは、データ・パケ
ットに先だってパス再構成を転送するため、又は上流に
ノット・レディー（ｎｏｔｒｅａｄｙ：準備未完了状
態）信号を伝搬してデータ・オーバーランを防止するた
めの制御エレメントを搬送する手段を有していない。こ
れらの制限は、データ処理に利用可能な数サイクルを犠
牲にして、ＣＰＵ／ＤＭＡ及び他のチップ・リソースが
データ・トラヒック管理に積極的に介入せざるを得な
い。現在の方法は、更に、多数のディジタル信号プロセ
ッサが一斉に同一のデータ・ストリームを受信すること
ができない。

【０００３】

【発明の概要】データパイプ・ルーティング・ブリッジ
（ｄａｔａｐｉｐｅｒｏｕｔｉｎｇｂｒｉｄｇｅ）
は、次世代のプロセッサ間通信周辺装置である。これ
は、トランスミッタ、ブリッジ及びレシーバの３ビルデ
ィング・ブロックからなる。ブリッジ・コンポーネント
の主要な機能は、プロセッサ間接続に通常関連したペナ
ルティを払うことなく、多重ディジタル信号プロセッサ
間において高レベルの接続性を提供することである。個
別的な複数のディジタル信号プロセッサは、単方向のポ
イント・ツー・ポイント・リンクにより、一方のディジ
タル信号プロセッサのブリッジ端末から他方のディジタ
ル信号プロセッサのブリッジ端末に接続される。経路に
沿ってそれぞれのディジタル信号プロセッサのブリッジ
に到達した個々のデータ転送パケットは、リアル・タイ
ムでパケットのヘッダ情報とブリッジ内に記憶された方
向符号（ＩＤ）とを比較することにより、ローカル・プ
ロセッサに自律的に吸収されか、次のプロセッサに対し
て反復されるか、又は同時的に吸収されると共に反復さ
れる。

【０００４】このブリッジは、ポイント・ツー・ポイン
ト・モード、同報通信モード、及びセル間モードの３操
作モードにより機能する。セル間モードは、グループ当
たり３２ディジタル信号プロセッサの複数グループによ
り、任意数のディジタル信号プロセッサ間で通信を可能
にする。多数のＤＳＰのブリッジ・コンポーネント間に
おけるパケット・ストリームを搬送するデータパイプ・
バスは、このバスと、データの流れと逆に伝搬して一時
的に詰まらせる恐れがあるディジタル信号プロセッサ・
ノードの上流で流れを停止させるレディー（ｒｅａｄ
ｙ：準備完了状態）線と上の制御要素とデータ要素との
間を識別する組み込み信号を有する。データパイプ・ル
ーティング・ブリッジは、下記の方法による既存の方法
よりもディジタル信号間のプロセッサ・トラヒック管理
を改善する。

【０００５】１．外部コンポーネントを削除し、かつプ
ロセッサ間通信に専ら使用されるバイブのピン数を減少
させ、同時に、通信の範囲、パケット・サイズ及び接続
のトポロジーの形式についての制限をなくす。

【０００６】２．ローカルＣＰＵ又はＤＭＡに関連させ
ることなく、全てのルーティング機能を自律的に実行す
ることにより、固定数のリンクを介して多くのノード間
で多量のデータを移動させる空間及び時間的な複雑性を
カバーする。

【０００７】３．何台のプロセッサを相互接続できるか
に関する如何なる制限もなくす。

【０００８】４．データ・ストリームがデータパイプ・
ネットワークを流れるときに、何台のプロセッサが同一
のデータ・ストリームを受け取ることがききるかについ
ての如何なる制限もなくす（同報通信／セル・モー
ド）。

【０００９】５．ディジタル信号プロセッサ間で同一の
転送リンク上のデータ要素及び制御要素を多重化するこ
の新しい方法の処理能力は、制御要素の能力によって、
引き続くデータ要素用のパスを構築する又は変更するこ
とにより、プロセッサ間のトラヒック管理を改善する。
従来の方法は、制御及びデータ情報を転送するために異
なる機構を使用する必要があり、そうしなければ、アプ
リケーションを処理する際に集中したかも知れないオン
・チップ周辺装置のローディング及び同期、又は管理に
好ましくない影響がある。

【００１０】６．データパイプ・バス・レディー信号
は、如何なるチップ・リソースも巻き込むことなく、い
くつかの転送リンク・セグメントの輻輳を管理するため
に、データの流れと逆にノット・レディー状態を自律的
に伝搬することにより、プロセッサ間のトラヒック管理
を改善する。このような自立トラヒック管理は、貴重な
チップ・リソースをトラヒック管理に巻き込む必要性を
なくし、手近なところでアプリケーション・タスクに完
全に集中可能にするので、従来方法のハンド・オン・ト
ラヒック管理よりも優れている。

【００１１】本発明のこれらの特徴及び他の特徴を図面
に示す。

【００１２】

【発明の実施の形態】このアプリケーションは、グルー
・ロジック（ｇｌｕｅｌｏｇｉｃ）又はＣＰＵの介入
なしに、記述名データパイプ・ルーティング・ブリッジ
又は単にデータパイプを使用して多数のプロセッサを接
続するパケットに基づく通信周辺装置を説明する。図１
は、データパイプの構造を示す。図１は、３ビルディン
グ・ブロックのトランスミッタ１０１、レシーバ１０２
及びブリッジ１０３からなる。ブリッジ・コンポーネン
トの主要な機能は、プロセッサ間接続に通常関連する不
利益を被ることなく、多数のディジタル信号プロセッサ
間で高レベルの接続性を提供することである。データパ
イプ内で専用のルーティング・ロジックは、ソース・プ
ロセッサから１以上の宛先プロセッサへ最短距離でプロ
グラム可能なサイズのデータ・パケットを自律的にナビ
ゲート（ｎａｖｉｇａｔｅ：航行）させる。トランスミ
ッタ１０１は、ブリッジ１０３を介して右ポート及び左
ポートのうちの一方又は両方にデータ・パケットを送信
することができる。トランスミッタ１０１は、複数の送
信イベントに応答し、かつ関連するデータ・プロセッサ
（図示なし）からの割り込みを送信して内部入出力メモ
リ１０５からブリッジ１０３にデータを供給する。ブリ
ッジ１０３は、他のポートに対する右ポート及び左ポー
トのうちの一方で受信されるデータ・パケットを再送信
することができる。ブリッジ１０３は、更に、他のポー
トで再送信するのに加えて、又は再送信する代わりに、
受信したデータ・パケットをレシーバ１０２に転送する
こともできる。ブリッジ１０３の動作は、データ・パケ
ットのヘッダにより決定される。レシーバは、データ・
パケットを受信すると、内部入出力メモリ１０５に受信
したデータを記憶し、また関連するデータ・プロセッサ
に受信イベントを発生することができる。好ましい実施
例において、関連するデータ・プロセッサは、ディジタ
ル信号プロセッサである。

【００１３】図２は、データパイプ・ネットワークに接
続された多数のディジタル信号プロセッサ・アレーを示
す。各中間プロセッサ２０２及び２０３は、ソース・プ
ロセッサ２０１と宛先プロセッサ２０４との間で、専用
のポイント・ツー・ポイント単方向リンク２０５を介し
て次のプロセッサへパケットを反復する。各リンクは、
１６ビットのデータ・バス、それ自身の転送クロック、
及びレディー信号を含む。このリンク２０５は、更に、
２ビットの制御信号を含み、（転送クロックの立ち上が
り端で）データ内容を、パケット本体として、又はパケ
ットをその宛先へナビゲートさせるためにデータパイプ
・ルーティング・ロジックにより使用される制御のＯＰ
コード（ｏｐｃｏｄｅ：オペレーション・コード）とし
て、識別する。

【００１４】図２に示すように、データパイプにより実
現する２次元の通信格子は、各ディジタル信号プロセッ
サ・ノードの４エッジのそれぞれに単一入力又は出力リ
ンク（両方ではない）を有する。データパイプのプログ
ラム可能なパケット・ルーティング能力を備えない他の
解決法では、２次元格子配列において機能するように各
エッジで「入力」チャネル及び「出力」チャネルが必要
になると思われる。単方向／エッジ（１方通行路）は、
下記のデータパイプ機能によって可能である。

【００１５】１．システムにおけるあらゆるデータパイ
プ・ブリッジがそのシステムにおける他のあらゆるデー
タパイプ・ノードの正確な相対位置を認識している。

【００１６】２．各ブリッジが特徴１を使用して多重化
する能力は、２方向通行路の場合、４エッジの代わっ
て、２エッジのみから宛先にアプローチするように仕向
ける。

【００１７】この特徴は、データパイプの効率に対する
キーとなる。４エッジの代わりに、パケットに関する組
み合わせルーティング知識を他のノードである各ノード
の知識と組み合わせることにより、パケットが２のみの
エッジから宛先へアプローチするように、システムによ
り付加的に転向をさせてもよい。

【００１８】図２において、これらのエッジは、左上
（又は、ノードによっては右下）であり、またパケット
がノード７を通りノード６に続くのであれば、自律的に
ノード７により他の右ターンをさせてその右エッジから
ノード６へ行く。データパイプのルーティングは、ノー
ド６の左上で入力チャネルを必要とすることなく、入力
ピン数を１／２に減少させるように設計される。従来の
方法は、直交格子通信を実施するために各ノードの４エ
ッジの全てに入力を必要とする。なぜならば、これら
は、単なる２エッジから宛先ノードにアプローチするよ
うに自律的に多重ターンができないためである。

【００１９】図３は、データ転送例において、各端末ノ
ードにおけるデータパイプ・ハードウェアの３コンポー
ネント、及びデータパイプ・ネットワークに対するこれ
らの接続を示す。送信コントローラ３０１は、内部の入
出力ＲＡＭ３０２から複数のパケットをピン３０３を介
して複数のディジタル信号プロセッサを接続しているリ
ンクへ駆動出力する。通信ブリッジ３０４は、各パケッ
トをネットワークの各ディジタル信号プロセッサ・ノー
ドへ又は周辺へルーティングさせる。ネットワークから
ノードにルーティングされた各パケットの場合に、受信
ユニット３０５は、パケットを宛先ディジタル信号プロ
セッサのローカル入出力ＲＡＭ３０６にプッシュする。
ブリッジの２外部ポートは、いずれも入力用に１チャネ
ル、及び出力用に１チャネルの２単方向チャネルを特徴
としている。トランスミッタ及びレシーバは、いずれも
関連するディジタル信号プロセッサ内の割り込みセレク
タにこれらの通信イベントを送出することができる。ト
ランスミッタは、更に割り込みセレクタからの割り込み
に応答することができる。レシーバは、更に、トランス
ミッタに直接的に割り込みを送出することができる。

【００２０】データパイプは、出力データを一時的に記
憶するために、及び着信データのバッファ記憶するため
に内部入出力ＲＡＭ３０６を使用する。データパイプ・
トランスミッタ３０１は、入出力ＲＡＭ３０２を使用し
てどのブロックを転送するのかを命令するＴＸＯＰコ
ード３１０と、入出力ＲＡＭ３０２内のこれらの位置と
を記憶する。データパイプ・レシーバは、着信するこれ
らのパケットを専用の内部入出力ＲＡＭ３０６の循環バ
ッファ３１１に蓄積する。

【００２１】図４は、従来のディジタル信号プロセッサ
の集積回路内のデータパイプを示す。内部入出力ＲＡＭ
入力バッファ４０５は、ほぼ満杯のときは、データを、
中央処理装置コア４００により直接アクセスすることが
できるレベル２（Ｌ２）メイン・メモリ４０１に移動す
るようにイベントをチップ直接メモリ・アクセス（ＤＭ
Ａ）ユニットに送出する。このアプリケーションは、中
央処理装置コア４００がディジタル信号プロセッサであ
るが、しかし本発明は汎用のデータ・プロセッサにも等
しく適用可能であることに注意すべきである。データパ
イプの内部入出力ＲＡＭ４０５は、同時的な直接メモリ
・アクセス・ユニット用及びデータパイプ・アクセス用
に独立した２ブロックに分割される。内部入出力ＲＡＭ
４０６及びデータパイプに利用される直接メモリ・アク
セス・ポートは、丁度、残りのチップ周辺装置を駆動す
る他の直接メモリ・アクセス・ポートのように見える。

【００２２】Ｌ２メモリ外の少容量の入出力データを集
めて、これを大きなブロックのＬ２にすると、直接メモ
リ・アクセスの効率を良くし、かつＬ２内で中央処理装
置と直接メモリ・アクセスとが衝突する可能性を減少さ
せる。データパイプ・コンフィギュレーション・レジス
タ４０４及び割り込みレジスタ４０６は、コンフィギュ
レーション空間にマッピングされるメモリである。デー
タパイプ・レシーバ及びトランスミッタのイベントは、
バス４０７により割り込みレジスタに搬送されて、同一
のレシーバ・イベントのうちのいくつかは、データパイ
プ送信割り込みの形式によりトランスミッタに戻すこと
ができる。

【００２３】ディジタル信号プロセッサ割り込みセレク
タ及びコントローラ４０６の一部であるデータパイプ割
り込みフラグ及びエネーブル・レジスタと、及びデータ
パイプ・コンフィギュレーション・レジスタ４０４と
は、コンフィギュレーション・バス空間にマッピングさ
れるメモリである。１データパイプ周辺装置を有する各
ディジタル信号プロセッサは、２受信チャネル及び２送
信チャネルを有する。プロセッサＡの一つの受信チャネ
ルは、プロセッサＢの一つの送信チャネルに接続され、
逆に、プロセッサＢの第２の送信チャネルは、プロセッ
サＡの第２の受信チャネルに接続される。

【００２４】データパイプは、ごく一般的なほとんどの
通信プロトコルをサポートする汎用プロセッサ間通信周
辺装置である。ルーティング方法、パケット・サイズ及
びセルに編成されたノードの総数を含む完全にプログラ
ム可能な機能性のために、データパイプは、あまり一般
的でない通信アプローチに容易に適用でき、なおかつグ
ルー・ロジック又はＣＰＵの介入を必要としない。これ
は、完全にスケール設定可能なアーキテクチャーを有
し、システムのハードウェア又はソフトウェア・ドライ
バに何らの変更なしに、プロセッサを付け加え又は取り
外しを可能にする。下記の特徴は、データパイプを広い
スペクトラムのディジタル信号プロセッサ・アプリケー
ションに適用可能にする。ポイント・ツー・ポイント転
送、同報転送、無制限のノード・カウント、ハードウェ
ア・ルーティングは、データを転送するためにＣＰＵに
依存することを要しない。処理ノード間でゼロ・グルー
・ロジック接続。８００メガバイト／秒までの転送速
度、プログラム可能な転送制御、プログラム可能なパケ
ット・サイズ、メモリ内のテーブルによるプログラミン
グ・インターフェース、直線、直交メッシュ及びツリー
・トポロジーをサポート、レシーバは、センダにデータ
受信確認を送出、送信されたデータの受信に関するデー
タ・ログ、受信したデータに関するデータ・ログ、スケ
ール設定可能なアーキテクチャー、及び予定された転送
及び予定外の転送の両方をサポート。

【００２５】１データパイプ周辺装置を有する各ディジ
タル信号プロセッサは、２受信チャネル及び２送信チャ
ネルを有する。図３に既に説明したように、１プロセッ
サ上の受信チャネルは、他の送信チャネルに接続され、
またその逆になる。直交格子トポロジーは、典型的な２
次元の回路基板にうまくマッピングされる一方、そのア
プリケーションに最もよく適合する直線、ツリー又はカ
スタム構成によって、個々の受信チャネル及び送信チャ
ネルを接続することができる。特定の接続トポロジーに
基板上のプロセッサをハード・ワイヤ接続した後であっ
ても、ハードウェアを変更することなく、ソフトウェア
により、異なるサブセット・トポロジーに論理ポートを
再プログラムすることができる。

【００２６】図５は、データ転送の信号及びタイミング
を示す。典型的な転送は、ソースのディジタル信号プロ
セッサから開始され、１パケットを転送チャネルのうち
の１つを介してデータパイプ・ネットワークに注入す
る。パケット内容に先行するヘッダは、パケットの１以
上又は多数の宛先についての情報を含む。パケットが各
ノードに進行すると、ヘッダは、データパイプ・ブリッ
ジ内のローカル識別ＩＤレジスタにより処理される。ブ
リッジ左及びブリッジ右ＩＤレジスタは、３２プロセッ
サ通信セル内に他の全てのレジスタの位置の知識を有す
る。パケットは、ヘッダに符号化された宛先に対してそ
のいずれが近かろうが、左ポート又は右ポートを介して
ルーティングが戻されてノードに受けいれられ、又はそ
の両方でノードに受け入れられ、そしてポートにルーテ
ィングされてもよい。同報通信パケットは、多数の宛先
にナビゲートすることができる。

【００２７】任意の２プロセッサ間における単一の単方
向チャネルは、１６ビットのデータ・バス、２制御信
号、転送クロック及びレディー信号を含む。内部データ
パイプ・ロジックの１／２周波数で動作している専用の
転送クロックは、全てのディジタル信号プロセッサが異
なる周波数で動作している非同期のクロック・ソースに
よりクロッキングされていても、外部ロジックなしに、
多数のディジタル信号プロセッサ・ノードを接続可能に
する。

【００２８】各チャネルにおける１６ビットのデータ・
バスは、２バイト幅の転送単位を表す。各転送バイト
は、データ、又は対応する制御信号により表された受信
制御ＯＰコードを表すことができる。転送クロックの各
立ち上がり端において、ローのＴＸＣＮＴＲＬ［０］
信号は、パケット・データの内容としてＴＸＤＡＴＡ
［７：０］信号を表し、一方、ハイのＴＸＣＮＴＲＬ
［０］信号は、ｒｘＯＰコードとして同一のＴＸＤ
ＡＴＡ［７：０］信号を表す。同様に、ＴＸＣＮＴＲ
Ｌ［１］信号は、データ内容又はｒｘＯＰコードとし
て、ＴＸＤＡＴＡ［１５：８］信号を表す。ｒｘＯ
Ｐコードは、典型的には、データ内容の先頭（ヘッダ）
又はデータの直ぐ後（テール）に配置される。ｒｘＯ
Ｐコードは、典型的には、ブリッジ・ルーティング・ロ
ジックがその宛先にパケットをナビゲートする必要があ
る情報を含む。他のｒｘＯＰコードは、ブリッジ及び
レシーバの初期化、受信チャネルの選択に使用され、ま
た連続するパケット間の境界を識別するために使用され
てもよい。各チャネルの受信側で発生するレディー信号
は、データの流れと逆の方向に伝搬する。ハイのレディ
ー信号は、レシーバが到達し得るどのようなデータも吸
収するように準備完了であることを表す。ローのレディ
ー信号は、渋滞したレシーバを表しており、チャネルの
反対側にトランスミッタに、ある数のサイクル以内でデ
ータの送出を中止するように指示する。

【００２９】図６は、宛先がデータの受信に対してノッ
ト・レディーであるときのパケット転送のタイミング図
を示す。ノット・レディーが連続する状態がノット・レ
ディー信号をデータ・ストリームと逆方向に伝搬させる
ことになり、秩序ある形式でデータを何ら喪失すること
なく、付加的な複数ノードを漸次停止させる。転送クロ
ックは、データ・ライン上に有効なデータが存在すると
きにのみ、活性化する。レディー信号がローの場合、即
ちトランスミッタに転送するデータがないときは、転送
クロックをロー状態に不活性化して電力を節約し、かつ
雑音を低減させる。

【００３０】図７は、１ソース及び２宛先との間のパケ
ット転送フローを示す。各転送は、トランスミッタ７０
１により開始され、入出力ＲＡＭ内の送信スクリプト７
０２から３２ビットのｔｘＯＰコードをフェッチし、
同様にＣＰＵに対する符号化された転送を解釈し、また
命令を解釈してデータについて動作する。データに基づ
いて動作するよりも、トランスミッタ・スクリプトがデ
ータをローカル・ブリッジ７０３を横切り、データパイ
プ・ネットワークを通って他のディジタル信号プロセッ
サにデータを送出する。ｔｘＯＰコードがデータ・パ
ケットをデータパイプ・ネットワークに注入可能にさせ
る方法は２つある。これらは、ＭＳＧｔｘＯＰコード
が埋め込みデータを備えている、又はＢＬＯＣＫｔｘ
ＯＰコードによりｔｘＯＰコードを保持しているも
のから独立して入出力メモリ内のある位置からデータを
取り出すことである。

【００３１】ＭＳＧｔｘＯＰコードの使用は、プロ
セッサ命令内に埋め込まれた即時オぺランドを有するこ
とと同じである。このデータにより命令が作動してお
り、このデータは、ＭＳＧｔｘＯＰコードが送信す
る命令データの一部である。

【００３２】ＢＬＯＣＫｔｘＯＰコードの使用は、
同一のプロセッサ類似性を使用した間接アドレス指定モ
ードと同じである。ＢＬＯＣＫｔｘＯＰコードによ
り送信されるデータは、そのアドレスがＢＬＯＣＫｔ
ｘＯＰコード内に埋め込まれているが、データそのも
のは、メモリの異なる領域に存在する。ＢＬＯＣＫｔｘ
ＯＰコードは、トランスミッタに異なるローカル入出
力ＲＡＭ位置から１ブロックのデータを転送させ、その
アドレスは、そのＢＬＯＣＫｔｘＯＰコードの前の
他のｔｘＯＰコードにより、トランスミッタ・アドレ
ス・レジスタに既にロードされている。

【００３３】トランスミッタによりどのようにして各パ
ケットをデータパイプ・ネットワークに注入したのかに
拘わらず、パケット・ヘッダは、パケットをネットワー
クを介する１以上の宛先ノードに導く。例えば、ＭＳＧ
ｔｘＯＰコードにより供給される短いポイント・ツ
ー・ポイント・パケットは、１中間ノードのみを移動し
て最終的な１宛先ノードに到達することができる。ＢＬ
ＯＣＫｔｘＯＰコードにより同一ノードから発射さ
れ、同報通信ヘッダを有する長いパケットは、更に、１
中間ノード後に最初の配達することもできる。しかし、
２回目はそこで停止する代わりに、同一ブロックのデー
タをデータパイプ・ネットワークの他のノードに蓄積し
続けることができる。

【００３４】図８は、メッセージ転送の１例を示す。メ
ッセージ（ＭＳＧ）ｔｘＯＰコードは、ｔｘＯＰコ
ード内に埋め込まれたデータ・バイトを直接、データパ
イプ・ネットワークに注入する。例えば、ｔｘスクリプ
ト内の第１のＭＳＧＯＰコード内に埋め込まれたデー
タ・バイトをデータパイプ・ネットワークに直接注入す
る。例えば、ｔｘスクリプト内の第１のＭＳＧコード
は、２パケット・ヘッダＰＴＰｒｘＯＰコード８０
１及びＣＨＡＮ８０２を収容することができる。ＰＴＰ
ｒｘＯＰコード８０１は、パケットを単一の（ポイ
ント・ツー・ポイント）宛先に導き、次いで、パケット
をローカル・レシーバを通ってそのノードに進めように
する。ＣＨＡＮ８０２のｒｘＯＰコードは、レシーバ
により宛先ＤＳＴ入出力ＲＡＭ８１５パケット内容を現
在活性のいくつかのメモリ位置のうちの１位置に導いて
蓄積する。トランスミッタ側に戻すと、第２及び第３の
ＭＳＧｔｘＯＰコードは、この例では第４バイトで
あるパケット本体８０４を保持することができる。第３
のＭＳＧｔｘＯＰコードは、更に、パケット間の境
界を検出し、かつストリームのイベントをトリガするよ
うにルーティング・ハードウェアにより使用されるＥＶ
ＥＮＴｒｘＯＰコード８０３を保持することができ
る。メッセージ転送を要約すると、３Ｘ３２ビットＭＳ
ＧｔｘＯＰコードは、トランスミッタに２ヘッダｒ
ｘＯＰコード８１１及び８１２と、４バイトのデータ
内容と、続いてテールの単一ｒｘＯＰコード８１３と
からなる７バイト・パケットをデータパイプ・ネットワ
ークに供給させる。パケットが宛先ノードに到達する
と、３ｒｘＯＰコード・バイト８１１，８１２及び８
１３が取り除かれ、ワード幅データ内容８１４のみが残
されて、宛先ＤＳＴ入出力ＲＡＭ８１５に宛先チャネル
内の現在位置８１７で書き込まれる。

【００３５】図９は、ブロック転送の１例を示す。ＢＬ
ＯＣＫｔｘＯＰコードは、丁度ＭＳＧｔｘＯＰ
コードのように、ｔｘＯＰコード内に埋め込まれた制
御バイトを直接データパイプ・ネットワークに注入する
ことができる。加えて、ＢＬＯＣＫｔｘＯＰコード
は、更に、ソース入出力ＲＡＭ９０５内の他の位置から
データ・ブロックの転送を開始する。ＢＬＯＣＫｔｘ
ＯＰコードを実行する前に、他のｔｘＯＰコードＩ
ＮＩＴＸにより、スタート・アドレス及びブロック・サ
イズがトランスミッタ・レジスタにロードされる。例え
ば、第１のＩＮＩＴＸｔｘＯＰコードは、ブロック
・スタート・アドレス９０６の最後のハーフ・ワードを
ロードすることができ、第２のＩＮＩＴＸｔｘＯＰ
コードは、同一アドレス９０７の先頭のハーフ・ワード
をロードすることができ、そして第３のＩＮＩＴＸｔ
ｘＯＰコードは、１６ビットの転送サイズ９０８（複
数のバイトにより）をトランスミッタ・サイズ・レジス
タにロードすることができる。ｔｘスクリプト内で次の
ｔｘＯＰコードは、２パケットのヘッダｒｘＯＰコ
ード、即ちＢＣＡＳＴ９０９及びＣＨＡＮ９１０を含む
ことができる。この場合に、ＢＣＡＳＴ９０９は、パケ
ットを（同報通信により）２つの宛先に導き、同一のパ
ケットをこれらのローカル・レシーバを通して両ノード
に進める。ＣＨＡＮ９０２のｒｘＯＰコードは、レシ
ーバを導き、宛先ＤＳＴ入出力ＲＡＭ９１５内の現在活
性ないくつかのメモリ位置９１６のうちの１位置にパケ
ット内容を蓄積させる。トランスミッタ側に戻すと、第
５のｔｘＯＰコードは、ルーティング・ハードウェア
により使用されてパケット間の境界を検出して、ストリ
ーム・イベントをトリガするＥＶＥＮＴｒｘＯＰコ
ード９１１を含むＭＳＧｒｘＯＰコードであっても
よい。

【００３６】ブロック転送を要約すると、ｔｘスクリプ
トからフェッチされる５Ｘ３２ビットのｔｘＯＰコー
ド（ＩＮＩＴＸ、ＩＮＩＴＸ、ＩＮＩＴＸ、ＢＬＯＣＫ
及びＭＳＧ）は、トランスミッタに２ヘッダのｒｘＯ
Ｐコードと、８バイトのデータ内容と、これに続く単一
テールのｒｘＯＰコードとからなる１１バイト・パケ
ットをデータパイプ・ネットワークに供給させる。２宛
先ノードのそれぞれに到達すると、３バイトのｒｘＯ
ＰコードＢＣＡＳＴ９０１、ＣＨＡＮ９０２及びＥＶＥ
ＮＴ９０４を取り除き、２ワード幅データ内容９０３の
みが残り、宛先受信チャネル内の現在位置９１６で宛先
入出力ＲＡＭ９１５に書き込まれる。この転送のための
パケット本体は、前の（ＭＳＧ）例のようにｔｘスクリ
プト内に埋め込まれているのではなく、その代わりに、
送信ノードの入出力９１７ＲＡＭ内の個別的な専用デ
ータ位置から供給されたことに注意すべきである。

【００３７】全てのパケットのルーティングは、ソフト
ウェア構成が可能なハードウェアにおいて実施されるの
で、ユーザは、ソース・ノードの送信から開始し、中間
ノードを通るルーティングが続き、パケットを１以上の
宛先ノードに入力することにより終了するあらゆる転送
の全ての観点について完全な制御を行う。全ての転送制
御は、２形式の転送ＯＰコード、即ちｔｘＯＰコード
及びｒｘＯＰコードにより達成される。

【００３８】以上の２例から明らかなように、各ノード
におけるトランスミッタは、そのローカル入出力ＲＡＭ
に配置されたｔｘスクリプトを横行し、かつ如何なるデ
ータを転送し、かつこれを８ビットのｒｘＯＰコード
によりどのように包み込むかについての指示（３２ビッ
トのｔｘＯＰコード）を受け取り、パケットがこれら
の宛先ノードに向かって効果的にナビゲートし、次いで
受信入出力ＲＡＭ内の正しい位置にロードされることを
保証する。トランスミッタがｔｘＯＰコードを使用し
てパケットをデータパイプ・ネットワークに注入してい
る間に、ブリッジ及びレシーバの両者は、パケット内に
埋め込まれたｒｘＯＰコードにより駆動され、かつハ
イのｔｘ制御信号により識別される。ｒｘＯＰコード
がデータパイプ・ネットワーク上に出現する前に、これ
らは、まずｔｘスクリプト内のｔｘＯＰコード内に存
在する。

【００３９】ｔｘスクリプトは、ユーザが全ての転送を
設定し、かつ制御する唯一の方法である。ｔｘスクリプ
トは、連続的なシーケンスの３２ビットｔｘＯＰコー
ドであり、その主たる目的は、パケットのデータを放出
し、８ビットのｒｘＯＰコードにより包み込んで、そ
のパケットをこれらの宛先にナビゲートさせ、かつこれ
らの到達を宛先ＣＰＵに信号することである。各送信デ
ィジタル信号プロセッサ・ノードの入出力ＲＡＭ内にｔ
ｘスクリプトを設定することが、アプリケーションが全
ての転送を完了するために必要とすると唯一のことであ
る。好ましい実施例において、全てのｔｘスクリプト
は、現在、固有の５Ｘ３２ビットｔｘＯＰコードのみ
からなり、それぞれは、データと、現在サポートされて
いる７Ｘ８ビットｒｘＯＰコードのうちの１以上のＯ
Ｐコードとを含み得る。

【００４０】全ての転送は、入出力ＲＡＭにデータ・ブ
ロックを配置するのと同じように簡単であり、そのデー
タをどのようにするのかをトランスミッタに指示するよ
うにｔｘスクリプトを設定し、最終的に宛先ノードに到
達した後、ストリーム割り込みに応答してデータをアク
セスする。このメモリ・レベルを越えて、更なるアプリ
ケーションは必要でない、又はデータパイプ・ソフトウ
ェア構成が可能なハードウェアによってサポートされな
い。

【００４１】図１０は、ＯＰコード・フィールドの送信
を示す。データパイプ・トランスミッタは、ｔｘスクリ
プトからｔｘＯＰコードをフェッチしてデータ・パケ
ットを発生し、それ自身のレジスタを初期化し、自分で
休止し、予期していない転送（ｕｎｘｐ及びｒｃｐｔ
ｔｘｓｃｒｉｐｔｓ）からそのメイン・バッチｔｘス
クリプトに復帰する。

【００４２】ＭＳＧｔｘＯＰコード１００１は、Ｍ
ＳＧワード内に埋め込まれた個別的なｒｘＯＰコード
又はデータ・バイトをデータパイプ・ネットワークに注
入する。ＭＳＧ命令のハイの３バイトは、任意組み合わ
せのｒｘＯＰコード又はデータ・バイトを送信するた
め使用されてもよく、常に最下位バイトを先頭にして開
始される。ＭＳＧｔｘＯＰコード内の生きている
（ｌｉｖｅ）ｒｘＯＰコード即ちデータ・バイトは、
同一の順序（下位ビットは、下位バイトを表している
等）に従い、ＡＣＴＶフィールド内で対応するハイのビ
ットにより認識される。３ビットのＣＮＴＲＬフィール
ド１００２は、ＡＣＴＶビット１００３と同一順序によ
り、ｒｘＯＰコード（ハイ）又はデータ内容（ロー）
としてＡＣＴＶフィールド１００３内で認識された活性
バイトを表す。

【００４３】ＢＬＯＣＫｔｘＯＰコード１０１０
は、丁度、ＭＳＧｔｘＯＰコードのように、ＢＬＯ
ＣＫワード内に埋め込まれた別個のｒｘＯＰコード又
はデータ・バイトをデータパイプ・ネットワークに注入
することができる。しかしながら、ＢＬＯＣＫｔｘ
ＯＰコードの主要な機能は、ＢＬＯＣＫｔｘＯＰコ
ードを保持するｔｘＯＰコードよりも、入出力ＲＡＭ
の異なる部分に配置されている独立したデータ・ブロッ
クを送信することである。２トランスミッタ・レジスタ
は、ＢＬＯＣＫｔｘＯＰコードがブロック転送をト
リガ可能となる前に、一方がブロックの開始アドレスを
表し、また他方がバイトにおけるブロック・サイズを表
していているＩＮＩＴＸｔｘＯＰコード１０２０に
より、まず、ロードされる必要がある。

【００４４】ＩＮＩＴＸｔｘＯＰコード１０２０
は、トランスミッタ・レジスタ（一度にレジスタの半
分）を初期化する。レジスタ内容のデータは、ＩＮＩＴ
ＸＯＰコードの上位２バイト１０２１／１０２２に配
置されている。ハイのＨビット１０２３は、そのデータ
を上位ハーフ・ワードとして認識し、またローのＨビッ
トは、そのデータを初期化されているレジスタの下位ハ
ーフ・ワードとして認識する。ＲＳＥＬフィールド１０
２４は、目標レジスタを識別する。

【００４５】トランスミッタは、典型的には、現在のア
プリケーション・フレーム内の全てのデータを送信し、
新しいフレームをまだ開始していないときは、停止する
必要がある。ＨＡＬＴｔｘＯＰコード１０３０は、
データパイプ・コンフィギュレーション及びステータス
・レジスタのＴＸＥＮＢビットを非主張とすることに
より、ＨＡＬＴ以後、トランスミッタがそれ以上ｔｘ
ＯＰコードを実行するのを停止する。ＣＰＵは、コンフ
ィグレーション・バス書き込みサイクルによりこのビッ
トを論理１に設定を戻すことにより、トランスミッタを
再度エネーブル状態にすることができる。例えば、ＨＡ
ＬＴｔｘＯＰコード１０３０の３ハイ・バイトを使
用して３ｒｘＯＰコードを停止させて、このトランス
ミッタを停止させたことを送信ノード及び受信ノードに
（ストリーム割り込みにより）知らせてもよい。これ
は、ＥＶＥＮＴｒｘＯＰコードと、ＭＳＧｒｘ
ＯＰコードとの組み合わせにより、実行されてもよい。
ＨＡＬＴｔｘＯＰコード内のライブのｒｘＯＰコ
ードは、同一順序でＡＣＴＶフィールド１０３４内の対
応する３ビットにより識別される。

【００４６】トランスミッタは、（あらゆるフレームに
おいて繰り返される）予期したデータを表すメイン・バ
ッチｔｘスクリプトに加えて、予期していない転送要求
に応答して制御メッセージを速やかに送信する、又はセ
ンダに転送到達したの確認受信を自動的に送出すること
が可能でなければならない。予期していない転送は、ｕ
ｎｘｐ及びｒｃｐｔスクリプトにロードされ、かつ関連
する割り込みによりトリガされる。トランスミッタは、
予期していない転送要求割り込みを受け取ると、次のパ
ケットの境界まで、現在のバッチ・パケットを連続的に
送出し、境界の時点で、バッチｔｘスクリプトの処理か
らｕｎｘｐ及びｒｃｐｔスクリプトに切り替わる。予期
していない各ｔｘスクリプトは、常にＲＥＴＩＸｔｘ
ＯＰコード１０４０により終わる必要があり、これ
は、予期していない転送を送出した後に、トランスミッ
タをバッチｔｘスクリプトの処理に復帰させる。これ
は、ＣＰＵが割り込みサービス・ルーチンを実行し、割
り込み命令からの復帰により、メイン・コードに復帰す
ることに類似している。ＲＥＴＩＸ命令の３ハイ・バイ
トを使用して複数のｒｘＯＰコード、又は常に最下位
バイトを先頭に開始する複数のデータ・バイトの任意の
組み合わせを送信することができる。ＲＥＴＩＸｔｘ
ＯＰコード内のライブのｒｘＯＰコード又はデータ・
バイトは、同一順序（下位ビットは、下位バイトを表
す）に従って、ＡＣＴＶフィールド１０４４内で対応す
るハイ・ビットにより識別される。３ビットのＣＮＴＲ
フィールド１０４５は、ＡＣＴＶビットと同一順序によ
り、ｒｘＯＰコード（ハイ）又はデータ内容（ロー）
として、ＡＣＴＶフィールドにおいて認識されるライブ
・バイトを表す。

【００４７】図１１は受信ＯＰコード・フィールドを示
す。各データ転送パケットは、パケットの本体であるデ
ータ内容と、データをデータパイプ・ネットワークを介
してその宛先に導く少数のｒｘＯＰコードとを含む。
ｒｘＯＰコードは、このルーティング機能に加えて、
更に、初期化と、３データパイプ・コンポーネント、ブ
リッジ１０３及びレシーバ１０２のうちの２つのラン・
タイム・コンフィグレーションに使用される。トランス
ミッタ１０１は、ｔｘＯＰコードにより初期化／構成
されることに注意すべきである。他のｒｘＯＰコード
機能は、トランスミッタ及びレシーバにおけるストリー
ム・イベントの送出、及びアプリケーション・レベルで
は通常見えないいくつかのハウスキーピング・タスクの
実行を含む。その１例は、８ビットの内部ルーティング
・ストリームを１６ビットの外部転送ストリームに詰め
込むときのパケット・テールの処理である。ｒｘＯＰ
コードは、典型的には、データの先端（パケット・ヘッ
ダ）、又はデータの直後（パケット・テール）に配置さ
れる。

【００４８】データパイプ・ブリッジが転送パケットを
これら（複数の）宛先にナビゲートさせるために、デー
タパイプ・ブリッジが使用する３つの異なるパケット・
ルーティング・プロトコルが存在する。各ルーティング
機構は、パケット・ヘッダにおける異なるｒｘＯＰコ
ードにより表される。ブリッジに先ず進むと、パケット
・ヘッダが直ちに調べられて、着信パケットに対して３
ルーティング方法のうちのいずれをに適用すべきかを認
識する。

【００４９】ＰＴＰｒｘＯＰコード１１００は、ポ
イント・ツー・ポイント転送を表しており、１ノード
は、１宛先ノードのみにパケットを供給する。ＰＴＰ
ｒｘＯＰコードの５ビットＤＳＴＮＯＤＥフィールド
１１０１は、ローカル通信セル内の３２可能位置のうち
の１位置を識別する、宛先ノードの特定ノード・アドレ
スを含む。ポイント・ツー・ポイント転送中に、ソース
と宛先との間の各中間ノードは、そのパケットが宛先ノ
ードに到達するまで、パケットのバック・アウトを繰り
返し、宛先ノードでは、そのパケットがそのノードに吸
収されて、繰り返さない。

【００５０】ＢＣＡＳＴｒｘＯＰコード１１１０
は、同報通信による転送を表しており、１ノードが１又
は多数の宛先ノードにパケットを供給する。ｒｘＯＰ
コード内の３ビットのＮＡＶフィールド１１１１は、ブ
リッジ・コンポーネントを離れるときにパケットが取る
３方向を表す。３ビットは、ブリッジの（ローからハイ
へ）左ポート、センタポート及び右ポート表す。好まし
い実施例において、ビット７がセットされると、パケッ
トは、左ポートを通って現在のノードを離れ、またビッ
ト５がセットされると、パケットは、右ポートを通って
現在のノードを離れる。ビット６がセットされると、パ
ケットは、ノードに入り、ブリッジのセンタ・ポートを
横切ってノード・レシーバに進み、ノード・レシーバは
これを入出力ＲＡＭに蓄積する。３ビットの任意の組み
合わせは、パケットがノードへ出て行き、同時に同じパ
ケットが外部ブリッジ・ポートのうちの一方又は両方を
通って他のノードへバック・アウトするを繰り返すよう
にセットすることができる。同報通信による転送は、ノ
ードが出会ったと同一順序で出会うようにパケットが設
計されている各ノードについて、パケット・ヘッダが１
ＢＣＡＳＴｒｘＯＰコードを保持することを必要と
する。先頭のＢＣＡＳＴｔｘＯＰコードは、各中間
ノード後に廃棄される。そこで、次のＢＣＡＳＴｔｘ
ＯＰコードが活性のヘッダとなり、そのパケットを次
の中間ノードへ導く。これは、単一のＰＴＰｔｘＯ
Ｐコードが宛先への経路上の全ての中間ノードにより使
用されるポイント・ツー・ポイント転送に対照をなすも
のである。

【００５１】正味のポイント・ツー・ポイント転送及び
ブロック転送範囲は、３２プロセッサまでの単一通信セ
ルに限定される。データパイプは、更に、ＣＥＬＬｒ
ｘＯＰコード１１２０を有するセルとの通信をサポート
する。各セル内で、ＣＥＬＬｒｘＯＰコードは、こ
れらのパケットを、丁度ＰＴＰＯＰコードのように、
境界の宛先に到達するまで、遭遇する全ての中間ノード
を横切ってセル境界上の指定された宛先へ導く。境界ノ
ードにおいて、ノードに吸収される代わりに、現在のＣ
ＥＬＬｒｘＯＰコードは、取り除かれ、その後に続
くデータ・バイトが新しいＣＥＬＬｒｘＯＰコード
になり、これがパケットを次のＣＥＬＬの境界に案内す
る。最後のＣＥＬＬ境界を横切った後、取り除かれるＣ
ＥＬＬｒｘＯＰコードは、ＰＴＰ又はＢＣＡＳＴｒ
ｘＯＰコードにより置換されて、丁度、ポイント・ツ
ー・ポイント又は同報通信パケットとして開始したロー
カル・パケットのように、そのパケットを最後のセル内
の最終的な宛先へ案内する。

【００５２】ＥＶＥＮＴｒｘＯＰコード１１４０
は、データパイプのトランスミッタ又はレシーバ内でス
トリーム・イベントを発生させる。ＥＶＥＮＴｔｘ
ＯＰコードは、データパイプ・ネットワークへ、典型的
には、送出パケットのヒールに注入されているので、送
信ストリーム・イベントは、トランスミッタがＥＶＥＮ
ＴｔｘＯＰコードを識別したときに開始される。次
いで、５ビットのＥＶＴフィールドの下位２ビットは、
トランスミッタによって、データパイプ割り込みフラグ
・レジスタ内の対応する２割り込みフラグ・ビットにコ
ピーされる。これらのビットは、エネーブルされると、
宛先への過程で一定のパケットがピンを丁度クリアした
ソースＣＰＵに信号することができる。同様に、ＥＶＥ
ＮＴｒｘＯＰコードは、更に、宛先ノードのレシーバ
１０２により認識されてもよく、これは、ＥＶＴフィー
ルドの上位３ビットをデータパイプ割り込みフラグ・レ
ジスタ内の対応する３割り込みフラグ・ビットにコピー
し、エネーブルされれば、一定のパケットが丁度ローカ
ル入出力ＲＡＭ内に蓄積された宛先ＣＰＵにアラームを
出すことができる。

【００５３】ＩＮＥＲＴ（ヌル）ｒｘＯＰコードは、
内部の８ビット・ストリーム・エレメントを１６ビット
外部ストリームにパックするときに、パケット・テール
に詰め込むために、トランスミッタ１０１により使用さ
れる。ブリッジ内の全てのアービトレーションがパケッ
トの境界上で行われるので、ヌルのｒｘオペレーション
・コードによりパケットをプッシュしてテール・アウト
することが重要であり、また同一出力ポートに対して競
合した他方のパケットは、第１のものがポートをクリア
するまで、パケット間を正確に表すように、アービトレ
ータが使用したテールＥＶＥＮＴｒｘＯＰコードを
含むその全体について保持されてもよい。このＯＰコー
ドは、全てのアプリケーションに対してトランスペアレ
ントであり、ユーザから何のアテンションも必要としな
い。これは、最終的にパケットがその宛先に到達したと
きに取り除かれる。

【００５４】図１２は、データパイプ・ブリッジ内のル
ーティング・ハードウェアを示す。各ノードのディジタ
ル信号プロセッサは、トランスミッタ１０１を使用して
ネットワークに複数のパケットを注入し、またレシーバ
１０２を使用してそのローカル入出力ＲＡＭ１０５に到
達するパケットをプッシュする。各パケットのヘッダが
左ポート及び右ポートを通ってブリッジ１０３に進み、
ブリッジ１０３がそのヘッダを評価し、かつ内在する左
及び右ＩＤ（ノード間方向）レジスタによりヘッダ内の
宛先情報を処理してパケットをブリッジ１０３からパケ
ット宛先に向けルーティングさせる。ブリッジ１０３
は、左、右及びセンタの３ポート出力を有する。ポイン
ト・ツー・ポイント及びセル・パケットは、ヘッダの処
理の結果に従って、左、右又はセンタ・ポートを通って
ブリッジ１０３からルーティングされてもよい。同報通
信パケットは、ブリッジ１０３をセンタ・ポートを通っ
てノードに出て行くことができ、また同時に左ポート及
び／又は右ポートを通って他のノードへ反復可能にされ
ている。各ブリッジ１０３は、３レジスタ、３コンパレ
ータ及び１デコーダを使用してパケットをその３出力ポ
ートのうちの１ポートにルーティングする。各パケット
・ヘッダは、ブリッジに進み、その５ビットのＤＳＴ
ＮＯＤＥフィールド１２０１は、５ビット常駐のＮＯＤ
ＥＡＤＤＲ１２０２と比較してセンタの照合を評価す
る。センタの照合条件は、パケットがセンタ・ポートを
通ってノードに進むのを許容する。更に、５ビットのＤ
ＳＴＮＯＤＥは、デコーダ１２０３を介して３２ビッ
トＩＤＤＳＴ値１２０４にデコードされてもよく、
次にこれがＩＤＲＩＧＨＴレジスタ１２０５及びＩＤ
ＬＥＦＴレジスタ１２０６と比較されて左右の照合条件
が評価される。ＩＤＤＳＴ値１２０４の３２ビット
は、単一の通信セルを構成する３２ディジタル信号プロ
セッサ・ノード（０〜３１まで番号付けされた）を表
す。ディジタル信号プロセッサ・ノード７に移動するパ
ケットは、０７_hexのＤＳＴＮＯＤＥ値、及び８０_hex
のＩＤＤＳＴ１２０４（ビット７がハイであり、他の
全ビットはローである。）により表される。ＩＤＬＥ
ＦＴレジスタ１２０６は、４１４_hexの値を有すること
ができる。この値は、（ローカル・セル内の）ディジタ
ル信号プロセッサ・ノード２、４及び１０に到達するた
めに、パケットがブリッジ１０３の左ポートからルーテ
ィングされるべきことを意味している。３１３Ｃ０ｈｅ
ｘのＩＤＲＩＧＨＴレジスタ１２０５の値は、ディジ
タル信号プロセッサ・ノード６、７、８、９、１２、１
６及び１７への最短パスがそのブリッジ１０３の右ポー
トを通ることを意味している。図１２の例において、ビ
ット方向にＯＲ処理されるパケット宛先ＩＤＤＥＳＴ
値１２０４と、ブリッジ宛先レジスタＩＤＲＩＧＨＴ１
２０５とによるＡＮＤ処理は、一致があり、またブリッ
ジ宛先レジスタＩＤＬＥＦＴ１２０６とによっては、
不一致となる。これは、パケットをブリッジ１０３の右
ポートを通ってルーティングさせ、またブリッジ１３０
の左ポートを通ってルーティングさせないことになる。
コンパレータの結果は、ブリッジを通過するパケットの
形式（ＰＴＰ、ＢＣＡＳＴ又はＣＥＬＬ）に従い、これ
らのパケット形式と両立可能にする異なる方法により、
ルーティング決定を行ってもよい。

【００５５】図１３は、ポイント・ツー・ポイント・パ
ケット・ルーティング・プロトコルを示す。ポイント・
ツー・ポイント・パケットは、そのヘッダ内のＰＴＰ
ｒｘＯＰコード１３０１により識別される。ヘッダがロ
ーカル・ノードでブリッジ・コンポーネントに進むと、
ＰＴＰｒｘＯＰコード１３０１内のＤＳＴＮＯＤ
Ｅフィールド１３０２がブリッジＮＯＤＥＣＦＧレジ
スタ１３０３の５ビットのＮＯＤＥＡＤＤＲフィール
ドと比較される。アドレス照合の成功１３１０は、パケ
ットをこのローカル・ノード、ブリッジ内センタ・ポー
トを通り、このローカル・ノードへ、レシーバを横切っ
てローカル入出力ＲＡＭの活性チャネル・ブロックに進
める。アドレス照合の不成功は、左ポートＩＤコンパレ
ータ１３０５及び右ポートＩＤコンパレータ１３０６を
トリガし、これらは、ＤＳＴＮＯＤＥフィールド１３０
２のデコード値と３２ビット常駐の方向レジスタＩＤＲ
ＩＧＨＴ１３１２及びＩＤＬＥＦＴ１３１３とを比較
する。右ポートＩＤコンパレータ１３０６における右照
合の成功は、パケットをブリッジ１０３から右ポート１
３０７を通ってネットワークの他のノードにルーティン
グさせる。左ポートＩＤコンパレータ１３０５における
左照合の成功は、パケットをブリッジ１０３から左ポー
ト１３０５を通ってネットワークの他のノードにルーテ
ィングさせる。左ポートＩＤコンパレータ１３０５及び
右ポートＩＤコンパレータ１３０６は、ビット方向にＡ
ＮＤを形成している。任意のビット位置における論理１
は、照合の成功を表す。

【００５６】図１４は、ポイント・ツー・ポイントのパ
ケット・ルーティング例を示す。１６ディジタル信号プ
ロセッサ回路基板上のポイント・ツー・ポイント転送の
システム・レベル例は、各ディジタル信号プロセッサ用
に、水平通信チャネルに割り付けられた左ブリッジ・ポ
ートを有し、かつ各右ポートは、垂直通信チャネルに接
続される。ソース・ディジタル信号プロセッサにより開
始すると、（ｔｘスクリプトからのｔｘＯＰコードに
より駆動された）トランスミッタは、そのローカル・デ
ータパイプ・ブリッジの左ポート１４０１を通る装置か
らパケットを駆動する。水平リンクを介して次のこれが
ディジタル信号プロセッサ・ストップに到達すると、こ
の装置のブリッジ１４０２内でパケット・ヘッダが評価
され、その比較結果が同一左ポート１４０３から更に水
平方向に次のノードに同一の左ポート１４０３からパケ
ットをバック・アウト駆動させる。次のブリッジ・コン
ポーネント１４０５内のパケット・ヘッダの評価は、右
の照合となり、パケットがブリッジを介して、今度は垂
直方向に、次のノードに行く右ポート１４０６にルーテ
ィングされる。次のノード内では、パケット・ヘッダ内
のアドレスとローカル・ノードのノード・アドレスとを
比較して、照合の成功１４０７を発生する。これは、ブ
リッジがパケットをそのセンタ・ポートからレシーバへ
ルーティングさせることになる。そこで、レシーバは、
パケットからｒｘＯＰコードを取り除いて、データ内
容をローカル入出力内の活性ブロック（チャネル）にプ
ッシュする。

【００５７】図１５は、同報通信パケットのルーティン
グ・プロトコルを示す。同報通信パケットは、同報通信
パケットは、そのヘッダにあるＢＣＡＳＴｒｘＯＰ
コード１５０１により識別される。ヘッダがローカル・
ノードにおけるブリッジ・コンポーネントに進行する
と、ＢＣＡＳＴｒｘＯＰコード内の３ビットのＮＡ
Ｖフィールド１５０２が評価されてパケットがブリッジ
を出て行く（複数の）ポートを判断する。中央のＮＡＶ
ビットにおける論理１の値は、パケットをブリッジの内
部センタ・ポートを通ってこのローカル・ノードに進行
させる。ＮＡＶフィールド１５０２のビットにおける論
理１の値は、パケットをブリッジ内のセンタ・ポートを
通ってこのローカル・ノード、レシーバを介してローカ
ル入出力ＲＡＭの活性なチャネル・ブロックに進行させ
る。ＮＡＶフィールド１５０２の左ビットにおける論理
１は、左ポート１５０４を通ってブリッジからネットワ
ークの他のノードにルーティングさせる。同様に、ＮＡ
Ｖフィールド１５０２の左ビットにおける論理１は、パ
ケットを右ポート１５０５を通ってブリッジからネット
ワークの他のノードにルーティングさせる。任意の組み
合わせビットは、ＮＡＶフィールド１５０２内に向けら
れて、このデータ・パケットをノードに進行させ、更に
左ポート、右ポート又は両ポートを通ってブリッジから
ルーティング可能にさせる。各ＢＣＡＳＴｒｘＯＰ
コードに進行した後、使用済みのＢＣＡＳＴｒｘＯ
Ｐコードが消滅し、パケット・ヘッダ及びその直ぐ後の
ＢＣＡＳＴｒｘＯＰコードを使用してデータパイプ
・ネットワーク上の次のリンクを通ってパケットをナビ
ゲートする。図１５に示すように、他のブリッジ・ハー
ドウェアを使用してパケットを同報通信することはな
い。

【００５８】図１６は、同報通信パケットのルーティン
グ例を示す。１６ディジタル信号プロセッサ回路基板の
システム・レベル例は、各ディジタル信号プロセッサに
おいて、水平通信チャネルに割り付けられた左ブリッジ
・ポートを有し、各右ブリッジは、垂直通信チャネルに
接続されてもよい。ソース・ディジタル信号プロセッサ
により開始すると、（ｔｘスクリプトからのｔｘＯＰ
コードにより駆動されている）トランスミッタは、パケ
ットをそのローカル・データパイプ・ブリッジの左ポー
ト１６０１を通って装置から駆動する。水平リンクを介
して次のディジタル信号プロセッサ１６０２にパケット
が到達すると、ＢＣＡＳＴヘッダ内の３ビットのＮＡＶ
フィールドが評価される。ＮＡＶフィールドの右ビット
及びセンタ・ビットの両者における論理１は、パケット
をローカル・ノード端末（ディジタル信号プロセッサ入
出力ＲＡＭ）に進める。同時に、ＮＡＶフィールドは、
パケットを右ポートから、今回は垂直方向、ネットワー
ク１６０３上の次のノードにルーティングする。使用済
みのＢＣＡＳＴｒｘＯＰコードは、廃棄され、その
直ぐ後のものを使用して次のブリッジ・ジャンクション
を通るパケットをナビゲートする。第２のＢＣＡＳＴ
ｒｘＯＰコード１００バイナリＮＡＶフィールドは、
左一致のみに帰結し、パケットは、水平方向に、ブリッ
ジを通過して左ポートから次のノードに行く。使用済み
のＢＣＡＳＴｒｘＯＰコードは、再び廃棄され、次
いで、ヘッダにおいてその直ぐ後のものにより置換され
る。次のノードのブリッジ内で、現在のＢＣＡＳＴｒ
ｘＯＰコードの０１０バイナリＮＡＶフィールドは、
パケットをローカル・レシーバ１６０４を通ってノード
に進め、ローカル・レシーバ１６０４は、パケットから
ｒｘＯＰコードを取り除いた正味のデータ内容をロー
カル入出力ＲＡＭ内の活性なブロック（チャネル）へプ
ッシュする。レシーバは、ｒｘＯＰコードの制御によ
り、更にＣＰＵ割り込みセレクタにイベントを送出し
て、他のパケットが丁度、ローカル入出力ＲＡＭに蓄積
されたことをＣＰＵに通知する。

【００５９】図１７は、セル間パケット・ルーティング
・プロトコルを説明している。セル・パケットは、その
ヘッダにおけるＣＥＬＬｒｘＯＰコードにより識別
される。ＣＥＬＬヘッダの目的は、パケットを中間セル
を介してそのセル境界上のノードに導き、次いで宛先セ
ル内の宛先ノードを探し求めて境界を横切ることであ
る。ヘッダがローカル・ノードでブリッジ・コンポーネ
ントに進むと、ＰＴＰｒｘＯＰコード内のＤＳＴＮ
ＯＤＥフィールド１７０１をブリッジＮＯＤＥＣＦＧレ
ジスタの５ビットのＮＯＤＥＡＤＤＲフィールド１７
０２と比較する。セル境界に到達したことを示すアドレ
ス照合の成功は、ＣＥＬＬパケットを取り除き、パケッ
トを次のセルに導くことになるｒｘＯＰコードへ次の
バイトを進める。次に、セル境界を横断するためにＮＯ
ＤＥＡＤＤＲとＤＳＰＮＯＤＥとの間で照合の肯定
を必要とするか否かを調べるために常駐ＮＯＤＥＣＦ
Ｇレジスタの１ビットのセル・オーバーライド（ＣＯ：
ｃｅｌｌｏｖｅｒｒｉｄｅ）フィールドを参照する。
好ましい実施例において、ローのＣＯ値は、照合が成功
のときにのみ、パケットを右ポートから出て行くことに
より次のセルに進む。一方、ＣＯビットのハイ値は、照
合が不成功であっても、右ポートからセル・パケットを
ルーティングさせる。これらのパケットは、常に、右ポ
ートを通って複数のセルの境界を横切る。左ポートは、
セル間を横切るように使用されることは決してない。ハ
イのＣＯビットは、ツリー通信トポロジーにおいて活性
のマザーボードから多数のドーター・カードにデータを
同時的に送出するために使用される。

【００６０】ＣＯビットを０にセットすることにより、
セルの境界アドレス照合の不成功は、左及び右ポートＩ
Ｄコンパレータをトリガし、これらは、ＤＳＴＮＯＤ
Ｅのデコード値を２Ｘ３２ビットの常駐方向レジスタ即
ちＩＤＲＩＧＨＴレジスタ１７０４及びＩＤＬＥＦ
Ｔレジスタ１７０５と照合する。右照合の成功は、パケ
ットを右ポート１７０６を通ってブリッジから現在のセ
ル内の他のノードにルーティングさせて、セルの境界を
探し求めて横切り、最終的な宛先セルに向かう。左照合
の成功は、パケットを左ポート１７０７を通ってブリッ
ジから現在のセル内の他のノードへルーティングさせ
る。

【００６１】図１８は、セル内パケット・ルーティング
例を示す。３セルに配列された３Ｘ１６ＤＳＰ回路基板
を介してセル転送のシステム・レベル例は、パケットが
宛先ノードに到達するまでに、２セル境界を横切る結果
となる。セル１の境界上に位置するソース・ディジタル
信号プロセッサから開始して、（ｔｘスクリプトからｔ
ｘＯＰコードにより駆動された）トランスミッタは、
パケット１８０１を装置からセルの境界を横切ってセル
１からセル２へ駆動する。パケットがセル２における第
１のディジタル信号プロセッサ・ストップに到達した
後、その装置内のブリッジ内でパケット・ヘッダを評価
し、比較結果によりパケットを右ポート１８０２からセ
ル２における次のノードへ駆動する。次のノード内でパ
ケット・ヘッダ内のアドレスをローカル・ノードのノー
ド・アドレスとを比較して照合成功を得る。これは、ブ
リッジにパケット・ヘッダ１８０３から現在のＣＥＬＬ
ｒｘＯＰコードを取り除かせて、かつ後続のＰＴＰ
ヘッダ１８０４により置換させる。出力ポートにより、
初期的には、ＣＥＬＬｒｘＯＰコードの直ぐ後のデ
ータ・バイトとして処理されたＰＴＰヘッダ１８０４を
データ・ステータスからｒｘｃｎｔｒｌステータスに
上げて、そのバイトに対するｒｘｃｎｔｒｌ信号をハ
イに駆動する。このブリッジは、パケットをその右ポー
トからセル２から次のセルの境界を横切ってセル３へ、
そしてセル３における最初のノード１８０５にルーティ
ングする。次のブリッジ・コンポーネント内のポイント
・ツー・ポイント・パケット・ヘッダの評価は、右の照
合に帰結し、かつパケットは、ブリッジを横切って右ポ
ートへ再度ルーティングされ、そしてセル３における次
のノード１８０６へ出力する。

【００６２】次のノード内において、パケット・ヘッダ
内のアドレスとローカル・ノードのノード・アドレスと
の比較は、照合成功となる。これは、ブリッジにポイン
ト・ツー・ポイント・パケットをそのセンタ・ポートか
らレシーバ１８０７にルーティングさせ、レシーバ１８
０７は、パケットからｒｘＯＰコードを取り除き、か
つデータ内容をローカル入出力ＲＡＭ内の活性チャネル
にプッシュする。

【００６３】３データパイプ・コンポーネント、即ちト
ランスミッタ、ブリッジ及びレシーバの動作は、埋め込
み制御レジスタにより完全にプログラム可能である。５
トランスミッタ・レジスタ、３ブリッジ・レジスタ、及
び４レシーバ・レジスタは、初期化又は機能動作中の任
意の時点でロード可能である。これらのレジスタは、全
て３２ビットを備えている。トランスミッタ・レジスタ
は、現在のｔｘスクリプトから直接ロードされ、また
ブリッジ及びレシーバ・レジスタの初期化データは、転
送パケットに埋め込まれている。

【００６４】図１９は、トランスミッタ制御レジスタの
フィールドを示す。５Ｘ３２ビットのトランスミッタ・
レジスタは、トランスミッタが活性のｔｘスクリプトか
らのＩＮＩＴＸｔｘＯＰコードを実行することによ
り、ロードされる。ＰＣＲＣＰＴ転送カウンタ１９０
１をリセット後、直ちに、ローの入出力ＲＡＭの開始を
指示し、トランスミッタ・レジスタのリセットをロード
するＩＮＩＴＸｔｘＯＰコードの実行を開始する。各Ｉ
ＮＩＴＸｔｘＯＰコードのＲＥＧフィールドは、トラ
ンスミッタ・レジスタを識別し、そのＨビットは、ＩＮ
ＩＴＸｔｘＯＰコード内に埋め込まれているハイの２バ
イトからロードするハーフ・ワードを登録していること
を識別する。Ｈビットの論理１は、上位ハーフ・ワード
をロードし、またＨビットの論理０は、３２ビットのト
ランスミッタ・レジスタの下位ハーフ・ワードをロード
する。３ＰＣ（プログラム・カウンタ）レジスタは、活
性な予定バッチｔｘスクリプト（ＰＣＢＡＴＣＨ１９
０６）と、２つの予定外ｔｘスクリプト及び予定外転送
ｔｘスクリプト（ＰＣＵＮＸＰレジスタ１９０２）
と、転送受け取りｔｘスクリプト（ＰＣＲＣＰＴレジ
スタ１９０１）とを保持する。ＩＯＡＤＤＲレジスタ
１９０５は、入出力ＲＡＭにおいて現在活性な送信デー
タ・ブロックから送信されるべき次のワードのアドレス
を保持する。ＳＩＺＥレジスタのＤＡＴＡＳＩＺＥフ
ィールド１９０３は、送信される活性な送信ブロックの
長さを表す。ＳＩＺＥレジスタのＣＩＲＣＳＩＺＥフ
ィールド１９０４は、（ＰＣＲＣＰＴ１９０１及びＰ
ＣＵＮＸＰ１９０２プログラム・カウンタにより指示
される）２つの予定外転送ｔｘスクリプト回路バッファ
のサイズを保持する。

【００６５】図２０は、ブリッジ制御レジスタのｔｘ
ＯＰコード・フィールドを示す。３Ｘ３２ビットのブリ
ッジ・レジスタは、ブリッジに到達した転送パケット内
に埋め込まれたＲＥＧＢ２００１ｒｘＯＰコードによ
り一度に１バイトがプログラムされる。ブリッジは、Ｉ
Ｄレジスタ内のビットを各パケット・ヘッダ内の宛先ア
ドレスと照合してソースから宛先に指示されたパスに沿
って各中間ノードを通り、パケットをルーティングさせ
る。

【００６６】５ビットのＮＯＤＥＡＤＤＲフィールド
は、パケット・ヘッダからのＤＳＴＮＯＤＥフィールド
と照合されて、パケットはこのノードに進行すべきか、
又はブリッジから他のノードにルーティングされるべき
かを判断する。ＣＦＧＲＸバイトの１ビット・セル・
オーバライド（ＣＯ）フィールドは、セルの境界を横切
るのに、ＮＯＤＥＡＤＤＲとＤＳＰＮＯＤＥとの間
で照合の成功を必要とするか否かを調べるために参照さ
れる。ローのＣＯ値は、照合が成功したときのみ、パケ
ットが右ポートから出て行くことにより、次のセルに進
める。一方、照合が不成功のときでも、ＣＯビットのハ
イの値がセル・パケットを右ポートからルーティングさ
せる。パケットは、常に右ポートを通ってセルの境界を
横切る。左ポートは、セル間を横切るために使用される
ことは決してない。ハイのＣＯビットは、ツリー通信ト
ポロジーにおいて、活性のマザーボードから多数のドー
ター・カードに同時にデータを送出するために使用され
る。このビットは、セルの境界と直接接触していない全
てのノードにより無視される。ＲＯＵＴＥＮＢビット
が論理０のときは、任意のデータ・パケットがブリッジ
を横切るのを阻止する。この機能は、ブリッジが初期化
される前に、ブリッジを通るどのようなトラヒックも阻
止するのに使用される。ＣＥＮＴＥＲＥＮＢビットが
論理０であれば、ブリッジにセンタ・ポートを宛先とす
る全てのパケットを吸収させ、一方、ブリッジを通過す
るパケットが依然として左ポート又は右ポートを通って
ブリッジからルーティングするのを許容する。この機能
は、ネットワーク上の他のノードに影響することなく、
データパイプ・ネットワークからローカル・ノードを切
り離すために使用される。

【００６７】ＣＦＧＬＥＦＴフィールド２００２、Ｃ
ＦＧＲＩＧＨＴフィールド２００３、ＣＦＧＣＥＮ
ＴＥＲフィールド２００４は、３ブリッジ・ポート入力
及び出力チャネルを個別的に構築している。各ポートの
各出力チャネルは、３入力チャネルのいずれかよりデー
タ・パケットを受信することができる。各ポート構築バ
イトの６ビットＰＲＩフィールドは、データ・パケット
の３ソースに対する１０可能優先順位設定のうちの１つ
のために出力ポート・アービタを構築するために使用さ
れる。この優先順位は、異なる優先順位を有する各ソー
ス、又は同一の優先順位を有する１以上のソースによる
任意の順序に固定されてもよい。３ソースの全てが同一
の優先順位を有する場合は、ラウンド・ロビン・アービ
トレーションを表す。データ・ストリーム間の最小スイ
ッチング時間は、６サイクルである。各構成フィールド
のＦＩＦＯモード・ビットが論理１であれば、対応する
ポート入力チャネルを、送信チャネル・マスタに応答す
るスレーブとなる代わりに、外部ＦＩＦＯの出力側を直
接マスタにするように構築する。各コンフィグレーショ
ン・フィールドのＣＦＧＥＮＢビットが論理０であれ
ば、対応するポートがブリッジ・コンフィグレーション
・レジスタに書き込むのを阻止する。この機能は、誤り
のあるデータ・ストリームによって、ブリッジが偶発的
に再構築されるのを防止するために使用される。

【００６８】図２１は、レシーバ制御レジスタｔｘＯ
Ｐコード・フィールドを示す。４Ｘ３２ビットのレシー
バ・レジスタは、ブリッジに到達する転送パケット内に
埋め込まれたＲＥＧＮｒｘＯＰコードにより、一度
に１バイトづつプログラムされる。各ＲＥＧＮｒｘ
ＯＰコードは、ＲＥＧＮｒｘＯＰコードの直ぐ後の
１レシーバ・レジスタ・バイト位置に１バイトをロード
する。ＲＥＧＮｒｘＯＰコードのＢＹＴＥフィールド
は、４バイトのうちの１バイトを識別し、一方、ＲＥＧ
フィールドは、４レジスタのうちの１レジスタを識別す
る。これらの４レジスタは、ＲＸＣＨＡＮ１レジスタ
２１０１、ＲＸＣＨＡＮ２レジスタ２１０２、及びＲ
ＸＣＨＡＮ３である。

【００６９】これらのＲＸＣＨＡＮレジスタは、入出
力ＲＡＭ内の個別的な４レジスタの現在アドレスを保持
し、レシーバが着信するデータ・パケットを直接、蓄積
可能にする。１度に１チャネルのみを活性化することが
できる。活性化なチャネルは、データがレシーバに到達
する前に、パケット・ヘッダ内のＣＨＡＮｒｘＯＰ
コードにより選択される。

【００７０】図２２は、データパイプ・イベント、割り
込み及びコンフィグレーション・ビットを示す。データ
パイプのコンフィグレーションは、２７ビットのＣＦＧ
ＢＵＳにより達成され、これには、レシーバ、ブリッ
ジ及びトランスミッタにそれぞれルーティングさせるリ
セット及びエネーブル機能が含まれる。これらは、図２
２において、２２０１、２２０２、及び２２０３がラベ
ル付けされている。総計２１のモニタ信号は、ＣＦＧ
ＢＵＳ２２００の入出力に戻すようにルーティングされ
る。これら２１信号は、（ａ）ＴＸＳＴＡＴＥにより
ラベル付けされたトランスミッタからの２入力、及び
（ｂ）ＴＸＣＩＲＣイベント（４）を含む１７イベン
ト信号、ＴＸＳＴＲＥＡＭ（２）、ＲＸＣＩＲＣイ
ベント（８）、ＲＸＳＴＲＥＡＭイベント（３）、及
び「２割り込み信号ＩＮＴＵＮＥＸＰ及びＩＮＴＴ
ＯＵＴである。更に、２割り込み信号ＩＮＴＵＮＥＸ
Ｐ及びＩＮＴＴＯＵＴも監視される。

【００７１】以上は、データパイプの可制御性の様相を
示す。図２２におけるレジスタは、ディジタル信号プロ
セッサが最小の遅延を持って全データパイプの機能の利
点を完全に活用するために十分なイベント・ビット及び
制御ビットを含む。データパイプは、可制御性に加え
て、更に、パケットをノードから又はノードに駆動する
ようにプログラム可能な柔軟性を含む。ブリッジに組み
込まれた他の能力は、ディジタル信号プロセッサの海
（sea)を自律的に航海するのを可能にする。これは、２
レベルのプログラム可能なコンフィグレーション能力と
して特徴付けられる。

【００７２】レベル１：トランスミッタは、ｔｘＯＰ
コードにより、各処理フレーム中に反復された所定のア
プローチにより通信クリッドを能動的に駆動するよう
に、又は丁度マイクロプロセッサがデータを処理するの
によく類似しており、予期外のパケットを介してクリッ
ドを駆動するように、プログラムされる。更に、レシー
バは、ｒｘＯＰコードにより、パケットを指定された
バッファに能動的に取り込み、これらをソースに戻す、
又は他のデータを宛先ノードからソース・ノードに引き
戻すように、プログラムされてもよい。送信動作及び着
信動作を支配するデータパイプは、ＣＰＵ及びＤＭＡが
データ入出力を駆動し、また通信周辺装置がこれらの動
きに応答する単なるスレーブとなる通常の方法と異な
る。

【００７３】レベル２：レシーバを制御することに加え
て、各パケットに埋め込まれたいくつかのｒｘＯＰコ
ードは、そのパケット用にブリッジを構築するに至る各
ブリッジを能動的にプログラムする。プログラム可能な
データパイプのブリッジ・エレメントは、パケット及び
ブリッジに含まれるルーティング情報の照合に応答し
て、各パケット（ｒｘＯＰコード）が異なる動きをす
るようにプログラムされる。これは、ルーティング・ブ
リッジがハードワイヤにより結線された通常の方法と異
なり、パケットによりプログラム可能な再コンフィグレ
ーション能力に支配されず、如何なる形式のパケットが
処理されているかに従って異なる方法によりパケットを
ルーティングさせる。これらのコンフィグレーション制
御及びモニタ信号は、通常のｔｘＯＰコードのオペレ
ーションの使用によりデータパイプの効果的なコンフィ
グレーションを可能にする。ｔｘＯＰコードによるト
ランスミッタ、ブリッジ、及びレシーバ制御レジスタに
対するアクセスは、コンフィグレーション処理の完了の
ために設けている。

【００７４】図２２は、データパイプ・コンフィグレー
ションに関連するデータパイプ・イベント、割り込み及
びコンフィグレーション・ビットを示す。データパイプ
・コンフィグレーション及びステータス・ビット２２０
０は、３データパイプ・コンポーネント、レシーバ、ブ
リッジ及びトランスミッタのそれぞれに対する個別的な
リセット及びエネーブル制御及びステータス・ビットを
含む。３モジュールのそれぞれを独立してリセットで
き、更にデータを損なうことなく、２２０１、２２０
２、２２０３を独立してディセーブル及びエネーブルで
きる。全てのコンフィグレーション及びステータス・レ
ジスタ・ビットは、典型的には、ＣＰＵによって書き込
まれ、かつ読み出される。しかしながら、ＴＸＥＮＢ
ビットは、ＨＡＬＴｔｘＯＰコードを実行した後
に、トランスミッタにより非主張とすることができる。
２ＴＸＳＴＡＴＥビットは、常にトランスミッタによ
りセットされ、トランスミッタの現在状態を反映してい
る。二進値の１１は、トランスミッタがバッチ・スクリ
プトを横断するのを表し、二進値の０１は、トランスミ
ッタが予定外の転送スクリプトを横断するのを表し、そ
して二進値の１０は、トランスミッタが受信確認スクリ
プトを横断するのを表す。

【００７５】内部データパイプ割り込みフラグ・レジス
タは、１７データパイプ・イベントを複数のチップ割り
込みセレクタに送出し、データパイプ・トランスミッタ
を駆動する２割り込み、及びブリッジを駆動する１割り
込みを受け取る。ＩＮＴＵＮＩＸＰ２２０６は、エネ
ーブルされると、トランスミッタにバッチ転送するのを
一時的に保留させて、予定外の転送スクリプトを処理す
るのを開始させる。ＩＮＴＲＣＰＴ２２０７割り込み
は、エネーブルされると、トランスミッタにバッチ転送
するのを一時的に保留させて、転送受信スクリプトを処
理するのを開始させる。ＩＮＴＴＯＵＴ割り込みは、
タイマのタイム・アウト状態を表す。１１データパイプ
・イベントは、レシーバからの１１イベント（８巡回イ
ベント２２０４及び３ストリーム・イベント２２０５）
と、６トランスミッタ・イベント（４巡回イベント及び
２ストリーム・イベント）とからなる。１７データパイ
プ割り込みフラグの全ては、データパイプ割り込みエネ
ーブル・レジスタにおいて対応する割り込みエネーブル
・ビットにより反映されている。これらの１７データパ
イプ割り込みフラグは、１クロック・パルス期間持続す
る。

【００７６】図２３は、付加的な外部グルー・ロジック
なしに外部ＦＩＦＯに対する接続を示す。他のノードに
接続することに加えて、データパイプ・ブリッジの２外
部ポートは、更に、外部同期ＦＩＦＯ及びホスト・プロ
セッサをインターフェースすることができる。ブリッジ
・ポート送信チャネルがＦＩＦＯの入力側を駆動するマ
スタとしてモデル化されたので、外部ＦＩＦＯの接続
は、付加的なハードウェアなしに、可能である。

【００７７】受信チャネルは、通常、トランスミッタ・
マスタに対してスレーブである一方、更に、マスタとし
てＦＩＦＯの出力側を駆動するように構成することもで
きる。外部ハードウェア・ロジックは、この接続に必要
でない。更に、外部ＦＩＦＯの入力側を駆動できるホス
ト・プロセッサの並列インターフェースは、駆動データ
を直接、ブリッジの受信チャネルへ駆動させることもで
きる。ホスト・プロセッサの並列インターフェースは、
更に、外部ＦＩＦＯ出力側のからデータを読み出して、
ディジタル信号プロセッサのデータパイプ・ルーティン
グ・ブリッジがブリッジ送信チャネルによりその入力側
を通ってＦＩＦＯにプッシュしたデータを吸収すること
ができる。

【００７８】データパイプ・ブリッジ・ポート送信チャ
ネルは、直接、外部ＦＩＦＯ２３０１の入力側に正味の
データを駆動するように設計されている。右ポートがＦ
ＩＦＯに書き込みを行う例を考慮する。２データ・ブロ
ック、即ち送信されるべきデータ・ブロック、及びデー
タをどのように送信するのかをトランスミッタに指示す
るｔｘスクリプトを入出力ＲＡＭに蓄積する。

【００７９】最初に、存在しないアドレスを有するＰＴ
ＰｒｘＯＰコードを含むＭＳＧｔｘＯＰコード
は、ブリッジ・センタ・ポート・レシーバに駆動され
る。次に、他のＭＳＧｔｘＯＰコードが丁度使用し
た存在しない宛先ノード・アドレスを含めるように（４
ＲＥＧＢｒｘＯＰコードを使用して）ブリッジＩＤ
ＲＩＧＨＴレジスタ２３０３を変更する。入出力ＲＡＭ
の個別的な部分における正味のデータ・ブロックを指示
しているＢＬＯＣＫｔｘＯＰコードは、このトラン
スミッタをトリガして、そのブロックをノードから現在
の宛先パスを介してブリッジの右ポートを通り外部ＦＩ
ＦＯの入力端へ駆動入力する。

【００８０】データパイプ・ブリッジ受信チャネルが外
部ＦＩＦＯから正味のデータを駆動し始めるために、デ
ータパイプは、受信チャネル（ＦＩＦＯの出力側に接続
されているもの）をＦＩＦＯモード２３０４に対して再
構成しなければならない。このモードは、他のノードの
送信チャネルに応答する代わりに、受信チャネル動作を
スレーブからマスタへ変換して、ＦＩＦＯの出力端を駆
動する。

【００８１】図２４は、ホスト・プロセッサに対するデ
ータパイプ・ブリッジのインターフェースを示す。ホス
トＣＰＵ２４０１は、複数のディジタル信号プロセッサ
を接続するデータパイプ・ネットワークにラッチするこ
とにより、任意数のディジタル信号プロセッサを駆動す
ることができる。ホストＣＰＵ２４０１は、典型的に
は、読み出しバス・サイクル及び書き込みバス・サイク
ルの両方をマスタするために並列ポート・インターフェ
ース使用する。ホストによっては、データパイプ・ネッ
トワークに接続するためにいくつかの外部ロジックを必
要とすることがある。

【００８２】データパイプ送信チャネルがパケットを他
のノードの受信チャネルに送出することになると全く同
様に、ホストＣＰＵ２４０１は、（ホストからＤＳＰへ
の）書き込み動作において、ディジタル信号プロセッサ
２４０２の受信チャネルを駆動して、ｒｘＯＰコード
及びデータを受信チャネルへプッシュする。丁度プロセ
ッサ間通信動作のように、パケットの内容は、パケット
・ヘッダにおけるｒｘＯＰコードに従って、ネットワー
ク上の任意のディジタル信号プロセッサの入出力ＲＡＭ
に蓄積されてもよい。これは、ホストに任意のディジタ
ル信号プロセッサに対する直接的な書き込みの視認性を
与える。

【００８３】ホストは、（ディジタル信号プロセッサか
らホストに対して）読み出し動作を実行するために、ｒ
ｘＯＰコードにより、ディジタル信号プロセッサの受
信チャネルを駆動して、データをホストに戻すように特
定のディジタル信号プロセッサに要求する。読み出し要
求に応答する各ディジタル信号プロセッサは、データパ
イプ・ネットワークを介して共通ポートに要求したデー
タ・パケットをホストへ駆動する。ホストは、読み出し
動作を完了するために、外部ＦＩＦＯ２４０３に単純に
読み出しサイクルを発行する。データパイプ・ルーティ
ング・ブリッジからデータを引き出すときは、外部ＦＩ
ＦＯ又は外部ロジックを必ずホストが使用する必要があ
る。

【００８４】図２５は、ノードの複数のクラスタを接続
する代替的な接続ノードを示す。図２５は、１６ＤＳＰ
クラスタ２５０１〜２５１６を含むマルチプロセッサ・
システム２５００を示す。各ＤＳＰクラスタ２５０１〜
２５１６は、好ましくは、既に図２に示したトポロジー
により接続された１６ＤＳＰ及びデータブリッジ・ノー
ドを含む。これらのＤＳＰクラスタ２５０１〜２５１６
は、好ましくは、個別的なプラグ・イン・ドーター・カ
ードに実施される。マルチプロセッサ２５００は、ＤＳ
Ｐクラスタ２５０１〜２５１６を相互接続し、かつホス
ト・コンピュータ２５６０を接続するために活性なバッ
クプレーン２５２０を含む。活性なバックプレーン２５
２０は、ツリー形式で接続された３１ＤＳＰ及びデータ
ブリッジ・ノード２５２１〜２５５１を含む。各ＤＳＰ
及びデータブリッジ・ノード２５２１〜２５５１は、右
入力線及び左入力線と、右出力線及び左出力線とを含
む。ＤＳＰ及びデータブリッジ・ノード２５２１は、ホ
スト・コンピュータ２５６０に双方向接続される。ＤＳ
Ｐ及びデータブリッジ・ノード２５２１は、更に、下位
の２ＤＳＰ及びデータブリッジ・ノード２５２２及び２
５２３に接続される。各中間ノードは、高位の１ノー
ド、１同位ノード及び下位の２ノードに接続される。最
後に、下位のノード２５３６〜２５５１は、対応するＤ
ＳＰクラスタ２５０１〜２５１６に双方向に接続され
る。

【００８５】活性のバックプレーン２５２０を使用する
ことにより、遠方のＤＳＰクラスタ２５０１〜２５１６
を接続されするために必要とする中間ノード数が減少す
る。ツリー構造なしに、データ・パケットがＤＳＰクラ
スタ２５０１からＤＳＰクラスタ２５１６に移動するた
めには、１６ノードを横切ることが必要となる。マルチ
プロセッサ・システム２５００では、ＤＳＰクラスタ２
５１６から、ＤＳＰクラスタ２５０１へ移動するために
１４ノードのみ、即ちノード２５５１、２５５０、２５
３５、２５３４、２５２７、２５２６、２５２３、２５
２２、２５２５、２５２４、２５２９、２５２８、２５
３７、及び２５３６を必要とする。ＤＳＰクラスタ２５
０１からＤＳＰクラスタ２５０１への他の方向では、９
ノードのみ、即ちノード２５３６、２５２８、２５２
４、２５２２、２５２１、２５２３、２５２７、２５３
５、及び２５５１を必要とする。このパス長の減少は、
データ転送における遅延を減少させる。これは、更に、
データ転送を指定するヘッダ長も減少させる。更に、ホ
スト・コンピュータ２５６０に対するインターフェース
がＤＳＰクラスタ２５０１から２５１６までとほぼ同一
であることに注意すべきである。従って、ＤＳＰクラス
タ２５０１〜２５１６に関してホスト・コンピュータ２
５６０からのデータ入力パスと、ホスト・コンピュータ
２５６０へのデータ出力パスとが均衡する。

【００８６】この出願は、下記の同時継続出願に関連す
る。データパイプ経路設定ブリッジにおける確認の転送
及び転送受信の引き出し（ＰＵＬＬＴＲＡＮＳＦＥＲ
ＳＡＮＤＴＲＡＮＳＦＥＲＲＥＣＥＩＰＴＣＯＮ
ＦＩＲＭＡＴＩＯＮＩＮＡＤＡＴＡＰＩＰＥＲ
ＯＵＴＩＮＧＢＲＩＧＥ）と題する米国仮出願第６０
／２２４、９１３号。マルチプロセッサ・ネットワーク
・ノード故障検出及び修復（ＭＵＬＴＩＰＲＯＣＥＳＳ
ＯＲＮＥＴＷＯＲＫＮＯＤＥＦＡＩＬＵＲＥＤ
ＥＴＥＣＴＩＯＮＡＮＤＲＥＣＯＶＥＲＹ）と題す
る米国仮出願第６０／２２４，５８６号。

【図面の簡単な説明】

【図１】データパイプ・ルーティング・ブリッジ周辺装
置のブロック図である。

【図２】データパイプ・ネットワークに接続された多重
プロセッサ・アレー示す。

【図３】データパイプ・ルーティング・ブリッジ周辺装
置を使用した２ディジタル信号プロセッサ間の単一通信
リンクを示す。

【図４】従来のディジタル信号プロセッサ・チップ内の
データパイプ・ルーティング・ブリッジ周辺装置を示
す。

【図５】宛先が受信に対して常時レディーとなったとき
のパケット転送のタイミング図を示す。

【図６】宛先が受信に対してノット・レディーになった
ときのパケット転送のタイミング図を示す。

【図７】１ソースと２宛先との間のパケット転送フロー
を示す。

【図８】メッセージ転送例を示す。

【図９】ブロック転送例を示す。

【図１０】送信ＯＰコード・フィールドを示す。

【図１１】受信ＯＰコード・フィールドを示す。

【図１２】データパイプ・ブリッジ内のルーティング・
ハードウェアを示す。

【図１３】ポイント・ツー・ポイント・パケット・ルー
ティング・プロトコルを示す。

【図１４】ポイント・ツー・ポイント・ルーティング例
を示す。

【図１５】ブロードキャスト・パケット・ルーティング
・プロトコルを示す。

【図１６】ブロードキャスト・パケットのルーティング
例を示す。

【図１７】セル間パケット・ルーティング・プロトコル
を示す。

【図１８】セル間パケット・ルーティング例を示す。

【図１９】トランスミッタ制御レジスタ・フィールドを
示す。

【図２０】ブリッジ制御レジスタＴＸＯＰコード・フ
ィールドを示す。

【図２１】レシーバ制御レジスタＴＸＯＰコード・フ
ィールドを示す。

【図２２】データ・パイプ・イベント、割り込み、及び
コンフィギュレーション・ビットを示す。

【図２３】付加的な外部グルー・ロジックなしに外部Ｆ
ＩＦＯに対する接続を示す。

【図２４】ホスト・プロセッサに対するデータパイプ・
ブリッジのインターフェースを示す。

【図２５】複数クラスタのノードを接続する代替的な接
続技術を示す。

【符号の説明】

１０１トランスミッタ１０２レシーバ１０３ブリッジ１０５内部入出力メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジョナサンエイチ、ソーンアメリカ合衆国メリーランド、ガイザーズバーグ、マステンブルックプレース 19920 Ｆターム(参考） 5B061 BB25 FF01 GG16 RR02 RR03 5K030 GA03 HA08 HD03 KA01 KA06 KA12 KA13 KX17 LB05 5K033 AA02 BA05 CC01 DA02 DB14 EC03

Claims

【特許請求の範囲】

【請求項１】データ・ルーティング・ユニットにおい
て、データ・レシーバと、データ・トランスミッタと、前記データ・レシーバにデータを供給し、かつ前記デー
タ・トランスミッタからデータを受信するように接続さ
れたブリッジ回路とを備え、前記ブリッジ回路は、少な
くとも一組のデータ入力線及び少なくとも一組のデータ
出力線に接続され、前記ブリッジ回路は、前記データ・
トランスミッタから受信した、又は前記少なくとも一組
のデータ入力線から受信したデータ・パケットのヘッダ
に応答して前記受信したデータ・パケットを（１）前記
データ・レシーバ回路、（２）選択した一組の前記少な
くとも一データ出力線、又は（３）前記データ・レシー
バ回路及び前記ヘッダに依存する選択した一組の前記少
なくとも一組のデータ出力線の両方へ、選択的にルーテ
ィングするデータ・ルーティング・ユニット。
【請求項２】更に、前記データ・レシーバにより受信
したデータを蓄積するように前記データ・レシーバに接
続され、かつ前記データ・トランスミッタにより送信さ
れるべきデータを蓄積するように前記データ・トランス
ミッタに接続された入出力メモリを備えた請求項１記載
のデータ・ルーティング・ユニット。
【請求項３】更に、データを前記入出力メモリにデー
タを蓄積するように、かつ前記入出力メモリからデータ
を読み出すように、前記入出力メモリを接続した中央処
理装置を備えた請求項２記載のデータ・ルーティング・
ユニット。
【請求項４】前記少なくとも一組のデータ入力線は、
一組の右データ入力線及び一組の左データ入力線からな
り、かつ前記一組の前記少なくとも一データ出力線は、
一組の右データ入力線及び一組の左データ入力線からな
る請求項１記載のデータ・ルーティング・ユニット。
【請求項５】前記少なくとも一組のデータ出力線のそ
れぞれは、複数のデータ線及びデータ・ルーティング・
ユニット・クロック線からなり、かつ前記データ・トラ
ンスミッタは、前記データ線上を、前記データ・ルーテ
ィング・ユニット・クロック線上のトランスミッタ・ク
ロック信号と同期したデータを発生する請求項１記載の
データ・ルーティング・ユニット。
【請求項６】更に、前記データ・レシーバに接続され
て前記データ・レシーバにより受信したデータを蓄積
し、かつ前記トランスミッタに接続されて前記データ・
トランスミッタにより送信されるべきデータを蓄積する
入出力メモリと、前記入出力メモリに接続されて、データを前記入出力メ
モリに蓄積し、かつ前記入出力メモリからデータを読み
出す中央処理装置であって、前記トランスミッタ・クロ
ック信号と同期しているＣＰＵクロックと同期して動作
する前記中央処理装置とを備えている請求項５記載のデ
ータ・ルーティング・ユニット。
【請求項７】前記少なくとも一組のデータ入力線のそ
れぞれは、複数のデータ線及びデータ・ルーティング・
ユニット・クロック線からなり、かつ前記データ線を介
して受信されるデータを検知する前記データ・レシーバ
は、前記データ・ルーティング・ユニット・クロック線
上のトランスミッタ・クロック信号と同期している請求
項１記載のデータ・ルーティング・ユニット。
【請求項８】更に、前記データ・レシーバに接続されて前記データ・レシー
バにより受信されたデータを蓄積し、かつ前記データ・
トランスミッタに接続されて前記データ・トランスミッ
タにより送信されるべきデータを蓄積する入出力メモリ
と、前記入出力メモリに接続されてデータを前記入出力メモ
リに蓄積し、かつ前記入出力メモリからデータを読み出
す中央処理装置であって、前記トランスミッタ・クロッ
ク信号と同期しているＣＰＵクロックと同期して動作す
る前記中央処理装置とを備えている請求項７記載のデー
タ・ルーティング・ユニット。
【請求項９】前記ブリッジ回路は、更に、固有に割り付けられたマルチビットのノード・アドレス
を蓄積するノード・アドレス・レジスタと、前記ノード・アドレス・レジスタに接続されて前記ヘッ
ダの所定の宛先ノード・アドレス・ビットを前記ノード
・アドレス・レジスタに蓄積された前記ノード・アドレ
スと比較するノード・アドレス・コンパレータとを含
み、前記ブリッジ回路は、前記宛先ノード・アドレス・
ビットが前記ノード・アドレスと一致するときに、前記
受信したデータ・パケットを前記データ・レシーバに選
択的にルーティングする請求項１記載のデータ・ルーテ
ィング・ユニット。
【請求項１０】前記ブリッジ回路は、更に、複数のルーティング・レジスタであって、それぞれが一
組のデータ出力線に対応し、それぞれが一組のノード・
アドレスの標識を蓄積する前記複数のルーティング・レ
ジスタと、複数のルーティング・コンパレータであって、それぞれ
が対応するルーティング・レジスタに接続され、前記ヘ
ッダの所定の宛先ノード・アドレス・ビットを所定の前
記対応するルーティング・レジスタに蓄積した一組のノ
ード・アドレスとしての前記標識と比較する前記複数の
ルーティング・コンパレータとを含み、前記ブリッジ回
路は、前記宛先ノード・アドレス・ビットが前記対応す
るルーティング・レジスタに蓄積した前記一組の前記ノ
ード・アドレスのうちの一ノード・アドレスと一致する
ときに、前記受信したデータ・パケットを一組のデータ
出力線に選択的にルーティングする請求項９記載のデー
タ・ルーティング・ユニット。
【請求項１１】前記少なくとも一組のデータ出力線
は、一組の右データ入力線及び一組の左データ入力線か
らなり、前記少なくとも一組のデータ出力線は、一組の右データ
出力線及び一組の左データ出力線からなり、前記ブリッジ回路は、更に、複数のビットを有する右ルーティング・データ・ワード
を蓄積する右ルーティング・レジスタであって、各ビッ
トが固有のノード・アドレスに対応し、かつ前記固有の
ノード・アドレスに到達するように前記右データ出力線
を介するルーティングを指示する第１のディジタル状
態、又は前記固有のノード・アドレスに到達するように
前記右データ出力線を介するルーティングでないことを
指示する第２のディジタル状態を有する前記右ルーティ
ング・レジスタと、複数のビットを有する左ルーティング・データ・ワード
を蓄積する左ルーティング・レジスタであって、各ビッ
トが固有のノード・アドレスに対応し、かつ前記固有の
ノード・アドレスに到達するように前記左データ出力線
を介するルーティングを指示する第１のディジタル状
態、又は前記固有のノード・アドレスに到達するように
前記左データ出力線を介するルーティングでないことを
指示する第２のディジタル状態を有する前記左ルーティ
ング・レジスタと、前記ヘッダを受信して前記宛先ノード・アドレスを、前
記宛先ノード・アドレスに対応し、前記第１のディジタ
ル状態にある１ビットと、前記第２のディジタル状態に
ある他の全てのビットとを有するマルチビットの宛先デ
ータ・ワードに変換するデコーダと、前記右ルーティング・レジスタ及び前記デコーダに接続
されて、前記右ルーティング・データ・ワードと前記宛
先データ・ワードとを比較する右コンパレータと、前記左ルーティング・レジスタ及び前記デコーダに接続
されて、前記左ルーティング・データ・ワードと前記宛
先データ・ワードとを比較する左コンパレータと含み、
前記ブリッジ回路は、前記宛先データ・ワードが前記右
ルーティング・データ・ワードと一致するときに、前記
受信したデータ・パケットを前記右データ出力線に選択
的にルーティングし、かつ前記宛先データ・ワードが前
記左ルーティング・データ・ワードと一致するときに、
前記受信したデータ・パケットを前記左データ出力線に
選択的にルーティングする請求項９記載のデータ・ルー
ティング・ユニット。
【請求項１２】更に、前記データ・レシーバに接続されて前記データ・レシー
バにより受信されたデータを蓄積し、かつ前記データ・
トランスミッタに接続されて前記データ・トランスミッ
タにより送信されるべきデータを蓄積する入出力メモリ
と、前記入出力メモリに接続されてデータを前記入出力メモ
リに蓄積し、かつ前記入出力メモリからデータを読み出
す中央処理装置であって、データを前記右ルーティング
・レジスタと前記左ルーティング・レジスタとに書き込
むように動作可能な前記中央処理装置とを備えている請
求項１１記載のデータ・ルーティング・ユニット。
【請求項１３】前記少なくとも一組のデータ入力線
は、一組の右データ入力線及び一組の左データ入力線か
らなり、前記少なくとも一組のデータ出力線は、一組の右データ
入力線及び一組の左データ入力線からなり、前記ブリッジ回路は、前記ヘッダの所定の中央ナビゲー
ション・ビットが前第１のディジタル状態を有するとき
は、前記受信したデータ・パケットを前記データ・レシ
ーバに選択的にルーティングし、前記ヘッダの所定の右
ナビゲーション・ビットが前記第１のディジタル状態を
有するときは、削除された前記ヘッダにより前記受信し
たデータ・パケットを前記一組の右データ出力線へルー
ティングし、かつ前記ヘッダの所定の左ナビゲーション
・ビットが前記第１のディジタル状態を有するときは、
削除された前記ヘッダにより前記受信したデータ・パケ
ットを前記一組の左データ出力線へルーティングさせる
請求項１記載のデータ・ルーティング・ユニット。