JP2002190507A - 半導体ウエハ、および半導体チップの製造方法 - Google Patents
半導体ウエハ、および半導体チップの製造方法Info
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- JP2002190507A JP2002190507A JP2000386171A JP2000386171A JP2002190507A JP 2002190507 A JP2002190507 A JP 2002190507A JP 2000386171 A JP2000386171 A JP 2000386171A JP 2000386171 A JP2000386171 A JP 2000386171A JP 2002190507 A JP2002190507 A JP 2002190507A
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Abstract
(57)【要約】
【課題】 ウエハ上で半導体チップを回路検査する構成
としながら、テスト用パッドが占める割合を低減あるい
はなくし、かつ製品化後の半導体チップの解析を困難に
する。 【解決手段】 ウエハ上にスクライブライン２によって
分離配列した半導体チップ１１，１２，１３・・のそれ
ぞれに、チップ制御回路２１，２２，２３・・と、信号
入力／出力パッド３１〜３９と、テスト回路４１，４２
・・とを配置し、前記信号入力／出力パッド３１〜３９
は、互いに隣接する半導体チップ１１，１２・・のテス
ト回路４１とチップ制御回路２２とに接続して共用する
構成とする。これにより、テスト専用の信号入出力用パ
ッドを排除できるとともに、スクライブライン２に沿っ
て半導体チップ１１，１２，１３・・を分離切断するこ
とでテスト回路４１，４２・・を電気的に遮断できる。
としながら、テスト用パッドが占める割合を低減あるい
はなくし、かつ製品化後の半導体チップの解析を困難に
する。 【解決手段】 ウエハ上にスクライブライン２によって
分離配列した半導体チップ１１，１２，１３・・のそれ
ぞれに、チップ制御回路２１，２２，２３・・と、信号
入力／出力パッド３１〜３９と、テスト回路４１，４２
・・とを配置し、前記信号入力／出力パッド３１〜３９
は、互いに隣接する半導体チップ１１，１２・・のテス
ト回路４１とチップ制御回路２２とに接続して共用する
構成とする。これにより、テスト専用の信号入出力用パ
ッドを排除できるとともに、スクライブライン２に沿っ
て半導体チップ１１，１２，１３・・を分離切断するこ
とでテスト回路４１，４２・・を電気的に遮断できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ウエハ、お
よび半導体チップの製造方法に関する。
よび半導体チップの製造方法に関する。
【０００２】
【従来の技術】近年、プロセスの微細化に伴い、集積回
路の高集積化・高機能化が急速に進んできた。その代表
として、従来は単独のメモリーやマイコン、アナログ製
品を基盤上に配置して構築していた特定のシステムを、
メモリーやマイコン、アナログ回路等を同一シリコンウ
エハ上に形成することで構築するシステムオンチップの
技術が急速に進んできた。
路の高集積化・高機能化が急速に進んできた。その代表
として、従来は単独のメモリーやマイコン、アナログ製
品を基盤上に配置して構築していた特定のシステムを、
メモリーやマイコン、アナログ回路等を同一シリコンウ
エハ上に形成することで構築するシステムオンチップの
技術が急速に進んできた。
【０００３】一般には、図２に示すように、シリコンウ
エハ１にスクライブライン２を介して複数の複半導体集
積回路チップ１１・・を配列して形成しており、各半導
体集積回路チップ１１・・をスクライブライン２に沿っ
て切断分離し、樹脂等でパッケージングして製品化して
いる。
エハ１にスクライブライン２を介して複数の複半導体集
積回路チップ１１・・を配列して形成しており、各半導
体集積回路チップ１１・・をスクライブライン２に沿っ
て切断分離し、樹脂等でパッケージングして製品化して
いる。
【０００４】詳細には、図３に示すように、半導体集積
回路チップ１１，１２，１３・・に対して、チップ制御
回路２１，２２，２３・・と、チップ制御回路用信号入
力／出力パッド３１〜３９・・を配置している。
回路チップ１１，１２，１３・・に対して、チップ制御
回路２１，２２，２３・・と、チップ制御回路用信号入
力／出力パッド３１〜３９・・を配置している。
【０００５】また製品化後の特性の良否を予測判定する
ために、パッケージング前にウエハの状態でメモリー・
マイコン・アナログ回路をそれぞれ別々に検査するよう
にしており、その際に検査時間の短縮や、故障検出率の
向上の目的で、実動作とは異なるテストモード機能を備
えるべく、半導体集積回路チップ１１，１２，１３・・
内にそれぞれ、テスト回路４１，４２・・とテスト回路
用信号入力／出力パッド５１〜５６・・を設けている。
そして、テスト回路用信号入力／出力パッド５１〜５６
・・に導電性の針を物理的に接触させて信号を入力し、
テストモードへエントリーするとともに、テスト回路４
１，４２・・を制御することにより、半導体集積回路チ
ップ１１，１２，１３・・を検査している。
ために、パッケージング前にウエハの状態でメモリー・
マイコン・アナログ回路をそれぞれ別々に検査するよう
にしており、その際に検査時間の短縮や、故障検出率の
向上の目的で、実動作とは異なるテストモード機能を備
えるべく、半導体集積回路チップ１１，１２，１３・・
内にそれぞれ、テスト回路４１，４２・・とテスト回路
用信号入力／出力パッド５１〜５６・・を設けている。
そして、テスト回路用信号入力／出力パッド５１〜５６
・・に導電性の針を物理的に接触させて信号を入力し、
テストモードへエントリーするとともに、テスト回路４
１，４２・・を制御することにより、半導体集積回路チ
ップ１１，１２，１３・・を検査している。
【０００６】図４に示すように、テスト回路用信号入力
／出力パッド５１〜５６・・をスクライブライン２内に
配置したウエハもある。
／出力パッド５１〜５６・・をスクライブライン２内に
配置したウエハもある。
【０００７】
【発明が解決しようとする課題】ところが、半導体ＬＳ
Ｉの高集積化、高機能化に伴い、半導体ＬＳＩの検査・
評価におけるいろいろな課題が表面化してきた。たとえ
ば、上記したように、システムオンチップを形成するウ
エハはテスト専用のパッド及び回路を必要とするもので
あるが、テスト専用回路はプロセスの微細化が進むにつ
れて面積が小さくなる一方、テスト用パッドは、導電性
の針が接触できるようにプロセスの微細化に関わらずほ
ぼ一定の面積を要し、このテスト用パッドが１ウエハか
ら取れるチップ数を左右することが想定される。
Ｉの高集積化、高機能化に伴い、半導体ＬＳＩの検査・
評価におけるいろいろな課題が表面化してきた。たとえ
ば、上記したように、システムオンチップを形成するウ
エハはテスト専用のパッド及び回路を必要とするもので
あるが、テスト専用回路はプロセスの微細化が進むにつ
れて面積が小さくなる一方、テスト用パッドは、導電性
の針が接触できるようにプロセスの微細化に関わらずほ
ぼ一定の面積を要し、このテスト用パッドが１ウエハか
ら取れるチップ数を左右することが想定される。
【０００８】つまり、図３に示したウエハでは、テスト
回路用信号入力／出力パッド５１〜５６・・を半導体集
積回路チップ１１，１２，１３・・内に設けているた
め、チップ面積の増加を余儀なくされ、プロセスの微細
化が進むにつれて半導体集積回路チップ１１，１２，１
３・・内に占めるテスト回路用信号入力／出力パッド５
１〜５６・・の割合が大きくなる。図４に示したウエハ
では、テスト回路用信号入力／出力パッド５１〜５６・
・をスクライブライン２内に配置しているため、スクラ
イブライン２内にこれらを配置しない場合に比べて、ス
クライブライン２の幅が大きくなってしまう。よって、
従来の検査効率を落とすことなく半導体集積回路チップ
に対するテスト用パッドの割合をいかに減らすかが、今
後の半導体集積回路チップの面積を左右し、１ウエハか
らとれる半導体集積回路チップ数を決めることになる。
回路用信号入力／出力パッド５１〜５６・・を半導体集
積回路チップ１１，１２，１３・・内に設けているた
め、チップ面積の増加を余儀なくされ、プロセスの微細
化が進むにつれて半導体集積回路チップ１１，１２，１
３・・内に占めるテスト回路用信号入力／出力パッド５
１〜５６・・の割合が大きくなる。図４に示したウエハ
では、テスト回路用信号入力／出力パッド５１〜５６・
・をスクライブライン２内に配置しているため、スクラ
イブライン２内にこれらを配置しない場合に比べて、ス
クライブライン２の幅が大きくなってしまう。よって、
従来の検査効率を落とすことなく半導体集積回路チップ
に対するテスト用パッドの割合をいかに減らすかが、今
後の半導体集積回路チップの面積を左右し、１ウエハか
らとれる半導体集積回路チップ数を決めることになる。
【０００９】一方、クレジットカードやテレフォンカー
ドなどの磁気カードにおいて、偽造の容易性やセキュリ
ティーの弱さから多くの被害やトラブルが発生してお
り、磁気カードからＩＣカードへの移行が急速に進めら
れている。しかしその中で、ＩＣカードにおいてもセキ
ュリティーにはまだ多くの問題・課題があり、第３者に
よるＩＣ内部の解読やデータの不法書き換え等を防止・
困難化する耐タンパー技術の検討が進められている。
ドなどの磁気カードにおいて、偽造の容易性やセキュリ
ティーの弱さから多くの被害やトラブルが発生してお
り、磁気カードからＩＣカードへの移行が急速に進めら
れている。しかしその中で、ＩＣカードにおいてもセキ
ュリティーにはまだ多くの問題・課題があり、第３者に
よるＩＣ内部の解読やデータの不法書き換え等を防止・
困難化する耐タンパー技術の検討が進められている。
【００１０】この点において、図３に示したウエハで
は、スクライブライン２で切断し樹脂等でパッケージし
た後の製品にテスト回路用信号入力／出力パッド５１〜
５６・・が残るため、第３者が製品を開封して半導体集
積回路チップ１１，１２，１３・・の電気的解析を行う
ことが可能であり、チップ内部のデータを読まれたり、
不正にデータを書き換えられたりしてしまう恐れがあ
る。これは、お金の情報等をやりとりするＩＣカード用
のＬＳＩ等に於いては、致命的な問題とる。
は、スクライブライン２で切断し樹脂等でパッケージし
た後の製品にテスト回路用信号入力／出力パッド５１〜
５６・・が残るため、第３者が製品を開封して半導体集
積回路チップ１１，１２，１３・・の電気的解析を行う
ことが可能であり、チップ内部のデータを読まれたり、
不正にデータを書き換えられたりしてしまう恐れがあ
る。これは、お金の情報等をやりとりするＩＣカード用
のＬＳＩ等に於いては、致命的な問題とる。
【００１１】本発明は上記問題を解決するもので、ウエ
ハ上で半導体集積回路チップを検査する構成でありなが
ら、テスト用パッドが占める割合を低減あるいはなくす
ことができ、また製品化した後の半導体集積回路チップ
の解析を困難にできる半導体ウエハを提供することを目
的とするものである。
ハ上で半導体集積回路チップを検査する構成でありなが
ら、テスト用パッドが占める割合を低減あるいはなくす
ことができ、また製品化した後の半導体集積回路チップ
の解析を困難にできる半導体ウエハを提供することを目
的とするものである。
【００１２】
【課題を解決するための手段】上記問題を解決するため
に、本発明の半導体ウエハは、集積回路を形成した複数
の半導体チップをスクライブラインにより分離して配列
し、各半導体チップ内にそれぞれの集積回路に対する制
御用信号線とテスト用信号線とを配置した半導体ウエハ
において、各半導体チップ内の前記テスト用信号線を当
該半導体チップに隣接した半導体チップ内の前記制御用
信号線の信号入出力用パッドに接続し、この信号入出力
用パッドを介してテスト用信号を入出力し回路検査を行
うように構成したものであり、これにより、テスト専用
の信号入出力用パッドを配置することなく、従来通りの
効率と精度で回路検査を実施できる。
に、本発明の半導体ウエハは、集積回路を形成した複数
の半導体チップをスクライブラインにより分離して配列
し、各半導体チップ内にそれぞれの集積回路に対する制
御用信号線とテスト用信号線とを配置した半導体ウエハ
において、各半導体チップ内の前記テスト用信号線を当
該半導体チップに隣接した半導体チップ内の前記制御用
信号線の信号入出力用パッドに接続し、この信号入出力
用パッドを介してテスト用信号を入出力し回路検査を行
うように構成したものであり、これにより、テスト専用
の信号入出力用パッドを配置することなく、従来通りの
効率と精度で回路検査を実施できる。
【００１３】テスト用信号線は、各半導体チップの切断
分離の際に電気的に遮断されるため、製品化された後の
半導体チップの集積回路の第３者による解析が困難にな
る。また本発明の半導体チップの製造方法は、上記半導
体ウエハに対し各半導体チップの回路検査を当該半導体
チップに隣接した半導体チップ内の信号入出力用パッド
を介してテスト用信号を入出力して行ない、検査を終了
した前記半導体ウエハをスクライブラインに沿って切断
分離し、検査結果が良と判定された半導体チップを回収
するようにしたものであり、これにより、製品化された
後に第３者によって集積回路を解析されにくい半導体チ
ップが高収率にて得られる。
分離の際に電気的に遮断されるため、製品化された後の
半導体チップの集積回路の第３者による解析が困難にな
る。また本発明の半導体チップの製造方法は、上記半導
体ウエハに対し各半導体チップの回路検査を当該半導体
チップに隣接した半導体チップ内の信号入出力用パッド
を介してテスト用信号を入出力して行ない、検査を終了
した前記半導体ウエハをスクライブラインに沿って切断
分離し、検査結果が良と判定された半導体チップを回収
するようにしたものであり、これにより、製品化された
後に第３者によって集積回路を解析されにくい半導体チ
ップが高収率にて得られる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。図１に示すように、本発明の
実施の形態の半導体ウエハにおいては、先に図２〜図４
を用いて説明した従来の半導体ウエハ１と同様に、特定
の機能を実現するための集積回路が形成された複数の半
導体集積回路チップ１１，１２，１３・・がスクライブ
ライン２により分離して配列されている。各半導体集積
回路チップ１１，１２，１３・・内には、それぞれの集
積回路を制御するためのチップ制御回路２１，２２，２
３・・と、チップ制御回路２１，２２，２３・・のそれ
ぞれに接続したチップ制御回路用信号入力／出力パッド
３１〜３３，３４〜３６，３７〜３９と、それぞれの集
積回路を試験するためのテスト回路４１，４２・・とが
配置されている。
を参照しながら説明する。図１に示すように、本発明の
実施の形態の半導体ウエハにおいては、先に図２〜図４
を用いて説明した従来の半導体ウエハ１と同様に、特定
の機能を実現するための集積回路が形成された複数の半
導体集積回路チップ１１，１２，１３・・がスクライブ
ライン２により分離して配列されている。各半導体集積
回路チップ１１，１２，１３・・内には、それぞれの集
積回路を制御するためのチップ制御回路２１，２２，２
３・・と、チップ制御回路２１，２２，２３・・のそれ
ぞれに接続したチップ制御回路用信号入力／出力パッド
３１〜３３，３４〜３６，３７〜３９と、それぞれの集
積回路を試験するためのテスト回路４１，４２・・とが
配置されている。
【００１５】ただし、この半導体ウエハでは、各半導体
集積回路チップ１１，１２，１３・・内のテスト回路４
１，４２・・はそれぞれ、スクライブライン２を通っ
て、隣接した半導体集積回路チップ１２，１３・・内の
チップ制御回路用信号入力／出力パッド３４〜３６，３
７〜３９に接続されている。つまり、図示した範囲内で
は、チップ制御回路用信号入力／出力パッド３４〜３
６，３７〜３９・・は、チップ制御回路２２，２３・・
とテスト回路４１，４２・・との共用となっている。
集積回路チップ１１，１２，１３・・内のテスト回路４
１，４２・・はそれぞれ、スクライブライン２を通っ
て、隣接した半導体集積回路チップ１２，１３・・内の
チップ制御回路用信号入力／出力パッド３４〜３６，３
７〜３９に接続されている。つまり、図示した範囲内で
は、チップ制御回路用信号入力／出力パッド３４〜３
６，３７〜３９・・は、チップ制御回路２２，２３・・
とテスト回路４１，４２・・との共用となっている。
【００１６】上記半導体集積回路チップ１１，１２，１
３・・の検査方法を説明する。まず、半導体集積回路チ
ップ１１内のチップ制御回路用信号入力／出力パッド３
１〜３３にてチップ制御信号を入力し、チップ制御回路
２１を通じて、前記半導体集積回路チップ１１内の集積
回路の動作をコントロールする。それとともに、半導体
集積回路チップ１２内のチップ制御回路用信号入力／出
力パッド３４〜３６にてテスト用信号を入力し、半導体
集積回路チップ１１内のテスト回路４１を通じて、この
半導体集積回路チップ１１内の集積回路の動作の良否判
定を行う。
３・・の検査方法を説明する。まず、半導体集積回路チ
ップ１１内のチップ制御回路用信号入力／出力パッド３
１〜３３にてチップ制御信号を入力し、チップ制御回路
２１を通じて、前記半導体集積回路チップ１１内の集積
回路の動作をコントロールする。それとともに、半導体
集積回路チップ１２内のチップ制御回路用信号入力／出
力パッド３４〜３６にてテスト用信号を入力し、半導体
集積回路チップ１１内のテスト回路４１を通じて、この
半導体集積回路チップ１１内の集積回路の動作の良否判
定を行う。
【００１７】次に、半導体集積回路チップ１２内のチッ
プ制御回路用信号入力／出力パッド３４〜３６にてチッ
プ制御信号を入力し、チップ制御回路２２を通じて、こ
の半導体集積回路チップ１２内の集積回路の動作をコン
トロールする。それとともに、半導体集積回路チップ１
３内のチップ制御回路用信号入力／出力パッド３７〜３
９にてテスト用信号を入力し、半導体集積回路チップ１
２内のテスト回路４２を通じて、この半導体集積回路チ
ップ１２内の集積回路の動作の良否判定を行う。
プ制御回路用信号入力／出力パッド３４〜３６にてチッ
プ制御信号を入力し、チップ制御回路２２を通じて、こ
の半導体集積回路チップ１２内の集積回路の動作をコン
トロールする。それとともに、半導体集積回路チップ１
３内のチップ制御回路用信号入力／出力パッド３７〜３
９にてテスト用信号を入力し、半導体集積回路チップ１
２内のテスト回路４２を通じて、この半導体集積回路チ
ップ１２内の集積回路の動作の良否判定を行う。
【００１８】続いて、上記と同様にして半導体集積回路
チップ１３・・の検査を行う。このようにすることによ
り、テスト専用の信号入出力用パッドを配置することな
く、従来どうりの効率と精度で集積回路の検査を実施で
きる。チップ制御回路用信号入力／出力パッドを共用し
ている隣接した半導体集積回路チップ１１，１２あるい
は１２，１３の同時検査は行なわないので、検査に支障
を来たすことはない。
チップ１３・・の検査を行う。このようにすることによ
り、テスト専用の信号入出力用パッドを配置することな
く、従来どうりの効率と精度で集積回路の検査を実施で
きる。チップ制御回路用信号入力／出力パッドを共用し
ている隣接した半導体集積回路チップ１１，１２あるい
は１２，１３の同時検査は行なわないので、検査に支障
を来たすことはない。
【００１９】全ての半導体集積回路チップ１１，１２，
１３・・の検査が終了したら、スクライブライン２に沿
って半導体ウエハを切断することにより半導体集積回路
チップ１１，１２，１３・・を分離し、検査結果が良と
判定された半導体集積回路チップ１１，１２，１３・・
について、パッケージ化するなどの組み立てを行う。
１３・・の検査が終了したら、スクライブライン２に沿
って半導体ウエハを切断することにより半導体集積回路
チップ１１，１２，１３・・を分離し、検査結果が良と
判定された半導体集積回路チップ１１，１２，１３・・
について、パッケージ化するなどの組み立てを行う。
【００２０】このようにすることにより、半導体ウエハ
の切断の際に、隣接する半導体集積回路チップ１１，１
２，１３・・間のアルミニウムなどからなる配線、つま
りテスト回路４１とチップ制御回路用信号入力／出力パ
ッド３４〜３６との接続配線、テスト回路４２とチップ
制御回路用信号入力／出力パッド３７〜３９との接続配
線等、が同時に切断されることになる。その結果、パッ
ケージ化され製品化された半導体集積回路チップ１１，
１２，１３・・内のテスト回路４１，４２・・にテスト
信号を外部入力することはできなくなり、半導体集積回
路チップ１１，１２，１３・・の電気的解析は困難にな
る。
の切断の際に、隣接する半導体集積回路チップ１１，１
２，１３・・間のアルミニウムなどからなる配線、つま
りテスト回路４１とチップ制御回路用信号入力／出力パ
ッド３４〜３６との接続配線、テスト回路４２とチップ
制御回路用信号入力／出力パッド３７〜３９との接続配
線等、が同時に切断されることになる。その結果、パッ
ケージ化され製品化された半導体集積回路チップ１１，
１２，１３・・内のテスト回路４１，４２・・にテスト
信号を外部入力することはできなくなり、半導体集積回
路チップ１１，１２，１３・・の電気的解析は困難にな
る。
【００２１】なお、上記実施の形態においては、半導体
集積回路チップ１１，１２，１３・・を順次に検査する
ようにしたが、はじめに半導体集積回路チップ１１，１
３・・の検査を行い、続いて半導体集積回路チップ１２
・・の検査を行うなど、同時に複数の半導体集積回路チ
ップ１１，１２，１３・・を検査することは当然ながら
可能である。
集積回路チップ１１，１２，１３・・を順次に検査する
ようにしたが、はじめに半導体集積回路チップ１１，１
３・・の検査を行い、続いて半導体集積回路チップ１２
・・の検査を行うなど、同時に複数の半導体集積回路チ
ップ１１，１２，１３・・を検査することは当然ながら
可能である。
【００２２】
【発明の効果】以上のように本発明によれば、スクライ
ブラインによって分離配列した半導体チップのそれぞれ
に、当該チップ内の集積回路を制御する制御用信号線
と、同集積回路を試験するためのテスト用信号線と、信
号入出力用パッドとを配置し、前記信号入出力用パッド
は、隣接する２つの半導体チップの制御用信号線とテス
ト用信号線とに接続して共用する構成としたことによ
り、専用のテスト用パッドの設置を排除しチップ数を増
大可能としながら、ウエハ上で従来と同様の精度と効率
にて回路検査を行なうことができ、ウエハから分離し製
品化した半導体集積回路チップは第三者による電気的な
解析が困難なものとなる。
ブラインによって分離配列した半導体チップのそれぞれ
に、当該チップ内の集積回路を制御する制御用信号線
と、同集積回路を試験するためのテスト用信号線と、信
号入出力用パッドとを配置し、前記信号入出力用パッド
は、隣接する２つの半導体チップの制御用信号線とテス
ト用信号線とに接続して共用する構成としたことによ
り、専用のテスト用パッドの設置を排除しチップ数を増
大可能としながら、ウエハ上で従来と同様の精度と効率
にて回路検査を行なうことができ、ウエハから分離し製
品化した半導体集積回路チップは第三者による電気的な
解析が困難なものとなる。
【図１】本発明の実施の形態における半導体ウエハ上の
半導体集積回路チップの配列およびその構成を示した説
明図
半導体集積回路チップの配列およびその構成を示した説
明図
【図２】従来よりある半導体ウエハ上の半導体集積回路
チップの配列およびスクライブラインの配置を示した説
明図
チップの配列およびスクライブラインの配置を示した説
明図
【図３】従来の半導体ウエハ上の半導体集積回路チップ
の配列およびその構成を示した説明図
の配列およびその構成を示した説明図
【図４】従来の他の半導体ウエハ上の半導体集積回路チ
ップの配列およびその構成を示した説明図
ップの配列およびその構成を示した説明図
１ ウエハ ２ スクライブライン 11,12,13 半導体集積回路チップ 21,22,23 チップ制御回路 31〜39 チップ制御回路用信号入力／出力パッド 41,42 テスト回路
Claims (3)
- 【請求項１】 集積回路を形成した複数の半導体チップ
をスクライブラインにより分離して配列し、各半導体チ
ップ内にそれぞれの集積回路に対する制御用信号線とテ
スト用信号線とを配置した半導体ウエハにおいて、 各半導体チップ内の前記テスト用信号線を当該半導体チ
ップに隣接した半導体チップ内の前記制御用信号線の信
号入出力用パッドに接続し、この信号入出力用パッドを
介してテスト用信号を入出力し回路検査を行うように構
成したことを特徴とする半導体ウエハ。 - 【請求項２】 テスト用信号線は、各半導体チップの切
断分離の際に電気的に遮断されることを特徴とする請求
項１記載の半導体ウエハ。 - 【請求項３】 請求項１記載の半導体ウエハに対し各半
導体チップの回路検査を当該半導体チップに隣接した半
導体チップ内の信号入出力用パッドを介してテスト用信
号を入出力して行ない、 検査を終了した前記半導体ウエハをスクライブラインに
沿って切断分離し、 検査結果が良と判定された半導体チップを回収すること
を特徴とする半導体チップの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000386171A JP2002190507A (ja) | 2000-12-20 | 2000-12-20 | 半導体ウエハ、および半導体チップの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000386171A JP2002190507A (ja) | 2000-12-20 | 2000-12-20 | 半導体ウエハ、および半導体チップの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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ID=18853318
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|---|---|---|---|
| JP2000386171A Pending JP2002190507A (ja) | 2000-12-20 | 2000-12-20 | 半導体ウエハ、および半導体チップの製造方法 |
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| Country | Link |
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| JP (1) | JP2002190507A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011003674A (ja) * | 2009-06-17 | 2011-01-06 | Renesas Electronics Corp | 半導体装置の製造方法、半導体チップ及び半導体ウェハ |
| JP2011003675A (ja) * | 2009-06-17 | 2011-01-06 | Renesas Electronics Corp | 半導体装置の製造方法、半導体チップ及び半導体ウェハ |
-
2000
- 2000-12-20 JP JP2000386171A patent/JP2002190507A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011003674A (ja) * | 2009-06-17 | 2011-01-06 | Renesas Electronics Corp | 半導体装置の製造方法、半導体チップ及び半導体ウェハ |
| JP2011003675A (ja) * | 2009-06-17 | 2011-01-06 | Renesas Electronics Corp | 半導体装置の製造方法、半導体チップ及び半導体ウェハ |
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