JP2002185506A - パケット交換装置 - Google Patents

Abstract

(57)【要約】 【課題】 順序制御が不要なパケットに対しても順序制
御を行って生じる遅延を解消する。 【解決手段】 この発明に係るパケット交換装置は、入
線側で受信パケットを複数のブロックに分割し、複数組
の単位スイッチを縦続接続して交換し、出線側でパケッ
トを再組み立てする交換装置において、入線側では分割
したブロック３９に順序制御が必要か否かを示すフラグ
１５を付与し、かつ出線側ではこのブロックが順序制御
が不要のフラグを持つ場合には、他のパケットとの時間
順序には関係なく自身のパケット組み立て完了により出
線出力するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は高速大容量のパケ
ット交換装置に関するもので、特に小規模な単位スイッ
チを多段接続して大容量パケット交換装置を構成する技
術に関するものである。

【０００２】

【従来の技術】従来、パケット交換の一種であるＡＴＭ
に関して、多段接続による高速大容量ＡＴＭ交換装置が
試作されている。図８は例えば、文献 S. Yasukawa et
al, ”High-Speed Multi-Stage ATM Switch Based on H
ierarchical Cell Resequencing Architecture and WDM
Interconnection” IEICE TRANS. ELECTRON., VOL.E82
-Cに示された従来の多段接続によるＡＴＭ交換装置の構
成図である。図において、１は全体を示していて、ＡＴ
Ｍ交換装置であり、２はその構成要素である単位スイッ
チ、３は入力部、５は入線、６は出線を示している。

【０００３】次に動作について説明する。ＡＴＭではセ
ルと呼ぶ固定長のパケットを伝送交換する。図７では３
段接続のＣｌｏｓアーキテクチャにより４入力ｘ４出力
の単位スイッチ２を１２個接続して１６入力ｘ１６出力
の大容量のＡＴＭ交換装置１を構成している。このよう
な多段接続によるＡＴＭ交換装置１では任意の入線５と
任意の出線間６に複数の経路が存在する。

【０００４】図９は図８の構成において、一対の入線５
と出線６に４つの経路７が存在することを示している。
どのように複数の経路にセルを流すかについては、性能
の点から言えば、例えば一番空いた経路にセルを送信す
るなど、内部経路を固定せず動的にセルを各経路に分配
する方式が望ましい。複数経路へのセルの分配方式自体
は本発明には直接関連しないので説明を省略する。

【０００５】このような複数経路へのセルの動的分配
は、各経路でＡＴＭセルが受ける遅延が異なるため、出
線６側でセル順序の乱れを生じるおそれがある。このた
め上記のＡＴＭ交換装置１では入力部３でＡＴＭセル自
体にタイムスタンプを付与し、各単位スイッチ２でこの
ＡＴＭセルに押されたタイムスタンプを識別することに
よりセルの順序を保存する方式が述べられている。

【０００６】このような従来のＡＴＭ交換装置は、可変
長のパケットを扱う場合に拡張することが可能である。
図１０はその構成の一例を示しており、図において、４
は出力部、８は全体を示していて、パケット交換装置で
ある。パケット交換装置８が受信した可変長のパケット
は入力部３で固定長のブロックに分割される。ブロック
は単位スイッチ２の多段構成を経由して、あて先の出力
部４に転送される。出力部４では受信したブロックを蓄
積し、もとのパケットに組み立てて出線６で送信する。
ここで多段接続した単位スイッチ２でのブロックの転送
はＡＴＭ交換装置１におけるセルの転送と等価である。

【０００７】図１１はブロックの構成を示している。図
で、９はブロック全体を示している。１０はそのブロッ
ク中の経路情報、１１は押されたタイムスタンプ、１２
は通番、１３はパケットの最終ブロックフラグを示して
いる。経路情報１０は多段構成の単位スイッチ２でどの
ような経路でセルを転送するか入力部３が指定するもの
である。単位スイッチ２の多段構成における転送では、
タイムスタンプ１１によりブロック９の順序は保存され
るが、転送中にブロック９自体が失われることがある。
このためブロック９には通番１２を付与し、出力部４で
ブロック９の通番１２の連続性を検出している。そして
ブロック９の紛失を検出した場合は、出力部４で元のパ
ケットに組み立てられないので当該パケットを構成する
ブロック９を廃棄する必要がある。最終ブロックフラグ
１３はブロックをパケットに組み立てる際に、パケット
の組み立て完了を検出するために用いる。

【０００８】

【発明が解決しようとする課題】上記のような従来のＡ
ＴＭ交換装置１を適用したパケット交換装置では、すべ
てのブロックの順序を保存するため、順序を保存する必
要のない宛先または送信元の異なるパケット間での順序
も保存され、不必要に遅延が大きくなるという課題があ
る。

【０００９】この発明は上記のような課題を解決するた
めになされたもので、順序制御が不必要なパケットに対
して順序制御を行うことによる遅延を解消することを目
的とする。

【００１０】

【課題を解決するための手段】この発明に係るパケット
交換装置は、入線側で受信パケットを複数のブロックに
分割し、複数組の単位スイッチを縦続接続して交換し、
出線側でパケットを再組み立てする交換装置において、
入線側では分割したブロックに順序制御が必要か否かを
示すフラグを付与し、かつ出線側ではこのブロックが順
序制御が不要のフラグを持つ場合には、他のパケットと
の時間順序には関係なく自身のパケット組み立て完了に
より出線出力するようにした。

【００１１】また更に、入線側では、受信パケットのヘ
ッダ情報の少なくとも一部に基づいて順序制御が必要か
否かを決めるようにした。

【００１２】また更に、入線側に受信パケットの識別情
報と交換装置内の簡易時間情報に基づく受信時間を対に
して記憶するテーブルを備え、上記パケットに続くパケ
ットを受信すると、記憶した受信時刻と現在の簡易時間
情報との差に基づいて順序制御の要／不要を定めるよう
にした。

【００１３】

【発明の実施の形態】実施の形態１．図１はこの発明に
かかるパケット交換装置で用いるブロック３９の形式を
示している。図において、１５は新しく設けた該当ブロ
ックが順序制御を行うか否かを示すフラグである。ブロ
ック３９の紛失を検出するために通番１２が必要とな
り、通常はこのブロック３９の通番１２を利用して出力
部でパケットの順序制御を行っている。しかしこの発明
にかかるパケット交換装置では、出力部のみでパケット
の順序制御を行って単位スイッチではブロック３９の順
序制御を行わない。従ってタイムスタンプは不要とな
る。また図２は本実施の形態におけるパケット交換装置
の構成を示す図である。図において、３８は全体を表し
ているパケット交換装置である。また３２は順序制御を
行わない単位スイッチ、３３は入力部、３４は出力部で
ある。図において、パケット交換装置３８はその入力部
３３がパケットをブロック３９に分割し、各ブロック３
９に通番を付与する。各入力部３３で通番１２は各出力
部３４対応に独立に管理され、ブロック３９ごとに通番
が増加する。通番はパケットの先頭ではリセットされ
ず、複数パケットのブロック３９で連続的に値が増加す
る。出力部３４は受信したブロック３９の通番１２によ
り出線６ごとにパケットを組み立てる。

【００１４】図３はパケットとしてＴＣＰ／ＩＰを用い
た場合を示している。図において、２０はパケット全
体、４１はＩＰヘッダ、４２はＴＣＰヘッダ、４３はプ
ロトコル識別情報、４４は送信元アドレス、４５は宛先
アドレス、４６は送信元ポート番号、４７は宛先ポート
番号を示している。パケットの順序は同一のフローに関
するパケット間で保存する必要があるが、異なるフロー
に属するパケット間では保存する必要はない。ＴＣＰ／
ＩＰの場合、フローはプロトコル識別情報４３、送信元
アドレス４４、宛先アドレス４５、送信元ポート番号４
６、宛先ポート番号４７により識別される。パケットの
順序制御はこれらの情報が全て同一のパケット間でのみ
行うのが望ましい。しかし、これらの情報全てを識別す
ると処理に時間を要するので、パケット交換機の処理性
能が低下する恐れがある。このため順序制御をすべての
フローごとに行うのではなく、複数のフローを束ねた単
位で行っても良い。例えば送信元アドレス４４と宛先ア
ドレス４５のみが同じパケットについて順序制御を行っ
ても良い。この場合、異なる送信元ポート番号４６、宛
先ポート番号４７のパケット間で不必要に順序制御が行
われることになるが、同一の入線、出線間を流れる全て
のパケットに対して順序制御が行われる場合よりも順序
制御による性能劣化は小さい。同様に宛先アドレス４４
のみが同じパケットについて順序制御を行ってもよい。
このように順序制御はパケットのヘッダの中でフローを
識別できる全ての情報かまたその一部の情報を用いて行
って良い。

【００１５】図４は本発明にかかるパケット交換装置３
８の動作例を示した説明である。図において１６は入線
５でのパケット受信シーケンス、１７は入力部３３のブ
ロック送信シーケンス、１８は出力部３４でのブロック
受信シーケンス、１９は出線６でのパケット送信シーケ
ンス、２０ａ、２０ｂはパケット、３９ａ〜３９ｆはパ
ケット２０ａおよび２０ｂより生成されたブロック３９
を示している。パケット２０ａは入力部３３によりブロ
ック３９ａ〜３９ｄに分割され、パケット２０ｂは入力
部ブロック３９ｅと３９ｆに分割されて多段単位スイッ
チで転送される。ここでブロック３９ａないし３９ｆに
はそれぞれ枠内に示された（３）から（８）の通番１２
が付与されたものとしている。またパケット２０ａとパ
ケット２０ｂは異なる宛先アドレスを持ち、入力部３３
では順序制御の要否を示すフラグ１５を「順序制御不
要」に設定した場合を説明する。

【００１６】入力部３３のブロック送信シーケンス１７
は、この生成されたブロック３９の送信タイミングを示
している。多段の単位スイッチ２で転送されたブロック
３９は、例えば途中の単位スイッチ３２での遅れによ
り、出力部３４でのブロック受信シーケンス１８が示す
順序で出力部３４に到着する。ここで通番（６）を有す
るブロック３９ｄは他のブロック３９より大幅に遅れ
て、パケット２０ｂより生成されたブロック３９ｅおよ
びブロック３９ｆの後に到着したとしている。ブロック
３９ｆを受信した時点で出力部３４はパケット２０ｂを
組み立てることができるが、パケット２０ａはブロック
３９ｆを受信していないので組み立てることが出来な
い。本発明にかかるパケット交換装置では、ブロック３
９ｆの順序制御の要否を示すフラグ１５を検査し、順序
制御不要となっているので、直ちに組み立てたパケット
２０ｂを出線に送信する。出力部３４はブロック３９ｃ
を受信した時点でパケット２０ａを組み立てることがで
き、パケット２０ａの送信完了を待って出線に送信す
る。このようにパケット２０ｂは、パケット２０ａの組
み立て完了を待つことなく出線に送信されるので遅延時
間が短くなるともに出力部３４でのバッファ保留時間も
短くなり、バッファの所要量も少なくてすむ。

【００１７】図５は、同じ場合でパケット２０ａとパケ
ット２０ｂが同じ宛先アドレスであった場合を示した説
明図である。この場合、入力部３３は順序制御の要否を
示すフラグ１５を「順序制御が必要」、に設定する。出
力部３４はブロック３９ｅを受信してもパケット２０ｂ
の送信を行わず、パケット２０ａの送信完了を待ってパ
ケット２０ｂの送信を行う。このように順序制御の要否
を示すフラグ１５が必要の場合、同じ宛先アドレスを有
するパケット２０ａ、２０ｂ間ではパケットの順序が保
存される。

【００１８】パケットの順序は同一のフローで保証する
必要があるが、同じフローに属するパケットであっても
直前のパケットがパケット交換装置において出線で送信
完了している場合には、順序制御を行わなくても良い。
一般に大容量のパケット交換装置は回線の速度が大き
く、パケツト交換装置内部での遅延時間は各フルーにお
けるパケット送信間隔より十分小さい場合が多い。

【００１９】図６は、入力部３３の構成の例を示した図
である。図において、２１はカウンタ（簡易時間情
報）、２２はパケット処理部、２３はテーブルである。
図６はテーブル２３の構成を示しており、図において、
２４は宛先アドレス、２５はタイムスタンプ、２６はこ
の両者を併せたエントリである。カウンタ２１の値は定
期的に値が１つ増加し、パケット処理部２２はこれをタ
イムスタンプとして利用する。従って従来のパケット交
換装置内での全てのパケットに順序制御を保証するため
の押印とは異なり、順序制御が必要なブロックへの簡易
な付加データとなる。つまりブロック３９自体にはタイ
ムスタンプはない。タイムテーブル２３は、ブロック３
９の順序制御が必要であれば、交換装置内に滞留する間
は記憶しておく必要がある宛先アドレスと順を一覧とし
て記憶するテーブルである。

【００２０】パケット処理部２２は、パケットを入線５
で受信すると、その宛先アドレス２４がテーブル２３に
登録されているか調べる。もし登録されていなければこ
のパケットより生成されるブロック３９の順序制御フラ
グ１５を「順序制御は不要」とし、テーブルの内で使わ
れていないか、または一番古いタイムスタンプのエント
リにパケットの宛先アドレスとカウンタ２１の値をタイ
ムスタンプとして記録する。もしテーブル２３に宛先ア
ドレス２４が登録されていれば、そこに記録してあるタ
イムスタンプ２５の値と現在のカウンタ２１の値を比較
し、差が一定値以上大きければ受信したパケットから生
成されるブロック２９の順序制御フラグ１５を「順序制
御は不要」とし、カウンタ２１の値をタイムスタンプ２
５としてテーブル２３に記録する。もしタイムスタンプ
２５の値カウンタ２１との差が一定値より小さければブ
ロック３９の順序制御フラグ１５を「順序制御は必要」
とし、カウンタ２１の値をタイムスタンプ２５としてテ
ーブル２３に記録する。

【００２１】テーブル２３のエントリ数は、一つの入力
部３３より単位スイッチ３２に送信されたパケットがパ
ケット交換装置３８内部に滞留する可能性のある最大値
まであればよく、この値はパケット交換装置３８のバッ
ファ量により決まり、全ての宛先アドレス２４を収容で
きる大きさは必要ない。一定値以上とはこの最大値を超
えたという意味で、当然前のブロックは交換装置にもは
や滞留していないので順序制御はもはや必要ない。

【００２２】なお以上で４入力ｘ４出力の単位スイッチ
を１２個多段接続する場合について説明したが、これ以
外のＮ入出ｘＭ出力の単位スイッチを用いても良い。ま
た上記では宛先アドレスのみを用いてパケットの順序制
御の要否を決める場合について説明したが、この発明は
これに限らず、宛先アドレス、宛先ポート番号、送信元
アドレス、送信元ポート番号などパケットのヘッダに含
まれる情報の全部または一部を利用して順序制御の要否
を決定してもよい。

【００２３】

【発明の効果】以上のようにこの発明によれば、交換装
置において入線側で分割したブロックに順序制御が必要
か否かを示すフラグを付与し、かつ出線側でこのブロッ
クがフラグにより順序制御が不要であれば他のパケット
との時間順序には関係なく自身のパケット組み立て完了
により出力するようにしたので、順序保存が不要なパケ
ットの交換遅延を少なくできる効果がある。

【図面の簡単な説明】

【図１】 この発明で用いるブロックの形式を示す図で
ある。

【図２】 この発明の実施の形態１におけるパケット交
換装置の構成を示す図である。

【図３】 実施の形態１におけるパケットの詳細構成を
示す図である。

【図４】 実施の形態１におけるパケット交換装置の動
作を説明する図である。

【図５】 実施の形態１におけるパケット交換装置の動
作を説明する図である。

【図６】 実施の形態１における入力部の構成を示す図
である。

【図７】 図５のテーブルの例を示す図である。

【図８】 従来のＡＴＭ交換装置の構成を示す図であ
る。

【図９】 従来の交換装置中の交換経路を示す図であ
る。

【図１０】 従来の可変長パケット交換装置の構成図で
ある。

【図１１】 従来のブロックの形式を示す図である。

【符号の説明】

５ 入線、６ 出線、１０ 経路情報、１２ 通番、１
５ 順序制御フラグ、２１ カウンタ、２２ パケット
処理部、２３ テーブル、３２ 単位スイッチ、２４
宛先アドレス、２５ タイムスタンプ、２６ エント
リ、３３ 入力部、３４ 出力部、３８ 交換装置、３
９ ブロック。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入線側で受信パケットを複数のブロック
   に分割し、複数組の単位スイッチを縦続接続して交換
   し、出線側でパケットを再組み立てする交換装置におい
   て、入線側では上記ブロックに順序制御が必要か否かを
   示すフラグを付与し、かつ出線側では該ブロックが順序
   制御が不要のフラグを持つ場合には、他のパケットとの
   時間順序には関係なく自身のパケット組み立て完了によ
   り出線出力するようにしたことを特徴とするパケット交
   換装置。
2. 【請求項２】 入線側では、受信パケットのヘッダ情報
   の少なくとも一部に基づいて順序制御が必要か否かを決
   めるようにしたことを特徴とする請求項１記載のパケッ
   ト交換装置。
3. 【請求項３】 入線側に受信パケットの識別情報と交換
   装置内の簡易時間情報に基づく受信時間を対にして記憶
   するテーブルを備え、 該パケットに続くパケットを受信すると、上記記憶した
   受信時刻と現在の簡易時間情報との差に基づいて順序制
   御の要／不要を定めるようにしたことを特徴とする請求
   項１記載のパケット交換装置。