JP2002164780A - プログラマブルセルアレイ回路 - Google Patents
プログラマブルセルアレイ回路Info
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- JP2002164780A JP2002164780A JP2000362006A JP2000362006A JP2002164780A JP 2002164780 A JP2002164780 A JP 2002164780A JP 2000362006 A JP2000362006 A JP 2000362006A JP 2000362006 A JP2000362006 A JP 2000362006A JP 2002164780 A JP2002164780 A JP 2002164780A
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Abstract
(57)【要約】
【課題】 ＦＰＧＡにおいて、メモリの書き込み時や電
源投入時に、複数のセルが実質的なリング発信機を一時
的に形成して全体の安定動作を妨げる場合があった。 【解決手段】 プログラマブルセルを複数配列してプロ
グラマブルセルアレイ回路を構成し、接続線を接続・切
り離しを行う隣接セル接続制御回路２Ａ，Ｂを隣接プロ
グラマブルセル１Ａ，Ｂ間に設ける。また、隣接プログ
ラマブルセルを制御するメモリ制御回路３を設けて隣接
セル接続制御信号を出力し、ＬＵＴにデータを書き込む
間は接続線を切り離す指示信号を隣接セル接続制御回路
に出力し、書き込みが終了したら接続線を接続する指示
信号を隣接セル接続制御回路に出力し、ＳＲＡＭとして
の使用時には常に接続線を切り離す指示信号を隣接セル
接続制御回路に出力し、電源投入時は接続線を切り離す
指示信号を隣接セル接続制御回路に出力する。
源投入時に、複数のセルが実質的なリング発信機を一時
的に形成して全体の安定動作を妨げる場合があった。 【解決手段】 プログラマブルセルを複数配列してプロ
グラマブルセルアレイ回路を構成し、接続線を接続・切
り離しを行う隣接セル接続制御回路２Ａ，Ｂを隣接プロ
グラマブルセル１Ａ，Ｂ間に設ける。また、隣接プログ
ラマブルセルを制御するメモリ制御回路３を設けて隣接
セル接続制御信号を出力し、ＬＵＴにデータを書き込む
間は接続線を切り離す指示信号を隣接セル接続制御回路
に出力し、書き込みが終了したら接続線を接続する指示
信号を隣接セル接続制御回路に出力し、ＳＲＡＭとして
の使用時には常に接続線を切り離す指示信号を隣接セル
接続制御回路に出力し、電源投入時は接続線を切り離す
指示信号を隣接セル接続制御回路に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラムにより
処理の内容が変更可能なプログラマブルＬＳＩのうち、
ルックアップテーブルを演算および配線の構成要素とす
るプログラマブルセルアレイ回路に関する。
処理の内容が変更可能なプログラマブルＬＳＩのうち、
ルックアップテーブルを演算および配線の構成要素とす
るプログラマブルセルアレイ回路に関する。
【０００２】
【従来の技術】ハードウェアの高速性にソフトウェア処
理並のプログラマビリティを持たせる技術として、フィ
ールドプログラマブルゲートアレイ（ＦＰＧＡ）が実用
に供されている。市販のＦＰＧＡは論理演算を行う部分
にはＳＲＡＭを用いるものが多い。これは小規模なメモ
リのアドレス線を入力信号とすると、対応するメモリセ
ルに格納されたデータを演算結果としてそのまま出力す
るもので、この小規模メモリをルックアップテーブル
（ＬＵＴ）と呼ぶ。
理並のプログラマビリティを持たせる技術として、フィ
ールドプログラマブルゲートアレイ（ＦＰＧＡ）が実用
に供されている。市販のＦＰＧＡは論理演算を行う部分
にはＳＲＡＭを用いるものが多い。これは小規模なメモ
リのアドレス線を入力信号とすると、対応するメモリセ
ルに格納されたデータを演算結果としてそのまま出力す
るもので、この小規模メモリをルックアップテーブル
（ＬＵＴ）と呼ぶ。
【０００３】市販のＦＰＧＡは、このＬＵＴを論理演算
の構成要素とし、その他専用のレジスタ、ＬＵＴおよび
レジスタの入出力を結線し信号を伝播することを目的と
するプログラマブル配線要素等からなる。このように従
来のＦＰＧＡは各種の別個な構成要素の組み合わせから
なっており、ＬＳＩの集積度の観点からは、メモリ技術
を用いているにもかかわらず通常のＳＲＡＭに比して実
装密度は劣る。
の構成要素とし、その他専用のレジスタ、ＬＵＴおよび
レジスタの入出力を結線し信号を伝播することを目的と
するプログラマブル配線要素等からなる。このように従
来のＦＰＧＡは各種の別個な構成要素の組み合わせから
なっており、ＬＳＩの集積度の観点からは、メモリ技術
を用いているにもかかわらず通常のＳＲＡＭに比して実
装密度は劣る。
【０００４】一方、メモリ技術の高密度化に着目し、プ
ログラマブル論理回路のすべての構成要素をＬＵＴで実
現する技術が提案されている。例えば、特開２０００−
４９５９１で提案されている書き換え可能な論理回路の
技術では、すべての構成要素はＬＵＴにより実現されて
いる。
ログラマブル論理回路のすべての構成要素をＬＵＴで実
現する技術が提案されている。例えば、特開２０００−
４９５９１で提案されている書き換え可能な論理回路の
技術では、すべての構成要素はＬＵＴにより実現されて
いる。
【０００５】図３は上記公報に記載の基本構成である論
理セル、すなわちプログラマブルセルのブロック図であ
る。図に示すプログラマブルセル１１は、ｗ，ｎ，ｅ，
ｓと名付けられた４方向に対して１つずつ合計で４つの
隣接セルを持つ。例えば、図４のセル１１Ａは、セル１
１Ｂ，１１Ｃ，１１Ｄ，１１Ｅの４つの隣接セルを持
つ。
理セル、すなわちプログラマブルセルのブロック図であ
る。図に示すプログラマブルセル１１は、ｗ，ｎ，ｅ，
ｓと名付けられた４方向に対して１つずつ合計で４つの
隣接セルを持つ。例えば、図４のセル１１Ａは、セル１
１Ｂ，１１Ｃ，１１Ｄ，１１Ｅの４つの隣接セルを持
つ。
【０００６】そして、セル１１は、４つの隣接セルから
信号を入力するための入力信号線Ｐｗｉ' ，Ｐｎｉ' ，
Ｐｅｉ，' Ｐｓｉ' と、４つの隣接セルに信号を出力す
るための出力信号線Ｐｗｏ' ，Ｐｎｏ' ，Ｐｅｏ' ，Ｐ
ｓｏ' を持つ。さらに、セル１１は４つの入力信号線Ｐ
ｗｉ' ，Ｐｎｉ' ，Ｐｅｉ' ，Ｐｓｉ' の値によリアド
レス指定されるＬＵＴ Ｍｗ' ，Ｍｎ' ，Ｍｅ' ，Ｍ
ｓ' を持ち、そのうちのＬＵＴ Ｍｗ' の出力は出力信
号線Ｐｗｏ' に、ＬＵＴ Ｍｎ'の出力は出力信号線Ｐ
ｎｏ' に、ＬＵＴ Ｍｅ' の出力は出力信号線Ｐｅｏ'
に、ＬＵＴ Ｍｓ' の出力は出力信号線Ｐｓｏ' に、そ
れぞれ出力される。
信号を入力するための入力信号線Ｐｗｉ' ，Ｐｎｉ' ，
Ｐｅｉ，' Ｐｓｉ' と、４つの隣接セルに信号を出力す
るための出力信号線Ｐｗｏ' ，Ｐｎｏ' ，Ｐｅｏ' ，Ｐ
ｓｏ' を持つ。さらに、セル１１は４つの入力信号線Ｐ
ｗｉ' ，Ｐｎｉ' ，Ｐｅｉ' ，Ｐｓｉ' の値によリアド
レス指定されるＬＵＴ Ｍｗ' ，Ｍｎ' ，Ｍｅ' ，Ｍ
ｓ' を持ち、そのうちのＬＵＴ Ｍｗ' の出力は出力信
号線Ｐｗｏ' に、ＬＵＴ Ｍｎ'の出力は出力信号線Ｐ
ｎｏ' に、ＬＵＴ Ｍｅ' の出力は出力信号線Ｐｅｏ'
に、ＬＵＴ Ｍｓ' の出力は出力信号線Ｐｓｏ' に、そ
れぞれ出力される。
【０００７】そして入力信号線Ｐｗｉ' ，Ｐｎｉ' ，Ｐ
ｅｉ' ，Ｐｓｉ' により共通にアドレス指定されたアド
レスの記憶素子に任意の値を予め格納可能であり、従っ
て各ＬＵＴ Ｍｗ' ，Ｍｎ' ，Ｍｅ' ，Ｍｓ' は同じア
ドレス値を入力しながら、異なった演算を行うことが可
能である。各ＬＵＴ Ｍｗ' ，Ｍｎ' ，Ｍｅ' ，Ｍｓ'
には、それぞれ１６個のメモリセルがあり、入力信号線
Ｐｗｉ' ，Ｐｎｉ' ，Ｐｅｉ' ，Ｐｓｉ' の値によりそ
れぞれ１６個のメモリセルのうちの１個を特定し、対応
するメモリセルに格納されている０または１のデータを
各出力信号線Ｐｗｏ' ，Ｐｎｏ' ，Ｐｅｏ' ，Ｐｓｏ'
に出力する。
ｅｉ' ，Ｐｓｉ' により共通にアドレス指定されたアド
レスの記憶素子に任意の値を予め格納可能であり、従っ
て各ＬＵＴ Ｍｗ' ，Ｍｎ' ，Ｍｅ' ，Ｍｓ' は同じア
ドレス値を入力しながら、異なった演算を行うことが可
能である。各ＬＵＴ Ｍｗ' ，Ｍｎ' ，Ｍｅ' ，Ｍｓ'
には、それぞれ１６個のメモリセルがあり、入力信号線
Ｐｗｉ' ，Ｐｎｉ' ，Ｐｅｉ' ，Ｐｓｉ' の値によりそ
れぞれ１６個のメモリセルのうちの１個を特定し、対応
するメモリセルに格納されている０または１のデータを
各出力信号線Ｐｗｏ' ，Ｐｎｏ' ，Ｐｅｏ' ，Ｐｓｏ'
に出力する。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
方法で図４のように直接隣接の論理セルと接続すること
には問題がある。以下、その問題点について述べる。一
般にＳＲＡＭは、ＬＳＩの電源を投入した直後、各メモ
リセルには０または１の値が格納されているが、その値
は電源投入以前に予測することは困難である。このよう
な状態で図３のセルを図４のように接続すると、メモリ
セルの値によっては隣接するセル間でリング発信機を構
成する可能性がある。
方法で図４のように直接隣接の論理セルと接続すること
には問題がある。以下、その問題点について述べる。一
般にＳＲＡＭは、ＬＳＩの電源を投入した直後、各メモ
リセルには０または１の値が格納されているが、その値
は電源投入以前に予測することは困難である。このよう
な状態で図３のセルを図４のように接続すると、メモリ
セルの値によっては隣接するセル間でリング発信機を構
成する可能性がある。
【０００９】図５に図３のセル１１を２個接続した例を
示す。いま図５（ａ）のセル接続における電源投入直後
の各メモリセルの内容が、第１のセル１１ＡのうちのＬ
ＵＴＭｅ' １の１６個のメモリセルについて図５
（ｂ）、第２のセル１ＢのうちのＬＵＴ Ｍｗ' ２の１
６個のメモリセルについては図５（ｃ）であったとす
る。この場合、Ｍｅ' １はセル１１Ａの入力信号Ｐｅ
ｉ' １から出力信号Ｐｅｏ'１ヘの結線として機能し、
一方Ｍｗ' ２はセル１１Ｂの入力信号Ｐｗｉ' ２の極性
を反転して出力信号Ｐｗｏ' ２へと出力する。このよう
にメモリセルに値が格納されているとき、２つのセル１
１Ａおよび１１Ｂの直接の接続は論理的には図５（ｄ）
のようになり、この個所にリング発信機が構成されるこ
ととなる。
示す。いま図５（ａ）のセル接続における電源投入直後
の各メモリセルの内容が、第１のセル１１ＡのうちのＬ
ＵＴＭｅ' １の１６個のメモリセルについて図５
（ｂ）、第２のセル１ＢのうちのＬＵＴ Ｍｗ' ２の１
６個のメモリセルについては図５（ｃ）であったとす
る。この場合、Ｍｅ' １はセル１１Ａの入力信号Ｐｅ
ｉ' １から出力信号Ｐｅｏ'１ヘの結線として機能し、
一方Ｍｗ' ２はセル１１Ｂの入力信号Ｐｗｉ' ２の極性
を反転して出力信号Ｐｗｏ' ２へと出力する。このよう
にメモリセルに値が格納されているとき、２つのセル１
１Ａおよび１１Ｂの直接の接続は論理的には図５（ｄ）
のようになり、この個所にリング発信機が構成されるこ
ととなる。
【００１０】このように電源投入時にリング発信機が構
成されると、高周波で発振現象を起こし、過剰な電流が
ＬＳＩに流れ、ＬＳＩの正常動作が困難になったり、場
合によってはＬＳＩを破壊する可能性もある。またＬＵ
Ｔの各メモリセルに逐次内容を書き込んでいる途中につ
いても同様の可能性が存在する。また、上述の書き換え
可能な論理回路の各ＬＵＴを、回路構成情報以外の何ら
かのデータを格納し読み出すことを目的とした通常のＳ
ＲＡＭとして使用することを考えると、リング発信機を
構成しないように書き込むデータの内容に留意する必要
が生じ、一般的には任意のデータを書き込むことはでき
ない。
成されると、高周波で発振現象を起こし、過剰な電流が
ＬＳＩに流れ、ＬＳＩの正常動作が困難になったり、場
合によってはＬＳＩを破壊する可能性もある。またＬＵ
Ｔの各メモリセルに逐次内容を書き込んでいる途中につ
いても同様の可能性が存在する。また、上述の書き換え
可能な論理回路の各ＬＵＴを、回路構成情報以外の何ら
かのデータを格納し読み出すことを目的とした通常のＳ
ＲＡＭとして使用することを考えると、リング発信機を
構成しないように書き込むデータの内容に留意する必要
が生じ、一般的には任意のデータを書き込むことはでき
ない。
【００１１】本発明はこのようなことに鑑みてなされた
ものであり、電源投入時、およびメモリセルヘの書き込
み途中での発振動作を防止し、ＬＳＩに過剰な電流を流
すことなく正常に動作させることを可能とし、同時にＳ
ＲＡＭとして各ＬＵＴに対して任意のデータの格納を可
能とするプログラマブルセルアレイ回路を提供すること
を目的とする。
ものであり、電源投入時、およびメモリセルヘの書き込
み途中での発振動作を防止し、ＬＳＩに過剰な電流を流
すことなく正常に動作させることを可能とし、同時にＳ
ＲＡＭとして各ＬＵＴに対して任意のデータの格納を可
能とするプログラマブルセルアレイ回路を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明によるプログラマブルセルアレイ回路では、
隣接するセルを直接接続せず、各セルを接続するか切り
離すかを適宜信号により制御することにより発振を防止
する。
め、本発明によるプログラマブルセルアレイ回路では、
隣接するセルを直接接続せず、各セルを接続するか切り
離すかを適宜信号により制御することにより発振を防止
する。
【００１３】
【発明の実施の形態】上記課題を解決するために本発明
のプログラマブルセルアレイ回路は、複数の入力線と１
個の出力線を有するＬＵＴを複数内蔵するプログラマブ
ルセルを複数配列して構成するプログラマブルセルアレ
イ回路において、互いに隣接する隣接プログラマブルセ
ルの接続線の接続・切り離しを行う隣接セル接続制御回
路をプログラマブルセル間に設けたことに特徴を有して
いる。
のプログラマブルセルアレイ回路は、複数の入力線と１
個の出力線を有するＬＵＴを複数内蔵するプログラマブ
ルセルを複数配列して構成するプログラマブルセルアレ
イ回路において、互いに隣接する隣接プログラマブルセ
ルの接続線の接続・切り離しを行う隣接セル接続制御回
路をプログラマブルセル間に設けたことに特徴を有して
いる。
【００１４】また、本発明のプログラマブルセルアレイ
回路は、互いに隣接する隣接プログラマブルセルを制御
するメモリ制御回路を設け、このメモリ制御回路は、隣
接セル接続制御回路に対し接続切り離しを指示する隣接
セル接続制御信号を出力することに特徴を有している。
回路は、互いに隣接する隣接プログラマブルセルを制御
するメモリ制御回路を設け、このメモリ制御回路は、隣
接セル接続制御回路に対し接続切り離しを指示する隣接
セル接続制御信号を出力することに特徴を有している。
【００１５】さらに、本発明のプログラマブルセルアレ
イ回路は、メモリ制御回路は、プログラマブルセルのＬ
ＵＴにデータを書き込む間はプログラマブルセル間の接
続線を切り離す指示信号を隣接セル接続制御回路に出力
し、書き込みが終了したらプログラマブルセル間の接続
線を接続する指示信号を隣接セル接続制御回路に出力す
ることに特徴を有している。
イ回路は、メモリ制御回路は、プログラマブルセルのＬ
ＵＴにデータを書き込む間はプログラマブルセル間の接
続線を切り離す指示信号を隣接セル接続制御回路に出力
し、書き込みが終了したらプログラマブルセル間の接続
線を接続する指示信号を隣接セル接続制御回路に出力す
ることに特徴を有している。
【００１６】また、本発明のプログラマブルセルアレイ
回路は、メモリ制御回路は、常にプログラマブルセル間
の接続線を切り離す指示信号を隣接セル接続制御回路に
出力することに特徴を有している。
回路は、メモリ制御回路は、常にプログラマブルセル間
の接続線を切り離す指示信号を隣接セル接続制御回路に
出力することに特徴を有している。
【００１７】さらに、本発明のプログラマブルセルアレ
イ回路は、メモリ制御回路は、プログラマブルセルアレ
イの使用状態に応じて、プログラマブルセルのＬＵＴに
データを書き込む間はプログラマブルセル間の接続線を
切り離す指示信号を隣接セル接続制御回路に出力し、書
き込みが終了したらプログラマブルセル間の接続線を接
続する指示信号を隣接セル接続制御回路に出力し、ま
た、常にプログラマブルセル間の接続線を切り離す指示
信号を隣接セル接続制御回路に出力することに特徴を有
している。
イ回路は、メモリ制御回路は、プログラマブルセルアレ
イの使用状態に応じて、プログラマブルセルのＬＵＴに
データを書き込む間はプログラマブルセル間の接続線を
切り離す指示信号を隣接セル接続制御回路に出力し、書
き込みが終了したらプログラマブルセル間の接続線を接
続する指示信号を隣接セル接続制御回路に出力し、ま
た、常にプログラマブルセル間の接続線を切り離す指示
信号を隣接セル接続制御回路に出力することに特徴を有
している。
【００１８】また、本発明のプログラマブルセルアレイ
回路は、メモリ制御回路は、電源投入時はプログラマブ
ルセル間の接続線を切り離す指示信号を隣接セル接続制
御回路に出力することに特徴を有している。
回路は、メモリ制御回路は、電源投入時はプログラマブ
ルセル間の接続線を切り離す指示信号を隣接セル接続制
御回路に出力することに特徴を有している。
【００１９】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本発明の実施例におけるプログラマブ
ルセルアレイ回路のうちの基本的な構成を示す図であ
り、図２はプログラマブルセルを複数二次元状に配列し
た図である。図１には２つの隣接するプログラマブルセ
ル１Ａおよび１Ｂとプログラマブルセル１Ａ，１Ｂを制
御するメモリ制御回路３との構造が示されている。プロ
グラマブルセル１Ａおよび１Ｂの構造は同一であり、以
下プログラマブルセル１Ａについてその内部構造を説明
する。
明する。図１は、本発明の実施例におけるプログラマブ
ルセルアレイ回路のうちの基本的な構成を示す図であ
り、図２はプログラマブルセルを複数二次元状に配列し
た図である。図１には２つの隣接するプログラマブルセ
ル１Ａおよび１Ｂとプログラマブルセル１Ａ，１Ｂを制
御するメモリ制御回路３との構造が示されている。プロ
グラマブルセル１Ａおよび１Ｂの構造は同一であり、以
下プログラマブルセル１Ａについてその内部構造を説明
する。
【００２０】図１に示すプログラマブルセル１Ａは、
ｗ，ｎ，ｅ，ｓと名付けられた４方向に対して１つずつ
合計で４つの隣接セルを持つ。たとえば図２のプログラ
マブルセル１Ａは、セル１Ｂ，１Ｃ，１Ｄ，１Ｅの４つ
の隣接セルを持つ。そして、プログラマブルセル１Ａ
は、４つの４入力１出力のＬＵＴ Ｍｗ１，Ｍｎ１，Ｍ
ｅ１，Ｍｓ１を持つ。各ＬＵＴ Ｍｗ１，Ｍｎ１，Ｍｅ
１，Ｍｓ１はそれぞれ１６個の１ビットのメモリセルか
らなる。この各メモリセルに対しては１系統の書き込み
制御と、２系統の読み出し制御用の回路が存在する。す
なわち各メモリセルをＬＵＴのネットワークからなる論
理回路として使用するか、あるいは通常のＳＲＡＭとし
て使用するかにより使用される読み出し回路は異なる。
ｗ，ｎ，ｅ，ｓと名付けられた４方向に対して１つずつ
合計で４つの隣接セルを持つ。たとえば図２のプログラ
マブルセル１Ａは、セル１Ｂ，１Ｃ，１Ｄ，１Ｅの４つ
の隣接セルを持つ。そして、プログラマブルセル１Ａ
は、４つの４入力１出力のＬＵＴ Ｍｗ１，Ｍｎ１，Ｍ
ｅ１，Ｍｓ１を持つ。各ＬＵＴ Ｍｗ１，Ｍｎ１，Ｍｅ
１，Ｍｓ１はそれぞれ１６個の１ビットのメモリセルか
らなる。この各メモリセルに対しては１系統の書き込み
制御と、２系統の読み出し制御用の回路が存在する。す
なわち各メモリセルをＬＵＴのネットワークからなる論
理回路として使用するか、あるいは通常のＳＲＡＭとし
て使用するかにより使用される読み出し回路は異なる。
【００２１】まず、各メモリセルヘのデータの書き込み
制御について説明する。この場合、メモリ制御回路３か
らの出力信号であるＳＲＡＭアドレス線７Ａで指定され
たアドレスのメモリセルに対してメモリ書き込み線５Ａ
を伝播してメモリ制御回路３から各セルに内容が書き込
まれる。
制御について説明する。この場合、メモリ制御回路３か
らの出力信号であるＳＲＡＭアドレス線７Ａで指定され
たアドレスのメモリセルに対してメモリ書き込み線５Ａ
を伝播してメモリ制御回路３から各セルに内容が書き込
まれる。
【００２２】次に、各メモリセルをＬＵＴのネットワー
クからなる論理回路として使用する際の読み出し制御に
ついて説明する。このとき使用されるプログラマブルセ
ル１Ａ内部の回路としては４つの隣接セルから信号を入
力するための入力信号線Ｐｗｉ１，Ｐｎｉ１，Ｐｅｉ
１，Ｐｓｉ１と４つの隣接セルに信号を出力するための
出力信号線Ｐｗｏ１，Ｐｎｏ１，Ｐｅｏ１，Ｐｓｏ１が
ある。各ＬＵＴ Ｍｗ１，Ｍｎ１，Ｍｅ１，Ｍｓ１は４
つの入力信号線Ｐｗｉ１，Ｐｎｉ１，Ｐｅｉ１，Ｐｓｉ
１の値により共通にアドレス指定され各ＬＵＴ内部の対
応するメモリセルに格納された値が並列に読み出され
る。そのうちのＬＵＴ Ｍｗ１の出力は出力信号線Ｐｗ
ｏ１に、ＬＵＴ Ｍｎ１の出力は出力信号線Ｐｎｏ１
に、ＬＵＴ Ｍｅ１の出力は出力信号線Ｐｅｏ１に、Ｌ
ＵＴ Ｍｓ１の出力は出力信号線Ｐｓｏ１に、それぞれ
出力される。
クからなる論理回路として使用する際の読み出し制御に
ついて説明する。このとき使用されるプログラマブルセ
ル１Ａ内部の回路としては４つの隣接セルから信号を入
力するための入力信号線Ｐｗｉ１，Ｐｎｉ１，Ｐｅｉ
１，Ｐｓｉ１と４つの隣接セルに信号を出力するための
出力信号線Ｐｗｏ１，Ｐｎｏ１，Ｐｅｏ１，Ｐｓｏ１が
ある。各ＬＵＴ Ｍｗ１，Ｍｎ１，Ｍｅ１，Ｍｓ１は４
つの入力信号線Ｐｗｉ１，Ｐｎｉ１，Ｐｅｉ１，Ｐｓｉ
１の値により共通にアドレス指定され各ＬＵＴ内部の対
応するメモリセルに格納された値が並列に読み出され
る。そのうちのＬＵＴ Ｍｗ１の出力は出力信号線Ｐｗ
ｏ１に、ＬＵＴ Ｍｎ１の出力は出力信号線Ｐｎｏ１
に、ＬＵＴ Ｍｅ１の出力は出力信号線Ｐｅｏ１に、Ｌ
ＵＴ Ｍｓ１の出力は出力信号線Ｐｓｏ１に、それぞれ
出力される。
【００２３】各ＬＵＴ内部のメモリセルには先に説明し
た書き込み機能により任意の値を予め格納可能であり、
従って各ＬＵＴ Ｍｗ１，Ｍｎ１，Ｍｅ１，Ｍｓ１は同
じアドレス値を入力しながら、異なった演算を行うこと
が可能である。各ＬＵＴ Ｍｗ１，Ｍｎ１，Ｍｅ１，Ｍ
ｓ１が実行可能な論理演算の組合せは、４入力以下のす
ベての任意の組合せ論理演算であり、その個数はそれぞ
れ２の１６乗、つまり６５５３６通りとなる。
た書き込み機能により任意の値を予め格納可能であり、
従って各ＬＵＴ Ｍｗ１，Ｍｎ１，Ｍｅ１，Ｍｓ１は同
じアドレス値を入力しながら、異なった演算を行うこと
が可能である。各ＬＵＴ Ｍｗ１，Ｍｎ１，Ｍｅ１，Ｍ
ｓ１が実行可能な論理演算の組合せは、４入力以下のす
ベての任意の組合せ論理演算であり、その個数はそれぞ
れ２の１６乗、つまり６５５３６通りとなる。
【００２４】次に、各メモリセルを通常のＳＲＡＭとし
て使用する際の読み出し制御について説明する。この場
合、メモリ制御回路３からの出力信号であるＳＲＡＭア
ドレス線７Ａで指定されたアドレスのメモリセルに格納
されている０または１のデータがメモリ読み出し線６Ａ
を伝播してメモリ制御回路３に内容が読み出される。
て使用する際の読み出し制御について説明する。この場
合、メモリ制御回路３からの出力信号であるＳＲＡＭア
ドレス線７Ａで指定されたアドレスのメモリセルに格納
されている０または１のデータがメモリ読み出し線６Ａ
を伝播してメモリ制御回路３に内容が読み出される。
【００２５】次に図１の２つのプログラマブルセル１Ａ
と１Ｂとの間の接続について説明する。プログラマブル
セル１Ａからｅ方向への出力信号Ｐｅｏ１は、直接プロ
グラマブルセル１Ｂには入力されず、隣接セル接続制御
回路２Ａに入力される。この隣接セル接続制御回路２Ａ
では、メモリ制御回路３から出力される隣接セル接続制
御信号４の内容に応じて、Ｐｅｏ１をそのままプログラ
マブルセル１Ｂのｗ方向の入力信号Ｐｗｉ２に伝播する
か、あるいは接続を切り離してＰｗｉ２を０固定とする
かが選択される。
と１Ｂとの間の接続について説明する。プログラマブル
セル１Ａからｅ方向への出力信号Ｐｅｏ１は、直接プロ
グラマブルセル１Ｂには入力されず、隣接セル接続制御
回路２Ａに入力される。この隣接セル接続制御回路２Ａ
では、メモリ制御回路３から出力される隣接セル接続制
御信号４の内容に応じて、Ｐｅｏ１をそのままプログラ
マブルセル１Ｂのｗ方向の入力信号Ｐｗｉ２に伝播する
か、あるいは接続を切り離してＰｗｉ２を０固定とする
かが選択される。
【００２６】同様に、プログラマブルセル１Ｂからｗ方
向への出力信号Ｐｗｏ２は、直接プログラマブルセル１
Ａには入力されず、隣接セル接続制御回路２Ｂに入力さ
れる。この隣接セル接続制御回路２Ｂでは、メモリ制御
回路３から出力される隣接セル接続制御信号４の内容に
応じて、Ｐｗｏ２をそのままプログラマブルセル１Ａの
ｅ方向の入力信号Ｐｅｉ１に伝播するか、あるいは接続
を切り離してＰｅｉ１を０固定とするかが選択される。
この隣接セル接続制御回路２Ａおよび２Ｂの実現には、
たとえばＡＮＤゲート１個を用ることで上記のような働
きをさせることができる。
向への出力信号Ｐｗｏ２は、直接プログラマブルセル１
Ａには入力されず、隣接セル接続制御回路２Ｂに入力さ
れる。この隣接セル接続制御回路２Ｂでは、メモリ制御
回路３から出力される隣接セル接続制御信号４の内容に
応じて、Ｐｗｏ２をそのままプログラマブルセル１Ａの
ｅ方向の入力信号Ｐｅｉ１に伝播するか、あるいは接続
を切り離してＰｅｉ１を０固定とするかが選択される。
この隣接セル接続制御回路２Ａおよび２Ｂの実現には、
たとえばＡＮＤゲート１個を用ることで上記のような働
きをさせることができる。
【００２７】次にメモリ制御回路３では、各プログラマ
ブルセル内部の各メモリセルをＬＵＴのネットワークか
らなる論理回路として使用するか、あるいは通常のＳＲ
ＡＭとして使用するかをあらかじめ外部から設定してお
き、常にその状態を内部で保持する。また各プログラマ
ブルセルに対してメモリデータを書き込むタイミングを
管理し、メモリデータが書き込まれる時は隣接セル接続
制御信号４を０として各プログラマブルセル間を切り離
す。なお、書き込み時の切り離しは、書き込まれるセル
の隣接セル間のみでもよいし、全セル間でもよい。同様
に電源投入時にも接続制御信号４を０とする。さらに各
ＬＵＴを通常のＳＲＡＭとして使用する場合にも接続制
御信号４を０とする。
ブルセル内部の各メモリセルをＬＵＴのネットワークか
らなる論理回路として使用するか、あるいは通常のＳＲ
ＡＭとして使用するかをあらかじめ外部から設定してお
き、常にその状態を内部で保持する。また各プログラマ
ブルセルに対してメモリデータを書き込むタイミングを
管理し、メモリデータが書き込まれる時は隣接セル接続
制御信号４を０として各プログラマブルセル間を切り離
す。なお、書き込み時の切り離しは、書き込まれるセル
の隣接セル間のみでもよいし、全セル間でもよい。同様
に電源投入時にも接続制御信号４を０とする。さらに各
ＬＵＴを通常のＳＲＡＭとして使用する場合にも接続制
御信号４を０とする。
【００２８】一方各プログラマブルセルに対してメモリ
データが書き込まれた後、各プログラマブルセルを論理
回路として使用する場合には接続制御信号４を１とし、
隣接プログラマブルセル間を接続する。このように隣接
プログラマブルセル間に対してＡＮＤゲートのような単
純な論理回路を挿入することにより、電源投入時をはじ
めとするＬＳＩの動作が不安定な場合には各プログラマ
ブルセルは他のプログラマブルセルからは切り離されて
おり、各メモリセルにどのような値が代入されていても
発振現象が起きることはない。
データが書き込まれた後、各プログラマブルセルを論理
回路として使用する場合には接続制御信号４を１とし、
隣接プログラマブルセル間を接続する。このように隣接
プログラマブルセル間に対してＡＮＤゲートのような単
純な論理回路を挿入することにより、電源投入時をはじ
めとするＬＳＩの動作が不安定な場合には各プログラマ
ブルセルは他のプログラマブルセルからは切り離されて
おり、各メモリセルにどのような値が代入されていても
発振現象が起きることはない。
【００２９】
【発明の効果】以上説明したように、本発明によるプロ
グラマブルセルアレイ回路では、均一な構造を特徴とす
るプログラマブルなセルアレイからなる回路の種々の利
点を損なうことなく、システムに対する電源投入時、メ
モリセルに対する書き込み時などの状態に対してリング
発信機の発生を防ぎ安定動作を保証することを可能と
し、また各ＬＵＴを通常のＳＲＡＭとして任意のデータ
の格納に用いることも可能とする。
グラマブルセルアレイ回路では、均一な構造を特徴とす
るプログラマブルなセルアレイからなる回路の種々の利
点を損なうことなく、システムに対する電源投入時、メ
モリセルに対する書き込み時などの状態に対してリング
発信機の発生を防ぎ安定動作を保証することを可能と
し、また各ＬＵＴを通常のＳＲＡＭとして任意のデータ
の格納に用いることも可能とする。
【図１】本発明の実施例におけるプログラマブルセルア
レイ回路の基本的な構成を示す図である。
レイ回路の基本的な構成を示す図である。
【図２】図１におけるプログラマブルセルを複数二次元
状に配列した図である。
状に配列した図である。
【図３】従来例におけるプログラマブルセルのブロック
図である。
図である。
【図４】図３におけるプログラマブルセルを複数二次元
状に配列した図である。
状に配列した図である。
【図５】（ａ）〜（ｄ）は、従来のプログラマブルセル
の接続におけるセルの内容と実現される論理回路の一例
を示す図である。
の接続におけるセルの内容と実現される論理回路の一例
を示す図である。
１，１Ａ〜Ｅ プログラマブルセル ２Ａ，Ｂ 隣接セル接続制御回路 ３ メモリ制御回路 ４ 接続制御信号 ５Ａ，Ｂ メモリ書き込み線 ６Ａ，Ｂ メモリ読み出し線 ７Ａ，Ｂ ＳＲＡＭアドレス線 １１，１１Ａ〜Ｅ プログラマブルセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 秀之 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 Ｆターム(参考） 5J042 AA10 BA01 BA02 BA04 CA20 CA22 DA00 DA02
Claims (6)
- 【請求項１】 複数の入力線と１個の出力線を有するル
ックアップテーブル（ＬＵＴ）を複数内蔵するプログラ
マブルセルを複数配列して構成するプログラマブルセル
アレイ回路において、 互いに隣接する隣接プログラマブルセルの接続線の接続
・切り離しを行う隣接セル接続制御回路をプログラマブ
ルセル間に設けたことを特徴とするプログラマブルセル
アレイ回路。 - 【請求項２】 互いに隣接する隣接プログラマブルセル
を制御するメモリ制御回路を設け、 前記メモリ制御回路は、 隣接セル接続制御回路に対し接続切り離しを指示する隣
接セル接続制御信号を出力することを特徴とする請求項
１記載のプログラマブルセルアレイ回路。 - 【請求項３】 前記メモリ制御回路は、 プログラマブルセルのＬＵＴにデータを書き込む間はプ
ログラマブルセル間の接続線を切り離す指示信号を隣接
セル接続制御回路に出力し、 書き込みが終了したらプログラマブルセル間の接続線を
接続する指示信号を隣接セル接続制御回路に出力するこ
とを特徴とする請求項２に記載のプログラマブルセルア
レイ回路。 - 【請求項４】 前記メモリ制御回路は、 常にプログラマブルセル間の接続線を切り離す指示信号
を隣接セル接続制御回路に出力することを特徴とする請
求項２に記載のプログラマブルセルアレイ回路。 - 【請求項５】 前記メモリ制御回路は、 プログラマブルセルアレイの使用状態に応じて、 プログラマブルセルのＬＵＴにデータを書き込む間はプ
ログラマブルセル間の接続線を切り離す指示信号を隣接
セル接続制御回路に出力し、 書き込みが終了したらプログラマブルセル間の接続線を
接続する指示信号を隣接セル接続制御回路に出力し、 また、常にプログラマブルセル間の接続線を切り離す指
示信号を隣接セル接続制御回路に出力することを特徴と
する請求項２に記載のプログラマブルセルアレイ回路。 - 【請求項６】 前記メモリ制御回路は、 電源投入時はプログラマブルセル間の接続線を切り離す
指示信号を隣接セル接続制御回路に出力することを特徴
とする請求項２に記載のプログラマブルセルアレイ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000362006A JP3517839B2 (ja) | 2000-11-29 | 2000-11-29 | プログラマブルセルアレイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000362006A JP3517839B2 (ja) | 2000-11-29 | 2000-11-29 | プログラマブルセルアレイ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002164780A true JP2002164780A (ja) | 2002-06-07 |
| JP3517839B2 JP3517839B2 (ja) | 2004-04-12 |
Family
ID=18833351
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000362006A Expired - Fee Related JP3517839B2 (ja) | 2000-11-29 | 2000-11-29 | プログラマブルセルアレイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3517839B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005008893A1 (ja) * | 2003-07-16 | 2005-01-27 | Innotech Corporation | 半導体集積回路 |
| US8283945B2 (en) | 2009-03-30 | 2012-10-09 | Taiyo Yuden Co., Ltd. | Semiconductor device |
-
2000
- 2000-11-29 JP JP2000362006A patent/JP3517839B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005008893A1 (ja) * | 2003-07-16 | 2005-01-27 | Innotech Corporation | 半導体集積回路 |
| US8283945B2 (en) | 2009-03-30 | 2012-10-09 | Taiyo Yuden Co., Ltd. | Semiconductor device |
Also Published As
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|---|---|
| JP3517839B2 (ja) | 2004-04-12 |
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