JP2002164738A

JP2002164738A - クロック同期型ロジック回路

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Publication number: JP2002164738A
Application number: JP2000359595A
Authority: JP
Inventors: Masatake Takahashi; 正剛高橋
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2000-11-27
Filing date: 2000-11-27
Publication date: 2002-06-07
Anticipated expiration: 2020-11-27
Also published as: JP3880309B2

Abstract

(57)【要約】【課題】単一の周波数の発振回路で生成したクロック信
号で同期をとったロジック回路は、発振の基本波周波数
を源とするピークを有するＥＭＩノイズが発生するとい
う課題を解決又は軽減するクロック同期型ロジック回路
を提供する。【解決手段】クロック信号を発生する振動子１１を有す
る発振回路１０に、Ｄ／Ａ変換器３０およびその出力制
御信号により発振回路１０の発振周波数を可変する可変
容量ダイオード等の可変容量素子３１を設ける。Ｄ／Ａ
変換器３０には、ロジックゲート２０からのデジタルデ
ータ又はＣＰＵ４０からのアドレス信号等が入力され
て、クロック信号の周波数を所定範囲で可変し、ＥＭＩ
放射ノイズのピークを拡散する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はクロック同期型ロジ
ック回路、特にＥＭＩ（電磁気干渉）ノイズを低減した
クロック同期型ロジック回路に関する。

【０００２】

【従来の技術】クロック同期型ロジック回路は、各種デ
ジタル回路に広く使用されている。種々のデジタル電子
機器は、相互に隣接して使用され、高速且つ高性能（又
は高感度）化しているのでノイズに敏感である。そこ
で、ＶＣＣＩ（情報処理装置等電波障害自主規制協議
会）やＦＣＣ（米国連邦通信委員会）等のＥＭＩ放射ノ
イズレベルの規定がなされ、放射ノイズの規制が強化さ
れている。発振回路等のノイズ低減に関する従来技術
は、例えば特開平１１−１７４５２号公報の「発振回
路」、特開平１１−２２０３８６号公報の「フェーズロ
ックドループ」および特願平６−２６３３７８号「放射
低減装置」の明細書等に開示されている。

【０００３】図１１は、一般的なクロック同期型ロジッ
ク回路の基本構成図である。図１１のクロック同期型ロ
ジック回路は、発振回路１００およびこの発振回路１０
０が出力するクロック信号が入力される複数のロジック
ゲート１１０Ａ〜１１０Ｃとにより構成される。クロッ
ク信号を生成する発振回路１００は、水晶振動子１０
１、インバータ（反転増幅器）１０２およびコンデンサ
１０３、１０４等により構成される。

【０００４】斯かるクロック同期型ロジック回路は、図
１１中に示す如く、動作中に各回路部分から単一周波数
の放射ノイズを発生する。即ち、図１１に示すクロック
同期型ロジック回路は、例えば図１２のタイミングチャ
ートに示す如く動作する。図１２中（ａ）は発振回路１
００が生成するクロック信号、（ｂ）および（ｃ）はロ
ジック回路から出力される出力信号ＡおよびＢである。
放射ノイズは、信号の急激な変化（立ち上がりおよび立
ち下がり）部分で発生する。従来回路では、これら放射
ノイズは、部品の低速化、電圧低減、導電板によるシー
ルド（遮蔽）およびフェライトコア（フィルタ素子）等
の使用によって外部への放射ノイズレベルの低減が図ら
れている。

【０００５】

【発明が解決しようとする課題】従来のクロック同期型
ロジック回路では、単一周波数のクロック信号を同期信
号として使うため、特定の周波数にピークを持つＥＭＩ
ノイズが発生する問題があった。また、図１２に示す如
く、複数のロジックゲート１１０Ａ〜１１０Ｃも、基本
クロック周波数に起因するノイズを発生するため、回路
規模が大きくなるに応じて放射ノイズレベルも大きくな
った。上述の如きＥＭＩ対策では、電圧低減や低速の部
品利用により信号の変化がなまり、十分な性能が得られ
ないという問題もあった。また、導電板等によるシール
ドおよびフェライトコア（フィルタ）等の部品は、一般
に高価で重量が重く、製品の機動性やコストに影響を与
えた。

【０００６】

【発明の目的】従って、本発明の目的は、特定の周波数
にピークを持つＥＭＩノイズを発生させるのを回避し
て、放射ノイズの影響を低減するクロック同期型ロジッ
ク回路を提供することである。

【０００７】

【課題を解決するための手段】本発明のクロック同期型
ロジック回路は、振動子を含む発振回路により生成され
るクロック信号に同期して動作するロジック回路であっ
て、このロジック回路からのデジタル信号を入力とする
デジタル・アナログ変換器（ＤＡＣ）と、このＤＡＣか
ら出力される制御電圧により静電容量が変化する可変容
量素子とを設け、この可変容量素子により、発振回路の
振動子の発振周波数を変化させる。

【０００８】また、本発明のクロック同期型ロジック回
路の好適実施形態によると、ＤＡＣに入力されるデジタ
ル信号は、少なくとも１ビット以上のデジタル信号であ
り、このデジタル信号を組み合わせにより可変容量素子
の制御電圧を出力する。ＤＡＣに入力されるデジタル信
号は、ＣＰＵ（中央処理装置）がＲＯＭ又はＲＡＭ等に
出力するアドレス信号又はアドレス信号と/ＲＡＭ−Ｃ
Ｓ等の制御信号の組み合わせである。ＤＡＣから可変容
量素子に入力される制御電圧は、特定の制御信号に応じ
て一定値にクランプ可能なくランプ手段を有する。更
に、ＤＡＣは、Ｒ−２Ｒ抵抗回路網を含む。

【０００９】

【発明の実施の形態】本発明の上述その他の目的、特徴
および利点を明確にすべく、以下添付図面を参照して、
本発明によるクロック同期型ロジック回路の好適実施形
態の構成および動作を詳細に説明する。

【００１０】先ず、図１は、本発明によるクロック同期
型ロジック回路の第１実施形態の基本構成を示すブロッ
ク図である。このクロック同期型ロジック回路は、発振
回路１０、複数のロジックゲート（ロジック回路）２０
Ａ〜２０Ｃ、Ｄ／Ａ変換器（以下、ＤＡＣという）３
０、可変容量ダイオード３１およびカップリング（結
合）コンデンサ３２により構成される。発振回路１０
は、水晶振動子（振動子）１１、インバータ１２および
コンデンサ１３、１４等により構成される。ＤＡＣ３０
には、ロジックゲート２０Ａの出力信号が入力される。
ＤＡＣ３０の出力電圧は、可変容量ダイオード（可変容
量素子）３１に入力され、その静電容量（キャパシタン
ス）を可変する。この静電容量は、発振回路１０のコン
デンサ１３と並列接続される。

【００１１】このクロック同期型ロジック回路は、少な
くとも１ビット以上のロジック信号から制御電圧を作る
機能を有する。ロジックゲート２０Ａ〜２０Ｃの各信号
の組み合わせにより制御電圧を可変させ、それによって
発振回路１０の周波数を特定の周波数範囲において可変
するという構成を有する。

【００１２】この場合、ＤＡＣ３０は、ロジック回路の
各信号の組み合わせにより制御電圧を可変させ、この制
御電圧で可変容量ダイオード３１の静電容量を可変す
る。それにより、発振回路１０の発振周波数を一定周波
数範囲で可変する。図２は、図１に示すクロック同期型
ロジック回路の動作を示すタイミングチャートである。
図２中、（ａ）は発振回路１０から生成されるクロック
信号および（ｂ）、（ｃ）はロジック回路からの出力信
号Ａ、Ｂである。図２（ａ）〜（ｃ）から明らかな如
く、クロック信号の周波数は、コンデンサ１３および可
変容量ダイオード３１の静電容量の変化量で決まる所定
範囲で変動し、このクロック信号に基づき動作するロジ
ックゲート２０Ａ〜２０Ｃの出力信号も同様に変動する
ので、放射ノイズの周波数が拡散され、上述したＥＭＩ
ノイズにピークが生じるのを効果的に回避可能である。

【００１３】次に、図３は、本発明によるクロック同期
型ロジック回路の第２実施形態の構成を示すブロック図
である。尚、上述した第１実施形態の構成要素に対応す
る構成要素には、説明の便宜上、同様の参照符号を使用
する。このクロック同期型ロジック回路は、ＤＡＣ３
０、可変容量ダイオード３１、結合コンデンサ３２、振
動子１１、コンデンサ１３、１４、ロジック回路である
ＣＰＵ（中央処理装置）４０、ＲＯＭ（読み出し専用メ
モリ）５０、ＲＡＭ（ランダムアクセスメモリ）５１、
Ｉ／Ｏ（入出力回路）５２およびアドレスデコーダ５３
により構成される。尚、発振回路１０を構成するインバ
ータ１２は、ＣＰＵ４０内に配置されている。図３にお
ける発振回路の振動子１１は、同調（又は共振）回路で
あれば良く、水晶振動子、セラミック振動子、ＬＣ（イ
ンダクタおよびコンデンサ）発振器、ＣＲ（コンデンサ
および抵抗）発振器および誘電体発振子等が使用可能で
ある。ＤＡＣ３０は、回路構成によって複数の応用が考
えられるが、出力精度と直線性が厳格でなくても性能が
得られるため、安価に構成可能である。

【００１４】図４は、図３中に示すＤＡＣ３０の第１具
体例である。このＤＡＣ３０Ａは、出力端子と接地間に
直列接続された抵抗値Ｒ又は２Ｒの抵抗と、これら直列
抵抗の各ノードと入力端子Ａ５〜Ａ１間に接続された抵
抗値２Ｒの抵抗により構成されるＲ−２Ｒ抵抗回路網で
ある。各入力端子Ａ５〜Ａ１に、ＣＰＵ４０からアドレ
ス（Address）信号が入力される。アドレス信号が、Ｔ
ＴＬ（トランジスタ・トランジスタ・ロジック）等の低
インピーダンスで且つ可変容量ダイオード３１の静電容
量（Ｃv）がＴＴＬ電圧の範囲で動作する場合には、Ｒ
＝１０KΩ程度の値で十分に機能する。アドレス信号自
身は低インピーダンスであり、動作に与える影響も少な
い。

【００１５】次に、図５は、図３中に示すＤＡＣ３０の
第２具体例である。このＤＡ３０Ｂは、可変容量ダイオ
ード３１の静電容量（Ｃv）の制御に約１５Ｖの比較的
高電圧を必要とする場合に好適であり、ロジック信号か
ら得た電圧を増幅する回路を有する。即ち、図４を参照
して上述した直列抵抗およびその各ノードに接続された
抵抗値２Ｒの抵抗によるＲ−２Ｒ抵抗回路網の出力側と
出力端間に、バッファ増幅器３３が接続されている。こ
のバッファ増幅器３３を付加するためＤＡＣ３０Ｂ自身
のインピーダンスを高くすることが可能であり、ＣＰＵ
４０のアドレス信号への影響を更に低減可能である。

【００１６】また、図６は、図３に示すクロック同期型
ロジック回路のＤＡＣ３０の第３具体例である。このＤ
ＡＣ３０Ｃは、ＣＭＯＳゲート素子を使用している。こ
のＤＡＣ３０Ｃは、図４を参照して上述したＤＡＣ３０
ＡのＲ−２Ｒ抵抗回路網の入力端子Ａ５〜Ａ１と各ノー
ド間に、それぞれＣＭＯＳバッファインバータ３４と、
Ｒ−２Ｒ抵抗回路網の出力端に直列にＣＭＯＳバッファ
インバータ３５を使用する。これらの増幅器により、Ｄ
ＡＣ３０Ｃ自身のインピーダンスを高くし且つアドレス
信号への影響を一層低減可能である。本発明のクロック
同期型ロジック回路は、少なくとも１ビット以上のロジ
ック信号が必要であるが、変化する全ての同期信号や非
同期信号を使うことができる。また、それらを組みあわ
せることも可能である。従って、ＣＰＵ４０のアドレス
信号、ＤＡＴＡ信号、ＣＥ、ＯＥ、ＲＡＳ、ＣＡＳおよ
びイネーブル信号等の信号を組み合わせ使用できる。

【００１７】次に、図７は、本発明によるクロック同期
型ロジック回路を応用可能なロジック回路の構成図であ
る。このロジック回路は、上述の如く可変周波数のクロ
ック発生器（発振回路）１０からのクロック信号が入力
される疑似ノイズ発生回路（ＰＮＧ）である。このＰＮ
Ｇは、縦続接続された複数のＤ型フリップフロップ（Ｄ
―Ｆ／Ｆ）２１Ａ〜２１Ｅ、排他的論理和ゲート（ＥＸ
ＯＲ）２２、インバータ２３およびシフトレジスタ２４
により構成される。クロック信号を、Ｄ−Ｆ／Ｆ２１Ａ
〜２１Ｅのクロック端子ＣＫに入力し、Ｄ―Ｆ／Ｆ２１
Ｂおよび２１ＥのＱ出力を、ＥＸＯＲ２２およびインバ
ータ２３を介してＤ−Ｆ／Ｆ２１ＡのＤ入力端子に入力
して、疑似ノイズ（ホワイトノイズ）を発生する。この
ホワイトノイズは、数学的に拡散の確率が定義できるた
め、拡散の状態が予め推察できる。

【００１８】次に、本発明によるクロック同期型ロジッ
ク回路の実施形態の動作を詳細に説明する。先ず、図３
に示すクロック同期型ロジック回路の動作を説明する。
このクロック同期型ロジック回路は、少なくとも１ビッ
ト以上のロジック（デジタル）信号が必要であるが、こ
こではＣＰＵ４０のアドレス信号を使用する。アドレス
信号は、ＲＯＭ５０、ＲＡＭ５１およびＩ／Ｏ５２で共
用され、略ランダムの頻度で全てのビットが変化する。
このアドレス発生頻度が一定で且つ発生アドレスがラン
ダムであるほど拡散が理想的に行われる。そのため、Ｃ
ＰＵ４０が動作していないアイドリング状態で疑似乱数
のアドレスへのアクセスを続けることにより、プログラ
ム的にＥＭＩノイズの拡散品質を上げることも可能であ
る。

【００１９】一方、このロジック信号は、例えばＲ−２
Ｒ抵抗回路網のＤＡＣ３０に入力する。アドレス信号が
ＴＴＬ等の低インピーダンスの場合には、Ｒ＝１０KΩ
程度の値で０〜２．５Ｖ程度のランダムな電圧を発生可
能である。Ｒ−２Ｒ型の抵抗に比べてアドレス信号自身
は、低インピーダンスであり、動作への影響も少ない。
例えば、通常のＲＩＳＫ（縮小命令セットコンピュー
タ）型ＣＰＵ４０では、４ＣＰＵクロック毎にアドレス
が変化し、それに伴い０〜２．５Ｖ程度のランダムな電
圧を発生する。

【００２０】発振回路１０は、上述したランダムな制御
電圧が印加される可変容量ダイオード３１の可変静電容
量により発振周波数を変化する。この発振周波数の変化
は、可変容量ダイオード３１の容量可変範囲中だけで推
移するため、上述の如く周波数の変化範囲が正確に規定
できる。そのため、ロジック動作のセットアップ／ホー
ルドタイムの範囲内での動作を保証する。このように、
アドレス毎にクロック周波数は変化をするため、ピーク
ノイズが拡散する。また、クロック周波数の変化に伴
い、ＣＰＵ４０に繋がる全ての制御信号の周波数も変化
するため、アドレス信号、ＤＡＴＡ信号、ＣＥ、ＯＥ、
ＲＡＳ、ＣＡＳおよびイネーブル等の全ての信号から発
生するＥＭＩ放射ノイズの拡散が行える。

【００２１】尚、上述の実施形態では、少なくとも１ビ
ット以上のロジック信号として、ＣＰＵ４０のアドレス
信号を使用している。しかし、ＣＰＵ４０からのＤＡＴ
Ａ信号、ＣＥ、ＯＥ、ＲＡＳ、ＣＡＳおよびイネーブル
信号を使用しても良い。図８および図９に、図３に示す
クロック同期型ロジック回路の変形例の構成を示す。
尚、これら変形例において、ＤＡＣ３０は、図４〜図６
に示すＤＡＣ３０Ａ〜３０Ｃのいずれであっても良く、
またＤＡＣ専用ＩＣで構成できる。発振回路１０の振動
子１１も、上述の如く種々のものが使用可能である。ま
た、可変容量素子３１は、制御電圧により静電容量が変
化すればよく、可変容量ダイオード以外の素子、例えば
ダイオード、トランジスタ又は電界効果トランジスタ等
でも良い。

【００２２】図８および図９のクロック同期型ロジック
回路にあっては、その基本的構成は、上述した図３のク
ロック同期型ロジック回路と同様に、ＤＡＣ３０、可変
容量ダイオード３１、振動子１１、インバータ１２、コ
ンデンサ１３、１４、ＣＰＵ４０、ＲＯＭ５０、ＲＡＭ
５１、Ｉ／Ｏ５２およびアドレスデコーダ５３により構
成される。しかし、図８のクロック同期型ロジック回路
では、ＤＡＣ３０にＣＰＵ４０からのアドレス信号Ａ１
〜Ａ４と共にＲＡＭ５１のイネーブルに関連する/ＲＡ
Ｍ―ＣＳを入力している。一方、図９に示すクロック同
期型ロジック回路では、ＤＡＣ３０にＣＰＵ４０からの
アドレス信号Ａ１〜Ａ５が入力されると共に、Ｉ／Ｏ５
２から/Ｉ／Ｏ−ＣＳがクランプ用制御信号としてダイ
オード３７を介して直接可変容量ダイオード３１に入力
される。

【００２３】上述したクロック同期型ロジック回路で
は、ロジック信号に図３の場合に比較して更に工夫して
いる。即ち、図１０のクロック同期型ロジック回路で
は、アドレス信号Ａ５の代わりに制御信号/ＲＡＭ−Ｃ
Ｓを使用している。これにより、ＲＯＭ５０とＲＡＭ５
１のアクセス頻度とＤＡＣ３０の重み付けにより、拡散
の範囲を均等に２分配しようとしている。このロジック
信号がプログラムによって限定した範囲に集中する場合
には、この実施形態の如く制御信号を重み付けの基とし
て活用できる。

【００２４】一方、図９のクロック同期型ロジック回路
では、ＤＡＣ３０の出力制御信号を抑制する回路を使用
している。これにより、プログラム動作において特に安
定したタイミングを要求するＩ／Ｏ５２のアクセスに際
して、ＤＡＣ３０の出力を抑制し、周波数の変化を一時
的に止めることができる。Ｉ／Ｏ５２のアクセスに際し
て、/Ｉ／Ｏ−ＣＳ信号は、Ｌ（低）レベルとなる。そ
のため、ＤＡＣ３０の出力は、０．４〜０．７Ｖにクラ
ンプされ、発振回路の発振周波数を、一時的に固定する
ことが可能である。

【００２５】尚、図９のクロック同期型ロジック回路で
は、制御信号/Ｉ／Ｏ−ＣＳによりＤＡＣ３０の出力を
直接抑制していた。しかし、図１０に示す如きＤＡＣ３
０Ｄを使用することにより、ディスエーブル（Disabl
e）信号によりＤＡＣ３０の出力を、例えば０．４〜
０．７Ｖにクランプし、発振回路の周波数を一時的に固
定可能である。このＤＡＣ３０Ｄは、図６に示すＤＡＣ
３０ＣのＲ−２Ｒ抵抗回路網の出力側と出力バッファ３
５間にトランジスタ３８を接続して、出力バッファ３５
の入力端子をDisable制御信号により実質的に接地す
る。

【００２６】以上、本発明によるクロック同期型ロジッ
ク回路の好適実施形態の構成および動作を詳述した。し
かし、斯かる実施形態は、本発明の単なる例示に過ぎ
ず、何ら本発明を限定するものではないことに留意され
たい。本発明の要旨を逸脱することなく、特定用途に応
じて種々の変形変更が可能であること、当業者には容易
に理解できよう。

【００２７】

【発明の効果】以上の説明から理解される如く、本発明
のクロック同期型ロジック回路によると、次の如き実用
上の顕著な効果が得られる。クロック信号を生成する発
振回路に、可変制御電圧を印加してクロック周波数を可
変することにより、発生するＥＭＩ放射ノイズのピーク
周波数を拡散するので、放射ノイズのピークを抑えるク
ロック同期型ロジック回路が実現可能である。この可変
制御電圧は、ロジック回路から１ビット以上のデジタル
信号を使用しても、またＣＰＵのアドレス信号その他の
信号を使用可能である。これにより、ＣＰＵに繋がる全
ての制御信号の周波数も変化するため、アドレス信号、
ＤＡＴＡ信号、ＣＥ、ＯＥ、ＲＡＳ、ＣＡＳおよびイネ
ーブル等の全ての信号から発生するＥＭＩ放射ノイズの
拡散が行える。また、本発明を実施するための構成部品
は、安価、軽量且つ小型であるため、ＥＭＩ放射ノイズ
の低減にかかるコストの低減およびそれを使用する装置
の小型化に寄与する。更に、この発振周波数の変化は、
可変容量ダイオード等の可変容量素子の可変範囲のみで
推移するため、周波数の範囲が正確に規定できる。その
ため、ロジック回路動作のセットアップ／ホールドタイ
ムの範囲内で動作することが論理的に検証でき、装置動
作の裏付けを得ることができる。

【図面の簡単な説明】

【図１】本発明によるクロック同期型ロジック回路の第
１実施形態の基本構成を示すブロック図である。

【図２】図１に示すクロック同期型ロジック回路の動作
説明用タイミングチャートである。

【図３】本発明によるクロック同期型ロジック回路の第
２実施形態の構成を示すブロック図である。

【図４】図３に示すのクロック同期型ロジック回路に使
用するＤ／Ａ変換器の第１具体例の回路図である。

【図５】図３に示すクロック同期型ロジック回路に使用
するＤ／Ａ変換器の第２具体例の回路図である。

【図６】図３に示すクロック同期型ロジック回路に使用
するのＤ／Ａ変換器の第３具体例の回路図である。

【図７】本発明によるクロック同期型ロジック回路の応
用するロジック回路のブロック図である。

【図８】図３に示す本発明によるクロック同期型ロジッ
ク回路の第１変形例のブロック図である。

【図９】図３に示す本発明によるクロック同期型ロジッ
ク回路の第２変形例のブロック図である。

【図１０】図９に示すクロック同期型ロジック回路に好
適なＤ／Ａ変換器の具体的な回路図である。

【図１１】従来のクロック同期型ロジック回路の基本構
成を示すブロック図である。

【図１２】図１１に示すクロック同期型ロジック回路の
課題を説明するタイミングチャートである。

【符号の説明】

１０発振回路１１振動子１２インバータ（増幅器）１３、１４コンデンサ２０ロジックゲート３０Ｄ／Ａ変換器３１可変容量素子（可変容量ダイオード）４０ＣＰＵ５０ＲＯＭ５１ＲＡＭ５２Ｉ／Ｏ５３アドレスデコーダ

Claims

【特許請求の範囲】

【請求項１】振動子を含む発振回路により生成されるク
ロック信号に同期して動作するクロック同期型ロジック
回路において、該ロジック回路からのデジタル信号を入力とするデジタ
ル・アナログ変換器（ＤＡＣ）と、該ＤＡＣから出力さ
れる制御電圧により静電容量が変化する可変容量素子と
を設け、該可変容量素子により、前記発振回路の前記振
動子の発振周波数を変化させることを特徴とするクロッ
ク同期型ロジック回路。
【請求項２】前記ＤＡＣに入力されるデジタル信号は、
少なくとも１ビット以上のデジタル信号であり、該デジ
タル信号の組み合わせにより前記可変容量素子の制御電
圧を出力することを特徴とする請求項１に記載のクロッ
ク同期型ロジック回路。
【請求項３】前記ＤＡＣに入力されるデジタル信号は、
ＣＰＵ（中央処理装置）がＲＯＭ又はＲＡＭ等に出力す
るアドレス信号であることを特徴とする請求項１又は２
に記載のクロック同期型ロジック回路。
【請求項４】前記ＤＡＣに入力されるデジタル信号は、
ＣＰＵから出力されるアドレス信号および/ＲＡＭ−Ｃ
Ｓ等の制御信号の組み合わせであることを特徴とする請
求項１又は２に記載のクロック同期型ロジック回路。
【請求項５】前記ＤＡＣから前記可変容量素子に入力さ
れる制御電圧は、特定の制御信号に応じて一定値にクラ
ンプ可能なクランプ手段を有することを特徴とする請求
項１乃至４の何れかに記載のクロック同期型ロジック回
路。
【請求項６】前記ＤＡＣは、Ｒ−２Ｒ抵抗回路網を含む
ことを特徴とする請求項１乃至５の何れかに記載のクロ
ック同期型ロジック回路。