CN117335795A - 一种低成本数字扩频时钟生成电路 - Google Patents

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Abstract

本发明属于集成扩频时钟生成技术领域，提出了一种低成本数字扩频时钟生成电路，包括数字波形生成模块，Sigma‑delta调制器，时钟计数分频模块，低通滤波器模块，以及数据选择器模块。本发明所提出的集成扩频时钟生成电路，克服了传统扩频时钟生成电路占用面积大、功耗高、成本高的局限，利用片内系统时钟信号对输出到芯片外部的时钟信号进行调制扩频，使得扩频时钟生成电路在功耗、面积以及设计成本方面更为经济。

Description

一种低成本数字扩频时钟生成电路
技术领域
本发明是关于扩频时钟生成电路领域，特别涉及一种采用非锁相环及非延迟锁定环结构的低成本、低功耗扩频时钟生成电路及方法。
背景技术
随着芯片设计行业的发展，器件尺寸不断缩小，芯片的集成度越来越高，电子产品电路板的面积也随之不断缩小，由于单位面积印刷电路板上集成的元器件和连线数量不断增加，整个电路系统在工作运行中向外部辐射的能量也不断增加，电磁干扰(Electromagnetic Interference，EMI)问题也因此逐渐被人们所关注。电子芯片在工作时，任何信号的快速翻转都会产生能量外泄，例如时钟、数据、地址和控制信号等。系统性能的好坏和寿命与电磁能量辐射有着直接的关系，所以在芯片的设计研发过程中，降低电磁干扰至关重要。
降低电磁干扰主要有四种方法：第一，开关电源抑制方法，即利用MOS器件的开关特性，延缓信号的上升和下降速度，减少电磁能量外泄问题；第二，对系统的频率进行调制，当开关信号的频率发生变化时的瞬间，系统的输出信号的频谱的集中于某一个频点上，幅度很大，通过对系统的频率进行调制，使变化瞬间的能量均衡的分布在相对较宽的频带上，其谐波干扰信号分布于双边频带上，从而更容易实现减少电磁干扰的目；第三，无源缓冲器的设计，在开关管导通和关断瞬间，由于缓冲电路的作用，使信号的上升时间和下降时间降低，减少能量损耗；第四，电梯消除电磁干扰，利用屏蔽方法、信号接地处理、合理的布局布线以及滤波电路减少或者降低电磁干扰。上述四种方法中，第一和第三种方法一般应用于降低固定频率的电磁干扰，不适用于变频系统。第四种方法能够有效降低系统的EMI，但由于需要额外的屏蔽罩或者特殊走线，增加了PCB的使用面积，不利于高度集成的系统。第三种扩频法，由于其可变频、可编程能够适用于多个频点的特点，以及降低外部静电屏蔽要求，节约PCB面积以及成本的优势，被广泛应用于各类型电子产品中。
扩频时钟产生器的实现方式主要是锁相环(PLL)和延迟锁定环(DLL)。如图1、2、3、4、5所示，传统扩频时钟产生器是在PLL或DLL的基础上对其输入信号或电荷泵或分频器以及压控振荡器进行调制，使输出时钟在频率上周期性变化，再利用PLL和DLL的环路带宽滤波特性将高频谐波进行抑制，从而实现某单一频点扩频的效果。PLL/DLL扩频架构虽然能够有效实现较大范围内的频率扩展，但由于其电路结构复杂，占用芯片面积较大，且功耗较高，对芯片设计生产的经济性有较大影响。因此，研究小面积、低成本、低功耗的扩频时钟生成电路逐渐成为行业关注的热点和难点问题。
发明内容
本发明的主要目的在于克服利用PLL和DLL产生扩频时钟高复杂度、高功耗、高成本的不足，提供一种利用系统高频时钟对生成时钟信号进行调制的低成本、低功耗、小面积扩频时钟生成电路及其使用方法。
本发明提供的技术方案如下：
一种可在数字供电电压下正常工作，并且不依靠PLL和DLL架构的小面积、低成本、低功耗的低成本数字扩频时钟生成电路其特征包括：数字波形生成模块，Sigma-delta调制器，时钟计数分频模块，低通滤波器模块，以及数据选择器模块。
所述的数字波形生成模块为能够在数字域产生三角波、正弦波、以及HersheyKiss波等波形的数字电路模块，其中：
所述的数字波形生成模块产生的波形幅度、频率均可根据应用需要进行调整；
所述的数字波形生成模块产生的输出信号为多位数字信号值。
所述的数字波形生成模块与Sigma-delta调制器模块相连接，为Sigma-delta调制器模块提供输入信号。
所述的Sigma-delta调制器为能够在数字域对输入的多位数字波形信号进行Sigma-delta调制，其中：
Sigma-delta调制阶数不限，一阶调制，或高于一阶调制均可，取决于应用要求；
Sigma-delta调制的调制指数通过对调制器参数设定进行调整；
Sigma-delta调制的频率由扩频时钟生成电路的外部时钟输入信号提供，应当高于数字波形生成模块输出的数字波形频率；
所述的Sigma-delta调制器模块与时钟计数分频器模块相连接，为时钟计数分频器模块提供输入信号；
所述的时钟计数分频模块将对输入高频时钟信号进行分频，产生所需的扩频时钟信号和非扩频时钟信号，其中：
所述的时钟计数分频模块为一个最大值为N的计数器，当经过输入高频时钟信号N个周期后，计数器将溢出，并将输出翻转；
所述的非扩频时钟生成信号由最大值N固定的计数器产生，实现固定的1/N分频，非扩频时钟生成器输出信号的周期不恒定；
所述的扩频时钟生成信号由最大值N在不停变化的计数器产生，N的值即为权利2中所述Sigma-delta调制器的输出信号，计数器输出翻转的频率不固定，与经过Sigma-delta调制器调制的波形变化保持一致，随即产生周期变化的扩频时钟信号。
所述的时钟计数分频模块的扩频时钟输出端与低通滤波器模块相连接；
所述的时钟计数分频模块的非扩频时钟输出端与数据选择器模块的一个输入端相连接；
所述的低通滤波器模块用于滤除输入本模块的扩频时钟信号中的高频时钟频率分量，其中：
系统时钟频率分量的主要成分为输入高频时钟信号的谐波；
低通滤波器模块可由无源RC低通滤波器构成，也可由有源滤波器构成，同样可由无源与有源滤波器共同构成。
所述的低通滤波器模块的输出端与数据选择器模块的一个输入端相连接。
所述的数据选择器模块用于控制选择低成本扩频时钟生成电路输出扩频时钟信号或非扩频时钟信号，其中：
扩频时钟信号是经过低通滤波器模块后对高频时钟分量进行抑制的时钟信号；
非扩频时钟信号为最大值N固定不变的计数器模块产生；
数据选择器模块可具有时钟缓冲功能。
有益效果：
本发明所提出的一种低成本数字扩频时钟生成电路能够省去使用锁相环或延迟锁定环类复杂的模拟电路结构来实现时钟的扩频效果。相比传统的时钟扩频方式，如锁相环和延迟锁定环，本发明所提出的低成本数字扩频时钟生成电路所占用的芯片面积小，电路结构简单，功耗低，并且在设计流程上省去了模拟电路复杂的设计流程，通过数字电路的设计方法即可实现，在经济性、高效性上具有优势。此外，由于本发明所提出的一种低成本数字扩频时钟生成电路是在数字域完成扩频信号的调制，因此能够更加灵活地切换调制方式，例如三角波、正弦波、Hershey Kiss波。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，下面描述中的附图仅仅是本发明的一实施例。
图1为现有传统锁相环电路架构图；
图2为现有传统锁相环电路在输入时钟端进行扩频调制实现扩频信号的电路架构图；
图3为现有传统锁相环电路在电荷泵处进行扩频调制实现扩频信号的电路架构图；
图4为现有传统锁相环电路在分频器处进行扩频调制实现扩频信号的电路架构图
图5为现有传统锁相环电路在压控振荡器处进行扩频调制实现扩频信号的电路架构图；
图6为本发明中所述低成本扩频时钟生成电路结构示意图；
图7为本发明中所述数字波形生成模块所输出的正弦波形与Sigma-delta调制器所输出的调制后正弦波形；
图8为本发明中所Sigma-delta调制器所输出的系统低频时钟调制后三角波形；
图9为本发明中所Sigma-delta调制器所输出的系统高频时钟调制后三角波形；
图10为本发明中所述低通滤波器模块中RC低通滤波器的电路实现示意图；
图11为本发明中所述低通滤波器模块中高增益缓冲器的一种电路实现示意图；
图12为本发明中所述数据选择器模块的一种电路结构示意图；
图13为本发明中所述输入高频时钟信号波形图；
图14为本发明所述非扩频时钟信号、扩频时钟信号以及经过低通滤波的扩频时钟信号的快速傅里叶变换(FFT)频谱图。
具体实施方式
下面结合附图对本发明的具体实施方式对本发明作进一步详细描述：
如图6所示，一种可在数字供电电压下正常工作，并且不依靠PLL和DLL架构的小面积、低成本、低功耗的低成本数字扩频时钟生成电路包括：数字波形生成模块，Sigma-delta调制器，时钟计数分频模块，低通滤波器模块，以及数据选择器模块。
在一些实施例中，图6中所示的数字波形生成模块的输出信号是数字正弦波、三角波以及Hershey Kiss波等周期或非周期数字波形。其中一种实施例是数字正弦波，如图7所示。图6所示的数字波形生成模块产生的波形幅度、频率均可根据应用需要进行调整，一般实施例中周期数字信号波形的频率多集中在2KHz至100KHz之间，但也可根据不同应用场景进行调整。
由于数字波形生成模块产生的输出信号为多位数字信号值，因此其输出直接与Sigma-delta调制器模块相连接，为Sigma-delta调制器模块提供输入信号。
如图6所示的Sigma-delta调制器为能够在数字域对输入的多位数字波形信号进行Sigma-delta调制，其中，Sigma-delta调制阶数不限，一阶调制，或高于一阶调制均可，取决于应用要求，另外，Sigma-delta调制的调制指数通过对调制器参数设定进行调整。图7中数字正弦信号后方的多级信号即为经过Sigma-delta调制的调制后数字正弦输出波形。Sigma-delta调制的频率由扩频时钟生成电路的外部时钟输入信号提供，应当远高于数字波形生成模块输出的数字波形频率，一般为系统高频时钟信号。若调制频率与数字波形频率接近，则会影响扩频效果。当25KHz的数字三角波形被300KHz的时钟信号进行Sigma-delta调制后的Sigma-delta调制器模块的输出波形如图8所示，看出三角波幅度数值的变化精度较粗，不利于扩频信号的产生。当25KHz的数字三角波形被150MHz的时钟信号进行Sigma-delta调制后的Sigma-delta调制器模块的输出波形如图9所示，看出三角波幅度数值的变化精度较细，扩频信号因此实现更高的扩频精度。
如图6所示的Sigma-delta调制器模块与时钟计数分频器模块相连接，为时钟计数分频器模块提供输入信号，时钟计数分频模块将对输入高频时钟信号进行分频，产生所需的扩频时钟信号和非扩频时钟信号，其中，时钟计数分频模块为一个最大值为N的计数器，当经过输入高频时钟信号N个周期后，计数器将溢出，并将输出翻转。非扩频时钟生成信号由最大值N固定的计数器产生，实现固定的1/N分频，非扩频时钟生成器输出信号的周期不恒定。扩频时钟生成信号由最大值N在不停变化的计数器产生，N的值即为图6中Sigma-delta调制器的输出信号(如图7、8、9所示)，计数器输出翻转的频率不固定，与经过Sigma-delta调制器调制的波形变化保持一致，随即产生周期变化的扩频时钟信号。
如图6所示的时钟计数分频模块的扩频时钟输出端与低通滤波器模块相连接，时钟计数分频模块的非扩频时钟输出端与数据选择器模块的一个输入端相连接。
低通滤波器模块用于滤除输入本模块的扩频时钟信号中的高频时钟频率分量，其中，系统时钟频率分量的主要成分为输入高频时钟信号的谐波。
低通滤波器模块可由无源RC低通滤波器构成，也可由有源滤波器构成，同样可由无源与有源滤波器共同构成。如图10所示，RC低通滤波器由三级RC子滤波器构成，经过三级RC滤波的差分信号对VIP和VIN将输入至U1模块，U1模块为高增益放大器，用于抑制进行Sigma-delta调制的系统时钟频率分量。高增益放大器的一种实施例电路如图11所示，其中，M1和M4，M3和M6分别构成了差分输入端的共模反馈通路，以此将输出电压的直流分量设置在合适大小。假设图11所示所有的PMOS管尺寸相同，所有的NMOS管尺寸相同，此过零检测电路的增益可估算为：
其中gmP和gmN分别是输入端PMOS管M2和M4以及NMOS管M5和M7的跨导，roP和roN分别为M2和M4以及NMOS管M5和M7的输出电阻。
图6所示的低通滤波器模块的输出端与数据选择器模块的一个输入端相连接。
数据选择器模块用于控制选择低成本扩频时钟生成电路输出扩频时钟信号或非扩频时钟信号，其中，扩频时钟信号是经过低通滤波器模块后对高频时钟分量进行抑制的时钟信号，非扩频时钟信号为最大值N固定不变的计数器模块产生。
图12展示了一种数据选择器模块电路的实施例。其中，如图12所示，A输入端输入扩频时钟信号，B输入端是非扩频时钟信号，SA为选择控制信号。当SA为VDD时，MP2、MN1导通，MP4，MN3截止，数据选择器输出端Y的输出信号为A端的输入信号。当SA为VDD时，MP4、MN3导通，MP2，MN1截止，数据选择器输出端Y的输出信号为B端的输入信号。数据选择器模块可具有时钟缓冲功能，其中反相器INV3、INV4可提供一定电流驱动能力。
本发明所提出的一种低成本数字扩频时钟生成电路的实施例的输入高频时钟信号如图13所示，为方波脉冲信号，频率为135.4752MHz，上升沿时间414ps，下降沿时间355ps。
本发明所提出的一种低成本数字扩频时钟生成电路的实施例的输出扩频时钟信号的快速傅里叶变换(FFT)图如图14所示。在图14中，清楚地看到非扩频时钟信号、扩频时钟信号、以及经过低通滤波的扩频时钟信号三者的对比。相比非扩频时钟信号，扩频时钟信号将各次谐波的能量分散，但在135.4752MHz以及其谐波仍存在有凸起谐波分量，该谐波分量仍然会对其他电路产生干扰。而对比扩频时钟信号和经过低通滤波的扩频时钟信号的FFT频谱图，在135.4752MHz以及其谐波仍存在有凸起谐波分量均被完全滤除，不会对其他电路产生干扰。

Claims (6)

1.一种低成本数字扩频时钟生成电路，该电路采用非锁相环与非延迟锁定环结构的低功耗、低成本数字扩频时钟生成电路，其特征在于，包括：数字波形生成模块，Sigma-delta调制器，时钟计数分频模块，低通滤波器模块，以及数据选择器模块，输入本低成本数字扩频时钟生成电路的输入信号为输入高频时钟信号，输出本低成本数字扩频时钟生成电路的信号为输出扩频时钟信号。
2.根据权利要求1所述的一种低成本数字扩频时钟生成电路，其特征在于，
所述的数字波形生成模块为能够在数字域产生三角波、正弦波、以及Hershey Kiss波等波形的数字电路模块，其中：
所述的数字波形生成模块产生的波形幅度、频率均可根据应用需要进行调整；
所述的数字波形生成模块产生的输出信号为多位数字波形信号。
3.根据权利1所述的一种低成本数字扩频时钟生成电路，其特征在于，
所述的Sigma-delta调制器为能够在数字域对输入的多位数字波形信号进行Sigma-delta调制，其中：
Sigma-delta调制阶数不限，一阶调制，或高于一阶调制均可，取决于应用要求；
Sigma-delta调制的调制指数通过对调制器参数设定进行调整；
Sigma-delta调制的频率由扩频时钟生成电路的外部时钟输入信号提供，高于所述数字波形生成模块输出的数字波形频率。
4.根据权利2所述的一种低成本数字扩频时钟生成电路，其特征在于，
所述的时钟计数分频模块将对输入高频时钟信号进行分频，产生所需的扩频时钟信号和非扩频时钟信号，其中：
所述的时钟计数分频模块为一个最大值为N的计数器，当经过输入高频时钟信号N个周期后，计数器将溢出，并将输出翻转；
所述的非扩频时钟生成信号由最大值N固定的计数器产生，实现固定的1/N分频，非扩频时钟生成器输出信号的周期不恒定；
所述的扩频时钟信号由最大值N在不停变化的计数器产生，N的值即为所述Sigma-delta调制器的输出信号，计数器输出翻转的频率不固定，与经过Sigma-delta调制器调制的波形变化保持一致，随即产生周期变化的扩频时钟信号；
所述的时钟计数分频模块输出的扩频时钟信号将直接输入至低通滤波器模块。
5.根据权利1所述的一种低成本数字扩频时钟生成电路，其特征在于，
所述的低通滤波器模块用于滤除由时钟计数分频模块输出的，输入本低通滤波器模块的扩频时钟信号中的高频时钟频率分量，其中：
高频时钟频率分量的主要成分为输入高频时钟信号同频率谐波；
低通滤波器模块可由无源RC低通滤波器构成，或由有源滤波器构成，可由无源与有源滤波器共同构成。
6.根据权利1所述的低成本数字扩频时钟生成电路，其特征在于，
所述的数据选择器模块用于控制选择低成本扩频时钟生成电路输出扩频时钟信号或非扩频时钟信号，其中：
扩频时钟信号是经过低通滤波器模块后对高频时钟分量进行抑制的时钟信号；
非扩频时钟信号为最大值N固定不变的计数器模块产生；
数据选择器模块具有时钟缓冲功能。
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