JP2002152603A - 電荷結合デバイスにおける暗電流低減方法 - Google Patents
電荷結合デバイスにおける暗電流低減方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14831—Area CCD imagers
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-
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Abstract
(57)【要約】 （修正有）
【課題】 本発明は、水平読み出し期間中に発生する暗
電流を低減するためのクロック制御の提供を目的とす
る。 【解決手段】 第１の期間、垂直シフトレジスターのゲ
ート電極の相に、各ゲート電極の下でホールを蓄積する
のに充分な第１の電圧セットを、印加し、第２の期間、
ゲート電極の第１のセットに、第１の期間中に第２のゲ
ート電極のセットの下で蓄積されたホールが、第２の期
間中に第１のゲート電極のセットの下に貯蔵されるよう
な充分な第２の電圧を、ゲート電極の第２のセットによ
り正である電圧を同時に印加しつつ、印加し、第３の期
間、ゲート電極の第２のセットに、第１のゲート電極の
セットの下で前に蓄積されたホールが第２のゲート電極
のセットの下に転送されるような第３の電圧を、ゲート
電極の第１のセットにより正である電圧を同時に印加し
つつ、印加し、第１及び第２のゲート電極のセットの電
圧を第１の期間でのレベルに戻すことを含む。
電流を低減するためのクロック制御の提供を目的とす
る。 【解決手段】 第１の期間、垂直シフトレジスターのゲ
ート電極の相に、各ゲート電極の下でホールを蓄積する
のに充分な第１の電圧セットを、印加し、第２の期間、
ゲート電極の第１のセットに、第１の期間中に第２のゲ
ート電極のセットの下で蓄積されたホールが、第２の期
間中に第１のゲート電極のセットの下に貯蔵されるよう
な充分な第２の電圧を、ゲート電極の第２のセットによ
り正である電圧を同時に印加しつつ、印加し、第３の期
間、ゲート電極の第２のセットに、第１のゲート電極の
セットの下で前に蓄積されたホールが第２のゲート電極
のセットの下に転送されるような第３の電圧を、ゲート
電極の第１のセットにより正である電圧を同時に印加し
つつ、印加し、第１及び第２のゲート電極のセットの電
圧を第１の期間でのレベルに戻すことを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、電荷結合デバイス
（ＣＣＤｓ）に係り、より詳細には、この種のデバイス
に関連する暗電流のレベルを低減することに関する。
（ＣＣＤｓ）に係り、より詳細には、この種のデバイス
に関連する暗電流のレベルを低減することに関する。
【０００２】
【従来の技術】イメージセンサとして使用される電荷結
合デバイス（ＣＣＤｓ）は、一般的には、浅くドープさ
れたシリコン材料で形成される。デバイスに当たりシリ
コンに穿通する光は、電荷とホールとを入射光の強度に
比例して生成する。これらの光が生成した電荷は、ホー
ルに比べて大きな移動度を有し、かかるデバイスに収集
され検出される好ましいキャリアである。これらの発光
された電荷は、浅くドープされたｐ型シリコンで形成さ
れたチャンネルに運ばれる。いわゆるフレーム−トラン
スファー型及びインターライン転送型のＣＣＤイメージ
センシングデバイスの双方は、一般的には、かかる浅く
ドープされたシリコン材料で製造される。インターライ
ン転送型デバイス及びフレーム−トランスファー型デバ
イスのうちの幾つかの型では、これは、浅くドープさ
れ、シリコン基板上の相対的に深く拡散されたｐ型領域
である。我々は、かかる深く拡散されたｐ型領域をｐ−
ウェルと称する。フレーム−トランスファー型うちの他
の型は、浅くドープされたｐ型エピタキシャルシリコン
材料で製造される。追加的なｐ型ドーパントは、シリコ
ンの面領域内に、バリアとチャンネルストッパとを形成
するために配置されることができる。これらのバリア及
びチャンネルストッパは、ＣＣＤシフトレジスター（チ
ャンネルストッパ）に信号電荷を閉じ込めるように動作
し、インターライン転送型デバイスでは、それらは、フ
ォットダイオード領域（バリア）内に電荷を閉じ込める
ことができ、ＣＣＤ（バリア）の個々の相を分解するこ
ともできる。これらのチャンネルストッパ領域に使用さ
れるｐ型ドーピングは、デバイスの活性領域からの出入
りのホールの移動に対する電気伝導路を提供できる。こ
れらのチャンネルストッパの伝導係数は、比較的低く、
一定の環境では、追加の手段が、ホールの移動に対する
必要な伝導性を提供するため、要求される。一手段の例
は、米国特許第5,151,380号に記載されているが、コン
タクトが形成され、金属の導体が充分な伝導性を提供す
るために追加される。ホールの速くて長い距離の移動を
要求できる１つの状況は、次の節で説明されるような、
ＣＣＤシフトレジスターのいわゆる蓄積モードクロッキ
ングにおいてである。それ故、先行技術の欠点は、この
クロッキングモードで動作するＣＣＤイメージセンシン
グデバイスのホール電荷の伝導性を提供するため、この
ような追加される導体を必要とすることにある。
合デバイス（ＣＣＤｓ）は、一般的には、浅くドープさ
れたシリコン材料で形成される。デバイスに当たりシリ
コンに穿通する光は、電荷とホールとを入射光の強度に
比例して生成する。これらの光が生成した電荷は、ホー
ルに比べて大きな移動度を有し、かかるデバイスに収集
され検出される好ましいキャリアである。これらの発光
された電荷は、浅くドープされたｐ型シリコンで形成さ
れたチャンネルに運ばれる。いわゆるフレーム−トラン
スファー型及びインターライン転送型のＣＣＤイメージ
センシングデバイスの双方は、一般的には、かかる浅く
ドープされたシリコン材料で製造される。インターライ
ン転送型デバイス及びフレーム−トランスファー型デバ
イスのうちの幾つかの型では、これは、浅くドープさ
れ、シリコン基板上の相対的に深く拡散されたｐ型領域
である。我々は、かかる深く拡散されたｐ型領域をｐ−
ウェルと称する。フレーム−トランスファー型うちの他
の型は、浅くドープされたｐ型エピタキシャルシリコン
材料で製造される。追加的なｐ型ドーパントは、シリコ
ンの面領域内に、バリアとチャンネルストッパとを形成
するために配置されることができる。これらのバリア及
びチャンネルストッパは、ＣＣＤシフトレジスター（チ
ャンネルストッパ）に信号電荷を閉じ込めるように動作
し、インターライン転送型デバイスでは、それらは、フ
ォットダイオード領域（バリア）内に電荷を閉じ込める
ことができ、ＣＣＤ（バリア）の個々の相を分解するこ
ともできる。これらのチャンネルストッパ領域に使用さ
れるｐ型ドーピングは、デバイスの活性領域からの出入
りのホールの移動に対する電気伝導路を提供できる。こ
れらのチャンネルストッパの伝導係数は、比較的低く、
一定の環境では、追加の手段が、ホールの移動に対する
必要な伝導性を提供するため、要求される。一手段の例
は、米国特許第5,151,380号に記載されているが、コン
タクトが形成され、金属の導体が充分な伝導性を提供す
るために追加される。ホールの速くて長い距離の移動を
要求できる１つの状況は、次の節で説明されるような、
ＣＣＤシフトレジスターのいわゆる蓄積モードクロッキ
ングにおいてである。それ故、先行技術の欠点は、この
クロッキングモードで動作するＣＣＤイメージセンシン
グデバイスのホール電荷の伝導性を提供するため、この
ような追加される導体を必要とすることにある。
【０００３】ＣＣＤイメージセンサに対して一般的に、
デバイスのシフトレジスター領域若しくはフォットダイ
オード領域のいずれかで生成される熱的に発生する電荷
の生成及び収集を低減することが望ましい。かかる熱的
に発生する電荷の生成率（rate）が、暗電流と称され
る。暗電流は、熱的に発生する電荷が光の露光によって
生成される信号電荷から容易に区別されることができな
いので、望ましくない。インターライン転送型デバイス
のフォットダイオード領域で発生する暗電流を低減する
ための通常のアプローチは、表面ｐ型領域にホールの蓄
積を付与することである。同様に、シフトレジスター表
面領域から発される暗電流を低減するため、シリコン表
面でホールの蓄積を維持することが望ましい。四相（fo
ur phase）フルフレーム型ＣＣＤデバイス及びこれを実
行するクロックシーケンスは、米国特許第4,963,952号
に示され、ＣＣＤゲートの下で発生する暗電流の顕著な
低減は、ホールが全てのゲートの下に蓄積されるとき
に、観測されていた。シリコン表面でホールの蓄積を維
持するようにバイアスされたゲートは、蓄積状態にある
といわれる。ホールが存在しないようにバイアスされた
ゲートは、空乏状態にあるといわれる。
デバイスのシフトレジスター領域若しくはフォットダイ
オード領域のいずれかで生成される熱的に発生する電荷
の生成及び収集を低減することが望ましい。かかる熱的
に発生する電荷の生成率（rate）が、暗電流と称され
る。暗電流は、熱的に発生する電荷が光の露光によって
生成される信号電荷から容易に区別されることができな
いので、望ましくない。インターライン転送型デバイス
のフォットダイオード領域で発生する暗電流を低減する
ための通常のアプローチは、表面ｐ型領域にホールの蓄
積を付与することである。同様に、シフトレジスター表
面領域から発される暗電流を低減するため、シリコン表
面でホールの蓄積を維持することが望ましい。四相（fo
ur phase）フルフレーム型ＣＣＤデバイス及びこれを実
行するクロックシーケンスは、米国特許第4,963,952号
に示され、ＣＣＤゲートの下で発生する暗電流の顕著な
低減は、ホールが全てのゲートの下に蓄積されるとき
に、観測されていた。シリコン表面でホールの蓄積を維
持するようにバイアスされたゲートは、蓄積状態にある
といわれる。ホールが存在しないようにバイアスされた
ゲートは、空乏状態にあるといわれる。
【０００４】譲受された米国特許第5,115,458号は、フ
レーム転送構造を備えたいわゆる真の（true）二相ＣＣ
Ｄにおいて暗電流を低減するクロッキング技術に特に関
する追加の発明を開示する。それらの説明によると、真
の二相ＣＣＤシフトレジスターは、各ゲート電極は、電
荷転送チャンネル内に提供された貯蔵及びバリア領域を
備えた単一の伝導素子を含むものである。インターライ
ン転送型構造に適用されるような真の二相ＣＣＤシフト
レジスターの説明は、譲受された米国特許第4,908,518
号、及び米国特許第5,235,198号に開示される。この発
明における例証は、かかる真の二相ＣＣＤシフトレジス
ターに主に向けられているが、本発明が二相ＣＣＤｓの
他の実施例に対しても適用されることは、明らかであ
る。かかる実施例のいくつかの例は、C. H. Sequin及び
M. F. Tompsettによる“Charge Transfer Devices”（A
cademic Press, N. Y. 1975, pgs. 32-42）のような参
考文献において見出されるだろう。
レーム転送構造を備えたいわゆる真の（true）二相ＣＣ
Ｄにおいて暗電流を低減するクロッキング技術に特に関
する追加の発明を開示する。それらの説明によると、真
の二相ＣＣＤシフトレジスターは、各ゲート電極は、電
荷転送チャンネル内に提供された貯蔵及びバリア領域を
備えた単一の伝導素子を含むものである。インターライ
ン転送型構造に適用されるような真の二相ＣＣＤシフト
レジスターの説明は、譲受された米国特許第4,908,518
号、及び米国特許第5,235,198号に開示される。この発
明における例証は、かかる真の二相ＣＣＤシフトレジス
ターに主に向けられているが、本発明が二相ＣＣＤｓの
他の実施例に対しても適用されることは、明らかであ
る。かかる実施例のいくつかの例は、C. H. Sequin及び
M. F. Tompsettによる“Charge Transfer Devices”（A
cademic Press, N. Y. 1975, pgs. 32-42）のような参
考文献において見出されるだろう。
【０００５】ＣＣＤ領域のアレイは、一般的に、光検出
素子若しくはピクセルの行及び列として配列される。Ｃ
ＣＤイメージセンサアレイの一般的な動作では、電荷が
垂直シフトレジスターのセットを通して、水平シフトレ
ジスターに、行ごとに転送され、その後その電荷が水平
シフトレジスターによって検出回路に転送される。電荷
の行が水平シフトレジスターを通して転送される時間
中、水平読み出し時間と呼ばれる。この時間中、垂直シ
フトレジスターＣＣＤゲートは、一定電圧のあるセット
に保持される。垂直ＣＣＤゲート電圧は、水平レジスタ
ーに電荷の行を転送するために必要とされる短い間隔の
時間中だけ、クロック制御され、その他の場合は静止状
態である。この静止の期間は、デバイスの動作時間の大
部分を占める。この静止の時間中に、垂直シフトレジス
ターに暗電流の問題点が発生する。
素子若しくはピクセルの行及び列として配列される。Ｃ
ＣＤイメージセンサアレイの一般的な動作では、電荷が
垂直シフトレジスターのセットを通して、水平シフトレ
ジスターに、行ごとに転送され、その後その電荷が水平
シフトレジスターによって検出回路に転送される。電荷
の行が水平シフトレジスターを通して転送される時間
中、水平読み出し時間と呼ばれる。この時間中、垂直シ
フトレジスターＣＣＤゲートは、一定電圧のあるセット
に保持される。垂直ＣＣＤゲート電圧は、水平レジスタ
ーに電荷の行を転送するために必要とされる短い間隔の
時間中だけ、クロック制御され、その他の場合は静止状
態である。この静止の期間は、デバイスの動作時間の大
部分を占める。この静止の時間中に、垂直シフトレジス
ターに暗電流の問題点が発生する。
【０００６】真の二相ＣＣＤとは、ピクセルごとに２個
の物理的なゲートが存在し、各ゲートが、その下にシリ
コンで形成された転送領域及び貯蔵領域の双方を有す
る、デバイスを称する。２つの電圧位相ラインΦ１、Φ
２が存在する。電荷が結合するコンセプトは、フレーム
転送型及びインターライン転送型ＣＣＤイメージセンシ
ングデバイスで用いられる。フレーム転送領域イメージ
センサ１０の一例は、図１に示される。図１ａに概略的
に指示されるのは、かかるデバイスの構成要素であり、
ピクセルの行及び列により配列された垂直シフトレジス
ターアレイ４０；垂直チャンネル１２を設置するために
配列されたチャンネルストッパ領域２０；垂直ゲート電
極１５，２５；ゲート３１，３２を備えた水平シフトレ
ジスター領域３０；出力増幅器３５である。チャンネル
ストッパ２０、垂直ゲート１５，２５、水平ゲート３
１，３２への電気接続も同様に指示されている。真の二
相ＣＣＤの概略断面が図１ｂに示される。真の二相ＣＣ
Ｄは、譲受された米国特許第4,613,402号において詳細
に説明されている。真の二相ＣＣＤは、相のゲートのそ
れぞれの下に貯蔵及び転送領域を有する。図１ｂでは、
相のゲートは、１０１及び１０６によって付番され、シ
リコン基板１００の上に位置し、絶縁層１０３によって
基板から絶縁されている。これらの転送及び貯蔵領域
は、ゲート１０１（Φ１）に対する領域１０２，１０４
として、ゲート１０６（Φ２）に対する領域１０７，１
０８として、それぞれ示される。この図では、追加のド
ーパントが、ＣＣＤレジスターの電荷の効率的な転送の
ための適切なポテンシャルエネルギー特性を提供するた
め、領域１０２，１０７に存在して示されている。これ
らのドーパントは、信号電荷の移送のため、例えば埋め
込みチャンネルを設置するために通常的に導入される他
のドーパントを補う。図１ｃには、電圧Φ２が電圧Φ１
よりもより正となる条件に対して、ゲート下のチャンネ
ル内のポテンシャルエネルギー特性が示されている。こ
の電圧条件に対して、電荷ポケット２０１，２０２は、
各々のゲートΦ２の下の貯蔵領域１０８に存在する。領
域１０２，１０７のドーパントは、電荷転送の方向性を
提供するポテンシャルエネルギーステップ（段）２０
５，２０６を生成する。
の物理的なゲートが存在し、各ゲートが、その下にシリ
コンで形成された転送領域及び貯蔵領域の双方を有す
る、デバイスを称する。２つの電圧位相ラインΦ１、Φ
２が存在する。電荷が結合するコンセプトは、フレーム
転送型及びインターライン転送型ＣＣＤイメージセンシ
ングデバイスで用いられる。フレーム転送領域イメージ
センサ１０の一例は、図１に示される。図１ａに概略的
に指示されるのは、かかるデバイスの構成要素であり、
ピクセルの行及び列により配列された垂直シフトレジス
ターアレイ４０；垂直チャンネル１２を設置するために
配列されたチャンネルストッパ領域２０；垂直ゲート電
極１５，２５；ゲート３１，３２を備えた水平シフトレ
ジスター領域３０；出力増幅器３５である。チャンネル
ストッパ２０、垂直ゲート１５，２５、水平ゲート３
１，３２への電気接続も同様に指示されている。真の二
相ＣＣＤの概略断面が図１ｂに示される。真の二相ＣＣ
Ｄは、譲受された米国特許第4,613,402号において詳細
に説明されている。真の二相ＣＣＤは、相のゲートのそ
れぞれの下に貯蔵及び転送領域を有する。図１ｂでは、
相のゲートは、１０１及び１０６によって付番され、シ
リコン基板１００の上に位置し、絶縁層１０３によって
基板から絶縁されている。これらの転送及び貯蔵領域
は、ゲート１０１（Φ１）に対する領域１０２，１０４
として、ゲート１０６（Φ２）に対する領域１０７，１
０８として、それぞれ示される。この図では、追加のド
ーパントが、ＣＣＤレジスターの電荷の効率的な転送の
ための適切なポテンシャルエネルギー特性を提供するた
め、領域１０２，１０７に存在して示されている。これ
らのドーパントは、信号電荷の移送のため、例えば埋め
込みチャンネルを設置するために通常的に導入される他
のドーパントを補う。図１ｃには、電圧Φ２が電圧Φ１
よりもより正となる条件に対して、ゲート下のチャンネ
ル内のポテンシャルエネルギー特性が示されている。こ
の電圧条件に対して、電荷ポケット２０１，２０２は、
各々のゲートΦ２の下の貯蔵領域１０８に存在する。領
域１０２，１０７のドーパントは、電荷転送の方向性を
提供するポテンシャルエネルギーステップ（段）２０
５，２０６を生成する。
【０００７】上記開示では、ｎ型埋め込みチャンネルデ
バイスだけが考慮されるだろう。本発明は、ｐ型埋め込
みチャンネルデバイスに対しても同様に適用される。図
示されたｎ型チャンネルＣＣＤに対して、埋め込みチャ
ンネルは、ｎ型基板若しくはｎ型基板のｐ型ウェルへの
ｎ型ドーピングによって形成される。転送及び貯蔵埋め
込みチャンネルは、ｎ型埋め込みチャンネルドーピング
の大小によって区別される。譲受された米国特許第4,61
3,402号は、真の二相ＣＣＤデバイスを作成する詳細な
手順を開示する。埋め込みチャンネルＣＣＤでは、暗電
流は、３つの主要なソースから発生する。即ち（１）崩
壊された格子若しくは空乏されたＳｉ−ＳｉＯ２界面の
不純物に起因するミッドギャップステート（midgap sta
te）からの発生、（２）不純物若しくはミッドギャップ
ステートの結果として、移動性電荷が空乏化された領域
である空乏領域での発生、（３）基板から埋め込みチャ
ンネルへの電子の拡散である。三つのソースの全ては、
埋め込みチャンネルの信号として収集される擬似の電荷
を生む。表面及び空乏領域における暗電流発生のメカニ
ズムは、譲受された米国特許第5,115,458号において説
明されている。本発明の目的は、暗電流の表面準位成分
を低減することにある。
バイスだけが考慮されるだろう。本発明は、ｐ型埋め込
みチャンネルデバイスに対しても同様に適用される。図
示されたｎ型チャンネルＣＣＤに対して、埋め込みチャ
ンネルは、ｎ型基板若しくはｎ型基板のｐ型ウェルへの
ｎ型ドーピングによって形成される。転送及び貯蔵埋め
込みチャンネルは、ｎ型埋め込みチャンネルドーピング
の大小によって区別される。譲受された米国特許第4,61
3,402号は、真の二相ＣＣＤデバイスを作成する詳細な
手順を開示する。埋め込みチャンネルＣＣＤでは、暗電
流は、３つの主要なソースから発生する。即ち（１）崩
壊された格子若しくは空乏されたＳｉ−ＳｉＯ２界面の
不純物に起因するミッドギャップステート（midgap sta
te）からの発生、（２）不純物若しくはミッドギャップ
ステートの結果として、移動性電荷が空乏化された領域
である空乏領域での発生、（３）基板から埋め込みチャ
ンネルへの電子の拡散である。三つのソースの全ては、
埋め込みチャンネルの信号として収集される擬似の電荷
を生む。表面及び空乏領域における暗電流発生のメカニ
ズムは、譲受された米国特許第5,115,458号において説
明されている。本発明の目的は、暗電流の表面準位成分
を低減することにある。
【０００８】大部分の時間で垂直シフトレジスターの全
てのゲートでの表面ホールの蓄積を実行するクロッキン
グシーケンスは、蓄積モードクロッキングと称される。
二相ＣＣＤデバイスの垂直シフトレジスターに対するこ
のような１つのクロッキングシーケンスが、図２に示さ
れる。この図の第１の部分である図２ａでは、第１の相
Φ１、第２の相Φ２に印加されるクロック電圧が、時間
の関数として図示される。時間間隔ｔ０乃至ｔ３は、こ
のクロックシーケンスの種々の部分を指定する。図２ａ
に図示されたクロッキングによる電荷転送プロセスが図
２ｂに概略的に示され、そこには、図２ａに指示された
種々の時間間隔に対する、ポテンシャルエネルギーと信
号電子の位置が、概略的に指示されている。図２ｂで
は、垂直方向は、電子のポテンシャルエネルギーを表
し、水平方向は、ＣＣＤシフトレジスターに沿った距離
を表現している。図２ｂでは、左側のゲートの対、
Φ１、及びΦ２は、第１のピクセル位置を規定し、右側
のゲートの対、Φ１、及びΦ２は、第２のピクセル位置
を規定する。図２ｂでは、丸のオブジェクトで指示され
る信号電荷、及び＋記号で指示されるホール電荷は、時
間ｔ０乃至ｔ３で図示される。また、この図では、ゲー
トΦ１の下のバリア領域チャンネル電位は、ゲートΦ ２
のバリア領域の下のチャンネル電位よりも高くされる
（即ち、より低いポテンシャルエネルギーバリア）。こ
の状況は、譲受された米国特許第5,235,198号で説明さ
れる状況と類似し、クロッキングは、“スピルバック”
モードと称されていた。この専門用語に対する理由は、
以下で指示されるだろう。
てのゲートでの表面ホールの蓄積を実行するクロッキン
グシーケンスは、蓄積モードクロッキングと称される。
二相ＣＣＤデバイスの垂直シフトレジスターに対するこ
のような１つのクロッキングシーケンスが、図２に示さ
れる。この図の第１の部分である図２ａでは、第１の相
Φ１、第２の相Φ２に印加されるクロック電圧が、時間
の関数として図示される。時間間隔ｔ０乃至ｔ３は、こ
のクロックシーケンスの種々の部分を指定する。図２ａ
に図示されたクロッキングによる電荷転送プロセスが図
２ｂに概略的に示され、そこには、図２ａに指示された
種々の時間間隔に対する、ポテンシャルエネルギーと信
号電子の位置が、概略的に指示されている。図２ｂで
は、垂直方向は、電子のポテンシャルエネルギーを表
し、水平方向は、ＣＣＤシフトレジスターに沿った距離
を表現している。図２ｂでは、左側のゲートの対、
Φ１、及びΦ２は、第１のピクセル位置を規定し、右側
のゲートの対、Φ１、及びΦ２は、第２のピクセル位置
を規定する。図２ｂでは、丸のオブジェクトで指示され
る信号電荷、及び＋記号で指示されるホール電荷は、時
間ｔ０乃至ｔ３で図示される。また、この図では、ゲー
トΦ１の下のバリア領域チャンネル電位は、ゲートΦ ２
のバリア領域の下のチャンネル電位よりも高くされる
（即ち、より低いポテンシャルエネルギーバリア）。こ
の状況は、譲受された米国特許第5,235,198号で説明さ
れる状況と類似し、クロッキングは、“スピルバック”
モードと称されていた。この専門用語に対する理由は、
以下で指示されるだろう。
【０００９】図２ｂに表現されるように、正のクロック
電圧遷移は、電子に対してより深いポテンシャルエネル
ギー領域と、ホールに対してより高いポテンシャルエネ
ルギー領域を生成する。逆に、より負のクロック電圧
は、ホールに対してより低いポテンシャルと、電子に対
してより高いポテンシャルエネルギー領域を生成する。
このクロッキングシーケンスは、譲受された米国特許第
5,115,458号の図５に示されたものと等価である。この
例では、ゲートΦ１の左側のバリア領域電子ポテンシャ
ルエネルギーは、ゲートΦ２の左側のバリア領域のバリ
ア領域のポテンシャルエネルギーよりも低いことに注意
されたい。このポテンシャルエネルギーの差の結果、両
ゲートが蓄積状態にある期間、信号電荷がＣＣＤゲート
のいずれか若しくは双方の下で貯蔵されるだろう。この
特定の動作モードは、“スピルバックモード”と呼ばれ
る、なぜなら、クロックが時間ｔ３でホール蓄積状態に
戻るとき、蓄積されるゲートの下に蓄積されることがで
きる電荷を超えた信号電荷が、後方に、この場合にはゲ
ートΦ２にあふれだすからである。
電圧遷移は、電子に対してより深いポテンシャルエネル
ギー領域と、ホールに対してより高いポテンシャルエネ
ルギー領域を生成する。逆に、より負のクロック電圧
は、ホールに対してより低いポテンシャルと、電子に対
してより高いポテンシャルエネルギー領域を生成する。
このクロッキングシーケンスは、譲受された米国特許第
5,115,458号の図５に示されたものと等価である。この
例では、ゲートΦ１の左側のバリア領域電子ポテンシャ
ルエネルギーは、ゲートΦ２の左側のバリア領域のバリ
ア領域のポテンシャルエネルギーよりも低いことに注意
されたい。このポテンシャルエネルギーの差の結果、両
ゲートが蓄積状態にある期間、信号電荷がＣＣＤゲート
のいずれか若しくは双方の下で貯蔵されるだろう。この
特定の動作モードは、“スピルバックモード”と呼ばれ
る、なぜなら、クロックが時間ｔ３でホール蓄積状態に
戻るとき、蓄積されるゲートの下に蓄積されることがで
きる電荷を超えた信号電荷が、後方に、この場合にはゲ
ートΦ２にあふれだすからである。
【００１０】この例証では、各ピクセルのゲート対の下
のホール電荷全体は、クロッキングの各連続した間隔の
間、一定に維持されないことを注意されたい。例えば、
両ゲートが負にバイアスされるとき、ホール量Ｑは、各
ゲート下に蓄積され、従ってゲートの対の下の全体電荷
は、２Ｑとなる。各時間間隔の間での各ゲート下のホー
ル電荷Ｑは、タイミングダイアグラム図２ａにおいて同
様に示される。一のゲートがより正に移行されるとき、
例えばこの例証では、０ボルトに移行されるとき、ホー
ル電荷全体は、１Ｑに減少される。ピクセルごとにＱで
ある余分なホール電荷は、ある方法によって除去されな
ければならない。各ピクセルに対しての蓄積されたホー
ル電荷全体の略半分は、時間ｔ０とｔ１との間の遷移時
に除去されなければならず、その後、時間ｔ３ａとｔ３
との間でそれぞれ元に戻されることが、明らかである。
のホール電荷全体は、クロッキングの各連続した間隔の
間、一定に維持されないことを注意されたい。例えば、
両ゲートが負にバイアスされるとき、ホール量Ｑは、各
ゲート下に蓄積され、従ってゲートの対の下の全体電荷
は、２Ｑとなる。各時間間隔の間での各ゲート下のホー
ル電荷Ｑは、タイミングダイアグラム図２ａにおいて同
様に示される。一のゲートがより正に移行されるとき、
例えばこの例証では、０ボルトに移行されるとき、ホー
ル電荷全体は、１Ｑに減少される。ピクセルごとにＱで
ある余分なホール電荷は、ある方法によって除去されな
ければならない。各ピクセルに対しての蓄積されたホー
ル電荷全体の略半分は、時間ｔ０とｔ１との間の遷移時
に除去されなければならず、その後、時間ｔ３ａとｔ３
との間でそれぞれ元に戻されることが、明らかである。
【００１１】かかるホール電荷の除去及び再配置のため
の一般的な経路は、チャンネルストッパのようなｐ型ド
ープされた領域である。大部分のデバイスに対して、こ
の方法で除去されなければならないネット電荷は、比較
的高いｐ型領域の抵抗によって著しく妨害される。これ
は、蓄積モードで動作するどのようなＣＣＤに対しても
該当するが、これは、ｎ型基板上の深く拡散されたｐ型
ドープされた領域に製造されたデバイスに対しては、特
に厄介な問題点である。この問題点は、デバイスの領域
がより大きく生成されるほど、よりシビアになる。ｐ型
ウェルと称されるこの深く拡散されたｐ型領域は、一般
的には絶縁されるか、或いはチャンネルストッパのよう
な表面ｐ型領域に弱く結合されるだけである。一のゲー
トが空乏状態にある時間中にドレインされなければなら
ない電荷の全体量は、ｎＱであり、ここで、ｎはイメー
ジセンサのピクセルの全体数である。余分なホール電荷
をドレインするのに必要な時間中、ｐ型ウェルバイアス
の局所値は、特にデバイスの中央領域で、移動し、デバ
イスに対する乏しい撮像特性をもたらす望ましくないバ
イアスを生成してしまう。この望ましくないポテンシャ
ル変動は、よくｐ型ウェルバンウンスと称される。従っ
て、先行技術の欠点は、蓄積モードクロッキングを採用
しようとするとき、ｐ型ウェルバンウンスを回避する際
に存在する。
の一般的な経路は、チャンネルストッパのようなｐ型ド
ープされた領域である。大部分のデバイスに対して、こ
の方法で除去されなければならないネット電荷は、比較
的高いｐ型領域の抵抗によって著しく妨害される。これ
は、蓄積モードで動作するどのようなＣＣＤに対しても
該当するが、これは、ｎ型基板上の深く拡散されたｐ型
ドープされた領域に製造されたデバイスに対しては、特
に厄介な問題点である。この問題点は、デバイスの領域
がより大きく生成されるほど、よりシビアになる。ｐ型
ウェルと称されるこの深く拡散されたｐ型領域は、一般
的には絶縁されるか、或いはチャンネルストッパのよう
な表面ｐ型領域に弱く結合されるだけである。一のゲー
トが空乏状態にある時間中にドレインされなければなら
ない電荷の全体量は、ｎＱであり、ここで、ｎはイメー
ジセンサのピクセルの全体数である。余分なホール電荷
をドレインするのに必要な時間中、ｐ型ウェルバイアス
の局所値は、特にデバイスの中央領域で、移動し、デバ
イスに対する乏しい撮像特性をもたらす望ましくないバ
イアスを生成してしまう。この望ましくないポテンシャ
ル変動は、よくｐ型ウェルバンウンスと称される。従っ
て、先行技術の欠点は、蓄積モードクロッキングを採用
しようとするとき、ｐ型ウェルバンウンスを回避する際
に存在する。
【００１２】蓄積モードにイメージセンシングデバイス
をクロック制御するために用いられることができ、イン
ターライン転送型ＣＣＤイメージセンサにおいて暗電流
を生まない装置及び方法に対する本業界での必要性が残
されていることは、明らかである。特に、暗電流を低減
し、長い距離によるホール電荷の輸送の必要性をも回避
するインターライン型ＣＣＤデバイスの動作方法に対す
る必要性が本業界に存在することは、明らかである。先
行技術のデバイスは、前に議論したように、大きな領域
のデバイス、特にインターライン転送型ＣＣＤイメージ
センサにおいて、より低い暗電流信号をもたらす適切な
クロッキングシーケンスを提供しないという点に問題点
を有する。
をクロック制御するために用いられることができ、イン
ターライン転送型ＣＣＤイメージセンサにおいて暗電流
を生まない装置及び方法に対する本業界での必要性が残
されていることは、明らかである。特に、暗電流を低減
し、長い距離によるホール電荷の輸送の必要性をも回避
するインターライン型ＣＣＤデバイスの動作方法に対す
る必要性が本業界に存在することは、明らかである。先
行技術のデバイスは、前に議論したように、大きな領域
のデバイス、特にインターライン転送型ＣＣＤイメージ
センサにおいて、より低い暗電流信号をもたらす適切な
クロッキングシーケンスを提供しないという点に問題点
を有する。
【００１３】
【発明が解決しようとする課題】ＣＣＤイメージセン
サ、特にインターライン転送型ＣＣＤイメージセンサの
ようなｐ型ウェルで形成されたデバイスにおいて、光が
発生した電荷は、第１に感光性の部位、フォットダイオ
ード若しくはフォットコンデンサの行と列のアレイに収
集される。これらのフォット部位は、アレイに行のよう
に配列されたＣＣＤシフトレジスターのゲートに近傍に
位置する。インターライン転送型ＣＣＤデバイスに対す
るこれらのフォット部位は、フォットダイオードであ
る。フォットダイオードからの電荷は、一般的にはフレ
ーム時間ごとに一回、一のゲートのセットの正の電圧パ
ルスの印加によって、対応するＣＣＤゲートに転送され
るが、このような電圧パルスは、ＣＣＤシフトレジスタ
ー内の電荷の転送に必要とされるよりも正である。
サ、特にインターライン転送型ＣＣＤイメージセンサの
ようなｐ型ウェルで形成されたデバイスにおいて、光が
発生した電荷は、第１に感光性の部位、フォットダイオ
ード若しくはフォットコンデンサの行と列のアレイに収
集される。これらのフォット部位は、アレイに行のよう
に配列されたＣＣＤシフトレジスターのゲートに近傍に
位置する。インターライン転送型ＣＣＤデバイスに対す
るこれらのフォット部位は、フォットダイオードであ
る。フォットダイオードからの電荷は、一般的にはフレ
ーム時間ごとに一回、一のゲートのセットの正の電圧パ
ルスの印加によって、対応するＣＣＤゲートに転送され
るが、このような電圧パルスは、ＣＣＤシフトレジスタ
ー内の電荷の転送に必要とされるよりも正である。
【００１４】本発明の目的は、水平読み出し期間中に発
生する暗電流を低減することにある。
生する暗電流を低減することにある。
【００１５】本発明の更なる目的は、いわゆる蓄積モー
ドクロッキングで動作するＣＣＤイメージセンシングデ
バイスにおける追加の伝導体に対しての必要性を削除す
ることにある。
ドクロッキングで動作するＣＣＤイメージセンシングデ
バイスにおける追加の伝導体に対しての必要性を削除す
ることにある。
【００１６】本発明の更なる目的は、ｐ型ウェルバウン
スを回避しながら蓄積モードクロッキングを維持するこ
とにある。
スを回避しながら蓄積モードクロッキングを維持するこ
とにある。
【００１７】本発明の更なる目的は、インターライン転
送型ＣＣＤ及び深く拡散されたｐ型ウェルを使用するイ
メージセンサにおいて暗電流を低減する適切なクロッキ
ングシーケンスを開示することにある。
送型ＣＣＤ及び深く拡散されたｐ型ウェルを使用するイ
メージセンサにおいて暗電流を低減する適切なクロッキ
ングシーケンスを開示することにある。
【００１８】
【課題を解決するための手段】本発明は、インターライ
ン転送型ＣＣＤの暗電流信号を低減するための方法を提
供することによって、先行技術における上で議論された
必要性を対処する。その方法は、イメージセンサ内の暗
電流を低減する方法であって、イメージセンサに、各列
に割り当てられた垂直シフトレジスターを備えた複数の
行と列で配列されたピクセルのマトリックスと、垂直シ
フトレジスターに動作可能に結合された少なくとも１つ
の水平シフトレジスターとを、設置し、ピクセルの各列
は、各ピクセルに対して割り当てられた複数の相と、各
ピクセルに対して垂直シフトレジスターの複数のゲート
電極とを有する垂直シフトレジスターにより形成されて
おり、ピクセルから垂直シフトレジスターへの及び水平
シフトレジスターを通した電荷の転送を引き起こすクロ
ッキング手段を設置するステップと、第１の期間、垂直
シフトレジスターのゲート電極の相に、各ゲート電極の
下で垂直シフトレジスターにホールを蓄積するのに充分
な第１の電圧セットを、印加する第１の印加ステップ
と、第２の期間、ゲート電極の第１のセットに、第１の
期間中に第２のゲート電極のセットの下で蓄積されたホ
ールが、第２の期間中に第１のゲート電極のセットの下
に収集され貯蔵されるような充分な電位の第２の電圧
を、ゲート電極の第２のセットにより正である電圧を同
時に印加しつつ、印加する第２の印加ステップと、第３
の期間、ゲート電極の第２のセットに、第１のゲート電
極のセットの下で前に蓄積されたホールが第２のゲート
電極のセットの下に転送されるような第３の電圧を、ゲ
ート電極の第１のセットにより正である電圧を同時に印
加しつつ、印加する第３の印加ステップと、第１及び第
２のゲート電極のセットの電圧を第１の期間でのレベル
に戻すリターンステップとを含む。
ン転送型ＣＣＤの暗電流信号を低減するための方法を提
供することによって、先行技術における上で議論された
必要性を対処する。その方法は、イメージセンサ内の暗
電流を低減する方法であって、イメージセンサに、各列
に割り当てられた垂直シフトレジスターを備えた複数の
行と列で配列されたピクセルのマトリックスと、垂直シ
フトレジスターに動作可能に結合された少なくとも１つ
の水平シフトレジスターとを、設置し、ピクセルの各列
は、各ピクセルに対して割り当てられた複数の相と、各
ピクセルに対して垂直シフトレジスターの複数のゲート
電極とを有する垂直シフトレジスターにより形成されて
おり、ピクセルから垂直シフトレジスターへの及び水平
シフトレジスターを通した電荷の転送を引き起こすクロ
ッキング手段を設置するステップと、第１の期間、垂直
シフトレジスターのゲート電極の相に、各ゲート電極の
下で垂直シフトレジスターにホールを蓄積するのに充分
な第１の電圧セットを、印加する第１の印加ステップ
と、第２の期間、ゲート電極の第１のセットに、第１の
期間中に第２のゲート電極のセットの下で蓄積されたホ
ールが、第２の期間中に第１のゲート電極のセットの下
に収集され貯蔵されるような充分な電位の第２の電圧
を、ゲート電極の第２のセットにより正である電圧を同
時に印加しつつ、印加する第２の印加ステップと、第３
の期間、ゲート電極の第２のセットに、第１のゲート電
極のセットの下で前に蓄積されたホールが第２のゲート
電極のセットの下に転送されるような第３の電圧を、ゲ
ート電極の第１のセットにより正である電圧を同時に印
加しつつ、印加する第３の印加ステップと、第１及び第
２のゲート電極のセットの電圧を第１の期間でのレベル
に戻すリターンステップとを含む。
【００１９】
【発明の実施の形態】上で議論したように、いわゆる垂
直シフトレジスターの蓄積モードクロッキング中、ゲー
トの一セットが、ホール（正孔）がゲートの下で、即ち
Ｓｉ―ＳｉＯ ２界面で蓄積される条件から、表面からホ
ールを空乏される条件に、変化する。これは、空にされ
なければならない余分なホール電荷の存在を生んでしま
う。余分なホール電荷を空にするために必要な時間中、
ｐ−ウェル（ｐ型ウェル）若しくは基板電位は変動す
る。この望ましくない電位変動は、ｐ−ウェルバウンス
（p-well bounce）と称される。本発明は、ｐ−ウェル
バウンスを回避しつつ、蓄積モードクロッキングを維持
するための方法を提供する。
直シフトレジスターの蓄積モードクロッキング中、ゲー
トの一セットが、ホール（正孔）がゲートの下で、即ち
Ｓｉ―ＳｉＯ ２界面で蓄積される条件から、表面からホ
ールを空乏される条件に、変化する。これは、空にされ
なければならない余分なホール電荷の存在を生んでしま
う。余分なホール電荷を空にするために必要な時間中、
ｐ−ウェル（ｐ型ウェル）若しくは基板電位は変動す
る。この望ましくない電位変動は、ｐ−ウェルバウンス
（p-well bounce）と称される。本発明は、ｐ−ウェル
バウンスを回避しつつ、蓄積モードクロッキングを維持
するための方法を提供する。
【００２０】ｐ−ウェルバウンスを生む基本的な問題点
は、相が蓄積から空乏へと切り換えられる時のＣＣＤの
一のゲートセットの下で蓄積された余分なホール電荷の
処分、及び、逆に、ゲートを蓄積に戻す時の必要なホー
ル電荷の補給の問題である。この問題は、この余分な電
荷が転送されなければならないより大きな距離が原因と
なり、より大きな領域のデバイスに対してより鋭敏とな
る。本発明は、余分な電荷の大部分若しくは全て電荷が
転送される距離を実質的に低減し、従ってｐ−ウェルバ
ウンスを低減するような二相のＣＣＤシフトレジスター
に対する蓄積モードクロッキングの方法を開示する。か
かる修正されたクロッキングシーケンスの１つが、図３
ａに示され、これは、本発明による、前に議論されたス
ピル−バックワード（spill-backwards）モードの修正
である。ここで、時間ｔ０の間、ゲートの両セットは、
蓄積にバイアスされ、各ゲートの下に電荷Ｑを維持す
る。時間間隔ｔ１で、Φ１によって指示されるゲート
は、ゲートを空乏へと駆動するより高い電圧に切り換え
られ、Φ２は、より負の電圧に切り換えられ、この電圧
は、このとき２Ｑである平衡状態のホール電荷がΦ２ゲ
ートの下で保持されるように、調整されている。時間ｔ
２の間、Φ２は、空乏に切り換えられ、Φ１は、２Ｑに
等しいホール電荷がΦ１ゲートの下で保持されるような
より負の電圧に切り換えられる。時間ｔ３ａの間、Φ１
は、再度より正の電圧に切り換えられ、Φ ２は、２Ｑに
等しいホール電荷がΦ２ゲートの下で再度保持されるよ
うなより負の電圧に切り換えられる。このシーケンスに
より、信号電荷が一の完全なＣＣＤステージを通って転
送されることになる。時間ｔ３で、両ゲートは、ホール
電荷ＱがＣＣＤの各ゲートの下で保持されるようなバイ
アス電圧に戻される。このシーケンス中のホールの移動
が先行技術に比べて非常に低減されていることを、注意
されたい。余分な電荷が転送されてきた距離は、略一Ｃ
ＣＤゲートの長さであり、従って、ホール電荷移動の距
離と量を低減し、結果的にｐ−ウェルバウンスを低減す
る。図３ｂは、ステップごとに、このクロッキングシー
ケンス中に生じる電荷転送を概略的に示す。
は、相が蓄積から空乏へと切り換えられる時のＣＣＤの
一のゲートセットの下で蓄積された余分なホール電荷の
処分、及び、逆に、ゲートを蓄積に戻す時の必要なホー
ル電荷の補給の問題である。この問題は、この余分な電
荷が転送されなければならないより大きな距離が原因と
なり、より大きな領域のデバイスに対してより鋭敏とな
る。本発明は、余分な電荷の大部分若しくは全て電荷が
転送される距離を実質的に低減し、従ってｐ−ウェルバ
ウンスを低減するような二相のＣＣＤシフトレジスター
に対する蓄積モードクロッキングの方法を開示する。か
かる修正されたクロッキングシーケンスの１つが、図３
ａに示され、これは、本発明による、前に議論されたス
ピル−バックワード（spill-backwards）モードの修正
である。ここで、時間ｔ０の間、ゲートの両セットは、
蓄積にバイアスされ、各ゲートの下に電荷Ｑを維持す
る。時間間隔ｔ１で、Φ１によって指示されるゲート
は、ゲートを空乏へと駆動するより高い電圧に切り換え
られ、Φ２は、より負の電圧に切り換えられ、この電圧
は、このとき２Ｑである平衡状態のホール電荷がΦ２ゲ
ートの下で保持されるように、調整されている。時間ｔ
２の間、Φ２は、空乏に切り換えられ、Φ１は、２Ｑに
等しいホール電荷がΦ１ゲートの下で保持されるような
より負の電圧に切り換えられる。時間ｔ３ａの間、Φ１
は、再度より正の電圧に切り換えられ、Φ ２は、２Ｑに
等しいホール電荷がΦ２ゲートの下で再度保持されるよ
うなより負の電圧に切り換えられる。このシーケンスに
より、信号電荷が一の完全なＣＣＤステージを通って転
送されることになる。時間ｔ３で、両ゲートは、ホール
電荷ＱがＣＣＤの各ゲートの下で保持されるようなバイ
アス電圧に戻される。このシーケンス中のホールの移動
が先行技術に比べて非常に低減されていることを、注意
されたい。余分な電荷が転送されてきた距離は、略一Ｃ
ＣＤゲートの長さであり、従って、ホール電荷移動の距
離と量を低減し、結果的にｐ−ウェルバウンスを低減す
る。図３ｂは、ステップごとに、このクロッキングシー
ケンス中に生じる電荷転送を概略的に示す。
【００２１】図３ｂでは、記号＋は、このクロックシー
ケンスの各ステップ中の各ゲートの下に蓄積されたホー
ル電荷を示し、丸は、信号電子を示す。時間ｔ０中のΦ
１ゲートの下のホール電荷Ｑが、時間ｔ１中に近傍のΦ
２ゲートの下に集められ保持されていることが明らかに
わかる。この同一の量のホール電荷は、Φ１ゲートに転
送され、そこで時間間隔ｔ２の間保持される。再度、電
荷は、一ゲート長さで移動されただけである。同様の電
荷の移動が、時間ｔ２とｔ３との間で発生する。最終的
に、時間ｔ３の間、ホール電荷は、略同量で、両Φ１ゲ
ート、Φ２ゲートの下に再度分散される。時間間隔ｔ３
は、水平シフトレジスターからの電荷のラインの読み出
しに必要とされる時間と一致する。
ケンスの各ステップ中の各ゲートの下に蓄積されたホー
ル電荷を示し、丸は、信号電子を示す。時間ｔ０中のΦ
１ゲートの下のホール電荷Ｑが、時間ｔ１中に近傍のΦ
２ゲートの下に集められ保持されていることが明らかに
わかる。この同一の量のホール電荷は、Φ１ゲートに転
送され、そこで時間間隔ｔ２の間保持される。再度、電
荷は、一ゲート長さで移動されただけである。同様の電
荷の移動が、時間ｔ２とｔ３との間で発生する。最終的
に、時間ｔ３の間、ホール電荷は、略同量で、両Φ１ゲ
ート、Φ２ゲートの下に再度分散される。時間間隔ｔ３
は、水平シフトレジスターからの電荷のラインの読み出
しに必要とされる時間と一致する。
【００２２】蓄積モードクロッキングのためのその他の
先行技術が、図４ａに示される。ここで、時間ｔ０の
間、両相は、ホール電荷Ｑを各ゲート下に蓄積するのに
充分な負電圧であり、対のゲートの下のホール電荷全体
は、２Ｑである。時間ｔ１の間、Φ１は、ハイに切り換
えられ、Φ２は、ロウで維持される。全体貯蔵ホール電
荷は、このとき、Ｑのみである。再度、余分なホール電
荷が分散されなければならない。時間ｔ２からｔ３まで
の遷移時、Ｑと略同量の追加のホールが、対のゲートの
それぞれに再度供給されなければならない。クロックシ
ーケンスの各ステップに対する電荷転送プロセスが、概
略的に図４ｂに示される。再度、図２のように、Φ１ゲ
ートの左側にあるバリア（障壁）領域において、電子の
ポテンシャルエネルギーは、Φ２ゲートの左側にあるバ
リア領域のポテンシャルエネルギーよりも低い。このポ
テンシャルエネルギー差の結果、両ゲートが蓄積にある
期間、電荷がＣＣＤゲートのいずれか若しくは双方の下
に貯蔵されることになるだろう。この場合、蓄積された
Φ２ゲートの下に貯蔵できる量を超えた信号電荷は、前
方にあふれ（spill）、Φ１ゲートの下で保持されるこ
とになり、従ってスピルフォワード（spill-forward）
クロッキングと呼ばれる。再度、特に大きな領域のデバ
イスに対して、ホール電荷全体ｎＱは、このクロッキン
グシーケンスで除去されるか補給されるかのいずれかで
なければならない。
先行技術が、図４ａに示される。ここで、時間ｔ０の
間、両相は、ホール電荷Ｑを各ゲート下に蓄積するのに
充分な負電圧であり、対のゲートの下のホール電荷全体
は、２Ｑである。時間ｔ１の間、Φ１は、ハイに切り換
えられ、Φ２は、ロウで維持される。全体貯蔵ホール電
荷は、このとき、Ｑのみである。再度、余分なホール電
荷が分散されなければならない。時間ｔ２からｔ３まで
の遷移時、Ｑと略同量の追加のホールが、対のゲートの
それぞれに再度供給されなければならない。クロックシ
ーケンスの各ステップに対する電荷転送プロセスが、概
略的に図４ｂに示される。再度、図２のように、Φ１ゲ
ートの左側にあるバリア（障壁）領域において、電子の
ポテンシャルエネルギーは、Φ２ゲートの左側にあるバ
リア領域のポテンシャルエネルギーよりも低い。このポ
テンシャルエネルギー差の結果、両ゲートが蓄積にある
期間、電荷がＣＣＤゲートのいずれか若しくは双方の下
に貯蔵されることになるだろう。この場合、蓄積された
Φ２ゲートの下に貯蔵できる量を超えた信号電荷は、前
方にあふれ（spill）、Φ１ゲートの下で保持されるこ
とになり、従ってスピルフォワード（spill-forward）
クロッキングと呼ばれる。再度、特に大きな領域のデバ
イスに対して、ホール電荷全体ｎＱは、このクロッキン
グシーケンスで除去されるか補給されるかのいずれかで
なければならない。
【００２３】ｐ−ウェルバウンスを低減し若しくは除去
するため、本発明によると、修正されたクロックシーケ
ンスが、図５ａに示すように用いられるだろう。この図
では、図３に示す方法と類似した態様で、追加の負電圧
が、時間ｔ１の間Φ２ゲートに転送されるべき余分なホ
ール電荷を引き起こすため、印加されることができる。
時間ｔ２の間、Φ２は、ハイに切り換えられ、Φ１は、
２Ｑに等しいホール電荷が今度はΦ１ゲートの下に保持
されるようにより負の電圧に切り換えられる。時間ｔ３
の間、Φ１とΦ２の双方は、各ゲートの各々の下に電荷
Ｑを蓄積するバイアスに戻される。このクロックシーケ
ンスに対する電荷転送は、図５ｂに概略的に示され、各
時間間隔中の電荷の分散が図示されている。
するため、本発明によると、修正されたクロックシーケ
ンスが、図５ａに示すように用いられるだろう。この図
では、図３に示す方法と類似した態様で、追加の負電圧
が、時間ｔ１の間Φ２ゲートに転送されるべき余分なホ
ール電荷を引き起こすため、印加されることができる。
時間ｔ２の間、Φ２は、ハイに切り換えられ、Φ１は、
２Ｑに等しいホール電荷が今度はΦ１ゲートの下に保持
されるようにより負の電圧に切り換えられる。時間ｔ３
の間、Φ１とΦ２の双方は、各ゲートの各々の下に電荷
Ｑを蓄積するバイアスに戻される。このクロックシーケ
ンスに対する電荷転送は、図５ｂに概略的に示され、各
時間間隔中の電荷の分散が図示されている。
【００２４】前の議論が、イメージセンシングデバイス
のラインごとの読み出し中の垂直シフトレジスタークロ
ッキングの動作に適用される。インターライン転送型イ
メージセンサにおいて、追加の電圧パルスが、各ピクセ
ルと関連付けられたフォトダイオードから垂直シフトレ
ジスターに、光が発生した（photogenerated）電荷を転
送するために与えられる。一般的には、これは、フレー
ムごとに一度、一のＣＣＤゲートへのより正に進行して
いくパルスの印加を伴い、対応する垂直ＣＣＤステージ
にダイオードからの光電荷（photocharge）を転送する
ようにする。
のラインごとの読み出し中の垂直シフトレジスタークロ
ッキングの動作に適用される。インターライン転送型イ
メージセンサにおいて、追加の電圧パルスが、各ピクセ
ルと関連付けられたフォトダイオードから垂直シフトレ
ジスターに、光が発生した（photogenerated）電荷を転
送するために与えられる。一般的には、これは、フレー
ムごとに一度、一のＣＣＤゲートへのより正に進行して
いくパルスの印加を伴い、対応する垂直ＣＣＤステージ
にダイオードからの光電荷（photocharge）を転送する
ようにする。
【００２５】図６は、本発明の範囲によるインターライ
ン転送型イメージセンサの一般的なクロッキングを示
す。フォットダイオードは、所定の期間組み込まれるこ
とになり、その後、光電荷をフォットダイオードからＣ
ＣＤシフトレジスターに転送するため、高いレベルのパ
ルスが一のＣＣＤゲートに印加されることが要求され
る。フォットダイオードから垂直シフトレジスターへの
この転送は、フレームごとに一度行われる。この高いレ
ベルのパルスは、図６に示すタイミングダイアグラムに
よる、期間ｔ５の間に発生するΦ２相のパルスによって
指示される。大部分のデバイスにおいて、かかるパルス
は、一般的に、フレームごとに一度だけ若しくはフィー
ルド時間ごとに一度印加される。図６では、これは、比
較的長い期間ｔ６において発生している。Φ１クロック
は、時間ｔ６の間、第１にレベルＡからレベルＣまで上
昇する。Φ２クロックは、時間間隔ｔ７の間、但し時間
ｔ６の間でもあるが、同様にレベルＢからレベルＤまで
上昇する。レベルＡ及びレベルＢの双方は、ゲートの下
のＣＣＤ表面がホールを蓄積するようなレベル、即ち9
ボルトである。更に後で、時間ｔ５の間であって、時間
ｔ６且つｔ７内で、電圧Ｅまでの正のパルスがΦ２に印
加され、同時に、電圧Ｆまでの負のパルスがΦ１に印加
される。電圧レベルＥは、光電荷をフォトダイオードか
ら出して垂直シフトレジスターの対応するＣＣＤステー
ジに入れて空にするのに充分なレベルである。続いて、
Φ２は、ｔ７の最後でレベルＢ’まで戻り、Φ１は、ｔ
６の最後でレベルＡ’まで戻る。垂直シフトレジスター
は、続いて、図３に関連した説明で前に議論されたシー
ケンスと類似する特定の電圧シーケンスで、時間ｔ８の
間に蓄積されるモードクロッキングにより、光電荷の全
てのラインが、水平シフトレジスターに転送され、水平
シフトレジスターから読み出されるまで、動作される。
ン転送型イメージセンサの一般的なクロッキングを示
す。フォットダイオードは、所定の期間組み込まれるこ
とになり、その後、光電荷をフォットダイオードからＣ
ＣＤシフトレジスターに転送するため、高いレベルのパ
ルスが一のＣＣＤゲートに印加されることが要求され
る。フォットダイオードから垂直シフトレジスターへの
この転送は、フレームごとに一度行われる。この高いレ
ベルのパルスは、図６に示すタイミングダイアグラムに
よる、期間ｔ５の間に発生するΦ２相のパルスによって
指示される。大部分のデバイスにおいて、かかるパルス
は、一般的に、フレームごとに一度だけ若しくはフィー
ルド時間ごとに一度印加される。図６では、これは、比
較的長い期間ｔ６において発生している。Φ１クロック
は、時間ｔ６の間、第１にレベルＡからレベルＣまで上
昇する。Φ２クロックは、時間間隔ｔ７の間、但し時間
ｔ６の間でもあるが、同様にレベルＢからレベルＤまで
上昇する。レベルＡ及びレベルＢの双方は、ゲートの下
のＣＣＤ表面がホールを蓄積するようなレベル、即ち9
ボルトである。更に後で、時間ｔ５の間であって、時間
ｔ６且つｔ７内で、電圧Ｅまでの正のパルスがΦ２に印
加され、同時に、電圧Ｆまでの負のパルスがΦ１に印加
される。電圧レベルＥは、光電荷をフォトダイオードか
ら出して垂直シフトレジスターの対応するＣＣＤステー
ジに入れて空にするのに充分なレベルである。続いて、
Φ２は、ｔ７の最後でレベルＢ’まで戻り、Φ１は、ｔ
６の最後でレベルＡ’まで戻る。垂直シフトレジスター
は、続いて、図３に関連した説明で前に議論されたシー
ケンスと類似する特定の電圧シーケンスで、時間ｔ８の
間に蓄積されるモードクロッキングにより、光電荷の全
てのラインが、水平シフトレジスターに転送され、水平
シフトレジスターから読み出されるまで、動作される。
【００２６】例として、図６を参照するに、インターラ
イン転送型デバイスは、下のテーブル１に示されるクロ
ック電圧に一致する次のクロック電圧で動作されてき
た。初期的には、Φ１とΦ２は、蓄積にあり（それぞれ
電圧Ａ及びＢ）-9ボルトである。Φ１とΦ２は、続い
て、空乏に移行させるより負の電圧レベルに移動し（そ
れぞれ電圧Ｃ及びＤ）する。時間間隔ｔ５の間、より正
の電圧がΦ２に印加され（電圧Ｅ）ＣＣＤセルのその相
へフォットダイオードから電荷を転送する。各相は、そ
の後、本発明の修正された蓄積モード垂直クロッキング
が時間間隔ｔ８の間ではじまる前に、蓄積モードに戻さ
れる。垂直クロッキングに対して必要とされる電圧レベ
ルは、Φ１に対してＡ，Ｃ及びＨ、Φ２に対してＢ，Ｇ
及びＩのように符号を付される。これらの電圧に対する
値は、テーブル１で与えられる。
イン転送型デバイスは、下のテーブル１に示されるクロ
ック電圧に一致する次のクロック電圧で動作されてき
た。初期的には、Φ１とΦ２は、蓄積にあり（それぞれ
電圧Ａ及びＢ）-9ボルトである。Φ１とΦ２は、続い
て、空乏に移行させるより負の電圧レベルに移動し（そ
れぞれ電圧Ｃ及びＤ）する。時間間隔ｔ５の間、より正
の電圧がΦ２に印加され（電圧Ｅ）ＣＣＤセルのその相
へフォットダイオードから電荷を転送する。各相は、そ
の後、本発明の修正された蓄積モード垂直クロッキング
が時間間隔ｔ８の間ではじまる前に、蓄積モードに戻さ
れる。垂直クロッキングに対して必要とされる電圧レベ
ルは、Φ１に対してＡ，Ｃ及びＨ、Φ２に対してＢ，Ｇ
及びＩのように符号を付される。これらの電圧に対する
値は、テーブル１で与えられる。
【００２７】＜テーブル１＞
【００２８】
【表１】 暗電流の種々の成分が、このように動作されるデバイス
に対して測定され、空乏モードクロッキングを使用して
測定された成分と比較された。垂直ＣＣＤゲートをここ
で提案したクロックシーケンスを用いてクロッキングす
ると、暗電流4pA/cm2となった。これは、暗電流が194pA
/cm2と測定された空乏モードクロッキングと比較され、
47のファクターが、垂直ＣＣＤ暗電流で減少する。図７
において、デバイスに対する暗電流への種々の寄与度
が、デバイス動作温度の関数としてプロットされる。こ
の図では、一番上の曲線は、従来的な空乏モードクロッ
キングが使用されたときのＣＣＤシフトレジスター領域
に起因する暗電流である。一番下の曲線は、本発明で開
示されたクロッキングシーケンスが採用されたときのＣ
ＣＤシフトレジスター領域に起因する暗電流である。図
７の真ん中の曲線は、デバイスのフォットダイオードに
起因した暗電流であり、比較用に示される。全ての温度
で、ＣＣＤ暗電流が、本発明において説明されたクロッ
キングによって著しく低減されていることがわかる。
に対して測定され、空乏モードクロッキングを使用して
測定された成分と比較された。垂直ＣＣＤゲートをここ
で提案したクロックシーケンスを用いてクロッキングす
ると、暗電流4pA/cm2となった。これは、暗電流が194pA
/cm2と測定された空乏モードクロッキングと比較され、
47のファクターが、垂直ＣＣＤ暗電流で減少する。図７
において、デバイスに対する暗電流への種々の寄与度
が、デバイス動作温度の関数としてプロットされる。こ
の図では、一番上の曲線は、従来的な空乏モードクロッ
キングが使用されたときのＣＣＤシフトレジスター領域
に起因する暗電流である。一番下の曲線は、本発明で開
示されたクロッキングシーケンスが採用されたときのＣ
ＣＤシフトレジスター領域に起因する暗電流である。図
７の真ん中の曲線は、デバイスのフォットダイオードに
起因した暗電流であり、比較用に示される。全ての温度
で、ＣＣＤ暗電流が、本発明において説明されたクロッ
キングによって著しく低減されていることがわかる。
【図１ａ】先行技術ＣＣＤイメージセンサを概略的に表
現する図である。
現する図である。
【図１ｂ】真の二相ＣＣＤシフトレジスターの概略断面
図である。
図である。
【図１ｃ】真の二相ＣＣＤシフトレジスターのチャンネ
ル部位に沿った距離の関数として、先行技術のＣＣＤチ
ャンネルにおける電子のポテンシャルエネルギーを表し
た図である。
ル部位に沿った距離の関数として、先行技術のＣＣＤチ
ャンネルにおける電子のポテンシャルエネルギーを表し
た図である。
【図２ａ】垂直軸は、印加電圧、水平軸は、時間を表
し、蓄積モードクロッキングを使用する二相インターラ
イン型ＣＣＤデバイスの垂直シフトレジスターに対する
先行技術のクロッキングシーケンスである。
し、蓄積モードクロッキングを使用する二相インターラ
イン型ＣＣＤデバイスの垂直シフトレジスターに対する
先行技術のクロッキングシーケンスである。
【図２ｂ】垂直軸は電子のポテンシャルエネルギーを、
水平軸は、ＣＤシフトレジスターに沿った位置を、＋は
シリコン表面で蓄積されたホール電荷を表した、図２ａ
のクロッキングシーケンス中の電荷転送の概略的なシー
ケンスダイアグラムである。
水平軸は、ＣＤシフトレジスターに沿った位置を、＋は
シリコン表面で蓄積されたホール電荷を表した、図２ａ
のクロッキングシーケンス中の電荷転送の概略的なシー
ケンスダイアグラムである。
【図３ａ】ゲートの両セットが蓄積状態にバイアスさ
れ、全クロッキングシーケンスを通して各ゲートの下で
全体電荷２Ｑを維持する、本発明による修正されたクロ
ッキングシーケンスの図である。
れ、全クロッキングシーケンスを通して各ゲートの下で
全体電荷２Ｑを維持する、本発明による修正されたクロ
ッキングシーケンスの図である。
【図３ｂ】図３ａのクロッキングシーケンス中の電荷転
送プロセスの概略図である。
送プロセスの概略図である。
【図４ａ】代替の先行技術の蓄積モードクロッキングシ
ーケンスの図である。
ーケンスの図である。
【図４ｂ】図４ａのクロッキングシーケンス中の電荷転
送プロセスの概略図である。
送プロセスの概略図である。
【図５ａ】本発明により構想された修正された蓄積モー
ドクロッキングシーケンスの図である。
ドクロッキングシーケンスの図である。
【図５ｂ】図４ａのクロッキングシーケンス中の電荷転
送プロセスの概略図である。
送プロセスの概略図である。
【図６】本発明の修正された蓄積モードクロッキングシ
ーケンスを使用した、インターライン型デバイスに対す
るクロッキングシーケンスを示すタイミング図である。
ーケンスを使用した、インターライン型デバイスに対す
るクロッキングシーケンスを示すタイミング図である。
【図７】空乏及び蓄積モードにおけるＣＣＤシフトレジ
スターで発生する暗電流をフォットダイオードの暗電流
と比較した、一例のデバイスによる測定値のグラフであ
る。
スターで発生する暗電流をフォットダイオードの暗電流
と比較した、一例のデバイスによる測定値のグラフであ
る。
１０ フレーム転送型イメージセンサ １２ 垂直チャンネル １５ 垂直ゲート電極 ２０ チャンネルストッパ領域 ２５ 垂直ゲート電極 ３０ 水平シフトレジスター領域 ３１ 水平ゲート ３２ 水平ゲート ３５ 出力増幅器 ４０ 垂直シフトレジスターアレイ １００ シリコン基板 １０１ 相ゲート １０３ 絶縁層 １０２ 転送領域 １０４ 貯蔵領域 １０６ 相ゲート １０７ 転送領域 １０８ 貯蔵領域 ２０１ 電荷ポケット ２０２ 電荷ポケット ２０５ ポテンシャルエネルギーステップ ２０６ ポテンシャルエネルギーステップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリストファー パークス アメリカ合衆国 ニューヨーク 14612 ロチェスター デューイ・アヴェニュ 4698 Ｆターム(参考） 4M118 AA02 AB01 BA13 CA02 DB06 FA06 FA33 5C024 CX03 GX03 GY04 JX23
Claims (3)
- 【請求項１】 イメージセンサの暗電流を低減する方法
であって、 イメージセンサに、各列に割り当てられた垂直シフトレ
ジスターを備えた複数の行と列で配列されたピクセルの
マトリックスと、垂直シフトレジスターに動作可能に結
合された少なくとも１つの水平シフトレジスターとを設
置し、ピクセルの各列は、各ピクセルに対して割り当て
られた複数の相と、各ピクセルに対して垂直シフトレジ
スターの複数のゲート電極とを有する垂直シフトレジス
ターにより形成されており、ピクセルから垂直シフトレ
ジスターへ更には水平シフトレジスターを通した電荷の
転送を引き起こすクロッキング手段を設置するステップ
と、 第１の期間、垂直シフトレジスターのゲート電極の相
に、各ゲート電極の下で垂直シフトレジスターにホール
を蓄積するのに充分な第１の電圧セットを、印加する第
１の印加ステップと、 第２の期間、ゲート電極の第１のセットに、第１の期間
中に第２のゲート電極のセットの下で蓄積されたホール
が、第２の期間中に第１のゲート電極のセットの下に収
集され貯蔵されるような充分な電位の第２の電圧を、ゲ
ート電極の第２のセットにより正である電圧を同時に印
加しつつ、印加する第２の印加ステップと、 第３の期間、ゲート電極の第２のセットに、第１のゲー
ト電極のセットの下で前に蓄積されたホールが第２のゲ
ート電極のセットの下に転送されるような第３の電圧
を、ゲート電極の第１のセットにより正である電圧を同
時に印加しつつ、印加する第３の印加ステップと、 第１及び第２のゲート電極のセットの電圧を第１の期間
でのレベルに戻すリターンステップとを含む、方法。 - 【請求項２】 第３の印加ステップとリターンステップ
との間に、第１及び第２のゲート電極のセットに、過剰
なホールが先行するゲート電極の下に戻されるように、
電圧を印加するステップを更に含む、請求項１記載の方
法。 - 【請求項３】 垂直シフトレジスターは、二相型デバイ
スであり、第３の電圧は、第２の電圧と略同一である、
請求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US660105 | 1984-10-12 | ||
| US09/660,105 US6995795B1 (en) | 2000-09-12 | 2000-09-12 | Method for reducing dark current |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002152603A true JP2002152603A (ja) | 2002-05-24 |
| JP4750980B2 JP4750980B2 (ja) | 2011-08-17 |
Family
ID=24648158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001275564A Expired - Lifetime JP4750980B2 (ja) | 2000-09-12 | 2001-09-11 | 電荷結合デバイスにおける暗電流低減方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6995795B1 (ja) |
| EP (1) | EP1195817B1 (ja) |
| JP (1) | JP4750980B2 (ja) |
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| KR20190049895A (ko) * | 2016-09-27 | 2019-05-09 | 케이엘에이-텐코 코포레이션 | 스캐닝 센서를 위한 전력 절약 클로킹 |
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