JP2977974B2 - 固体撮像装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は撮像装置に関し、特に半
導体ホトダイオード等の光電変換素子と電荷結合デバイ
ス（ＣＣＤ）を用いた固体撮像装置に関する。

【０００２】

【従来の技術】固体撮像装置として、ＣＣＤ転送方式の
ものが知られており、電子カメラ、複写機、その他の映
像機器に利用されている。多数のホトダイオードを垂
直、水平方向に配列し、画素行列を形成する。さらに、
各ホトダイオード列に隣接して垂直電荷転送路（ＶＣＣ
Ｄ）を形成し、各ＶＣＣＤの終端に隣接して水平電荷転
送路（ＨＣＣＤ）を形成する。

【０００３】このような固体撮像装置を用いた電子スチ
ルカメラ等において、全ホトダイオード（ＰＤ）を同時
に露光し、独立に信号を読みだしたいという要求があ
る。従来のインターライン（ＩＴ）型、フレームトラン
スファ（ＦＴ）型、フレームインターライントランスフ
ァ（ＦＩＴ）型等の撮像装置においては、露光のために
メカニカルシャッターを用いている。メカニカルシャッ
ターを用いた場合、露光時間（シャッタスピード）の精
度や露光時刻の精度と制御はメカニカルシャッターの精
度に依存する。また、フォーカルプレーンシャッターを
用いた場合は、画面内の場所による時刻ずれが生じる。

【０００４】ホトダイオードに蓄積した電荷を同時に読
み出し、転送するためには、通常１画素または１行につ
き３相以上の転送パルスが必要である。１画素当たり３
相以上の転送パルスを実現するには、１画素当たり３電
極以上が必要であり、微細化の面から不利な条件とな
る。

【０００５】１電極の下にウェル部とバリア部とを形成
し、２相駆動を行なうことも考えられるが、ウェル部と
バリア部とを形成するプロセス工程においてセルフアラ
インが使用できない等の問題も生じる。

【０００６】これらの欠点を持たない転送方式として、
アコーディオン転送方式が提案されている（ＰＨＩＬＩ
ＰＳ ＴＥＣＨＮＩＣＡＬ ＲＥＶＩＥＷ ＶＯＬ．４
３，Ｎｏ．１／２，１９８６， Ａ．Ｊ．Ｐ．Ｔｈｅｕ
ｗｉｓｓｅｎおよびＣ．Ｈ．Ｌ．Ｗｅｉｊｔｅｎｓ）。

【０００７】アコーディオン転送方式においては、１画
素ないしは１行当たり２電極というＩＴＣＣＤ、ＦＴＣ
ＣＤ、ＦＩＴ等と同じ電極数で、かつ全画素同時読み出
しが可能であり、基板抜き等の電子シャッターを用いて
同時刻露光の電子シャッターが可能である。

【０００８】図９に、アコーディオン転送方式を示す。
図９（Ａ）は、時間の経過と共に転送路の電極下のポテ
ンシャルがどのように変化するかを示すポテンシャルダ
イヤグラムである。図９（Ｂ）は、アコーディオン転送
方式により、電荷がどのように移動するかを示す概念的
平面図である。

【０００９】図９（Ａ）において、転送路の電極は、奇
数番めの電極Ｏｄと偶数番めの電極Ｅｖに分類される。
これら各電極の下に電荷転送路のウェルまたはバリアが
形成される。電荷転送路内の電子エネルギを実線の折線
で模式的に示す。高さが電子エネルギを示す。

【００１０】まず、奇数番めの電極の下の電子エネルギ
が下げられ、電位井戸が形成され、電荷ｑａ、ｑｂ、ｑ
ｃが蓄積される。この状態のままで、電位井戸と電位井
戸との間に配置される電位障壁を低くすると、電荷混合
が生じてしまう。

【００１１】そこで、まず最も右側の偶数番めの電極の
下の電子エネルギを下げ、電位井戸を２電極分に引き延
ばす。すると、電荷ｑａは右側に１電極分広がって分布
する。次に電荷ｑａを蓄積した電位井戸の左側部分の電
子エネルギを上げ、同時に右側の電位障壁部分の電子エ
ネルギを下げると電荷ｑａは２電極分に分布したまま右
側に１電極分移動する。

【００１２】すると、電荷ｑａとｑｂの間に２電極分の
電位障壁が形成される。その後順次電荷ｑａの左側部分
の電子エネルギを上げ、右側部分の電子エネルギを下げ
ることによって順次電荷ｑａは右側に転送される。

【００１３】また、電荷ｑａとｑｂの間に２電極分の電
位障壁が生じたとき、次に電荷ｑｂの右側の電位障壁の
電子エネルギを下げると、電荷ｑｂは２電極分に広がっ
て分布するようになる。この時、電荷ｑａとｑｂの間に
は少なくとも１電極分、通常２電極分の電位障壁が存在
するため、電荷混合は生じない。このようにして、１電
極おきに蓄積された電荷を２倍のピッチに引き延ばして
分布させることにより、電荷転送が可能となる。

【００１４】図９（Ｂ）は、このようにして転送される
電荷分布を概略的に示す。図中、横軸は時間変化を示
し、縦軸は転送路の電極を示す。最も左側の状態におい
ては、転送路の上半分に１電極おきに電荷ｑａ、ｑｂ、
ｑｃ、ｑｄが蓄積されている。これらの電荷のうち、下
側に配置された電荷から順次２電極長の電位井戸と２電
極長の電位障壁を形成しながら電荷を下方に転送する。

【００１５】すなわち、転送されているときの電荷は２
電極分に分布し、転送中の電荷と電荷の間には２電極分
の電位障壁が形成されている。このようにして、電荷混
合を防止しつつ、１電極おきに蓄積された電荷を転送す
ることができる。転送が完了した最も右側の状態におい
ては、電荷ｑａ、ｑｂ、ｑｃ、ｑｄは再び１電極おきに
分布している。

【００１６】転送時の電位井戸と電位障壁の発生の様子
が、楽器のアコーディオンの蛇腹部を次第に広げてから
再び閉じていく時の様子に類似しているので、この電荷
転送方式はアコーディオン転送方式と呼ばれる。この方
式では、ホトダイオード１行につき１つの信号を転送で
きる。

【００１７】本出願人は、ホトダイオード行列と垂直電
荷転送路と水平電荷転送路を含む固体撮像装置におい
て、同様の電荷転送を行なうドミノ型転送方式を提案し
た。駆動信号もインターライン型ＣＣＤに類似した４相
駆動によって転送していた。この方式においても、ホト
ダイオード１行につき１つの信号を転送できる。

【００１８】図１０は、本出願人が先に提案したＦＩＴ
疑似フレーム電子シャッタを説明する図である。図１０
（Ａ）は構成を示す概略平面図、図１０（Ｂ）は動作を
示す概念図である。

【００１９】図１０（Ａ）において、たとえばｐ型シリ
コン基板にｎ型不純物をドープすることにより、多数の
ホトダイオードＰが行列状に配置され、これらのホトダ
イオードの各列に隣接してＣＣＤからなる複数の電荷転
送路Ｌが形成されている。

【００２０】また、ホトダイオードＰと電荷転送路Ｌの
間にはトランスファゲートＧが形成されている。電荷転
送路Ｌには、ホトダイオードの各行に対して２つの電極
が形成されている。

【００２１】電荷転送路Ｌは、ホトダイオードの分布す
る領域から、分布しない領域に延び、受光部Ｒおよび蓄
積部Ｓを有する。各電荷転送路Ｌの蓄積部の端部には、
１つのＨＣＣＤが接続され、ＨＣＣＤの出力は出力アン
プを介して取り出される。

【００２２】行列状に分布したホトダイオードＰは、奇
数番目のホトダイオードＰＡと偶数番目のホトダイオー
ドＰＢに分類されている。奇数番目のホトダイオードＰ
ＡがＡフィールドを形成し、偶数番目のホトダイオード
ＰＢがＢフィールドを形成し、これら２フィールドによ
って１フレームの画面を構成する。

【００２３】電荷転送路Ｌは、ホトダイオードの１行当
たり２つの電極しか含まないため、全てのホトダイオー
ドから同時に電荷を読み出し、転送しようとすると電荷
混合を生じてしまう。

【００２４】そこで、全ホトダイオードに蓄積された電
荷を、電荷混合を生じさせずに読みだすため、以下のよ
うな動作を行なう。図１０（Ｂ）は、図１０（Ａ）のホ
トダイオードから電荷を読みだすための動作を概略的に
示す。

【００２５】まず、奇数番目のホトダイオードＰＡに蓄
積された電荷を電荷転送路Ｌの受光部Ｌ（Ｒ）に読み出
す。この状態において、電荷転送路Ｌには４つの電極に
１つの電荷信号が読みだされる。

【００２６】次に、受光部の電荷転送路Ｌ（Ｒ）に読み
だされた電荷を蓄積部Ｓの電荷転送路Ｌ（Ｓ）に転送す
る。この転送は、たとえば４相駆動によって実施でき、
この際電荷混合は生じない。

【００２７】奇数番目のホトダイオードに蓄積された電
荷を蓄積部の電荷転送路Ｌ（Ｓ）に格納した後、偶数番
目のホトダイオードＰＢに蓄積された電荷を受光部の電
荷転送路Ｌ（Ｒ）に読み出す。このようにして、電荷転
送路Ｌには、その蓄積部にＡフィールドの電荷信号が拘
束され、その受光部にＢフィールドの電荷信号が格納さ
れる。

【００２８】次に、受光部の電荷転送路Ｌ（Ｒ）の電荷
はそのままに保持し、蓄積部の電荷転送路Ｌ（Ｓ）の電
荷をＨＣＣＤに１行分ずつ転送し、ＨＣＣＤを水平方向
に転送させ、出力アンプから取り出す。

【００２９】このようにして、蓄積部に格納されたＡフ
ィールドの電信号を全て読みだした後、受光部の電荷転
送路Ｌ（Ｒ）に格納された電荷信号を下方に転送し、１
行分ずつＨＣＣＤに転送し、ＨＣＣＤ中を水平方向に転
送し、出力アンプから取り出す。

【００３０】以上の操作により、全てのホトダイオード
ＰＡ、ＰＢに蓄積された電荷信号を読みだすことができ
る。なお、電荷転送路Ｌ中の電荷転送は、インターライ
ン型ＣＣＤに類似した４相駆動によって転送する。この
方式は、１画素２電極の構成を可能にし、微細化に有利
である。

【００３１】

【発明が解決しようとする課題】アコーディオン型電荷
転送、またはドミノ型電荷転送においては、転送路の電
荷信号が引き延ばされて転送されるため、転送路内部に
格納された電荷は転送路出力端に格納された電荷と比較
して長い期間、電荷転送路中の一定個所に保持しておく
必要がある。この時、電荷混合を防止するため、電荷を
留めておくパケット部には電位井戸を形成するためのミ
ドルレベルの電圧が印加され、電荷と電荷の間の領域に
は電位障壁を形成するためのローレベルが印加される。

【００３２】ＦＩＴ疑似フレーム電子シャッタ方式にお
いては、Ａフィールドの電荷とＢフィールドの電荷が読
みだされた後、まず、Ａフィールドの電荷のみが転送さ
れ、その間Ｂフィールドの電荷信号は電荷転送路の同一
個所に留められる。電荷を留めるためには、上記同様、
ミドルレベルの電圧が印加される。

【００３３】ところで、電荷転送路には暗電流が発生す
る。ホトダイオードから電荷転送路に読みだされた電荷
は、その位置によって異なる時間電荷転送路の一定個所
に保持され、その後転送される。すると電荷信号が保持
される位置によって暗電流の大きさが異なることにな
る。平均的には、長い期間電荷転送路に保持された電荷
信号ほど大きな暗電流を受ける。

【００３４】さらに、暗電流の大きさは電荷転送路にお
いて均一ではなく、場所的な分布（ばらつき）を有す
る。このため、電荷信号が受ける暗電流のばらつきはさ
らに大きなものになる。このような暗電流の影響によ
り、再生される画面には固定パターンノイズ（ＦＰＮ）
が現れたり、ＦＩＴ疑似フレーム動作ではフリッカが生
じることになる。

【００３５】本発明の目的は、暗電流の発生を低減する
ことのできる固体撮像装置を提供することである。

【００３６】

【課題を解決するための手段】本発明の固体撮像装置
は、第１導電型領域を有する半導体基板に形成され、列
状あるいは行列状に配置された多数個の光電変換素子
と、前記光電変換素子の各列に対応して配置された１列
あるいは複数列の第２導電型領域を含む埋込型のＣＣＤ
であって、電位井戸を形成して電荷を蓄積するためのウ
ェル部と電位障壁を形成して電荷を前記ウェル部に閉じ
込めるためのバリア部とを有し、これらが異なる不純物
濃度を有し、さらにゲート絶縁膜の厚さ、接合深さ、ゲ
ート電極材料、ゲート絶縁膜の材料の少なくとも１つが
異なり、ほぼ同一のゲート電圧でピニング状態となり、
かつ異なるピニングポテンシャルを示すＣＣＤとを有す
る。

【００３７】

【作用】埋込型の電荷転送路において、暗電流の大きさ
は印加電圧によって変化する。すなわち、暗電流の原因
となる電荷発生中心（ジェネレーションセンタ）は、主
に半導体表面に分布する。電荷転送路のバイアス電圧を
変化させ、転送路表面をアキュミュレーション状態にす
るか、反転状態にすると、半導体表面に自由電荷担体が
存在するようになり、電荷発生中心を占有してしまう。
このため、電荷発生中心からの暗電流発生が低減され
る。

【００３８】電荷を垂直ＣＣＤの同一位置に保持させる
期間は、転送チャネル内のポテンシャルをピニング状態
に保持すれば、電荷発生中心は自由電荷担体に占有さ
れ、その影響を著しく減少させる。このため、暗電流が
減少する。

【００３９】電荷転送路のバリア部とウェル部とが同一
ゲート電圧でピニング状態をとり、かつ異なるチャネル
ポテンシャルを示すので、容易にピニング状態での電荷
保持を実施することができる。

【００４０】

【実施例】図１は、本発明の基本的実施例による固体撮
像装置の電荷転送路を説明するための図である。

【００４１】図１（Ａ）は、電荷転送路の構成とそのチ
ャネルポテンシャルＶｍを概略的に示す。電子エネルギ
は逆向きとなる。電荷転送路であるＶＣＣＤは、図中右
側に示すように、たとえばｐ型の半導体基板１４の表面
に、ｎ型の電荷転送路を形成して構成されている。この
電荷転送路は、ｎ⁺ 型のウェル部１５と、ｎ^- 型のバリ
ア部１６とを交互に含む。

【００４２】電荷転送路の上方には、絶縁膜を介して多
結晶シリコン等で形成されたゲート電極１７、１８が配
置されている。図の構成においては、ウェル部１５の上
方に第１ポリシリコンで形成されたゲート電極１７が配
置され、バリア部１６の上方に第２ポリシリコンで形成
されたゲート電極１８が配置されている。

【００４３】ここで、ウェル部１５の上に配置されるゲ
ート酸化膜１９は、バリア部１６の上に配置されるゲー
ト酸化膜２０よりも厚さが薄く選定されている。すなわ
ち、ウェル部１５の上のゲート電極１７と、バリア部１
６の上のゲート電極１８に同一電位の電圧を印加した
時、ゲート酸化膜１９はゲート酸化膜２０よりも薄いた
めに、ウェル部１５はバリア部１６よりもゲート電圧の
影響を大きく受ける。

【００４４】ゲート電極１７、１８に印加するゲート電
圧Ｖｇを変化させると、電荷転送路内のチャネルポテン
シャルＶｍは図中左側のグラフに示すように変化する。
なお、図１（Ａ）のグラフの縦軸上向きは電子に対する
電子エネルギを示し、横軸はゲート電圧を示している。
電子エネルギは下側が安定な低い電子エネルギである。
電子に対するものなので、正のゲート電圧を印加すると
電子エネルギは下がる。

【００４５】ｎ⁺ 型領域のウェル部１５のチャネルポテ
ンシャルＶｍ（１５）は、ｎ^- 型領域のバリア部１６の
チャネルポテンシャルＶｍ（１６）よりも電子に対する
電子エネルギが低い状態にある。電荷転送路が空乏状態
にある時は、ゲート電圧Ｖｇを変化させると、チャネル
ポテンシャルも変化する。

【００４６】しかしながら、ゲート電圧Ｖｇを逆バイア
ス方向に増加させると、ある値よりも深い逆バイアスで
は電荷転送路に反転状態が生じ、チャネルポテンシャル
Ｖｍは一定値を取るようになる。このチャネルポテンシ
ャルが変化しなくなるゲート電圧をピニング電圧Ｖｇｐ
と呼ぶ。

【００４７】ウェル部１５とバリア部１６とでは不純物
濃度が異なるため、ゲート酸化膜１９、２０が同じ厚さ
ならゲートピニング電圧およびそれに伴うピニングポテ
ンシャルも異なる。ゲート電圧Ｖｇがローレベルの電圧
Ｖ_L の時、ウェル部１５のポテンシャルも、バリア部１
６のポテンシャルもピニング状態にあるように選ぶと、
ウェル部１５の電子エネルギは、ピニングポテンシャル
の差による電位障壁により囲まれて電位井戸を形成す
る。

【００４８】図１（Ａ）の構成においては、バリア部１
６の上のゲート酸化膜２０は、ウェル部１５の上のゲー
ト酸化膜１９よりも厚く選定されているため、バリア部
１６上のゲート電極１８には本来必要な電圧よりも深い
逆バイアス電圧を印加したときに初めてピニング状態が
実現される。

【００４９】ゲート酸化膜１９、２０の厚さの差を調整
することにより、ウェル部１５とバリア部１６がピニン
グ状態となるゲート電圧を同一にすることができる。ウ
ェル部１５とバリア部１６に対するゲートピニング電圧
が同一となるため、電荷を保持するときにウェル部１５
とバリア部１６に印加するローレベルのゲート電圧Ｖ_L
の範囲が拡大される。このため、駆動電圧の許容度が拡
大される。

【００５０】電荷を保持するウェル部１５に隣接するバ
リア部１６の一方に、ミドルレベルＶ_M のゲート電圧を
印加すると、バリア部１６の電子エネルギは、ローレベ
ルＶ _L のウェル部１５の電子エネルギよりも低くなり、
電荷を転送できる。

【００５１】なお、ピニング状態で電荷を保持するため
には、ウェル部１５とバリア部１６においてピニングポ
テンシャルが十分異なる必要があり、上述の構成におい
ては、電荷転送路の不純物濃度を変化させることによ
り、これを実現した。不純物濃度の他に、ｐｎ接合の深
さ等を変化させること等によってもピニングポテンシャ
ルを変化させることができる。ゲートピニング電圧Ｖｇ
ｐの調整はゲート酸化膜、ゲート電極材料、接合深さ等
の選択によって実施することができる。

【００５２】図１（Ｂ）は、ゲート電圧の変化による暗
電流の変化を概略的に示す。図中、横軸はゲート電圧Ｖ
ｇを示し、縦軸は暗電流Ｉ_D を示す。ゲート電圧を逆バ
イアスから順バイアスに変化させていくと、埋込電荷転
送路は反転状態、空乏状態、アキュミュレーション状態
をとる。

【００５３】このうち、反転状態とアキュミュレーショ
ン状態においては、半導体表面の電荷発生中心が自由電
荷担体によって占有されるため、暗電流Ｉ_Dが著しく減
少する。このため、暗電流Ｉ_D は図に示すようにゲート
電圧によって変化する。ゲート電圧Ｖｇをピニング電圧
Ｖｇｐ以下（深い逆バイアス）に保つことにより、半導
体表面に反転状態を発生させれば、暗電流Ｉ_D を減少さ
せることができる。

【００５４】図１（Ｃ）は、半導体基板の深さ方向の電
子エネルギ分布を示す。ｐ型領域内では、伝導帯ｃｂの
電子エネルギおよび価電子帯ｖｂの電子エネルギは一定
値を有し、価電子帯ｖｂに正孔４１が存在する。電荷転
送路を形成するｎ型領域においては、ｐｎ接合の作り付
け電位によって電子エネルギが下がり、ゲート電圧によ
って半導体表面における電子エネルギが吊り上げられて
おり、その内部に電位井戸を形成している。この電位井
戸内に電子４２が蓄積される。

【００５５】また、ゲート電圧が十分深く逆バイアスさ
れているため、半導体表面では反転状態が生じ、表面部
分には正孔４３が発生している。この正孔は、半導体表
面における電荷発生中心を占有し、その影響を著しく減
少させる。このため、半導体表面において電子・正孔対
が発生することが防止され、暗電流による蓄積電荷の変
化を防止する。

【００５６】電荷転送路において、蓄積電荷が異なる時
間保持されても、暗電流が著しく低減されるため、蓄積
電荷の変化が低減される。このようにして、ドミノ型固
体撮像装置における固定パターンノイズ、ＦＩＴ疑似フ
レーム電子シャッタ方式固体撮像装置等におけるフリッ
カ等が低減される。

【００５７】図２は、固体撮像装置の主要部を示す。図
２（Ａ）は、固体撮像装置の概略上面図、図２（Ｂ）は
ＶＣＣＤ中の電子エネルギを示すダイヤグラムである。
図２（Ａ）において、半導体基板中には多数のホトダイ
オードＰが行列状に分布している。ホトダイオードの各
列に隣接して、ＶＣＣＤ１、２、３が配置される。これ
らのＶＣＣＤ１、２、３の一端に隣接して１つのＨＣＣ
Ｄ６が形成されている。

【００５８】ＶＣＣＤ１、２、３の上には、ホトダイオ
ードの１行当たり１つの電極Ｅ１、Ｅ２、Ｅ３…が配置
され、それぞれ２相駆動信号によって駆動される。ＶＣ
ＣＤの駆動電極Ｅ１、Ｅ２、Ｅ３…は、それぞれ図中右
側において駆動回路８に接続され、左側において電位保
持回路９に接続されている。

【００５９】駆動回路８は、各行毎のスイッチを含むス
イッチ回路１０を含む。ホトダイオードの行列をＨＣＣ
Ｄ６に近い側から第１行、第２行、第３行…と番号付け
ると、スイッチ回路１０中には第１行に対応してスイッ
チＳＷ１が配置され、第２行に対応してスイッチＳＷ２
が配置され、このように１行当たり１つのスイッチＳＷ
が配置される。

【００６０】これらのスイッチＳＷは、それぞれＶＣＣ
Ｄ駆動電極Ｅ１、Ｅ２、Ｅ３…に１つずつ接続される。
また、奇数番目のスイッチＳＷ１、ＳＷ３、ＳＷ５…に
は、位相信号φ１が印加され、偶数番目のスイッチＳＷ
２、ＳＷ４、ＳＷ６…には位相信号φ２が印加される。

【００６１】また、スイッチＳＷ１とＳＷ２は走査信号
Ｓ１によって同時に駆動され、スイッチＳＷ３とＳＷ４
は走査信号Ｓ２によって同時に駆動され、このようにス
イッチＳＷは２つずつ走査信号Ｓによって駆動される。

【００６２】走査信号Ｓ１によってスイッチＳＷ１とＳ
Ｗ２がオンすると、電極Ｅ１とＥ２に位相信号φ１とφ
２が印加される。次に、走査信号Ｓ１とＳ２によってス
イッチＳＷ１〜ＳＷ４がオンすると、電極Ｅ１とＥ３に
位相信号φ１が印加され、電極Ｅ２とＥ４に位相信号φ
２が印加される。このように、走査信号Ｓは順次下側か
らその印加範囲を拡大していく。

【００６３】スイッチＳＷがオフの状態では、そのスイ
ッチに接続された電極Ｅはフローティング状態となって
しまう。このフローティング状態を防止するため、各電
極Ｅには左側において電位保持トランジスタＴを介し
て、電荷保持電位Ｖ_L が印加される。電荷保持電位Ｖ_L
は、ＶＣＣＤのピニング電圧Ｖｇｐ以下の値に選択され
ている。

【００６４】位相信号φ１、φ２が印加されない電極Ｅ
においては、電荷保持電位Ｖ_L が電位保持トランジスタ
Ｔを介して印加される。位相信号φ１、φ２がスイッチ
ＳＷを介して電極Ｅに印加されると、電位保持トランジ
スタＴの電位関係が変化し、電荷保持電位Ｖ_L は電極Ｅ
から電気的に分離される。

【００６５】図２（Ｂ）は、ＶＣＣＤ中の電子エネルギ
を示す。各電極Ｅに等しい電圧を印加した状態におい
て、各電極Ｅの下には不純物濃度の差により１つの電位
障壁Ｂと１つの電位井戸Ｗが形成される。

【００６６】ＶＣＣＤの各ゲート電極Ｅにハイレベルの
ゲート電圧を印加し、ホトダイオードからＶＣＣＤに電
荷を読みだした後の状態においては、各電極Ｅにローレ
ベルの電圧が印加され、各電極の下に電荷Ｑが蓄積され
ている。

【００６７】たとえば、ミドルレベルの電圧を印加する
ことにより、ＨＣＣＤ側の電子エネルギを引き下げる
と、電極Ｅ１の下に蓄積された電荷Ｑ１はＨＣＣＤに吸
い出される。ＨＣＣＤ側の電子エネルギを元の状態に戻
すと、電極Ｅ１下の電位井戸Ｗ１の右側には再び電位障
壁が形成される。

【００６８】次に、電極Ｅ１のゲート電圧を上げ、電子
エネルギを押し下げると、電位障壁Ｂ１と電位井戸Ｗ１
の電子エネルギが下がり、電位井戸Ｗ２に蓄積されてい
た電荷Ｑ２が電極Ｅ１の下の電位井戸Ｗ１に移動する。
駆動電圧を元の状態に戻すと、電位井戸Ｗ２は空にな
り、電荷Ｑ２は電位井戸Ｗ１に蓄積される。

【００６９】次に、電極Ｅ２のゲート電圧を上げ、電子
エネルギを押し下げれば、電位障壁Ｂ２が消滅し、電荷
Ｑ３は電位井戸Ｗ２に移動する。この時、電位障壁Ｂ１
はそのままに保たれるため、電荷Ｑ３は電位井戸Ｗ２よ
りも右側に移動することを防止される。この時、同時に
ＨＣＣＤの電圧を上げ、電子エネルギを押し下げると、
電荷Ｑ２は電位井戸Ｗ１からＨＣＣＤに移動する。印加
電圧を元の状態に戻すと、電位井戸Ｗ２とＷ４、Ｗ５に
電荷が蓄積され、Ｗ１とＷ３は空になる。

【００７０】次に、電極Ｅ１とＥ３の電圧を上げて電子
エネルギを押し下げれば、電荷Ｑ３とＱ４はそれぞれ電
位井戸Ｗ２とＷ４から電位井戸Ｗ１とＷ３に移動する。
このようにして、ドミノないしアコーディオン方式の電
荷転送を行なうことができる。

【００７１】電荷を同一個所に保持している間は、トラ
ンジスタＴを介して与えられるＶｇｐ以下の深い逆バイ
アスとなるローレベルの電圧Ｖ_L によって転送チャネル
内はピニング状態に保たれる。このため、暗電流発生量
は低い。

【００７２】図３〜図８は、本発明のより具体的実施例
による固体撮像装置とその駆動方法を示す。ホトダイオ
ードＰ１１、Ｐ１２、…が行列状に配置され、トランス
ファゲートＴｇ（ホトダイオードＰ６１の位置にのみ表
示する）を介して列方向に配列されたＶＣＣＤ１、２、
…に接続されている。これらの領域は、たとえばｐウェ
ル内に形成されたｎ型領域で形成される。ホトダイオー
ドＰ、トランスファゲートＴｇ、ＶＣＣＤ１、２、…を
除いた領域の表面は、ｐ型不純物濃度の高い領域とさ
れ、チャネルストップ領域１１を形成している。なお、
ホトダイオードＰｉｊは、ｉ行目、ｊ列目のホトダイオ
ードを表す。

【００７３】ＶＣＣＤ１、２、３、…のトランスファゲ
ートＴｇに連続した部分は、ホトダイオードＰ６３とＰ
５３の位置に示すように電位の低いウェル領域Ｗを形成
し、ウェル領域ＷとＷの間には電位の高いバリア領域Ｂ
が形成される。ウェル領域Ｗとバリア領域Ｂとは、ロー
レベルのゲート電圧によって十分な電位差を有するピニ
ング状態を実現するように異なる不純物濃度（および接
合深さ）を有する。

【００７４】さらに、ウェル領域ＷとバリアＢとの上に
配置されるゲート酸化膜の膜厚は、同一ゲート電圧でウ
ェル領域Ｗとバリア領域Ｂとが同時にピニング状態を実
現するように選定されている。

【００７５】また、各行に対応して半導体表面上に２つ
の絶縁電極Ｇが形成され、それぞれＶＣＣＤのウェル領
域Ｗとバリア領域Ｂを制御する。たとえば、配置的には
行列の１行目に対応して絶縁電極Ｇ１ａとＧ１ｂが配置
され、２行目に対応して電極Ｇ２ａとＧ２ｂが配置され
ている。ただし、機能的には以下に説明するように電極
Ｇ１ｂとＧ２ａが第１行に対応する。

【００７６】シフトレジスタ１２は、タイミング信号φ
Ａ、φＢ、φＩＮを入力し、走査信号Ｓ１、Ｓ２、Ｓ
３、…を発生する。これらの走査信号Ｓは、スイッチ用
ＭＯＳトランジスタＵ１、Ｕ２、…を介して、駆動信号
φ１１、φ２１、φ１２、φ２２、…を発生する。奇数
番目に配置されたスイッチ用トランジスタＵ１、Ｕ３、
Ｕ５、…は、位相信号φ１が与えられ、走査信号Ｓ１、
Ｓ２、…によってそのゲートが制御され、駆動信号φ１
１、φ１２、φ１３、…を発生する。

【００７７】たとえば、駆動信号φ１２は、位相信号φ
１が走査信号Ｓ２によって制御されたものを表す。すな
わち、位相信号φ１、φ２が変化する時、走査信号Ｓ１
が立ち上がっていれば駆動信号φ１１、φ２１も変化す
る。走査信号Ｓ１が“０”であれば、駆動信号φ１１、
φ２１は発生しない。

【００７８】シフトレジスタ１２は、初め走査信号Ｓ１
のみを立ち上がらせ、次のタイミングでは走査信号Ｓ１
とＳ２を立ち上がらせ、次のタイミングでは走査信号Ｓ
１、Ｓ２、Ｓ３を立ち上がらせる。このように、シフト
レジスタの出力する走査信号Ｓは、順次その数を増加さ
せる。したがって、オンになるスイッチ用トランジスタ
Ｕは、順次２つずつ数を増やし、駆動信号を供給する。

【００７９】駆動信号φ１１は、最もＨＣＣＤ６に近い
電極Ｇ１ａに伝達され、次の駆動信号φ２１は１行目の
他の電極Ｇ１ｂと２行目のバリア領域の電極Ｇ２ａに共
通に与えられる。以後、同様に駆動信号φ１２は２行目
のウェル領域に対応する電極Ｇ２ｂと３行目のバリア領
域に対応する電極Ｇ３ａに与えられ、駆動信号φ２２は
３行目のウェル領域に対応する電極Ｇ３ｂと４行目のバ
リア領域に対応する電極Ｇ４ａに与えられる。

【００８０】このように、各駆動信号は下側の行のウェ
ル領域と上側の行のバリア領域に共通の制御信号を与え
る。ＶＣＣＤ１、２、３内においては、隣接する２つの
組電極に共通の信号を与えられたとき、一対のウェル領
域とバリア領域を形成する。

【００８１】また、電極Ｇ１ａは、図中左側に示すよう
にトランジスタＶ１を介して基板電圧Ｖｓｕｂに接続さ
れ、電位保持トランジスタＴ１を介して電荷保持電位Ｖ
_L に接続される。１行目のウェル領域に対応する電極Ｇ
１ｂと２行目のバリア領域に対応する電極Ｇ２ａは、共
通にトランジスタＶ２を介して基板電圧Ｖｓｕｂに接続
され、電位保持トランジスタＴ２を介して電荷保持電位
Ｖ_L に接続される。

【００８２】以後同様に、下側の行のウェル領域に対応
する電極と、上側の行のバリア領域に対応する電極は共
通にトランジスタＶを介して基板電位Ｖｓｕｂに接続さ
れ、電位保持トランジスタＴを介して電荷保持電位Ｖ_L
に接続される。

【００８３】トランジスタＶは、フィールドシフト信号
φＦＳによって制御され、ホトダイオードＰに蓄積され
た電荷をＶＣＣＤ１、２、３、…のウェル領域Ｗに読み
出す。

【００８４】また、電位保持トランジスタＴはゲート電
圧φＧによって制御され、スイッチ用トランジスタＵが
オフの時、各電極に電荷保持電位Ｖ_L を与える。ただ
し、電極Ｇに駆動電圧φｉｊが与えられると、トランジ
スタＴはオフされ、電極は駆動電圧の電位となる。

【００８５】図より明らかなように、ＶＣＣＤ１、２、
３、…には１行当たり２つの領域（電極）が形成されて
いるが、これらの領域を制御する電極は２つずつ組にな
って配線され、右側、左側の制御回路からそれぞれ１行
当たり１つの制御信号が接続される。

【００８６】なお、ＨＣＣＤ６には、１列当たり４つの
電極が配置され、駆動信号Ｈ１、Ｈ２によって２相駆動
される。図４は、ピニング状態で電荷を保持でき、同一
印加電位によって同時にウェル領域とバリア領域を形成
することのできるＶＣＣＤの作成を示す。半導体領域
は、ドープする不純物の導電型と不純物濃度により、そ
の作り付け電位を変化させる。

【００８７】この現象を利用してウェル領域とバリア領
域を形成することができる。バリア領域のピニングポテ
ンシャルは、動作温度において蓄積電荷に対して十分な
高さのバリアを形成するように、ウェル領域のピニング
ポテンシャルより低くなるように選ぶ。

【００８８】図４（Ａ）は、バリア領域となる転送チャ
ネルの形成工程を示す。ｐ型シリコン領域２１の表面
に、ＳｉＯ₂ 層２３を形成し、ｎ型不純物をイオン注入
する。イオン注入されたｎ型不純物はｐ型シリコン領域
２１の表面部分に、ｎ^- 型領域２２を形成する。このｎ
^- 型領域２２がバリア領域を形成することになる。

【００８９】次に、図４（Ｂ）に示すように、ＳｉＯ₂
層２３の上に、多結晶シリコン（ポリＳｉ）層を形成
し、パターニングすることによって１ポリゲート２４を
形成する。次にこの１ポリゲート２４をマスクとして用
い、異方性エッチングを行ない、続いてｎ型不純物をイ
オン注入する。

【００９０】異方性エッチングにおいては、露出したＳ
ｉＯ₂ 層２３の一部をエッチングして除去する。エッチ
ングによって除去するＳｉＯ₂ 層２３の深さは、その上
にゲート電圧を作成した時、同一ゲート電圧でウェル領
域Ｗとバリア領域Ｂが同時にピニング状態に入るように
選定される。

【００９１】このような異方性エッチングに続いて、同
一の１ポリゲート２４をマスクとしてｎ型不純物をイオ
ン注入し、イオン注入された電荷転送路の不純物濃度を
高くする。

【００９２】または、異方性エッチングにおいて露出し
た領域のＳｉＯ₂ 層２３を一旦全部除去し、新たに異な
るＳｉＯ₂ 層を所望厚さ形成する。その後、上述同様の
イオン注入を行なう。

【００９３】１ポリゲート２４の下にはｎ型不純物は到
達せず、１ポリゲート２４のない領域にのみｎ型不純物
がイオン注入され、ｎ型領域２５を形成する。このｎ型
領域２５は、ｎ^- 型領域２２よりもｎ型不純物濃度が高
いため、電子に対する電子エネルギが低くなってウェル
領域を形成する。なお、この領域２５の形成は、１ポリ
ゲート２４とセルフアラインされるため、その位置精度
が高い。

【００９４】次に、図４（Ｃ）に示すように、１ポリゲ
ート２４の表面を酸化して酸化膜３０を形成し、その上
に多結晶シリコン（ポリＳｉ）を堆積し、パターニング
することによって２ポリゲート２６を形成する。この２
ポリゲート２６はウェル領域となるｎ型領域２５と自動
的に整合される。

【００９５】２ポリゲート２６は、図４（Ｂ）の工程に
おいて異方性エッチングにより薄くされたゲート酸化膜
の上に配置されるため、１ポリゲート２４よりも電荷転
送路に与える影響が強くなる。

【００９６】このようにして、１行当たり２つの電極が
１ポリゲート２４と２ポリゲート２６の組によって作成
される。その後、図２に示すように隣接する１ポリゲー
トと２ポリゲートを共通配線し、駆動回路に接続する。

【００９７】隣接する１ポリゲート２４と２ポリゲート
２６に同一電圧を印加した時、転送チャネル領域におい
てはバリア領域２２とウェル領域２５はその不純物濃度
が異なるため、電子に対する電子エネルギが異なる。こ
のようにして、電子に対する電位障壁と電位井戸を作成
することができる。

【００９８】図４（Ｄ）は、バリア部を表面不純物濃度
１．０×１０¹⁷ｃｍ^-3、接合深さ０．４μｍのｎ型領域
で形成し、ウェル部にはさらに表面不純物濃度５×１０
¹⁶ｃｍ^-3、深さ０．８μｍを重ねて形成した時のＶｇ−
Ｖｍ特性を示す。なお、ゲート酸化膜の厚さを均一に９
００Åとした時のウェル部の特性を破線で示す。横軸に
ゲート電圧Ｖｇ、縦軸にチャネルポテンシャルＶｍを示
す。ポテンシャルは正電荷に対するもので示しているの
で、電子の電子エネルギは上側が低い。

【００９９】ピニング状態におけるチャネルポテンシャ
ルは、不純物濃度の差等により設定される電位差を有す
る。ゲート酸化膜が均一の厚さを有する場合、ピニング
状態に入るゲート電圧Ｖｇｐは、バリア部とウェル部に
おいて異なるものとなる。しかしながら、ウェル領域上
のゲート酸化膜の厚さを薄くしたため、ウェル領域のチ
ャネルポテンシャルは破線の状態から実線の状態に変化
する。

【０１００】ゲート酸化膜の膜厚を調整することによ
り、実線の特性に示すようにウェル領域に対するゲート
ピニング電圧Ｖｇｐとバリア領域に対するゲートピニン
グ電極Ｖｇｐとを等しい値にすることができる。

【０１０１】図５は、ＶＣＣＤの他の作成を示す。図４
の作成においては、ｎ型不純物のイオン注入を２回行な
ったが、本作成においては、ｎ型不純物のイオン注入と
ｐ型不純物のイオン注入を利用する。

【０１０２】まず、図５（Ａ）に示すように、ｐ型Ｓｉ
領域２１の表面に、ＳｉＯ₂ 層２３を形成し、ＳｉＯ₂
層２３を介してｎ型不純物をイオン注入する。ｎ型不純
物のイオン注入により、ｎ型領域２７を形成する。この
ｎ型領域２７は、転送チャネルのウェル領域を形成する
ことになる。

【０１０３】次に、図５（Ｂ）に示すように、ＳｉＯ₂
層２３の上に、多結晶シリコン層を形成し、パターニン
グすることによって１ポリゲート２８を形成する。次に
この１ポリゲート２８をマスクとしてｐ型不純物をイオ
ン注入する。

【０１０４】１ポリゲート２８の存在する領域には、ｐ
型不純物はイオン注入されず、１ポリゲート２８が存在
せず、ＳｉＯ₂ 層２３が露出している領域にのみｐ型不
純物がイオン注入される。このようにして、ｐ型不純物
をイオン注入された領域においては、ｎ型不純物濃度が
ｐ型不純物濃度によって補償され、ｎ^- 型領域２９とな
る。

【０１０５】その後、図５（Ｃ）に示すように、１ポリ
ゲート２８の表面を酸化してＳｉＯ ₂ 層３１を形成し、
さらに全面に所定厚さのＳｉＯ₂ 層をＣＶＤで成長し、
その上にポリＳｉ層を堆積し、パターニングすることに
よって２ポリゲート３２を形成する。

【０１０６】ＣＶＤによって成長したＳｉＯ₂ 層は、１
ポリゲート２８に対してはその上に配置されるが、２ポ
リゲート３２に対してはその下に配置されることにな
る。このため、２ポリゲート３２は転送チャネル表面か
ら１ポリゲート２８よりも長い距離離されることにな
る。

【０１０７】この構成においては、１ポリゲート２８の
下にウェル領域が形成され、２ポリゲート３２の下にバ
リア領域２９が形成される。図５（Ｄ）は、このように
して形成される転送チャネルのウェル領域Ｗおよびバリ
ア領域Ｂ内におけるチャネルポテンシャルを印加ゲート
電圧Ｖｇの関数として示すグラフである。

【０１０８】ゲート酸化膜の厚さが同一である場合に
は、バリア領域Ｂは不純物濃度が低いため、破線で示す
ようにより浅い逆バイアスのゲート電圧Ｖｇによってピ
ニング状態に入る。

【０１０９】ところが、上述の実施例においては第２ポ
リゲート３２の下のゲート酸化膜は、第１ポリゲート２
８の下のゲート酸化膜よりも厚くされているため、ゲー
ト電圧が転送チャネルに及ぼす影響が減少され、破線の
特性から実線の特性に変化させられる。ゲート酸化膜の
膜厚差を調整することにより、同一ゲート電圧において
同時にウェル領域とバリア領域がピニング状態に入るよ
うに選定することができる。

【０１１０】なお、他の手段を単独ないしは併せて用い
ることにより、同一ゲート電圧が転送チャネルに与える
影響を異ならせることもできる。たとえば、ゲート電極
の材料を変えること、接合深さを変えること、ゲート絶
縁膜の材料を変えること等により、与える影響を異なら
せることもできる。これらの手段は、単独でも組み合わ
せても用いることが可能である。

【０１１１】このようにして、ＶＣＣＤ内に電位井戸と
電位障壁を自動的に発生させるようにした図３の構成に
おいて、電荷がどのように転送されるかを以下に説明す
る。図６、図７は、制御信号のタイミングチャートであ
る。図６において、図３のシフトレジスタ１２に与えら
れるタイミング信号φＡ、φＢ、φＩＮは、第３段〜第
５段に示す波形を有し、その下に示すような走査信号Ｓ
１〜Ｓｎを発生する。

【０１１２】φＩＮが立ち上がった後、次の水平ブラン
キング期間ＨＢＫにおいては、Ｓ１のみが立ち上がり、
次の水平ブランキング期間ＨＢＫにおいては、走査信号
Ｓ１とＳ２が立ち上がり、次の水平部ランキング期間Ｈ
ＢＫにおいては走査信号Ｓ１、Ｓ２、Ｓ３が立ち上が
り、このように順次走査信号Ｓの立ち上がる数が増加す
る。

【０１１３】これらの走査信号Ｓを与えられる転送用ト
ランジスタＵは、位相信号φ１かφ２を印加される。し
たがって、立ち上がった走査信号Ｓを与えられたトラン
ジスタＵはオンし、位相信号φ１またはφ２から駆動信
号φｉｊを形成して電極Ｇに与える。

【０１１４】図７は、このようにして形成される駆動信
号φ１１、φ２１、φ１２、φ２２、…の波形を示す。
また、図３左側に示す制御回路部には、図６上段に示す
制御信号φＦＳが与えられ、画像信号取込みのフィール
ドシフトを行なう。また、制御信号φＧは駆動信号φｉ
ｊの与えられない電極を所定電位Ｖ_Lに保持する。

【０１１５】なお、図６下段にはＨＣＣＤ６の電極に与
える２相駆動信号Ｈ１とＨ２の波形を示す。水平駆動信
号Ｈ１とＨ２は、水平走査期間に交互に変化する波形を
有し、ＶＣＣＤからＨＣＣＤ６に転送された電荷を順次
水平方向に転送する。なお、垂直ブランキング期間ＶＢ
Ｋにおいては、画素行列からの画像信号取込みが行なわ
れる。

【０１１６】図８は、ＶＣＣＤ中の電荷転送の様子を示
す。図中上段にＶＣＣＤ中の電極配置を示す。図中左側
にＨＣＣＤが配置され、その右側にＶＣＣＤが配置され
る。ＶＣＣＤの各電極は、印加する駆動電極によって表
示してある。図中縦方向に時間ｔをとり、時系列的にＶ
ＣＣＤおよびＨＣＣＤ中の電位および電荷を模式的に示
す。

【０１１７】まず、ホトダイオードからＶＣＣＤに電荷
が取り込まれた状態を時間ｔ０で示す。各行に対応する
ウェル領域Ｗにホトダイオードに蓄積された電荷が取り
込まれる。これらの電荷はバリア領域Ｂによって互いに
分離されている。この状態で全電極にはローレベルの電
圧が印加され、転送チャネルはピニング状態にある。

【０１１８】次のタイミングｔ１においては、駆動電圧
φ１１がプラス方向（ミドルレベル）に変化され、電子
エネルギが押し下げられる。このため、バリアＢ１が消
滅し、ウェル領域Ｗ１に蓄積されていた電荷Ｑ１がＨＣ
ＣＤに転送される。駆動電圧φ１１が元の状態に戻る
と、バリアＢ１が復活する。

【０１１９】次に、タイミングｔ２において、駆動電圧
φ２１がプラス方向に変化すると、ウェルＷ１とバリア
Ｂ２の電子エネルギが共に押し下げられ、ウェルＷ２に
蓄えられていた電荷Ｑ２がウェルＷ１に転送される。そ
の後、駆動電圧φ２１が元の状態に戻されると、ウェル
Ｗ１およびバリアＢ２の電子エネルギは元の状態とな
り、ｔ３に示す状態が形成される。

【０１２０】なお、ｔ３の状態において、ＨＣＣＤ中で
電荷転送が行なわれる。また、ウェルＷ２は電荷を蓄積
しておらず、電荷Ｑ２とＱ３は１行分離されている。次
にタイミングｔ４においては、２つの駆動信号φ１１と
φ１２とが同時にプラス方向に変化し、ＶＣＣＤ中の対
応領域の電子エネルギを押し下げる。バリアＢ１とＢ３
が消滅することにより、電荷Ｑ２はＨＣＣＤに転送さ
れ、電荷Ｑ３はウェルＷ２に転送される。なお、この状
態においてもバリアＢ２とＢ４は電荷移動を阻止する電
子エネルギを維持している。

【０１２１】その後駆動電圧φ１１とφ１２とが元の状
態に戻ると、タイミングｔ５の状態が実現され、バリア
Ｂ１とＢ３が復活する。この状態において、転送された
電荷Ｑ３と次の電荷Ｑ４とは２つのバリアＢ３とＢ４に
よって分離されている。

【０１２２】次のタイミングｔ６においては、駆動電圧
φ２１とφ２２とがプラス方向に変化し、ＶＣＣＤ中の
電子エネルギを押し下げる。このため、バリアＢ２とＢ
４が消滅し、電荷Ｑ３とＱ４はウェルＷ１とＷ３に転送
される。

【０１２３】その後、駆動電圧φ２１とφ２２が元の状
態に戻ると、バリアＢ２とＢ４が復活し、タイミングｔ
７の状態が実現される。この状態において、転送された
電荷Ｑ３とＱ４は、それぞれ隣接する電荷から２つのバ
リアによって分離されている。また、ＨＣＣＤ中の電荷
は、この間に転送される。

【０１２４】このようにして、ドミノ転送方式により全
画素から一度に読みだした電荷がＶＣＣＤからＨＣＣＤ
に転送され、ＨＣＣＤを介して読みだされる。ＶＣＣＤ
中での電荷保持時間が位置により異なるが、Ｖ_L をピニ
ング電圧以下（深い逆バイアス）とすることにより暗電
流の影響は低減される。

【０１２５】ＶＣＣＤ中に自動的に電位障壁と電位井戸
を形成することにより、１行当たり１つの制御信号を与
えることにより、２相駆動によってＶＣＣＤ中を電荷を
転送することができる。

【０１２６】なお、ＶＣＣＤに、ホトダイオードの１行
当たり２つの電極を形成し、一方の電極にウェル部を形
成し、他方の電極にバリア部を形成し、同一ゲート電圧
によって制御する場合を説明したが、ホトダイオードの
１行当たりＶＣＣＤ中に１つの電極を形成し、この電極
下にバリアとウェルを形成し、隣り合う電極に対して別
々の信号で制御してもよいことは言うまでもない。

【０１２７】また、ドミノ型電荷転送装置の場合を詳し
く説明したが、ＦＩＴ疑似フレーム電子シャッタ方式の
固体撮像装置も同様のＶＣＣＤを用いることによって作
成できることは当業者に自明であろう。

【０１２８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。

【０１２９】

【発明の効果】以上説明したように、本発明によれば、
電荷転送路に電荷を保持する期間において、暗電流の発
生が著しく低減するため、平均レベルとしてもばらつき
としても暗電流が減少し、電荷転送路から得られる信号
に与える暗電流の影響が著しく低減される。

【０１３０】電荷転送路における電荷の保持時間が変化
しても、暗電流による影響が著しく低減されるため、再
生する画像における電荷保持時間の差による影響が低減
される。

【０１３１】このため、再生画面における固定パターン
ノイズやフリッカも低減する。また、１つのゲート電圧
によって１つの電位井戸と１つの電位障壁とを形成する
場合は、行列状に配置された光電変換素子から電荷を読
み出すＶＣＣＤにおいて、電荷を転送するために１行当
たり１つの制御信号で足りるため、ＶＣＣＤ制御回路に
必要な素子数がほぼ半減する。

【０１３２】制御回路の構成が簡単になることにより、
固体撮像装置の高集積化が容易になる。

【図面の簡単な説明】

【図１】本発明の実施例を示す。図１（Ａ）はＶＣＣＤ
の構成を示す断面図とチャネルポテンシャルのゲート電
圧依存性を示すグラフ、図１（Ｂ）はゲート電圧と暗電
流の関係を示すグラフ、図１（Ｃ）は深さ方向の電子エ
ネルギ分布を示すダイヤグラムである。

【図２】本発明の実施例を示す。図２（Ａ）は構成を示
す概略平面図、図２（Ｂ）はＶＣＣＤ中の電子エネルギ
を示す概略ダイヤグラムである。

【図３】本発明の実施例による固体撮像装置の概略平面
図を示す。

【図４】ＶＣＣＤの作成を説明するための概略断面図お
よびゲート電極に対するチャネルポテンシャルの関係を
示すグラフである。

【図５】ＶＣＣＤの作成を説明するための概略断面図お
よびゲート電極に対するチャネルポテンシャルの関係を
示すグラフである。

【図６】図３の回路における制御信号のタイミングチャ
ートである。

【図７】図３の回路における制御信号のタイミングチャ
ートである。

【図８】ＶＣＣＤおよびＨＣＣＤ中における電荷転送を
説明するための概略電子エネルギダイヤグラムである。

【図９】従来技術によるアコーディオン転送方式を説明
するための概略図である。図９（Ａ）は電子エネルギ変
化を示すダイヤグラム、図９（Ｂ）は電荷転送の模様を
示すための概略平面図である。

【図１０】従来技術によるＦＩＴ疑似フレーム電子シャ
ッタ方式を説明するための概略図である。図１０（Ａ）
は構成を示す概略平面図、図１０（Ｂ）は動作を説明す
る概念図である。

【符号の説明】

１、２、３ ＶＣＣＤ ６ ＨＣＣＤ ８ 駆動回路 ９ 電位保持回路 １０ スイッチ回路 １２ シフトレジスタ １４ 基板 １５ ウェル部 １６ バリア部 １７、１８ ゲート電極 １９、２０ ゲート酸化膜 ２１ ｐ型Ｓｉ領域 ２２ ｎ^- 型領域 ２３ ＳｉＯ₂ 層 ２４ １ポリゲート ２５ ｎ型領域 ２６ ２ポリゲート ２７ ｎ型領域 ２８ １ポリゲート ２９ ｎ^- 型領域 ３０、３１ ＳｉＯ₂ 層 ３２ ２ポリゲート Ｐ ホトダイオード Ｅ ＶＣＣＤの電極 ＳＷ スイッチ Ｓ 走査信号 Ｔ 電位保持トランジスタ φ 位相信号 Ｖ_L 電荷保持電位 Ｖｍ チャネルポテンシャル Ｖｇ ゲート電圧 Ｖｇｐ ピニング電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者 迫田 亜紀夫 宮城県黒川郡大和町松坂平１丁目６番地 富士フイルムマイクロデバイス株式会 社内 (56)参考文献 特開 平２−33274（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 5/30 - 5/335

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型領域を有する半導体基板に形
   成され、列状あるいは行列状に配置された多数個の光電
   変換素子と、 前記光電変換素子の各列に対応して配置された１列ある
   いは複数列の第２導電型領域を含む埋込型のＣＣＤであ
   って、電位井戸を形成して電荷を蓄積するためのウェル
   部と電位障壁を形成して電荷を前記ウェル部に閉じ込め
   るためのバリア部とを有し、これらが異なる不純物濃度
   を有し、さらにゲート絶縁膜の厚さ、接合深さ、ゲート
   電極材料、ゲート絶縁膜の材料の少なくとも１つが異な
   り、ほぼ同一のゲート電圧でピニング状態となり、かつ
   異なるピニングポテンシャルを示すＣＣＤとを有する固
   体撮像装置。
2. 【請求項２】 前記ＣＣＤは、１つの駆動電圧によって
   １つの電位井戸と１つの電位障壁とを制御でき、１画素
   あるいは１行当たり１つの制御電圧を受けるように構成
   され、 さらに、前記ＣＣＤの各画素あるいは各行当たり１つの
   制御信号を発生する制御回路を有する請求項１記載の固
   体撮像装置。
3. 【請求項３】 前記制御回路は出力端に近い側から次第
   に広がる範囲に駆動電圧を印加する駆動回路と、前記駆
   動電圧が印加されない範囲の前記ＣＣＤにピニング状態
   を実現する電荷保持用電圧を印加する保持回路とを含む
   請求項１ないし２記載の固体撮像装置。