JP2002152163A - 通信ノード及び通信ユニット - Google Patents

Abstract

(57)【要約】 【課題】 主信号の並列度を上げずにその主信号のバッ
クプレーン伝送を安定して高速に行なえるようにして、
４０Ｇｂｐｓや１６０Ｇｂｐｓもしくはそれ以上の超高
速・大容量のビットレートに対応可能な拡張性の高い通
信ノードを、小型に実現できるようにする 【解決手段】 複数のスロットに実装された通信ユニッ
ト１１−ｉ，１２（１２，１３）間での信号の伝送を可
能にするバックプレーン伝送回路３と、このバックプレ
ーン伝送回路３における通信ユニット１１−ｉ，１２
（１２，１３）間の該信号の伝送距離に応じて該信号の
波形制御を行なう信号波形制御部４１−１とをそなえる
ように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信ノード及び通
信ユニットに関し、特に、ＳＯＮＥＴ（Synchronous Op
tical Network）やＳＤＨ（Synchronous Digital Hiera
rchy）などの新同期網の伝送方式に準拠した伝送装置と
して用いて好適な、通信ノード及び通信ユニットに関す
る。

【０００２】

【従来の技術】図１４は既存のＳＯＮＥＴ／ＳＤＨ伝送
システムに適用される伝送装置（通信ノード）の外観を
模式的に示す正面図で、この図１４に示すノード１００
は、１０Ｇｂｐｓ〔ＳＯＮＥＴのＯＣ（Optical Carrie
r）−１９２／ＳＤＨのＳＴＭ（Synchronous Transfer
Module）−６４〕対応の装置（以下、「１０Ｇノード」
という）で、装置筐体であるシェルフ（サブラック）１
１０と、それぞれ機能別に設計された以下に列記する各
種ユニットとをそなえて構成されており、これらのユニ
ットが、それぞれ、シェルフ１１０の所定スロットに実
装・固定されるようになっている。

【０００３】 ・受信ユニット（ＲＣ）１１１Ａ，１１１Ｂ ・分離ユニット（ＤＭ）１１２Ａ，１１２Ｂ ・４組の現用（ワーク）／予備（プロテクション）用の
分岐挿入ユニット（ＭＭ）１１３Ｗ／Ｐ〜１１６Ｗ／Ｐ ・多重ユニット（ＭＸ）１１７Ａ，１１７Ｂ ・送信ユニット（ＴＣ）１１８Ａ，１１８Ｂ ・シンクロナイゼーション・ユニット（ＳＣ）１２１
Ａ，１２１Ｂ ・ ＨＵＢユニット１２２ ・アラーム・オーダワイヤ・ユニット（ＡＷＵ）１３１ ・トランスポート・コンプレックス・インタフェース
（ＨＥＤ）ユニット１３２Ａ，１３２Ｂ ・クラフト・インタフェース・ユニット（ＣＲＦ）１３
３ ・ＤＣＣ（Data Communication Channel）終端ユニット
１３４Ａ，１３４Ｂ ・メモリ・ユニット１３５ ・ＣＰＵ（Central Processing Unit）カード１３６
Ａ，１３６Ｂ ・電源ユニット（ＰＷ）１３７ ここで、上記の受信ユニット１１１Ａ，１１１Ｂは、１
０Ｇｂｐｓ容量の光信号（ＯＣ−１９２）を受信する高
次群インタフェースで、その主要な機能として、例え
ば、プリアンプや光電変換器（Ｏ／Ｅ）などをそなえて
構成される。なお、これらの受信ユニット１１１Ａ，１
１１Ｂは、「１＋１構成」の場合、一方が現用、他方が
予備用として用いられ、リングネットワークなどに適用
される場合、双方が現用（一方がＥＡＳＴ方向用、他方
がＷＥＳＴ方向用）として用いられる。

【０００４】また、上記の分離ユニット１１２Ａ，１１
２Ｂは、それぞれ、対応する受信ユニット１１１Ａ、１
１１Ｂからの主信号を低次群チャンネル信号（ＯＣ−４
８相当）に分離するためのものであり、分岐挿入ユニッ
ト１１３Ｗ／Ｐ〜１１６Ｗ／Ｐは、それぞれ、分離ユニ
ット１１２Ａ，１１２Ｂからの上記低次群チャンネル信
号についてのインタフェースを装備するものである。

【０００５】ただし、本１０Ｇノード１００がリングネ
ットワークに適用される場合、現用の分岐挿入ユニット
１１３Ｗ〜１１６ＷはＥＡＳＴ方向用、予備用の分岐挿
入ユニット１１３Ｐ〜１１６ＰはＷＥＳＴ方向用のイン
タフェース（ＩＦ）ユニットとしてそれぞれ使用され
る。さらに、多重ユニット１１７Ａ，１１７Ｂは、それ
ぞれ、上記の各分岐挿入ユニット１１３Ｗ／Ｐ〜１１６
Ｗ／Ｐからの低次群チャンネル信号を１０Ｇｂｐｓ容量
分だけ集線して多重化するためのものである。

【０００６】また、送信ユニット１１８Ａ，１１８Ｂ
は、それぞれ、対応する多重ユニット１１７Ａ，１１７
Ｂからの多重化信号を光信号（ＯＣ−１９２）に変換し
て高次群インタフェース（光ライン）へ出力するための
もので、このために、例えば、電気光変換器（Ｅ／Ｏ）
やポストアンプなどをそなえて構成される。つまり、上
記の受信ユニット１１１Ａ，１１１Ｂ，分離ユニット１
１２Ａ，１１２Ｂ，分岐挿入ユニット１１３Ｗ／Ｐ〜１
１６Ｗ／Ｐ，多重ユニット１１７Ａ，１１７Ｂ及び送信
ユニット１１８Ａ，１１８Ｂから成るブロック（通信ユ
ニット群）は、図１５に模式的に示すように、主信号の
伝送機能を担うトランスポート・コンプレックス部（主
信号ブロック）１０１を構成しているのである。

【０００７】次に、上記のシンクロナイゼーション・ユ
ニット１２１Ａ，１２１Ｂは、それぞれ、本１０Ｇノー
ド１００のタイミング同期機能を提供するシンクロナイ
ゼーション・コンプレックス部（同期ブロック）１０２
（図１６参照）を構成するもので、例えば、リファレン
ス・クロックの収集機能や、タイミング分配機能，シン
クロナイゼーション・メッセージ処理機能などを有して
いる。なお、本同期ブロック１０２は、主信号ブロック
１０１の一部として扱われる場合が多い。また、ＨＵＢ
ユニット１２２は、後述のマネージメント・コンプレッ
クス部１０３（図１７参照）と上記のトランスポート・
コンプレックス部１０１との間をインタフェースするユ
ニットである。

【０００８】また、アラーム・オーダワイヤ・ユニット
１３１は、アラーム・オーダワイヤ機能を提供するため
のものであり、ＨＥＤユニット１３２Ａ，１３２Ｂは、
それぞれ、ポーリング制御機能やオーバヘッド・インタ
フェース（オーバヘッド終端／付け替えなど）を提供す
るものであり、クラフト・インタフェース・ユニット１
３３は、クラフト・インタフェースやＤＣＣ（Data Com
munication Channel）終端機能などを提供するためのも
のであり、ＤＣＣ終端ユニット１３４Ａ，１３４Ｂは、
ＤＣＣ終端機能を提供するためのものである。

【０００９】さらに、ＣＰＵ（Central Processing Uni
t）カード１３６Ａ，１３６Ｂは、それぞれ、上記の主
信号ブロック１０１及び各ユニット１３１，１３２Ａ，
１３２Ｂ，１３３，１３４Ａ，１３４Ｂを統括的に制御
して、本１０Ｇノード１００の監視制御機能を提供する
もので、ここでは、これら２枚のＣＰＵカード１３６
Ａ，１３６Ｂにて負荷分散処理を行なうようになってい
る。

【００１０】また、メモリ・ユニット１３５は、上記の
ＣＰＵカード１３６Ａ，１３６Ｂが動作する上で必要な
ソフトウェアやデータを記憶するとともに、上記の監視
・制御機能を実行する上で必要な作業メモリ領域などを
提供するものであり、電源ユニット１３７は、マネージ
メント・コンプレックス部１０３に電源を供給するため
のものである。

【００１１】つまり、上記のアラーム・オーダワイヤ・
ユニット１３１，ＨＥＤユニット１３２Ａ，１３２Ｂ，
クラフト・インタフェース・ユニット１３３，ＤＣＣ終
端ユニット１３４Ａ，１３４Ｂ，メモリ・ユニット１３
５及びＣＰＵカード１３６Ａ，１３６Ｂから成るブロッ
クは、図１７に模式的に示すように、本シェルフ１００
の監視・制御機能を提供するマネージメント・コンプレ
ックス部（監視・制御ブロック）１０３を構成している
のである。

【００１２】そして、上述の構成を有する１０Ｇノード
１００で受信された主信号は、図１８に示すような経路
をとって上記の主信号ブロック１０１を伝送される。こ
のため、本１０Ｇノード１００には、図２０に模式的に
示すように、上記の主信号ブロック１０１を構成する各
ユニット（符号略）が接続されるスロット毎のコネクタ
２０１やユニット間通信（信号伝送）のための信号配線
などが設けられたプリント基板〔ＰＣＢ（Printed Circ
uit Board）〕２００がシェルフ１１０の背面に設けら
れている。なお、前記プリント基板２００が、バックボ
ード（ＢＷＢ；Back Wired Board）、あるいは、バック
プレーン・インタフェース（バックプレーン伝送回路）
と呼ばれるものである。

【００１３】そして、上記の各ユニットを例えばシェル
フ１１０の上下の内壁面にスロット毎に設けられたガイ
ド（レール）１４０に沿ってシェルフ奥に押し込むこと
で、各ユニットの背面に設けられたコネクタ１５０と上
記バックプレーン・インタフェース（以下、単に「バッ
クプレーン」という）２００に設けられたスロット対応
のコネクタ２０１とが接続されて、ユニット間通信が可
能な状態となる。

【００１４】このときの、上記主信号ブロック１０１を
構成する各ユニット１１１Ａ，１１１Ｂ，１１２Ａ，１
１２Ｂ，１１３Ｗ／Ｐ〜１１６Ｗ／Ｐ，１１７Ａ，１１
７Ｂ，１１８Ａ，１１８Ｂの具体的な接続関係は、図１
９に示すようになる。即ち、受信信号のビットレートが
１０Ｇｂｐｓの場合、受信ユニット１１１Ａ（１１１
Ｂ）と分離ユニット１１２Ａ（１１２Ｂ）との間、およ
び、多重ユニット１１７Ａ（１１７Ｂ）と送信ユニット
１１８Ａ（１１８Ｂ）との間は、それぞれ、バックボー
ド２００に設けられた６２２Ｍｂｐｓ×１６並列の信号
線により接続され、分離ユニット１１２Ａ（１１２Ｂ）
と分岐挿入ユニット１１３Ｗ〜１１６Ｗ（１１３Ｐ〜１
１６Ｐ）との間、および、分岐挿入ユニット１１３Ｗ〜
１１６Ｗ（１１３Ｐ〜１１６Ｐ）と多重ユニット１１７
Ａ（１１７Ｂ）との間は、それぞれ、バックボード２０
０に設けられた３１１Ｍｂｐｓ×３２並列の信号線によ
り接続された状態となる。

【００１５】このように、既存の１０Ｇノード１００で
は、バックボード２００とそれを介して接続される各ユ
ニット間のインタフェースとして、１０Ｇ容量分のデー
タ（主信号）を３１１Ｍｂｐｓ×３２並列、もしくは、
６２２Ｍｂｐｓ×１６並列の並列データとして伝送する
方式を採用しているのである。なお、図１９において、
破線で示す信号経路は、上述したように本ノード１００
がリングネットワークに適用される〔上記のワーク／プ
ロテクションがＥＡＳＴ／ＷＥＳＴとして用いられる
（つまり、プロテクションも現用として用いる）〕場合
には、使用されない経路（配線）であることを表わして
いる。

【００１６】また、監視・制御ブロック１０３を構成す
る各ユニットのための配線はバックボード２００には設
けられておらず、監視・制御ブロック１０３と主信号ブ
ロック１０１との間の情報（監視，制御，オーバヘッド
など）の情報のやりとりは、例えば図１７中に示すよう
に、ＨＥＤユニット１３２Ａ，１３２Ｂ及びＨＵＢユニ
ット１２２を介してシェルフ１１０の前面に配線された
１５５．５２Ｍｂｐｓの光ファイバ（光リンク）にて行
なわれるようになっている。

【００１７】

【発明が解決しようとする課題】ところで、ＳＯＮＥＴ
／ＳＤＨ伝送システムにおける光ラインのビットレート
は、ここ数年で従来の２．５Ｇｂｐｓ（ギガビット／
秒）から上述したごとく１０Ｇｂｐｓに高速化されてき
ており、今後は、４０Ｇｂｐｓや１６０Ｇｂｐｓといっ
た超高速化の実現も期待されている。このため、ＳＯＮ
ＥＴ／ＳＤＨ伝送システムを構築するノードについても
４０Ｇｂｐｓ以上のビットレートに対応した超高速・大
容量の装置の開発が期待されている。

【００１８】即ち、現在、主流となっているＳＯＮＥＴ
／ＳＤＨ伝送システムにおけるノードが対応するビット
レートは上述した１０Ｇｂｐｓ（ＯＣ−１９２／ＳＴＭ
−６４）であるが、次期装置としては、４０Ｇｂｐｓ
（ＯＣ−７６８／ＳＴＭ−２５６）、さらには、１６０
Ｇｂｐｓ（ＯＣ−３０７２／ＳＴＭ−１０２４）という
超高速なビットレートに対応できるノードの開発が急が
れている。

【００１９】そこで、例えば、上述した既存１０Ｇｂｐ
ｓ対応のバックプレーン２００の構成（インタフェー
ス）において、信号配線数（並列度）を増やすことで、
４０Ｇｂｐｓ対応のノードを実現するという単純な方法
が考えられるが、この場合は、３１１Ｍｂｐｓなら１２
８並列、６２２Ｍｂｐｓなら６４並列という巨大な並列
信号をバックプレーン２００上で伝送しなければならな
くなり、１０Ｇノード１００と同一サイズあるいはそれ
以下の装置規模での実現は極めて困難である。当然、そ
れ以上の１６０Ｇｂｐｓといった超高速・大容量ノード
を小型に実現することも不可能である。

【００２０】しかしながら、４０Ｇｂｐｓや１６０Ｇｂ
ｐｓといった次世代の超高速・大容量ノードに対して
は、その性能は勿論のこと装置規模においても、従来の
１０Ｇノード１００と同一またはそれ以下のサイズが要
求されているため、実装される各ユニットの小型化とと
もに、バックプレーン２００の高速化・高密度集積化を
実現する必要がある。

【００２１】つまり、バックプレーン２００上の信号配
線数（並列度）はそのままで、各信号線のビットレート
を上げる必要がある。しかし、既存のバックプレーン２
００および既存デバイス，材料では、３１１Ｍｂｐｓや
６２２Ｍｂｐｓといった上記のビットレートまでが主信
号を安定して伝送できる限界であり、これ以上のビット
レートで主信号をバックプレーン２００上で伝送しよう
とすると、信号線のもつ損失特性によりバックプレーン
２００のスロット間という比較的短い伝送距離において
も主信号波形が大きく劣化してしまい、とても実用性に
は耐えられないのが現状である。

【００２２】また、バックプレーン上の信号速度（容
量）は、システムとしての伝送容量、ひいては、システ
ムのアプリケーションメニューを決める重要な要素であ
り、高速ビットレート対応のバックプレーンが実現でき
なければシステムとしての拡張性に対応することもでき
ない。本発明は、以上のような課題に鑑み創案されたも
ので、主信号の並列度を上げずにその主信号のバックプ
レーン伝送を安定して高速に行なえるようにして、４０
Ｇｂｐｓや１６０Ｇｂｐｓもしくはそれ以上の超高速・
大容量のビットレートに対応可能な拡張性の高い通信ノ
ードを、小型に実現できるようにすることを目的とす
る。

【００２３】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の通信ノードは、複数のスロットに実装さ
れた通信ユニット間での信号の伝送を可能にするバック
プレーン伝送回路と、このバックプレーン伝送回路にお
ける通信ユニットの実装スロット位置情報に基づいて上
記信号の波形制御を行なう信号波形制御部とをそなえた
ことを特徴としている。

【００２４】上述のごとく構成された本発明の通信ノー
ドでは、バックプレーン伝送回路(以下、単に「バック
プレーン」と略称する)上を伝送される信号の波形を、
通信ユニットの実装スロット位置情報に基づいて制御す
ることができるので、信号の伝送速度が上がったときに
顕著に現われる上記信号のスロット間の位置関係（つま
り、伝送距離）に応じた信号波形劣化を改善（補償）す
ることが可能となり、通信ユニット間での信号伝送に必
要な信号品質を維持しながら常に安定した信号伝送を実
現することができる（請求項１）。

【００２５】ここで、上記の信号波形制御部は、上記の
通信ユニットの実装スロット位置情報を収集する実装ス
ロット位置情報収集部と、この実装スロット位置情報収
集部によって収集された実装スロット位置情報に基づい
て上記信号の伝送距離に応じた波形補正情報を生成する
波形補正情報生成部とをそなえ、この波形補正情報生成
部によって得られた波形補正情報に基づいて上記の波形
制御を行なうように構成してもよい。

【００２６】このようにすれば、通信ユニットの実装時
や装置立ち上げ時などにおいて自動的にその実装スロッ
ト位置情報が収集されてスロット間の信号の伝送距離が
求められ、その伝送距離に応じた波形補正情報が生成さ
れてこれに基づいて信号の伝送距離に応じた波形制御が
行なわれるので、手動で上記波形制御のための波形補正
情報を設定する必要がない（請求項２）。

【００２７】なお、上記信号の送信側通信ユニットに、
送信信号振幅制御機能付きの送信回路を設けるととも
に、上記の信号波形制御部を、この送信回路での振幅制
御量を制御することで上記の波形制御を行なうように構
成すれば、信号の送信側での振幅制御により、上記伝送
距離に応じた信号波形制御を実現できる（請求項３）。
また、上記信号の受信側通信ユニットに、受信信号振幅
制御機能付きの受信回路を設けるとともに、上記の信号
波形制御部を、この受信回路での振幅制御量を制御する
ことで波形制御を行なうように構成すれば、上記信号の
受信側での振幅制御により、上記伝送距離に応じた信号
波形制御を実現できる。勿論、これらの送信側，受信側
での振幅制御は双方を組み合わせて実施することもでき
る（請求項４）。

【００２８】さらに、上記の信号波形制御部を、上記信
号の送信側通信ユニット及び受信側通信ユニットのそれ
ぞれに設けるとともに、これらの信号波形制御部同士が
上記信号の振幅制御量を決定するための通信制御を行な
って上記の波形制御を行なうように構成されていてもよ
い。このようにすれば、通信ユニットと別個に信号波形
制御部を設けることなく、上記の波形制御を実現するこ
とができる（請求項５）。

【００２９】また、上記の通信ユニットには、それぞ
れ、上記信号のエラー訂正を行なうためのエラー訂正回
路が設けられていてもよい。このようにすれば、装置環
境の変化などの微少な外乱によっても信号エラーが生じ
るような高速信号伝送時においても、エラー訂正回路に
よりその信号エラーを訂正することができる（請求項
６）。

【００３０】この場合、上記信号の送信側通信ユニット
におけるエラー訂正回路を、上記のエラー訂正のための
エラー訂正情報を上記信号に付加するように構成すると
ともに、上記信号の受信側通信ユニットにおけるエラー
訂正回路を、上記信号に付加されたエラー訂正情報に基
づいて上記のエラー訂正を行なうように構成してもよ
い。このようにすれば、信号速度を上げることにより確
度の高いエラー訂正を付加することが可能となり、上記
エラー訂正情報に基づいて確実に上記信号のエラー訂正
を実施することができる（請求項７）。

【００３１】さらに、上記のバックプレーンには、上記
のスロットに対する通信ユニット増設時のための拡張用
接続部と、この拡張用接続部に接続され増設された通信
ユニットとそれ以外の既存通信ユニットとの通信を可能
にする拡張用信号配線とが設けられていてもよい。この
ようにすれば、上述のごとく高速信号伝送を安定して行
なえるバックプレーンの信号伝送容量を、装置規模を増
大させることなく必要に応じて増やすことができる（請
求項８）。

【００３２】次に、本発明の通信ユニットは、バックプ
レーンの他のスロットに実装された通信ユニット向けの
信号を送信する送信回路と、この送信回路から送信され
る信号の波形を上記他のスロットに実装された通信ユニ
ットの実装スロット位置情報に基づいて制御する送信側
波形制御回路とをそなえたことを特徴としている。上述
のごとく構成された本発明の通信ユニットでは、バック
プレーンへ送信する信号の波形を、通信相手である他の
通信ユニットが実装されたスロットとの位置関係（つま
り、伝送距離）に応じて制御することができるので、信
号の伝送速度が上がったときに顕著に現われる伝送距離
に応じた信号波形劣化を改善（補償）することが可能と
なり、通信ユニット間での信号伝送に必要な信号品質を
維持しながら常に安定した信号伝送を実現することがで
きる（請求項９）。

【００３３】また、本発明の通信ユニットは、バックプ
レーンの他のスロットに実装された通信ユニットからの
信号を受信する受信回路と、この受信回路で受信された
信号の波形を上記の他のスロットに実装された通信ユニ
ットの実装スロット位置情報に基づいて制御する受信側
波形制御回路とをそなえたことを特徴としている。上述
のごとく構成された本発明の通信ユニットでは、バック
プレーンから受信される信号の波形を、通信相手である
他の通信ユニットが実装されたスロットとの間の位置関
係（つまり、伝送距離）に応じて制御することができる
ので、この場合も、信号の伝送速度が上がったときに顕
著に現われる伝送距離に応じた信号波形劣化を改善（補
償）することが可能となり、通信ユニット間での信号伝
送に必要な信号品質を維持しながら常に安定した信号伝
送を実現することができる（請求項１０）。

【００３４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明の一実施形態として
のＳＯＮＥＴ／ＳＤＨノードを模式的に示す斜視図で、
この図１に示すＳＯＮＥＴ／ＳＤＨノード１（以下、単
に「ノード１」という）は、この場合も、装置筐体であ
るシェルフ（ラック）２と、機能別に設計された以下に
列記する複数のユニットとをそなえて構成されており、
これらのユニットが、それぞれ、従来と同様に、シェル
フ２の所定スロットに挿入されることで、シェルフ背面
に設けられたバックプレーン・インタフェース３（以
下、単に「バックプレーン３」ともいう）を介して信号
が接続されるようになっている。

【００３５】・送信インタフェース（ＩＦ）ユニット
（ＩＦＳ）１１−１〜１１−４ ・多重ユニット（ＭＵＸ）１２ ・送信ユニット（ＯＳ）１３ ・受信ユニット（ＯＲ）２１ ・分離ユニット（ＤＭＵＸ）２２ ・受信インタフェース（ＩＦ）ユニット（ＩＦＲ）２３
−１〜２３−４ ・ＨＵＢユニット３０ なお、図１では、シェルフ上段側において、各ユニット
１１−１〜１１−４，１２，１３，３０とバックプレー
ン３との接続関係を透過イメージで示している。また、
この図１には、現用系（ＥＡＳＴ側）の送信ＩＦユニッ
ト１１−ｉ（ｉ＝１〜４），多重ユニット１２及び送信
ユニット１３（受信ユニット２１，分離ユニット２２及
び受信ＩＦユニット２３−ｉ）に着目した構成（スロッ
ト）のみを示しているが、実際には、それぞれ、前述し
た１０Ｇノード１００と同様に、それぞれに対応する予
備用（ＷＥＳＴ側）ユニット（スロット）も設けられて
おり、現用系と同様の接続を行なう信号配線が現用系の
信号配線とペアでバックプレーン３上に形成されている
ものとする。

【００３６】さらに、上記の各ユニット１１−ｉ，１
２，１３，２１，２２，２３−ｉ及び３０のシェルフ２
に対する実装方法は、図２０により前述した方法と同様
である。また、この図１において、符号４は光リンク
（光ファイバ）５を介してＨＵＢユニット３０と接続さ
れたマネージメント・シェルフ（前記の監視・制御ブロ
ック１０３に相当する）を表わし、このマネージメント
・シェルフ４に、後述するバックプレーン伝送の信号波
形制御を行なうための制御ユニット４１（図２参照）が
実装されるようになっている。

【００３７】以下、上記の各ユニット１１−ｉ，１２，
１３，２１，２２，２３−ｉの基本機能について説明す
る。まず、上記シェルフ２の上段において、送信ＩＦユ
ニット１１−ｉは、それぞれ、低次群インタフェース
（光ライン）からの主信号（低次群チャンネル信号；例
えば、本ノード１が４０Ｇｂｐｓ対応のものであれば１
０Ｇｂｐｓ容量分、８０Ｇｂｐｓ対応のものであれば２
０Ｇｂｐｓ容量分の信号）を電気信号に変換して送信回
路１４−ｉからバックプレーン３上に設けられた信号配
線（主信号ライン）３１−ｉ経由で多重ユニット１２へ
送信するためのものである。

【００３８】また、多重ユニット１２は、上記の送信ユ
ニット１１−ｉの各送信回路１４からバックプレーン３
上の信号配線３１−ｉを介して伝送されてくる主信号を
それぞれ対応する受信回路１５−ｉで受信して多重化
し、その多重化信号を対応する送信回路１６−ｉからバ
ックプレーン３上の信号配線（主信号ライン）３２−ｉ
経由で送信ユニット１３へ送信するためのものである。

【００３９】さらに、送信ユニット１３は、上記の多重
ユニット１２の各送信回路１６−ｉからバックプレーン
３上の信号配線３２−ｉ経由で伝送されてくる主信号
（多重化信号）を対応する受信回路１７−ｉで受信し
て、各受信信号を光信号に変換して高次群インタフェー
ス（光ライン）へ送信するためのものである。つまり、
上記の送信ＩＦユニット１１−ｉは、多重ユニット１２
に対する送信側の通信ユニットに相当し、多重ユニット
１２は、送信ＩＦユニット１１−ｉに対する受信側の通
信ユニットに相当するとともに、送信ユニット１３に対
する送信側の通信ユニットに相当し、送信ユニット１３
は、多重ユニット１２に対する受信側の通信ユニットに
相当することになる。

【００４０】なお、上記の各ユニット１１−ｉ，１２，
１３には、図１中に示すように、それぞれ、制御ＬＳＩ
回路（Large Scale Integrated circuit）１８−１〜１
８−６も設けられており、これらの制御ＬＳＩ回路１８
−１〜１８−６によって、後述するように、対応するユ
ニット１１−ｉ，１２，１３内の送信回路１４−ｉ、あ
るいは、受信回路１５−ｉ，１７−ｉが制御されて、バ
ックプレーン３上を伝送される主信号の波形がその伝送
距離（信号配線３１−ｉ，３２−ｉの距離）に応じて制
御されるようになっている。

【００４１】一方、シェルフ２の下段において、受信ユ
ニット２１は、上記の高次群インタフェースから受信さ
れる光信号（多重化信号）を電気信号に変換してバック
プレーン３経由で分離ユニット１５へ主信号として送信
するものであり、分離ユニット２２は、受信ユニット１
４から受信した主信号を低次群チャンネル信号に分離し
てそれぞれ対応する受信ＩＦユニット２３−ｉにバック
プレーン３経由で分配するためのものであり、各受信Ｉ
Ｆユニット２３−ｉは、それぞれ、分離ユニット２２か
らの主信号を光信号に変換して低次群インタフェース
（光ライン）へ送信するためのものである。

【００４２】つまり、図１に示すノード１は、送信ＩＦ
ユニット１１−１〜１１−４，多重ユニット１２，送信
ユニット１３，受信ユニット２１，分離ユニット２２及
び受信ＩＦユニット２３−１〜２３−４が、主信号の伝
送機能を提供する主信号ブロックを構成し、そのうち、
シェルフ２の上段に実装された送信ユニット１１，多重
ユニット１２及び送信ＩＦユニット１３−１〜１３−４
から成るブロックが、主信号の送信機能（送信ブロック
１０）を提供し、シェルフ２の下段に実装された受信ユ
ニット２１，分離ユニット２２及び受信ＩＦユニット２
３−１〜２３−４から成るブロックが、主信号の受信機
能（受信ブロック２０）を提供しているのである。

【００４３】なお、図１には図示を省略しているが、こ
れらのシェルフ２の下段に実装された受信ブロック２０
を構成する各ユニット２１，２２，２３−ｉにも、それ
ぞれ、送信ブロック１０の構成と同様に、送信回路ある
いは受信回路が搭載され、これらの送信回路と受信回路
とがバックプレーン３上の信号配線により１対１に接続
されているものとする。また、制御ＬＳＩ回路もそれぞ
れ設けられており、送信ブロック１０側と同様に、後述
するバックプレーン３上を伝送される主信号の伝送距離
に応じた信号波形制御が行なわれるようになっている。

【００４４】さらに、上記のＨＵＢユニット３０は、送
信ブロック１０及び受信ブロック２０との間の信号の集
線／分配機能を提供するとともに、マネージメント・シ
ェルフ４との間の監視・制御情報の送受を光リンク５に
て実現するもので、送信ブロック１０との接続に着目す
ると、図１中に示すように、電気光変換器（Ｅ／Ｏ）３
０−１と制御ＬＳＩ回路３０−２とをそなえている。

【００４５】これにより、本ＨＵＢユニット３０では、
各ユニット１１−ｉ，１２，１３に搭載された制御ＬＳ
Ｉ回路１８−ｊ（ｊ＝１〜６）で収集された監視情報
を、バックプレーン３を介して制御ＬＳＩ回路３０−２
で収集して光リンク５経由でマネージメント・シェルフ
４へ送信する一方、マネージメント・シェルフ４からの
制御情報を、制御ＬＳＩ回路３０−２経由で各ユニット
１１−ｉ，１２，１３に搭載された制御ＬＳＩ回路１８
−ｊへ適宜転送することが行なわれる。

【００４６】さて、ここで、上記のバックプレーン３上
の主信号の伝送（以下、「バックプレーン伝送」ともい
う）は、本実施形態では、従来の３１１Ｍｂｐｓ×３２
並列、もしくは、６２２Ｍｂｐｓ×１６並列のデータ伝
送方式から、２．５（〜５．０）Ｇｂｐｓ×１６並列の
データ伝送方式に基本ビットレートを引き上げている。

【００４７】ただし、このようにバックプレーン伝送の
ビットレートがＧｂｐｓオーダの高速ビットレートに達
すると、信号配線３１−ｉ，３２−ｉのもつ損失特性に
よる伝送損失が大きくなり主信号データの波形劣化が大
きくなる。しかも、この波形劣化は、バックプレーン３
上での主信号データの伝送距離（信号配線距離；スロッ
ト間距離）によって異なる。

【００４８】また、微少な装置環境〔温度や電源電圧，
電磁環境両立性（ＥＭＣ：Electro-Magnetic Compatibi
lity）〕の変化や外乱，回路素子特性のばらつきなどに
よって主信号データにエラーも発生しやすくなる。な
お、上記のＥＭＣとは、装置が出す電磁妨害（ＥＭＩ：
Electro-Magnetic Interference）と装置の電磁妨害耐
力（ＥＭＳ：Electro-Magnetic Susceptibility）の総
称である。

【００４９】このため、本実施形態では、２．５（〜
５．０）Ｇｂｐｓの主信号データに誤り訂正符号を付加
して、主信号データを誤り訂正符号付きの２．７（〜
５．４）Ｇｂｐｓの主信号データとし、さらに、連続符
号制限とマーク率の平均化及びパリティ・エラーの検出
などを行なって主信号データの符号間干渉を低減すべく
８Ｂ（ビット）／１０Ｂ変換による符号変換を行なうこ
とで、２．５（〜５．０）Ｇｂｐｓの主信号データを最
終的に３．３７５（〜６．７５）Ｇｂｐｓまで高速化し
て伝送するとともに、スロット間毎に主信号データの波
形補正を個々に行なう。

【００５０】なお、上記の誤り訂正符号は、主信号デー
タ内の空き領域（オーバヘッドの空き領域など）に挿入
することで、信号速度は上げないようにしてもよい。た
だし、上記のように誤り訂正符号を主信号データの外部
に付加して信号速度を上げるようにした方が、付加でき
る誤り訂正符号量の制限が少ないので、確度の高い誤り
訂正符号を付加することができる。

【００５１】上記のようにすることで、バックプレーン
３上での主信号の並列度（信号配線数）を増やすことな
く、しかも、基本ビットレートが２．５（〜５．０）Ｇ
ｂｐｓというＧｂｐｓオーダの超高速バックプレーン伝
送を、正常に、且つ、安定して行なうことが可能とな
り、従来の１０Ｇノード１００と同等もしくはそれ以下
の装置規模で、４０Ｇｂｐｓ（バックプレーン伝送の基
本ビットレートを２．５Ｇｂｐｓにした場合）〜８０Ｇ
ｂｐｓ（同じく、５．０Ｇｂｐｓとした場合）対応のノ
ード１を実現することが可能となる。

【００５２】このため、本実施形態の送信ＩＦユニット
１１−ｉ，多重ユニット１２（多重ユニット１２，送信
ユニット１３）及び制御ユニット４０は、それぞれ、そ
の要部に着目すると図２に示すように構成されている。
即ち、送信ＩＦユニット１１−ｉ（多重ユニット１２）
は、上記の送信回路１４−ｉ（１６−ｉ）として、例え
ば、ＦＥＣエンコーダ３１とトランスミッタ３２とをそ
なえるとともに、制御ＬＳＩ回路１８−ｉ（１８−５）
としてユニット実装情報検出部３３とエンファシス制御
部３４とをそなえて構成され、多重ユニット１２（送信
ユニット１３）は、上記の受信回路１５−ｉ（１７−
ｉ）としてレシーバ４１とＦＥＣデコーダ４２とをそな
えるとともに、制御ＬＳＩ回路１８−５（１８−６）と
してユニット実装情報検出部４３と減衰制御部４４とエ
ラー検出部４５とをそなえて構成されている。

【００５３】また、制御ユニット４０には、少なくと
も、ＣＰＵ４１−１とメモリ部４１−２とが例えばＣＰ
Ｕファームウェアなどとして実装されている。ここで、
上記の送信回路１４−ｉ（１６−ｉ）におけるＦＥＣエ
ンコーダ３１及び受信回路１５−ｉ（１７−ｉ）におけ
るＦＥＣデコーダ４２は、ＦＥＣ（Forward Error Corr
ection）による誤り訂正（エラー訂正）回路として機能
するもので、例えば、ＦＥＣエンコーダ３１において、
上記誤り訂正符号（例えば、リードソロモン符号など；
エラー訂正情報）を生成してトランスミッタ３２にて主
信号データに付加し、ＦＥＣデコーダ４２において、受
信した主信号データに付加されている誤り訂正符号をデ
コードし、それを用いて主信号データの誤り訂正を行な
うことで、装置環境（温度や電源電圧，ＥＭＣ）の変化
や外乱，回路素子特性のばらつきなどによって主信号デ
ータに生じたエラーを補償するようになっている。

【００５４】また、送信回路１４−ｉ（１６−ｉ）のト
ランスミッタ３２は、上記の誤り訂正符号付きの主信号
データ〔２．７（〜５．４）Ｇｂｐｓ〕を、所定ポート
を通じてバックプレーン３上の信号配線３１−ｉ（３２
−ｉ）へ出力するもので、このとき、上述したように８
Ｂ／１０Ｂ変換によって主信号データのビットレートを
２．７（〜５．４）Ｇｂｐｓから３．３７５（〜６．７
５）Ｇｂｐｓに上げるようになっている。このため、本
トランスミッタ３２には、図示しない出力バッファなど
が設けられている。

【００５５】一方、受信回路１５−ｉ（１７−ｉ）のレ
シーバ４１は、バックプレーン３上の信号配線３１−ｉ
（３２−ｉ）から所定ポートを通じて受信される上記の
送信回路１４−ｉ（１６−ｉ）からの誤り訂正符号付き
主信号データを受信するもので、このとき、受信した主
信号データのビットレート〔３．３７５（〜６．７５）
Ｇｂｐｓ〕を、上記のトランスミッタ３２とは逆に、１
０Ｂ／８Ｂ変換によって２．７（〜５．４）Ｇｂｐｓに
逆変換するようになっている。このため、本レシーバ４
１にも、トランスミッタ３２と同様に図示しない出力バ
ッファなどが設けられている。

【００５６】次に、上記のユニット実装情報検出部３
３，４３は、いずれも、上記のユニット１１−ｉ，１２
又は１３がバックプレーン３に実装されたか（具体的に
は、後述の図６に模式的に示すように、コネクタ５１，
５２同士が接続されたか）を検出して、どのスロットに
ユニット１１−ｉ，１２又は１３が実装されたかを示す
ユニット実装情報（スロットアドレスデータ；実装スロ
ット位置情報）を検出するものである。

【００５７】具体的に、上記の「スロットアドレスデー
タ」は、例えば、バックプレーン３側に設けられたコネ
クタ５２の接続ピンのオープンをビット“１”，グラウ
ンドをビット“０”とした場合に、そのオープン／グラ
ウンド配列（これを「ハードピン設定」という）をスロ
ット毎に変えておくことで、スロット毎に異なるビット
配列のデータとして得られる。なお、検出したスロット
アドレスデータは、光リンク５経由で制御ユニット４０
のＣＰＵ４１−１へ通知される。

【００５８】エンファシス制御部（送信側波形制御回
路）３４は、ＣＰＵ４１−１からの制御信号に従って、
送信回路１４−ｉ（１６−ｉ）のトランスミッタ３２の
出力信号波形（振幅）を制御（エンファシス制御）する
ことにより、バックプレーン３上での主信号データの伝
送距離に応じた波形制御を行なうためのもので、その制
御方式としては、例えば、「プリ・エンファシス」方式
や「エッジ・エンファシス」方式などが適用できる。

【００５９】具体的に、前者の「プリ・エンファシス」
方式では、例えば図３（Ａ）に模式的に示すように、非
連続符号部分ではトランスミッタ３２の出力を振幅強調
（破線矢印３２１参照）し、連続符号部分（１１〜，０
０〜など）では２ビット目以降は振幅を減衰させる（破
線矢印３２２参照）ことで、連続符号干渉によるデータ
のアイパターン開口部（以下、データアイという）の劣
化を改善することが行なわれる。また、連続符号部分で
は常に振幅強調して信号を出力しなくても良いので、ト
ランスミッタ３２の消費電力も低減できる。

【００６０】この「プリ・エンファシス」制御は、例え
ば、トランスミッタ３２の出力段で連続符号を検出して
出力バッファを制御することで実現できる。なお、受信
側において上記とは逆の振幅制御を行なうことは「イコ
ライゼーション」制御と呼ばれる。一方、後者の「エッ
ジ・エンファシス」方式では、例えば、トランスミッタ
３２の出力バッファに、信号波形のエッジ部分だけ高速
タイプを使用することで、図３（Ｂ）に模式的に示すよ
うに、その波形の立ち上がり・立ち下がり部分を急峻に
して波形劣化（なまり）を改善することが行なわれる。

【００６１】ただし、本実施形態では、上記のバックプ
レーン伝送においてクロックの伝送は行なわれず主信号
データからクロックを再生する手法を採ることを前提と
しているので、データアイを確保する観点から、前者の
「プリ・エンファシス」方式を適用することが有効であ
る。つまり、上記の送信回路１４−ｉ（１６−ｉ）は、
主信号データの送信側ユニット１１−ｉ（１２）に設け
られた、送信信号振幅制御機能付きの送信回路として機
能し、主信号データの受信側ユニット１２（１３）に設
けられた、受信信号振幅制御機能付きの受信回路として
機能し、制御ユニット４０からの制御信号に従ってこれ
らの回路での振幅制御量を制御することでバックプレー
ン３上の主信号データの伝送距離に応じた波形制御を行
なうようになっているのである。

【００６２】次に、受信側の上記制御ＬＳＩ回路１８−
５（１８−６）において、減衰制御部（受信側波形制御
部）４４は、制御ユニット４０のＣＰＵ４１−１からの
制御信号に従って、バックプレーン３〔信号配線３１−
ｉ（３２−ｉ）〕経由でレシーバ４１にて受信される主
信号データの入力波形を制御することにより、バックプ
レーン３上での主信号データの伝送距離に応じた波形制
御を行なうためのもので、例えば、レシーバ４１の入力
部分に設けられた可変減衰器（アッテネータ；図示省
略）の減衰度を調整することでこの機能が実現される。

【００６３】また、エラー検出部４５は、レシーバ４１
で受信した主信号データのエラーを、上記の誤り訂正符
号を用いることで検出するためのもので、その検出結果
は、制御ユニット４０のＣＰＵ４１−１に通知（フィー
ドバック）されるようになっている。そして、制御ユニ
ット４０において、ＣＰＵ（信号波形制御部）４１−１
は、上述したバックプレーン伝送時の主信号データの伝
送距離に応じた波形補正制御を制御するためもので、そ
の要部の機能に着目すると、例えば図４に示すように、
実装スロット位置情報検出部４１１，エンファシス・減
衰制御管理テーブル生成部４１２，エンファシス・減衰
制御信号生成部４１３及びエラー監視（モニタ）部４１
４を有して構成されている。

【００６４】ここで、実装スロット位置情報検出（収
集）部４１１は、装置立ち上げ時（電源投入時）やユニ
ット実装時に、上記のユニット実装情報検出部３３，４
３で検出され通知されてくる前記スロットアドレスデー
タを検出（収集）するものであり、エンファシス・減衰
制御管理テーブル生成部（波形補正情報生成部）４１２
は、上記の実装スロット位置情報収集部４１１によって
収集されたスロットアドレスデータに基づいて、上記の
エンファシス制御及び減衰制御のための管理テーブル
（波形補正情報）を生成するためのものである。

【００６５】具体的に、このエンファシス・減衰制御管
理テーブル生成部４１２（以下、単に「管理テーブル生
成部４１２」と略記することがある）では、上記の収集
スロットアドレスデータに基づいて、どのスロットのど
のポート同士が信号接続するかを認識して、例えば図５
（Ａ）に示すように、ポート間距離（伝送距離）を送受
別にコード化して管理テーブル６１を生成し、この管理
テーブル６１において例えば伝送距離１００ｍｍ（ミリ
メートル）を基準（０％）として伝送距離に応じた最適
な振幅制御量（基準よりも長い伝送距離の場合はエンフ
ァシス量、短い場合は減衰度；例えば、１０〜３０％程
度）をコード化することで、図５（Ｂ）に示すようなエ
ンファシス・減衰制御管理テーブル６２を生成するよう
になっている。

【００６６】なお、上記の管理テーブル６１，６２は、
例えば、メモリ部４１−２に記憶される。ただし、これ
らの管理テーブル６１，６２は、必ずしも両方をメモリ
部４１−２に記憶しておく必要は無く、最終的に、エン
ファシス・減衰制御管理テーブル６２がメモリ部４１−
２に記憶されていればよい。さらに、このメモリ部４１
−２には、各スロットのポートの接続関係（ポート位置
情報の対応関係）も例えばテーブル形式のデータとして
保持され、このデータに基づいて、管理テーブル生成部
４１２は、上述したごとくどのスロットのどのポート同
士が信号接続するかを認識できるようになっている。つ
まり、ＣＰＵ４１−１は、どのスロットのどのポート同
士が信号接続するかを予め認識していることになる。

【００６７】次に、上記のエンファシス・減衰制御信号
生成部４１３は、上述のごとく管理テーブル生成部４１
２によって生成されたエンファシス・減衰制御管理テー
ブル６２を参照して、図２により上述したトランスミッ
タ３２用のエンファシス制御部３４あるいはレシーバ４
１用の減衰制御部４４もしくはその両方のための、エン
ファシス制御信号／減衰制御信号を生成するもので、生
成した制御信号は、光リンク５経由でＨＵＢユニット３
０の制御ＬＳＩ回路３０−２へ送られ、制御ＬＳＩ回路
３０−２から該当制御ＬＳＩ回路１８−１〜１８−６へ
と送られるようになっている。

【００６８】なお、上記のエンファシス制御及び減衰制
御は、その双方を実施するようにしてもよいし、いずれ
か一方、つまり、主信号の送信側ユニット１１−ｉ（１
２）における送信回路１４−ｉ（１６−ｉ）のトランス
ミッタ３２に対するエンファシス制御及び主信号の受信
側ユニット１２（１３）における受信回路１５−ｉ（１
７−ｉ）のレシーバ４１に対する減衰制御のいずれか一
方のみを実施するようにしてもよい。

【００６９】さらに、エラー監視部４１４は、図２によ
り上述したエラー検出部４５での検出結果を受けて、主
信号データのエラーを監視（モニタ）するもので、エラ
ーが発生すると、エンファシス・減衰制御信号生成部４
１３によるエンファシス制御値／減衰制御値が微調整さ
れて、最終的にエラーの無い状態になるまで、この微調
整が繰り返されるようになっている。

【００７０】なお、以上のような各部４１１〜４１４の
機能は、ＣＰＵ４１−１が例えばメモリ部４１−２に記
憶されているエンファシス・減衰制御プログラムを読み
取り、読み取ったプログラムに従って動作することで実
現される。以下、上述のごとく構成された本実施形態の
ノード１の動作（バックプレーン伝送時の波形制御）に
ついて詳述する。なお、以下では、説明の便宜上、上記
のユニット１１−ｉ，１２，１３を区別せずに単に「主
信号ユニット１１」と表記することがある。

【００７１】まず、図６に模式的に示すように、シェル
フ２（バックプレーン３）の所定スロットに送信側の主
信号ユニット１１（主信号ユニット“１”）が実装（挿
入）されてコネクタ５１，５２同士が接続されると（図
７に示すステップＳ１でＹＥＳなら）、主信号ユニット
１１内の前記ユニット実装情報検出部３３にて、ハード
ピン設定に応じたスロットアドレスデータが検出され
て、これがバックプレーン３，ＨＵＢユニット３０及び
光リンク５を介して制御ユニット４０のＣＰＵ４１−１
へ通知される（図６及び図７に示すステップＳ２）。

【００７２】ＣＰＵ４１−１では、実装スロット位置情
報収集部４１１にて上記のスロットアドレスデータが収
集（検出）されると（図６に示すステップＳ２′）、そ
のスロットアドレスデータに対するエンファシス量（エ
ンファシス制御値）が管理テーブル生成部４１２によっ
て決定され、その情報が管理テーブル６１に登録され
る。すると、エンファシス・減衰制御信号生成部４１３
が、この管理テーブル６１を参照することにより、実装
された主信号ユニット１１に対するエンファシス制御信
号を生成して、バックプレーン経由３でその主信号ユニ
ット１１のエンファシス制御部３４へ送出する（図６及
び図７に示すステップＳ３）。

【００７３】エンファシス制御部３４では、受信したエ
ンファシス制御信号に従ってトランスミッタ３２の出力
バッファを制御（設定）することにより、図３（Ａ）に
より前述した「プリ・エンファシス」制御（設定）を行
なう。これにより、主信号ユニット“１”は、受信側の
主信号ユニット１１（主信号ユニット“２”）との間の
バックプレーン３〔主信号ライン３１−ｉ（３２−
ｉ）〕上の伝送距離に応じた最適な振幅状態で主信号デ
ータを送出することが可能となる。

【００７４】そして、受信側の主信号ユニット“２”で
は、トランスミッタ３２からバックプレーン３経由で伝
送されてくる主信号データをレシーバ４１で受信し、図
２により前述したように、ＦＥＣによる誤り訂正が行な
われる。このとき、主信号データにエラーが発生してい
ると、それがエラー検出部４５にて検出されてＣＰＵ４
１−１へ通知される。

【００７５】ＣＰＵ４１−１では、図７に示すように、
上記のエラー通知をエラー監視部４１４で監視しており
（ステップＳ４）、エラー通知が無ければ（ステップＳ
４でＮＯなら）、エンファシス制御値を当初の値に固定
する（ステップＳ５）が、エラー通知が有れば（ステッ
プＳ４でＹＥＳなら）、エンファシス制御値を変化させ
て（エンファシス制御値のマージン情報を送出して；ス
テップＳ６）、監視を続ける（ステップＳ７）。

【００７６】その結果、エラーの通知頻度（発生頻度）
がエンファシス制御値を変化させる前よりも増加すれば
（ステップＳ８でＹＥＳなら）、エンファシス・減衰制
御信号生成部４１３は、エンファシス制御値を、直前に
変化させた方向とは逆方向に変化させる（ステップＳ
９）。一方、エラーの発生頻度がエンファシス制御値を
変化させる前よりも減少すれば（ステップＳ１０でＹＥ
Ｓなら）、エンファシス・減衰制御信号生成部４１３
は、エンファシス制御値を、直前に変化させた方向と同
じ方向に再度変化させる（ステップＳ１１）。なお、上
記のステップＳ１０において、エラーの発生頻度が減少
しなかった場合は、上記のステップＳ４以降の処理に戻
る。

【００７７】このようにして、エンファシス・減衰制御
信号生成部４１３は、主信号データにエラーが発生して
いると（ステップＳ４でＹＥＳの場合）、そのエラーが
無くなる（あるいは、最小となる）まで（ステップＳ４
でＮＯと判定されるまで）、エンファシス制御値を微調
整して、最終的に、エラーの無い（あるいは、最小の）
状態のときの値にエンファシス制御値を固定する（ステ
ップＳ５）。

【００７８】この結果、バックプレーン３上を伝送する
主信号データ（誤り訂正符号付き）は、前述したＦＥＣ
による誤り訂正機能の効果も手伝って、Ｇｂｐｓオーダ
（３．３７５〜６．７５Ｇｂｐｓ）という極めて高速な
信号データであるにも関わらず、極めて安定して正常に
伝送されることになる。なお、受信側の主信号ユニット
１１が実装された場合の動作は、図７に示すフローチャ
ートにおいて括弧書きで示すように、「エンファシス」
制御ではなく、その主信号ユニット１１に対する「減衰
（アッテネータ）」制御となる。また、装置立ち上げ時
（電源投入時）には、実装済みの送信側／受信側の主信
号ユニット１１に対して、それぞれ、上記と同様の動作
が実行されて、エンファシス（減衰）制御値が最適な値
に調整・設定される。

【００７９】さらに、受信ブロック２０においても、上
記送信ブロック１０と同様のスロット間の伝送距離に応
じたエンファシス（減衰）制御が行なわれて、バックプ
レーン３上を伝送する主信号データの波形劣化が補償さ
れる。以上のように、本実施形態のノード１によれば、
主信号ユニット１１の実装スロット位置（スロットアド
レスデータ）と、主信号ユニット１１に搭載された送信
回路１４−ｉ（１６−ｉ）／受信回路１５−ｉ（１７−
ｉ）の（出力／入力）ポート位置情報とから特定され
る、バックプレーン３上の主信号データの伝送距離（ス
ロット間の位置関係）に応じた波形補正情報（管理テー
ブル６１）に基づき、バックプレーン３上を伝送される
主信号データの波形をその伝送距離に応じてエンファシ
ス（減衰）制御して自動的に最適調整（補償）するの
で、バックプレーン３上での主信号データの基本ビット
レートを２．５〜５．０ＧｐｂｓといったＧｂｐｓオー
ダの超高速ビットレートにしても、その超高速伝送時に
顕著に現われる主信号データの波形劣化を改善（補償）
することができる。

【００８０】しかも、本実施形態では、送信回路１４−
ｉ（１６−ｉ）及び受信回路１５−ｉ（１７−ｉ）に、
ＦＥＣによる誤り訂正機能（回路）も搭載しているの
で、微少な装置環境（温度や電源電圧）の変化や外乱な
どによっても主信号データにエラーが生じるような上記
Ｇｂｐｓオーダの超高速伝送時においても、そのエラー
を確実に訂正することができる。

【００８１】つまり、主信号ユニット１１の実装スロッ
ト位置の違いに応じたバックプレーン・インタフェース
３の最適調整を自動的に行なうのである。従って、常
に、主信号ユニット１１間での主信号データの伝送に必
要な信号品質を維持しながら、正常な超高速バックプレ
ーン伝送を安定して行なうことが可能となり、バックプ
レーン３上を伝送される主信号データの並列度（信号配
線数）を増加させることなく（即ち、従来の１０Ｇノー
ドと同一またはそれ以下のサイズで）、４０〜８０Ｇｂ
ｐｓのビットレート（容量）に対応可能な超高速・大容
量のノード１が実現できる。

【００８２】ただし、上記のＦＥＣによる誤り訂正機能
は、上記のエンファシス（アッテネータ）制御による波
形制御のみで十分に安定したバックプレーン伝送が可能
なビットレートを主信号データのバックプレーン３上の
基本ビットレートとして選べば、必ずしも搭載する必要
は無い。また、上述した実施形態では、制御ユニット４
０（ＣＰＵ４１−１）が、主信号ユニット１１の実装時
や装置立ち上げ時などにおいて、自動的に、スロットア
ドレスデータを収集して上記スロット間の伝送距離に応
じた波形補正情報（管理テーブル６１）を生成し、これ
に基づいて上記のエンファシス（アッテネータ）制御を
行なうので、手動で上記エンファシス（アッテネータ）
制御のための波形補正情報の設定を行なう必要が無い。
従って、上記エンファシス（アッテネータ）制御のため
の波形補正情報の設定作業が大幅に簡素化されるととも
に、人的な設定ミスなども回避することができる。

【００８３】なお、上述した例では、送信側の主信号ユ
ニット１１〔送信回路１４−ｉ（１６−ｉ）〕に対する
エンファシス制御と、受信側の主信号ユニット１１〔受
信回路１５−ｉ（１７−ｉ）〕に対するアッテネータ制
御との双方を行なえるようになっているが、いずれか一
方のみを行なえるようにしてもよい。即ち、送信回路１
４−ｉ（１６−ｉ）の主信号データの出力波形は最も伝
送距離の長いスロット間隔に合わせてエンファシス制御
した状態で固定しておき、受信回路１５−ｉ（１７−
ｉ）において、伝送距離の短い主信号データほどその振
幅を減衰させるように制御してもよいし、逆に、受信回
路１５−ｉ（１７−ｉ）では主信号データの減衰制御は
行なわず、送信回路１４−ｉ（１６−ｉ）において、伝
送距離の長い主信号データほどエンファシス量を増やす
ように制御してもよい。

【００８４】この場合は、送信側及び受信側のいずれか
一方のみに対するエンファシス制御又はアッテネータ制
御で済むことになる。また、上述した例では、主信号ユ
ニット１１とは個別に設けられた制御ユニット４０のＣ
ＰＵ４１−１が、送信回路１４−ｉ（１６−ｉ）に対す
る最適エンファシス制御値の自動設定と、受信回路１５
−ｉ（１７−ｉ）に対する最適減衰制御値の自動設定と
を統括して行なっているが、同様の設定を送信回路１４
−ｉ（１６−ｉ），受信回路１５−ｉ（１７−ｉ）同士
が互いに通信することによって自動的に行なえるように
しても良い。

【００８５】即ち、例えば図８に模式的に示すように、
送信回路１４−ｉ（１６−ｉ）と受信回路１５−ｉ（１
７−ｉ）との間に、主信号ライン３１−ｉ（３２−ｉ）
とは別に、上述したエンファシス・減衰制御に必要な情
報〔スロットアドレスデータ，エンファシス（減衰）制
御値，マージン情報など〕をやりとりするための通信ラ
イン３５を設けて、送信回路１４−ｉ（１６−ｉ）およ
び受信回路１５−ｉ（１７−ｉ）が、この通信ライン３
５を介して、互いに主信号データに対する最適なエンフ
ァシス（減衰）制御値を決定するための通信を行なうこ
とで、それぞれの最適エンファシス（減衰）制御値を独
立して決定できるようにするのである。

【００８６】つまり、上記のＣＰＵ４１−１を送信回路
１４−ｉ（１６−ｉ）と受信回路１５−ｉ（１７−ｉ）
の双方に搭載して、これらのＣＰＵ４１−１が通信ライ
ン３５を介して通信させることで、双方の最適エンファ
シス（減衰）制御値を決定するイメージである。このよ
うにすれば、主信号ユニット１１とは別個にＣＰＵ４１
−１（制御ユニット４０）を設けることなく、上記と同
様のエンファシス・減衰制御を実現できるので、本ノー
ド１のさらなる小型化を図ることが可能である。

【００８７】・ノード１の拡張性の説明 さて、次に、以下では、ノード１の拡張性について説明
する。上述したように、本ノード１は、従来の１０Ｇノ
ード１００と同一もしくはそれ以下のサイズで、４０〜
８０Ｇｂｐｓの信号容量に対応できる。このため、バッ
クプレーン３に、主信号ライン（以下、高速信号伝送線
ともいう）３１−ｉ，３２−ｉ〔２．５（〜５．０）Ｇ
ｂｐｓ×１６並列〕をもう１系統そなえる（つまり、主
信号ライン３１−ｉ，３２−ｉを２重化する）ことで、
最大１６０Ｇｂｐｓの信号容量に対応可能なノード１が
実現できることになる。

【００８８】ここで、バックプレーン３にそれだけの空
きスペースが存在するかが問題になるが、１０Ｇｂｐｓ
対応のバックプレーン・インタフェースを用いて４０Ｇ
ｂｐｓ対応のノードを実現すべく、３１１Ｍｂｐｓ×１
２８並列、もしくは、６２２Ｍｂｐｓ×６４並列という
巨大な並列信号配線をバックプレーン・インタフェース
に設ける場合に比べれば、十分な空きスペースを確保で
きると考えられる。

【００８９】また、主信号ユニット１１自体も、将来の
高密度集積化により、例えば図９に示すように、既存シ
ェルフ２の１スロットに２スロット分を実装できるぐら
いの小型化が可能になると思われる。なお、現状のスロ
ット幅は、送信ユニット（ＯＳ）１３及び受信ユニット
（ＯＲ）２１で７０ｍｍ（ミリメートル）前後、ＩＦユ
ニット１１−ｉ，２３−ｉで４０ｍｍ前後である。

【００９０】つまり、将来、これらの主信号ユニット１
１のサイズ（スロット幅）が現状の半分程度もしくはそ
れ以下にまで小型化できれば、既存シェルフ２の１スロ
ットに複数スロット分の主信号ユニット１１を実装する
ことが可能になる。そこで、例えば、将来、送信ユニッ
ト１３及び受信ユニット２１の小型化が可能になること
を想定した場合、図９に示すように、シェルフ２（バッ
クプレーン３）の送信ユニット１３及び受信ユニット２
１用の各既存スロット（ＯＳスロット，ＯＲスロット）
に、既存のシートコネクタ５２に加えて、それぞれを増
設する時のための拡張用のシートコネクタ（拡張用接続
部）５３を設ける。

【００９１】また、バックプレーン３上には、例えば図
１０に示すように、この拡張用のシートコネクタ５３に
接続され増設された送信ユニット１３′，受信ユニット
２１′と、既存の多重ユニット１２，分離ユニット２２
との通信を可能にする拡張（増設）用の信号配線（高速
信号伝送線）３２ａ（太破線矢印）も設けておく。ただ
し、この場合、多重ユニット１２及び分離ユニット２２
については、処理回路を高密度集積化してその容量を拡
大して、現状のスロット数で送信ユニット１３及び受信
ユニット２２の増設に対応できるようにする。また、図
１０において、符号３２（太実線矢印）は既存の高速信
号伝送線３２−ｉに相当する配線を表わし、符号３２ｂ
（二点鎖線）は、後述するように、送信ユニット１３及
び受信ユニット２１として、２波長多重機能をもったユ
ニットを実装した場合に使用される高速信号伝送線（８
０Ｇｂｐｓ用；基本ビットレート＝５．０Ｇｂｐｓ）を
表わす。

【００９２】これにより、既存の２ペアの送信ユニット
１３，受信ユニット２１の各スロットに、拡張用のシー
トコネクタ５３を介して、図１０に示すように送信ユニ
ット１３′，受信ユニット２１′をそれぞれ実装すれ
ば、合計４ペア（拡張前は２ペア）の４０Ｇｂｐｓ対応
の送信ユニット１３，１３′，受信ユニット２１，２
１′を実装することが可能となる。

【００９３】従って、例えば、バックプレーン３上の既
存の高速信号伝送線３２及び拡張用の高速信号伝送線３
２ａの基本ビットレートをそれぞれ２．５Ｇｂｐｓとす
れば、８０Ｇｂｐｓ容量のノード１が実現でき、２倍の
５．０Ｇｐｂｓとすれば、１６０Ｇｂｐｓ容量のノード
１が実現できることになる。システムメニュー（ネット
ワークアプリケーション）的には、２Ｆ−ＢＬＳＲ（2-
Fiber-BidirectionalLine Switched Ring）なら２シス
テム分、４Ｆ−ＢＬＳＲなら１システム分を１台のノー
ド１で実現できることになる。

【００９４】また、図１０中に示すように、拡張用の信
号配線として、高速信号伝送線３２ｂを設けておけば、
例えば図１１及び図１２に示すように、２ペアの４０Ｇ
ｂｐｓ対応の送信ユニット１３，受信ユニット２１と、
１ペアの８０Ｇｂｐｓ（４０Ｇｂｐｓの２波長多重）対
応（ＷＤＭ型）の送信ユニット１３″，受信ユニット２
１″とを実装することが可能になる。

【００９５】なお、この場合の具体的な実装位置につい
ては、図１１において、現状のＯＳスロット“１”に２
枚の送信ユニット１３，１３′が実装されるとともに、
現状のＯＲスロット“１”に２枚の受信ユニット２１，
２１′が実装され、且つ、現状のＯＳ／ＯＲスロット
“２”に２波長多重機能をもつ８０Ｇｂｐｓ対応のＷＤ
Ｍ型の送信ユニット１３″／受信ユニット２１″に実装
されている。また、この場合のバックプレーン３上の使
用配線は図１２に示すようになる（太実線矢印，太破線
矢印及び太二点鎖線矢印参照）。

【００９６】これにより、例えば図１３に示すように、
複数の４０Ｇｂｐｓの２Ｆ−ＢＬＳＲ同士をリング状に
８０ＧｂｐｓのＷＤＭ信号で接続して、８０Ｇｂｐｓの
リングネットワークを構築することが可能となる。以上
のように、本ノード１によれば、高速信号伝送を安定し
て行なえるバックプレーン３の信号伝送容量を、装置規
模を増大させることなく必要に応じて増やすことができ
るので、将来の伝送システムの高速化・大容量化にも柔
軟に対応することができ、新たな装置開発コストを大幅
に低減することができる。また、様々なシステムメニュ
ーにも１台のノード１で柔軟に対応することが可能とな
る。

【００９７】・その他 なお、上述した実施形態では、バックプレーン３におけ
る主信号データの基本ビットレートの上限値を５．０Ｇ
ｂｐｓとしているが、勿論、本発明はこれに限定され
ず、主信号データの波形制御により正常なバックプレー
ン伝送が安定して行なえる範囲であれば、５．０Ｇｂｐ
ｓ以上のビットレートを採用することで、さらに高速・
大容量のノード１を実現することが可能である。

【００９８】また、上述した拡張用のシートコネクタ５
３及び信号配線は、シェルフ２の全スロットに対応して
設けてもおいてもよいし、上述したように一部のスロッ
トのみに対応して設けておいてもよい。そして、本発明
は、上述した実施形態に限定されず、上記以外にも、本
発明の趣旨を逸脱しない範囲で、種々変形して実施する
ことができる。

【００９９】

【発明の効果】以上詳述したように、本発明によれば、
複数の通信ユニットが実装されたバックプレーン上を伝
送される信号の波形が、通信ユニットの実装スロット位
置情報に基づいて制御されるので、信号の伝送速度が上
がったときに顕著に現われる伝送距離に応じた信号波形
劣化を補償することが可能となり、上記通信ユニット間
での信号伝送に必要な信号品質を維持しながら常に安定
した信号伝送を実現することができる。従って、バック
プレーン上を伝送される信号の並列度を上げることな
く、通信ユニット間の信号の安定した高速伝送を実現で
き、その結果、小型で超高速・大容量の通信ノードを提
供することが可能になる（請求項１）。

【０１００】ここで、上記の信号波形制御は、通信ユニ
ットの実装時や装置立ち上げ時などにおいて自動的にそ
の実装スロット位置情報を収集して上記伝送距離を求
め、その伝送距離に応じた波形補正情報を生成し、これ
に基づいて信号の伝送距離に応じた波形制御を行なうよ
うにすることもできる。従って、手動で上記波形制御の
ための波形補正情報を設定する必要がなく、上記波形制
御のための設定作業が大幅に簡素化されるとともに、設
定ミスなども回避することができる（請求項２）。

【０１０１】なお、上記の波形制御は、信号の送信側で
ある通信ユニットにおいて送信信号の振幅を制御するこ
とで実施してもよいし、信号の受信側である通信ユニッ
トにおいて受信信号の振幅を制御することで実施しても
よく、また、これらの両方を組み合わせて実施するよう
にしてもよい。いずれにしても、上記信号の伝送距離に
応じた波形制御を確実に実現することができる（請求項
３，４，９，１０）。

【０１０２】また、上記の信号波形制御は、上記信号の
送信側通信ユニット及び受信側通信ユニットのそれぞれ
に設けた信号波形制御部同士が上記信号の振幅制御量を
決定するための通信を行なうことで実現してもよく、こ
のようにすれば、通信ユニットと別個に信号波形制御部
を設ける必要が無いので、通信ノードの装置規模縮小に
大きく寄与する（請求項５）。

【０１０３】さらに、上記の通信ユニットでは、それぞ
れ、エラー訂正回路によって、上記信号のエラー訂正を
行なうようにしてもよい。このようにすれば、装置環境
（温度や電源電圧）の変化などの微少な外乱によっても
信号エラーが生じるような高速信号伝送時においても、
エラー訂正回路によりその信号エラーを訂正することが
できるので、バックプレーン上での信号伝送を、その安
定性を保ったまま、さらに高速化（大容量化）すること
が可能になる（請求項６，７）。

【０１０４】また、上記のバックプレーンには、上記の
スロットに対する通信ユニット増設時のための拡張用接
続部と、この拡張用接続部に接続され増設された通信ユ
ニットとそれ以外の既存通信ユニットとの通信を可能に
する拡張用信号配線とが設けられていてもよい。このよ
うにすれば、上述のごとく高速信号伝送を安定して行な
えるバックプレーンの信号伝送容量を、装置規模を増大
させることなく必要に応じて増やすことができるので、
将来の伝送システムの高速化・大容量化にも柔軟に対応
することができ、新たな装置開発コストを大幅に低減す
ることができる（請求項８）。

【図面の簡単な説明】

【図１】本発明の一実施形態としてのＳＯＮＥＴ／ＳＤ
Ｈノードを模式的に示す斜視図である。

【図２】図１に示すノードにおける送信ＩＦユニット，
多重ユニット（多重ユニット，送信ユニット）及び制御
ユニットの要部に着目した構成を示すブロック図であ
る。

【図３】（Ａ）は本実施形態に係る「プリ・エンファシ
ス」方式を説明するための図、（Ｂ）は本実施形態に係
る「エッジ・エンファシス」方式を説明するための図で
ある。

【図４】図２に示す制御ユニットの構成例を示すブロッ
ク図である。

【図５】（Ａ），（Ｂ）はいずれも本実施形態に係るエ
ンファシス・減衰制御のための管理テーブルの一例を示
す図である。

【図６】図１に示すノードの動作（エンファシス・減衰
制御）を説明するための図である。

【図７】図１に示すノードの動作（エンファシス・減衰
制御）を説明するためのフローチャートである。

【図８】本実施形態にかかるエンファシス（減衰）制御
値の最適調整方法の変形例を説明するためのブロック図
である。

【図９】図１に示すノードのスロット配置に着目した模
式的正面図である。

【図１０】図１及び図２に示すバックプレーン・インタ
フェース上の配線例（４０Ｇｂｐｓ対応の送信ユニット
及び受信ユニットを４ペア実装した場合）を説明するた
めのブロック図である。

【図１１】図１に示すノードのスロット配置に着目した
模式的正面図である。

【図１２】２ペアの４０Ｇｂｐｓ対応送信ユニット及び
受信ユニットと１ペアの８０Ｇｂｐｓ対応ＷＤＭ型送信
ユニット及び受信ユニットとを実装した場合の図１及び
図２に示すバックプレーン・インタフェース上の使用配
線を説明するためのブロック図である。

【図１３】図１２に示す使用配線のノードを用いて実現
したリングネットワーク例を示すブロック図である。

【図１４】既存のＳＯＮＥＴ／ＳＤＨ伝送システムに適
用される伝送装置（通信ノード）の外観を模式的に示す
正面図である。

【図１５】図１４に示す伝送装置におけるトランスポー
ト・コンプレックス部に着目した構成を模式的に示す斜
視図である。

【図１６】図１４に示す伝送装置におけるシンクロナイ
ゼーション・コンプレックス部に着目した構成を模式的
に示す斜視図である。

【図１７】図１４に示す伝送装置におけるマネージメン
ト・コンプレックス部に着目した構成を模式的に示す斜
視図である。

【図１８】図１５に示すトランスポート・コンプレック
ス部における主信号の伝送経路を説明するための模式的
斜視図である。

【図１９】図１５及び図１８に示すトランスポート・コ
ンプレックス部を構成するユニットの接続関係を説明す
るためのブロック図である。

【図２０】図１４に示す伝送装置のシェルフに対するユ
ニットの実装方法を説明するための模式的斜視図であ
る。

【符号の説明】

１ ＳＯＮＥＴ／ＳＤＨノード（通信ノード） ２ シェルフ（ラック） ３ バックプレーン・インタフェース（バックプレーン
伝送回路） ４ マネージメント・シェルフ ５ 光リンク（光ファイバ） １０ 送信ブロック １１ 主信号ユニット １１−１〜１１−４ 送信インタフェース（ＩＦ）ユニ
ット（主信号ユニット） １２ 多重ユニット（ＭＵＸ；主信号ユニット） １３，１３′ 送信ユニット（ＯＳ；主信号ユニット） １３″ ８０Ｇｂｐｓ（４０Ｇｂｐｓの２波長多重）対
応（ＷＤＭ型）の送信ユニット １４−１〜１４−４，１６−１〜１６−４ 送信回路 １５−１〜１５−４，１７−１〜１７−４ 受信回路 １８−１〜１８−６，３０−２ 制御ＬＳＩ回路 ２０ 受信ブロック ２１，２１′ 受信ユニット（ＯＲ） ２１″ ８０Ｇｂｐｓ（４０Ｇｂｐｓの２波長多重）対
応（ＷＤＭ型）の受信ユニット ２２ 分離ユニット（ＤＭＵＸ） ２３−１〜２３−４ 受信インタフェース（ＩＦ）ユニ
ット ３０ ＨＵＢユニット ３０−１ 電気光変換器（Ｅ／Ｏ） ３１−１〜３１−４，３２−１〜３２−４ 信号配線
（主信号ライン，高速信号伝送線） ３１ ＦＥＣエンコーダ ３２ トランスミッタ ３２ａ 拡張用の信号配線〔高速信号伝送線（４０Ｇｂ
ｐｓ用）〕 ３２ｂ 拡張用の信号配線〔高速信号伝送線（８０Ｇｂ
ｐｓＷＤＭ用）〕 ３３，４３ ユニット実装情報検出部 ３４ エンファシス制御部（送信側波形制御回路） ３５ 通信ライン ４０ 制御ユニット ４１ レシーバ ４１−１ ＣＰＵ（信号波形制御部） ４１−２ メモリ部 ４２ ＦＥＣデコーダ ４４ 減衰制御部（受信側波形制御回路） ４５ エラー検出部 ５２ シートコネクタ ５３ 拡張用のシートコネクタ ６１ 管理テーブル ６２ エンファシス・減衰制御管理テーブル ４１１ 実装スロット位置情報収集部 ４１２ エンファシス・減衰制御管理テーブル生成部 ４１３ エンファシス・減衰制御信号生成部 ４１４ エラー監視部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森田 浩隆 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5K014 AA01 BA05 HA01 5K028 AA01 AA11 AA14 BB08 RR04 SS02 5K029 AA03 AA11 CC04 DD02 GG05 GG07 HH01 HH05 HH24

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数のスロットに実装された通信ユニッ
   ト間での信号の伝送を可能にするバックプレーン伝送回
   路と、 該バックプレーン伝送回路における該通信ユニットの実
   装スロット位置情報に基づいて該信号の波形制御を行な
   う信号波形制御部とをそなえたことを特徴とする、通信
   ノード。
2. 【請求項２】 該信号波形制御部が、 該通信ユニットの実装スロット位置情報を収集する実装
   スロット位置情報収集部と、 該実装スロット位置情報収集部によって収集された該実
   装スロット位置情報に基づいて該信号の伝送距離に応じ
   た波形補正情報を生成する波形補正情報生成部とをそな
   え、 該波形補正情報生成部によって得られた該波形補正情報
   に基づいて該波形制御を行なうように構成されたことを
   特徴とする、請求項１記載の通信ノード。
3. 【請求項３】 該信号の送信側通信ユニットに、送信信
   号振幅制御機能付きの送信回路が設けられるとともに、 該信号波形制御部が、該送信回路での振幅制御量を制御
   することで該波形制御を行なうように構成されたことを
   特徴とする、請求項１又は請求項２に記載の通信ノー
   ド。
4. 【請求項４】 該信号の受信側通信ユニットに、受信信
   号振幅制御機能付きの受信回路が設けられるとともに、 該信号波形制御部が、該受信回路での振幅制御量を制御
   することで該波形制御を行なうように構成されたことを
   特徴とする、請求項１〜３のいずれか１項に記載の通信
   ノード。
5. 【請求項５】 該信号波形制御部が、該信号の送信側通
   信ユニット及び受信側通信ユニットのそれぞれに設けら
   れるとともに、 当該信号波形制御部同士が該信号の振幅制御量を決定す
   るための通信を行なって該波形制御を行なうように構成
   されたことを特徴とする、請求項１記載の通信ノード。
6. 【請求項６】 該通信ユニットが、それぞれ、該信号の
   エラー訂正を行なうためのエラー訂正回路をそなえてい
   ることを特徴とする、請求項１〜５のいずれか１項に記
   載の通信ノード。
7. 【請求項７】 該信号の送信側通信ユニットにおけるエ
   ラー訂正回路が、該エラー訂正のためのエラー訂正情報
   を該信号に付加するように構成されるとともに、 該信号の受信側通信ユニットにおけるエラー訂正回路
   が、該信号に付加された該エラー訂正情報に基づいて該
   エラー訂正を行なうように構成されたことを特徴とす
   る、請求項６記載の通信ノード。
8. 【請求項８】 該バックプレーン伝送回路に、 該スロットに対する通信ユニット増設時のための拡張用
   接続部と、 該拡張用接続部に接続され増設された通信ユニットとそ
   れ以外の既存通信ユニットとの通信を可能にする拡張用
   信号配線とが設けられていることを特徴とする、請求項
   １記載の通信ノード。
9. 【請求項９】 複数のスロットに実装された通信ユニッ
   ト間での信号の伝送を可能にするバックプレーン伝送回
   路をそなえた通信ノードの該スロットに実装される通信
   ユニットであって、 該バックプレーン伝送回路の他のスロットに実装された
   通信ユニット向けの信号を送信する送信回路と、 該送信回路から送信される該信号の波形を該他のスロッ
   トに実装された通信ユニットの実装スロット位置情報に
   基づいて制御する送信側波形制御回路とをそなえたこと
   を特徴とする、通信ノード用の通信ユニット。
10. 【請求項１０】 複数のスロットに実装された通信ユニ
    ット間での信号の伝送を可能にするバックプレーン伝送
    回路をそなえた通信ノードの該スロットに実装される通
    信ユニットであって、 該バックプレーン伝送回路の他のスロットに実装された
    通信ユニットからの信号を受信する受信回路と、 該受信回路で受信された該信号の波形を該他のスロット
    に実装された通信ユニットの実装スロット位置情報に基
    づいて制御する受信側波形制御回路とをそなえたことを
    特徴とする、通信ノード用の通信ユニット。