JP2002151656A - Semiconductor device and manufacturing method therefor - Google Patents

Semiconductor device and manufacturing method therefor

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JP2002151656A
JP2002151656A JP2000347042A JP2000347042A JP2002151656A JP 2002151656 A JP2002151656 A JP 2002151656A JP 2000347042 A JP2000347042 A JP 2000347042A JP 2000347042 A JP2000347042 A JP 2000347042A JP 2002151656 A JP2002151656 A JP 2002151656A
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Osamu Arisumi
Keitarou Imai
Koji Yamakawa
馨太郎 今井
晃司 山川
修 有隅
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Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To prevent degradation of the electrical characteristics of a PZT, used as a capacitor insulation film, and to prevent damages to a capacitor lower part due to oxygen heat treatment process by the selection of a lower electrode structure. SOLUTION: A ferroelectric memory is provided with a capacitor, having a lower electrode 20 formed on an inter-layer insulation film 15 and connected to a W plug electrode 16 which passes through the insulation film 15, a PZT film 24 as the capacitor insulation film formed on the lower electrode 20 and an upper electrode 25 formed on the PZT film 24. The lower electrode 20 is turned into a structure, for which an IrO2 film 23 is laminated on an Ir film 22 and IrO2/Ir is >=10 by X-ray diffraction intensity for the IrO2 film 23.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体装置に係わり、特に強誘電体や高誘電体をキャパシタ絶縁膜として用いた薄膜キャパシタを有する半導体装置及びその製造方法に関する。 The present invention relates to relates to a semiconductor device, a semiconductor device having a thin film capacitor using a particular ferroelectric or high-dielectric as a capacitor insulating film.

【0002】 [0002]

【従来の技術】近年、強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリ(Ferroelectric Randam A In recent years, a non-volatile memory using a ferroelectric thin film ferroelectric memory (Ferroelectric Random A
ccess Memory)の開発が進んでいる。 Development of ccess Memory) is progressing. 強誘電体メモリは、DRAMのキャパシタ部分を強誘電体キャパシタで置き換えたもので、以下のような特徴を持ち、次世代メモリとして期待されている。 The ferroelectric memory is obtained by replacing the capacitor portion of a DRAM in the ferroelectric capacitor has the following characteristics, is expected as a next-generation memory.

【0003】書き込み,消去が高速であり、セルを小型化することでDRAMなみの100ns以下の書き込み時間が可能、 SRAMと異なり不揮発性メモリであり、電源が不必要、 書き換え可能回数が大きく、強誘電体材料(SBTなど)、電極材料(IrO x ,RuO x ,SrRuO 3など)を工夫することで10 12回以上の書き換えが可能、 高密度高集積化ができ、DRAMと同等の集積度が得られる、 内部の書き込み電圧を2V程度とすることができ、低消費電力が可能、 フラッシュメモリと異なりビット書き換え、ランダムアクセスが可能、 などの特徴を持つ。 [0003] a write, erase fast, allows the following writing time 100ns of DRAM comparable in reducing the size of the cell, a nonvolatile memory unlike SRAM, power unnecessarily, the number of rewritable times is large, strong a dielectric material (such as SBT), the electrode material (IrO x, RuO x, SrRuO 3 , etc.) can be 10 12 or more times rewriting by devising a can-density and high integration comparable density and the DRAM obtained, the internal write voltage can be about 2V, and power consumption can be, rewrites bit unlike flash memory, random access can be, with features such as. これらの利点を利用して、多分野, Using these advantages, multi-field,
多方面に渡っての応用が実用化或いは検討されている。 Application across many fields has been put into practical use or study.

【0004】強誘電体メモリでは、キャパシタ部分にP [0004] In the ferroelectric memory, P in the capacitor part
ZT(Pb(Zr x Ti 1-x )O 3 ),BIT(Bi 4 ZT (Pb (Zr x Ti 1 -x) O 3), BIT (Bi 4
Ti 312 ),SBT(SrBi 2 Ta 29 )などの強誘電体薄膜を使用する。 Ti 3 O 12), using the ferroelectric thin film such as SBT (SrBi 2 Ta 2 O 9 ). いずれも酸素八面体を基本構造とするペロブスカイト構造を基本とした結晶構造を持つ。 Both have a crystal structure basically a perovskite structure that the oxygen octahedron as a basic structure. 現在、DRAM用キャパシタ材料として検討されている常誘電体BSTも同様の構造である。 Currently, paraelectric BST being considered as a capacitor material for DRAM has the same structure. これらの材料は従来のSi酸化膜と異なり、アモルファス状態で使用することができない。 These materials Unlike conventional Si oxide film can not be used in an amorphous state. よって、結晶化するための工程、 Therefore, the process for crystallization,
例えば高温での結晶化熱処理、或いは高温での成膜時結晶化プロセスが必要となる。 Such as crystallization heat treatment at a high temperature, or is deposited during the crystallization process at a high temperature is required. 材料にもよるが、一般的に400〜700℃の温度が結晶化で必要となる。 Depending on the material, the temperature generally 400 to 700 ° C. is required in the crystallization.

【0005】成膜方法としては、レーザアブレーション法,真空蒸着法,MBE法など各種の方法が研究されているが、実用化されているものは、MOCVD法,スパッタ法,溶液法(CSD:Chcmical So1ution Depositi [0005] As the film forming method, a laser ablation method, a vacuum deposition method, various methods such as MBE method have been studied, which are in practical use, the MOCVD method, a sputtering method, a solution method (CSD: Chcmical So1ution Depositi
on)である。 It is on). MOCVD法,スパッタ法では成膜温度により、成膜時結晶化法と成膜後結晶化法の両方がある。 MOCVD method, the film formation temperature by a sputtering method, there is both a deposition time of crystallization and post-deposition crystallization method.
以下では特に、強誘電体薄膜キャパシタの構造及びその作成方法を例にとって説明する。 Hereinafter particular, the structure and creation method of the ferroelectric thin film capacitor is described as an example.

【0006】強誘電体は自発分極を持ち、その自発分極を電界により反転することが可能である特徴を持つ。 [0006] The ferroelectric has a spontaneous polarization, having characteristics it is possible to reverse the spontaneous polarization by the electric field. 電界を印加しない状態でも分極値を持ち(残留分極)、その値(或いは分極の向き)が電界を0とする前の状態に依存する。 Has a polarization value even when no electric field is applied (residual polarization), the value (or the direction of polarization) is dependent on the state prior to the 0 field. ヒステリシス曲線において分極値が0となる電界値を抗電界と呼ぶ。 The electric field values ​​polarization value is 0 on the hysteresis curve is referred to as coercive electric field. 印加する電界の向きで+,−の電荷を結晶表面に誘起することができ、この状態をメモリ素子の0,1に対応させる。 In the direction of the applied electric field +, - charge it can be induced on the crystal surface of, to correspond to this state to 0 and 1 of the memory device. スイッチング用トランジスタと組み合わせてDRAMと同じ1T/1C(1トランジスタ/1キャパシタ)の構造を取ることができるが、現状では信頼性を向上させるために2T/2C構造のものが採用され、外部に取り出す信号量を増加させている。 Although in conjunction with the switching transistor can take the structure of the same 1T / 1C as DRAM (1 transistor / 1 capacitor), at present those 2T / 2C structure is adopted in order to improve reliability, taken out and to increase the signal amount. 強誘電体材料には、次にあげるような特性,仕様が要求される。 Strong in the dielectric material, properties such as mentioned next, specifications are required.

【0007】反転分極量(スイッチング電荷量)が大きいこと。 [0007] reversed polarization (switching charge amount) is large. これはデバイス構造,スイッチング動作,分極値の安定性などにもよるが、一般に10μC/cm 2 This device structure, the switching operation, depending on stability, etc. of the polarization value, typically 10 [mu] C / cm 2
が必要とされている。 There is a need. 比誘電率が小さいこと。 Relative dielectric constant is small. 比誘電率が小さいと、スイッチング電流に対して非スイッチング電流値が小さく、S When the specific dielectric constant is small, non-switching current value is small relative to the switching current, S
/N比を抑えることができる。 / N ratio can be suppressed. 書き換えサイクルによる分極値の減少(疲労劣化)が少ないこと。 Decrease in polarization value by rewriting cycles (fatigue) is small. 疲労特性は強誘電体材料そのものをSBT Fatigue characteristics of the ferroelectric material itself SBT
系に変える、或いは電極材料を酸化物系のものとすることで10 12回以上の特性が得られている。 Changing the system, or 10 12 times or more characteristics by the electrode material as that of the oxide system is obtained.

【0008】分極反転速度が速いこと。 [0008] It polarization reversal speed is fast. キャパシタの小型化によりスイッチング特性が正味のドメイン反転速度ではなく、電極配線抵抗,浮遊容量などに主として左右されることが示されている。 Switching characteristics Miniaturization of capacitor is not a net domain inversion speed, electrode wiring resistance has been shown to be dependent mainly including stray capacitance. リーク電流が10 -6 A/cm 2以下。 Leakage current 10 -6 A / cm 2 or less. キャパシタに蓄積した電荷の有無を利用するDRAMと比較すると、強誘電体メモリでは残留分極値を利用するため、基準となるリーク電流値はDRAMの場合よりも高くて問題ない。 Compared to a DRAM utilizing the presence or absence of electric charge accumulated in the capacitor, to use the residual polarization value is a ferroelectric memory, the leakage current value as a reference is no problem higher than the DRAM. キャパシタに基準となる電圧が印加されればよい。 Voltage as a reference need be applied to the capacitor. データ保持特性が10年以上。 Data retention characteristics are more than 10 years.

【0009】実際に使用されている強誘電体材料は、P [0009] The ferroelectric material that has been used in practice, P
ZTとSBTである。 It is the ZT and SBT. 前者は、結晶化温度が600℃程度であること、分極値が大きく残留分極値で30μC/ The former, the crystallization temperature is about 600 ° C., in polarization value greater remanent polarization 30 .mu.C /
cm cm 2程度であること、抗電界が比較的小さく低電圧で分極反転が可能なこと、Zr/Ti組成比を変化させることにより結晶化温度、グレインサイズ,グレイン形状などの構造特性、分極量,抗電界,疲労特性,リーク電流などの強誘電特性が制御可能なこと、ペロブスカイト構造が持つ元素許容性からAサイトと呼ばれるPbをS It is about 2, it can be the polarization reversal in coercive field is relatively small low voltage, the crystallization temperature, the grain size by changing the Zr / Ti composition ratio, structural characteristics such as grain shape, polarization, anti field, fatigue properties, controllable ferroelectric characteristics such as leakage current, a Pb called a site from elemental tolerance with the perovskite structure S
r,Ba,Ca,Laなどの元素で、Bサイトと呼ばれるZr・TiをNb,W,Mg,Co,Fe,Ni,M r, Ba, Ca, an element such as La, the Zr · Ti called B-site Nb, W, Mg, Co, Fe, Ni, M
nなどの元素で置換することが可能であり、それが結晶構造,構造特性,強誘電特性に大きく影響することなどが利点としてあげられる。 n and can be replaced with elements such as, it is the crystal structure, structural characteristics, mentioned as an advantage such that a large influence on the ferroelectric properties.

【0010】もともとPZTはトランスデューサヘの応用、積層セラミックコンデンサなど受動部品への応用、 [0010] Originally PZT applications of the transducer f, application to passive components such as a multilayer ceramic capacitor,
赤外線センサなどヘの応用、更には構造相転移,ドメイン挙動,圧電,焦電,強誘電特性、など多くの研究がこれまでになされており、材料設計の面からも特性改善, Infrared sensor such applications F, more structural phase transition, domain behavior, piezoelectric, pyroelectric, ferroelectric properties, and as many studies have been made so far, the characteristics improvement in terms of material design,
構造・電気特性のを抑制するためのデータベースが豊富であることが一つの利点といえる。 It can be said that advantages database that is rich one to prevent the structural and electrical properties. また、PZTはその圧電,焦電,強誘電特性に優れることから早くから薄膜化の検討がなされてきており、スパッタ法,ゾルゲル法などの手法での成膜の研究例も多い。 Also, PZT its piezoelectric, pyroelectric, and have been made early study of thinning because of excellent ferroelectric properties, a sputtering method, many research examples of film formation by a technique such as sol-gel method. これらの背景からPZTは最初に強誘電体メモリとして実用化された材料である。 These background PZT is practically material initially as a ferroelectric memory. 欠点である書き込み回数の増加に伴う分極量の減少(疲労特性)は、疲労劣化そのものが電界により加速される特徴を持つため、最近の低電圧化、当初使用されていたPt電極からIrO 2などの酸化物電極の採用により改善がなされている。 Decrease in polarization with an increase in the number of write operations is a drawback (fatigue properties) can fatigue itself to have the features that are accelerated by the electric field, the recent reduction in voltage, from Pt electrode that was originally used IrO 2, etc. improved by the adoption of oxide electrodes have been made.

【0011】一方、後者のSBTは、PZTの持つ疲労特性の改善、膜の低電圧駆動を達成するために開発された材料である。 Meanwhile, the latter SBT is improved in fatigue characteristics of PZT, which is a material that has been developed in order to achieve a low voltage driving of the film. SBTはBi層状化合物(Aurivi11ius SBT is Bi layered compound (Aurivi11ius
Phase)の一種で強誘電性の起源となる酸素八面体からなる擬似ペロブスカイト構造層をBi 22層が挟む結晶構造を持つ。 Pseudo perovskite structure layer comprising an oxygen octahedron comprising a ferroelectric origin in one Phase) having a crystal structure sandwiching the Bi 2 O 2 layer. この構造により主たる分極軸はC軸と垂直な面内にありC軸方向の分極は無いか、あっても小さい値となる。 The main polarization axis or not the polarization in the C-axis direction is in the C-axis in a plane perpendicular This structure becomes smaller even. 擬似ペロブスカイト構造中の酸素八面体の数によってその分極が発現する。 Its polarization is expressed by the number of oxygen octahedron in pseudo perovskite structure. 強い異方性によりこれまでセラミックとしては殆ど研究がなされていなかったがMOD(Metalorganic Decomposition)法で薄膜形成が可能で、形成された多結晶のSBT膜が強誘電性を示すことから開発がなされ、疲労特性が良好である、低電圧化が可能であることが確認されてさらに開発が加速されている。 A thin film can be formed by Most studies as a ceramic far the strong anisotropy has not been made MOD (Metalorganic Decomposition) method, SBT film formed polycrystalline is developed to exhibit the ferroelectricity made , fatigue characteristics are good, further confirmed that it is possible to lower voltages development thereof being accelerated.

【0012】PZT膜の疲労劣化はPt電極界面に形成される酸素空孔が主たる原因とされている。 [0012] fatigue degradation of the PZT film is oxygen pores generated Pt electrode interface is the main cause. この酸素空孔の発生理由の一つがPb元素の揮発性,拡散容易性である。 Volatile one is Pb element the reason for an oxygen vacancy, a diffusive resistance. Pbはペロブスカイト構造の一部であるためにP P for Pb is a part of the perovskite structure
b欠陥に伴って酸素空孔が形成されると近傍の陽イオン空孔と双極子を形成し、スイッチング電荷の減少を引き起こす。 With the b defect of oxygen vacancy is formed to form a cation vacancies and dipoles in the vicinity, causing a decrease in the switching charge. SBTは揮発性元素であるBiがなくなる。 SBT is Bi is no longer a volatile element. 或いは電荷を補償する酸素空孔の形成自体は層間のBi酸化物層に形成されるため直接ペロブスカイト構造での影響は少ない。 Or formed itself oxygen vacancies to compensate for charge is less affected directly perovskite structure to be formed on the Bi oxide layer interlayer. また、価数の変化しやすいTiを持たないことも欠陥を少なくする原因とされている。 It has also been a cause to reduce the defect having no labile Ti valence.

【0013】SBTはPZTと比較して分極量が小さいが、Taの一部をNbで置換することで分極量を増大させることが可能である。 [0013] SBT has a smaller polarization amount in comparison with PZT, but it is possible to increase the amount of polarization by replacing a portion of the Ta in Nb. 最近では、SBTをキャパシタとして集積化したデバイスも試作されている。 Recently, some devices which integrates SBT as a capacitor is prototype. SBTはMOD法の他、ゾルゲル法,スパッタ法,レーザアブレーション法などでも形成されている。 SBT other MOD method, a sol-gel method, a sputtering method, is also formed in such a laser ablation method. PZT膜もMOD PZT film is also MOD
法,レーザアブレーション法,イオンビームスパッタ法,MOCVD法,レーザCVD法などで形成されているが、強誘電体メモリ製品としてはゾルゲル法,スパッタ法が用いられている。 Law, laser ablation, ion beam sputtering, MOCVD method, and is formed in such a laser CVD method, strong sol-gel method as a dielectric memory products, sputtering method is used.

【0014】スパッタ法では、基板上に直接結晶化したペロブスカイトPZT膜を形成するためには約500℃ [0014] In the sputtering method, about 500 ° C. in order to form directly crystallized perovskite PZT film on the substrate
以上の高温が必要であるが、低融点元素のPbが蒸気圧が高いことやスパッタ率が高いことなどの理由から、高温で基板から容易に蒸発,再スパッタするために制御が難しい。 It is necessary to more elevated temperatures, for reasons such that Pb of the low-melting-point element has a high higher that or sputtering rate vapor pressure, readily evaporate from the substrate at a high temperature, it is difficult to control in order to re-sputtering. よって、結晶化温度である500℃以上ではP Therefore, P is at 500 ° C. or higher is the crystallization temperature
bは殆ど基板へ止まらず組成制御が困難である。 b is the most difficult to control the composition does not stop to the substrate. 通常は、高温スパッタの場合、Pb或いはPbOのターゲットを別に用意し、同時にスパッタして過剰量のPbを供給する工夫がなされるが、大きい基板に均一に組成制御して膜を形成することは難しい。 Normally, when the hot sputtering, separately prepared targets Pb or PbO, but devising supplying excess Pb is sputtered simultaneously is made, forming a uniform composition controlled to film a large substrate difficult. 室温ではPbの蒸発, Evaporation of Pb at room temperature,
再スパッタの影響が小さいため、比較的容易にターゲットに近い組成のPZT膜が形成可能である。 Since the influence of re-sputtering is small, it is relatively easy to PZT film having a composition close to the target can be formed. 但し、室温においてもプラズマからのイオン,スパッタ粒子などの衝撃によって基板やシールド部が高温となりやすく、蒸発,再スパッタの影響が出ることがあり、注意が必要である。 However, ions from the plasma even at room temperature, the substrate and the shield portion by an impact such as a sputtering particles tends to be high temperature, evaporation, may affect the re-sputtering exits, care must be taken. 各部の電位によってもイオンの衝撃が異なるため組成が変化する。 Ion bombardment is different for composition changes depending each part of the potential.

【0015】電子部品に使用する強誘電体膜を形成するプロセスを、PZT強誘電体膜を用いた強誘電体メモリの例で説明する。 [0015] The process for forming a ferroelectric film used in electronic components, is described in example ferroelectric memory using the PZT ferroelectric film. トランジスタを形成するプロセスを経たSi基板上に絶縁膜を形成し、下地電極として150 On a Si substrate after the process of forming the transistor forming the insulating film, 150 a base electrode
nm厚のPt電極をDCマグネトロンスパッタにより形成する。 The Pt electrode of nm thickness is formed by DC magnetron sputtering. Ptは酸化膜と密着性が良好ではないため、接合層としてTi(20nm)をPt成膜前に連続スパッタにて形成する。 Pt because not as good adhesion between the oxide film, Ti a (20 nm) is formed by continuous sputtering before Pt deposition as a bonding layer. 次いで、下地電極上にPZT膜をRF Then, RF a PZT film is formed over the base electrode
マグネトロンスパッタにより形成する。 Formed by magnetron sputtering. 上記の理由から基板温度を上げず室温にて成膜する。 Deposited at room temperature without raising the substrate temperature from the above reasons. 12インチのセラミックPZTターゲットに対して1.0〜1.5kWでスパッタを行う。 Performing sputtering with 1.0~1.5kW respect 12inch ceramic PZT target. スパッタガスはArで0.5〜2.0 Sputtering gas in the Ar 0.5~2.0
Paの圧力範囲で成膜した。 It was formed in the pressure range of Pa. 約5分間のスパッタ時間で250〜300nmの膜厚のPZTアモルファス膜が得られる。 PZT amorphous film having a thickness of 250~300nm is obtained in about 5 minutes sputtering time. なお、PZT成膜前に約1時間のプレスパッタを行い、組成を安定化した。 Incidentally, it conducted pre-sputtering for about 1 hour before PZT deposition, to stabilize the composition.

【0016】アモルファス状態のPZT膜はRTA(Ra [0016] PZT film of amorphous state is RTA (Ra
pid Themal Annea1)プロセスによりペロブスカイト相に結晶化する。 Crystallized into the perovskite phase by pid Themal Annea1) process. 600℃以上の温度で数秒で結晶化が可能である。 Crystallization in a few seconds at 600 ° C. or higher temperatures are possible. 管状炉などでも結晶化できるが、RTAの方がサーマルパジェットが小さく、下地電極とPZT膜の拡散,反応を抑えることができ、界面の平滑性には適する。 May crystallize in such a tube furnace, towards the RTA is small thermal Paget, diffusion of the base electrode and the PZT film, the reaction can be suppressed, suitable for the smoothness of the surface. また、PZTの結晶化にの際には異相として非強誘電相のパイロクロア型酸化物が形成される可能性があるが、この相は結晶化の昇温速度を小さくした場合や、Z Although the time of the crystallization of PZT is likely to pyrochlore type oxide of the non-ferroelectric phase as secondary phase is formed, and if this phase with a reduced temperature increase rate of crystallization, Z
r/Ti比が大きい場合に形成されやすい。 Easily formed when r / Ti ratio is greater. パイロクロア相が第2相としてできた場合には、分極量が小さくなるだけでなく、PZT膜の信頼性にも影響を及ぼす。 If the pyrochlore phase was as the second phase, not only the amount of polarization is reduced, also affects the reliability of the PZT film.

【0017】結晶化したPZT膜に関して、さらに上部電極であるPt膜をDCマグネトロンスパッタにより形成してキャパシタ膜構造を作成する。 [0017] For crystallized PZT film, a Pt film is further upper electrode was formed by DC magnetron sputtering to create a capacitor film structure. 以降は、RIEを用いたキャパシタの加工プロセス及び上部の配線プロセスを用いる。 Thereafter, using a machining process and the upper wiring process capacitor using a RIE. キャパシタはRIE(Reactive Ion Etchi Capacitor RIE (Reactive Ion Etchi
ng)装置を用いて、Arと塩素,弗化炭素系のガス中でエッチングを行い微細パターンを形成する。 ng) using an apparatus to form a fine pattern by etching with Ar and chlorine, fluorocarbon-based gas. キャパシタ加工後には、電極との密着性を向上させるために600 After processing of the capacitor 600 in order to improve the adhesion between the electrode
℃で酸素中1時間のアニール処理を行う。 ℃ annealing is performed for one hour in oxygen.

【0018】一方、ゾルゲル法やMOD法などの溶液法(CSD法)にて形成するPZT成膜プロセスでは、原料の特性,取り扱い容易性,安定性、他の物質と混合した時の反応性から、Pb,Ti,ZrなどのPZT膜構成元素の原料をまず選択する。 Meanwhile, the PZT film formation process of forming with a solution such as a sol-gel method or MOD method method (CSD method), characteristics of the raw materials, ease of handling, stability, reactivity when mixed with other substances , Pb, Ti, first select the material of the PZT film constituting elements such as Zr.

【0019】ゾルゲル法では、Pbには酢酸鉛3水和物、Zrにはジルコニウムテトラプロボキシド、Tiにはチタンテトライソプロポキシドを利用する場合が多く、溶剤に2メトキシエタノールを使用して約0.2M [0019] In the sol-gel method, about using lead acetate trihydrate in Pb, zirconium tetra pro Boki Sid in Zr, the often utilize titanium tetraisopropoxide Ti, a 2-methoxyethanol solvent 0.2M
の溶液をまず調製する。 The solution is first prepared the. この溶液は水分を十分に取り除くことで長期保存が可能である。 This solution is capable of long-term storage by removing sufficient moisture. 一般には、酢酸鉛の水和物の水成分を除去する。 In general, to remove the water component of the hydrate lead acetate. 成膜する時はこの溶液に水を加えて縮重合反応を起こさせるが、脱水反応及び脱アルコール反応によってM−O−Mの架橋構造が形成される。 When film formation is to cause a polycondensation reaction by adding water to the solution, the crosslinked structure of the M-O-M is formed by the dehydration reaction and dealcoholization reaction. この際に加えた水の量,反応時間(保持時間)、p The amount of water added during the reaction time (retention time), p
H,温度,濃度などによりこの架橋状態が変化する。 H, temperature, the crosslinked state by such as density change. アモルファススパッタと異なったアモルファス状態を形成することになるため、PZTペロブスカイト構造に結晶化した際に配向性,結晶粒の形状,強誘電特性,リーク電流,疲労特性などが変化する。 Since that will form different amorphous state and amorphous sputtering orientation when crystallized PZT perovskite structure, the shape of crystal grains, ferroelectric properties, the leakage current, fatigue characteristics change.

【0020】これは、MOD法でも同様である。 [0020] This is also true in the MOD method. Pb, Pb,
Zr,Tiの2エチルヘキサン酸などを使用し、有機溶剤のキシレンを用いてPZTのMOD用溶液を調製する。 Zr, etc. using the 2-ethylhexanoic acid Ti, preparing a MOD solution of PZT with xylene organic solvent. MOD法の場合は加水分解反応は起こさず、その状態(混合状態)にて基板上に塗布する。 For MOD method hydrolysis reaction does not occur, it is applied onto the substrate in that state (mixed state). 基板上に成膜した後に250℃程度の低温で乾燥,脱溶剤を実施し、アモルファス状態のPZT膜となる。 Low temperature drying of about 250 ° C. after forming on the substrate, performing desolvation, the PZT film in an amorphous state. MOD法では原料がC,H,Oを多く含む構造であるため結晶化時の膜の収縮が大きく、数100nmの厚い膜を形成するには塗布と結晶化工程を繰り返すなどの方法で行う。 Feedstock in the MOD method is C, H, large shrinkage of the film during crystallization because a structure containing a large amount of O, to form a thick number 100nm film is carried out by a method such as repeated coating and crystallization process. 結晶化はスパッタと同様にRTAを使用する場合が多い。 Crystallization is often used RTA like the sputtering. 750 750
℃,5分程度の熱処理でペロブスカイト単一相が得られる。 ° C., the perovskite single phase is obtained by heat treatment at 5 minutes. このような溶液法を用いたPZT膜は結晶粒が10 Such solution method PZT film using the crystal grains 10
0〜数100nmと小さく、スパッタで成膜された膜のような柱状組織を示さない粒状組織が見られる場合が多い。 0 Number of 100nm and smaller, often granular structure which does not exhibit the columnar structure such as that the film formed by sputtering is observed.

【0021】一方、MOCVD法によりPZT,SBT [0021] On the other hand, PZT by the MOCVD method, SBT
膜などを形成する場合には、条件を最適化することで立体形状キャパシタを形成するためのステップカバレッジ性が良好なものを得ることができる。 When forming a like film may be step coverage for forming a three-dimensional shape capacitors by optimizing the conditions to obtain a favorable. しかしこれら強誘電体,誘電体材料のMOCVD技術には困難な点が多い。 However, these ferroelectric, difficulties often in MOCVD techniques dielectric material. 例えば、膜組成を制御することが難しい。 For example, it is difficult to control the film composition. 複合酸化物を構成する元素でSr,Baなどは蒸気圧の高いソース原料がないために液体供給を併用した方法などをとる必要がある。 Sr in elements constituting the composite oxide, Ba, etc. need to take a method in which a combination of liquid supply due to lack of high source material vapor pressure. また、各元素のソースの特性が異なることから最適成膜条件を設定することが困難である。 Further, it is difficult to characteristics of the source of each element to set the optimum deposition conditions from different. 原料の供給量と膜組成が必ずしも比例しない状況もある。 Supply amount and the membrane composition of the raw material is also not necessarily proportional situation. また、添加物を加える際にはさらにソースの選択をしなくてはいけないため困難さが増加する。 Moreover, the difficulty increases to further do have to the selection of the source when adding the additive. 成膜時に結晶化した膜を得るプロセスでは基板の表面(電極表面)の状態,組成によりその上に形成される膜の特性が変化する。 State of the surface of the substrate in the process of obtaining the crystallized film during deposition (electrode surface), the characteristics of the film formed thereon by the composition changes. PZT膜のMOCVD技術ではPb化合物の高い蒸気圧を利用してPZT組成を自己制御的に安定化する試みがなされており、Pt上、Ir上に成膜時結晶化膜が形成されている。 The MOCVD technique PZT film attempts have been made to self-regulating stabilize the PZT composition by utilizing the high vapor pressure of Pb compound, the Pt, deposited during crystallization film is formed on the Ir.

【0022】近年、以上で説明したような成膜方法を利用して高密度の強誘電体メモリを作成すべくCOP(Ca [0022] In recent years, in order to create a high-density ferroelectric memory using a film forming method as described above COP (Ca
pacitor On Plug)構造が考えられている。 pacitor On Plug) structure has been considered. これは、トランジスタのアクティブエリアから接続されてWやSi This is connected from the active area of ​​the transistor W and Si
からなるプラグ構造がキャパシタ直下にあるもので、セルサイズを小さくすることができる。 Plug structure consisting of is intended to directly under the capacitor, it is possible to reduce the cell size. 平面キャパシタであれば前述したスパッタ法,塗布法,MOCVD法が利用でき、立体キャパシタ構造を用いる場合にはMOCV It sputtering described above, if the plane capacitor, a coating method, MOCVD method is available, in the case of using a three-dimensional capacitor structure MOCV
D法などを利用すればよい。 D method, or the like may be utilized. しかしながらこの構造では、強誘電体膜を結晶化するとき、或いはキャパシタをインテグレーションした時のRIE加工,絶縁膜CVD However, in this structure, the strength when crystallizing the dielectric film, or RIE processing when the integration capacitor, insulating film CVD
などのダメージを向復させるための熱処理の時に直下のプラグ材料の表面が酸化されてコンタクト抵抗が高くなる、或いは極端な場合には剥離が生じるなどの問題がある。 Surface of the plug material is oxidized to higher contact resistance immediately below when the damage to the heat treatment for Kofuku such, or in extreme cases there are problems such as peeling occurs.

【0023】これを回避するために、TiAlN,Ti [0023] In order to avoid this, TiAlN, Ti
N,TaSiNなどのバリア層の形成、IrO 2 ,I N, formation of the barrier layer, such as TaSiN, IrO 2, I
r,RuO 2 ,Ruなどの下部電極材料の仕様が試みられている。 r, specifications of the lower electrode material such as RuO 2, Ru have been attempted. また、前述したような立体キャパシタ形成の試みもなされている。 Also been made attempts solid capacitor formed as described above. MOCVD法での膜形成においても、組成制御性,ステップカバレッジが良好な低温で成膜し、後の熱処理において誘電体膜,強誘電体膜を結晶化する方法が行われている。 Also in the film formation by the MOCVD method, composition controllability, step coverage is deposited with good low temperature, a method of crystallizing the dielectric film, a ferroelectric film in the subsequent heat treatment is performed. また、キャパシタのRIE In addition, the capacitor of the RIE
加工ダメージの低減を目的としてダマシンプロセスを利用したキャパシタ作成プロセスも提案されている。 Capacitor creation process using the damascene process for the purpose of reducing the processing damage has also been proposed.

【0024】一方、強誘電体メモリをさらに高密度化するための1Tr(トランジスタ)タイプの強誘電体メモリも開発が進められている。 Meanwhile, the development 1Tr (Transistor) type ferroelectric memory to higher density ferroelectric memories have been developed. 古くはTrのゲート上に直接Bi 4 Ti 312などの強誘電体を形成したものが研究開発されたが、Siとの界面に酸化物界面層が形成されること、特定の材料のみ結晶化できないこと、界面の反応を制御することができないこと、などの阻害要因があり実現が困難である。 Old is obtained by forming a ferroelectric such as direct Bi 4 Ti 3 O 12 on the gate of the Tr is research and development, the oxide interface layer at the interface between the Si is formed, the crystal only certain materials inability of, the inability to control the reaction of the interface, it is difficult to have impediments realize such. また、PZTなどの材料ではS In addition, in the material, such as PZT S
iO 2上で結晶化することが困難である。 it is difficult to crystallize on iO 2. これは、RT This is, RT
Aなどの結晶化熱処理方法を採用すると基板側から結晶化が進行しやすいが、先にPZT中のPbとSiO 2とが反応することで劣化した界面が形成され、その上にP Employing crystallization heat treatment method crystallized from the substrate side is likely to progress, such as A, but the interface was degraded by the Pb in the PZT above and SiO 2 react is formed, P thereon
ZTが結晶化しないためである。 ZT is because it does not crystallize. PZT中のTi量を増加させて結晶化温度を低減し、膜上部或いは膜内部から結晶化を促進することも可能であるが、この場合は結晶化の制御が困難である。 By increasing the amount of Ti in PZT reduce the crystallization temperature, it is possible to promote crystallization from the inside of the membrane top or film, in this case it is difficult to control the crystallization. また、下地との反応は避けられず1Trタイプの強誘電体メモリ作成には満足できるものではなかった。 Also, it was not satisfactory to the ferroelectric memory creation of 1Tr type inevitable reaction of the base.

【0025】 [0025]

【発明が解決しようとする課題】このように従来、PZ [Problems that the Invention is to Solve As described above, in the conventional, PZ
Tなどの強誘電体薄膜の特性は、アモルファス膜を下部電極上で結晶化するために下部電極の影響が大きい。 Characteristics of the ferroelectric thin film such as T, the greater the influence of the lower electrode in order to crystallize the amorphous film on the lower electrode. 強誘電体薄膜のリーク特性,C−V特性,分極特性,保持特性,疲労特性,インプリント特性などは、電極材料, Leakage characteristics of the ferroelectric thin film, C-V characteristics, polarization characteristics, retention characteristics, fatigue characteristics, etc. imprint characteristics, electrode material,
構造、特に下部電極構造に依存する。 Structure, in particular depend on the lower electrode structure. 現在この下部電極にIr系やRu系の薄膜材料が検討されている。 Ir-based or Ru-based thin film material has been studied in this lower electrode current. しかしながら、従来より使用されているPt電極と異なり、I However, unlike Pt electrode used conventionally, I
r系,Ru系の電極ではその上に形成するPZT膜などの強誘電体膜の結晶性(結晶配向性や結晶の微細構造) r system, the electrode of the Ru-based crystal of the ferroelectric film such as PZT film formed thereon (microstructure of crystal orientation and crystal)
が劣化する問題や、界面でのRu,IrとPbとの反応、粒界部分への元素の拡散によりリーク電流が増加する問題があった。 There problems and to deteriorate, Ru at the interface, the reaction between Ir and Pb, there is a problem that leakage current is increased by the diffusion of elements into the grain boundary.

【0026】一方で、COP構造や1Trタイプの構造では、下部のプラグ材料との界面での酸化を防止する構造、Siとの界面に欠陥準位,不純物準位を形成しない構造が必要とされる。 [0026] On the other hand, in the structure of the COP structure and 1Tr types, it is structured to prevent oxidation at the interface between the lower portion of the plug material, defect levels at the interface between the Si, necessary structure that does not form an impurity level that. PZT膜などの強誘電体薄膜プロセスでは強誘電体膜の結晶化に酸素中でのRTA(55 RTA in an oxygen crystallization of the ferroelectric film in the ferroelectric thin film processes such as PZT film (55
0〜700℃)を行う工程や、キャパシタのRIE加工、層間絶縁膜のCVDによる成膜、パシベーションS 0-700 ° C.) step and of performing, RIE processing of the capacitor, deposition by CVD of the interlayer insulating film, a passivation S
iNの成膜などで生じたダメージを修復する目的である酸素中での回復アニール(500〜650℃)を行う工程がある。 There are recovery annealing (500 to 650 ° C.) a step of performing in oxygen the aim is to repair damage caused by such deposition of iN. これらの工程を経てもプラグ材料やSi界面が酸化などによる劣化を生じない必要がある。 Plug material and Si interface even after these steps need not occur deterioration due oxidation. この酸素バリア性を向上させる目的が下部電極構造に要求される。 The purpose of improving the oxygen barrier property is required in the lower electrode structure.

【0027】また、上記の問題は強誘電体を用いた場合に限らず、高誘電体を用いた場合にも同様に言えることである。 Further, the above problem is not limited to the case of using a ferroelectric, it is true as well when using a high dielectric.

【0028】本発明は、上記事情を考慮して成されたもので、その目的とするところは、強誘電体薄膜や高誘電体薄膜の電気特性を劣化させることなく、さらには酸素熱処理工程にてキャパシタ下部にダメージを与えることのないキャパシタ構造を持つ半導体装置及びその製造方法を提供することにある。 [0028] The present invention has been made in view of these circumstances, it is an object without degrading the electrical characteristics of the ferroelectric thin film or a high dielectric thin film, and more oxygen heat treatment process to provide a semiconductor device and a manufacturing method thereof having the capacitor structure without damaging the lower capacitor Te.

【0029】 [0029]

【課題を解決するための手段】(構成)上記課題を解決するために本発明は次のような構成を採用している。 Means for Solving the Problems] (Configuration) The present invention in order to solve the above adopts the following configuration.

【0030】即ち本発明は、層間絶縁膜上に形成され、 [0030] Specifically, the present invention is formed on the interlayer insulating film,
該絶縁膜を貫通するプラグ電極に接続された下部電極と、この下部電極上に形成された強誘電体又は高誘電体からなるキャパシタ絶縁膜と、このキャパシタ絶縁膜上に形成された上部電極とを備えたキャパシタを有する半導体装置であって、前記下部電極は、Ir膜の上にIr A lower electrode connected to the plug electrode penetrating the insulating film, the a lower intensity is formed on the electrode made of a dielectric or high-dielectric capacitor insulating film, and an upper electrode formed on the capacitor insulating film a semiconductor device having a capacitor wherein the lower electrode, Ir on the Ir film
2膜を積層した構造となっており、IrO 2膜はX線回折強度でIrO 2 /Irが10以上であることを特徴とする半導体装置。 O 2 film has a laminated structure, wherein a IrO 2 film is IrO 2 / Ir 10 or more in X-ray diffraction intensity.

【0031】また本発明は、層間絶縁膜上に形成され、 [0031] The present invention is formed on the interlayer insulating film,
該絶縁膜を貫通するプラグ電極に接続された下部電極と、この下部電極上に形成された強誘電体又は高誘電体からなるキャパシタ絶縁膜と、このキャパシタ絶縁膜上に形成された上部電極とを備えたキャパシタを有する半導体装置であって、前記下部電極はIrを含む膜からなり、前記下部電極とキャパシタ絶縁膜との間にSrIr A lower electrode connected to the plug electrode penetrating the insulating film, the a lower intensity is formed on the electrode made of a dielectric or high-dielectric capacitor insulating film, and an upper electrode formed on the capacitor insulating film a semiconductor device having a capacitor wherein the lower electrode is made of film containing Ir, SrIr between the lower electrode and the capacitor insulating film
3又はPb 2 Ir 2 O 3 or Pb 2 Ir 2 O 7-xを主成分とする導電性複合酸化物層を設けてなることを特徴とする。 The 7-x characterized by comprising providing a conductive complex oxide layer mainly.

【0032】また本発明は、層間絶縁膜上に形成され、 [0032] The present invention is formed on the interlayer insulating film,
該絶縁膜を貫通するプラグ電極に接続された下部電極と、この下部電極上に形成された強誘電体又は高誘電体からなるキャパシタ絶縁膜と、このキャパシタ絶縁膜上に形成された上部電極とを備えたキャパシタを有する半導体装置であって、前記下部電極はIrを含む膜からなり、前記下部電極とキャパシタ絶縁膜との間に厚さ4〜 A lower electrode connected to the plug electrode penetrating the insulating film, the a lower intensity is formed on the electrode made of a dielectric or high-dielectric capacitor insulating film, and an upper electrode formed on the capacitor insulating film a semiconductor device having a capacitor wherein the lower electrode is made of film containing Ir, thickness 4 between the lower electrode and the capacitor insulating film
50nmのSRO(SrRuO 3 )層を設けてなることを特徴とする。 Characterized by comprising providing a 50nm of SRO (SrRuO 3) layer.

【0033】また本発明は、層間絶縁膜上に形成されたキャパシタの場合に限るものではなく、トランジスタのゲート電極上に直接、或いは絶縁膜を介して同様のキャパシタ構造を形成する場合にも当てはまる。 [0033] The present invention is not limited to the case of the capacitor formed on the interlayer insulating film, apply directly, or even in the case of forming the same capacitor structure through an insulating film on the gate electrode of the transistor . その場合は、プラグ上ではなくなるが酸素バリア性を生かした同様の構造が可能となる。 In that case, although no longer on the plug enables a similar structure which utilizes an oxygen barrier property.

【0034】ここで、本発明の望ましい実施態様としては次のものが挙げられる。 [0034] Here, it includes the following as a preferred embodiment of the present invention. (1) IrO 2膜は柱状組織を示すこと。 (1) IrO 2 film to exhibit a columnar structure. (2) プラグ電極の下端は、基板上に形成されたMOSトランジスタのソース・ドレイン領域の一方に接続されていること。 (2) the lower end of the plug electrode is connected to one of the source and drain regions of the MOS transistor formed on the substrate. (3) 上部電極はRu及びRuO 2を主成分とする構造又はSROを含む電極構造であること。 (3) It the upper electrode is an electrode structure including a structure or SRO mainly of Ru and RuO 2. (4) キャパシタ絶縁膜は、PZT(Pb(Zr x Ti (4) the capacitor insulating film, PZT (Pb (Zr x Ti
1-x3 )であること。 1-x O 3) and that.

【0035】また本発明は、強誘電体又は高誘電体をキャパシタ絶縁膜として用いた強誘電体キャパシタを有する半導体装置の製造方法において、半導体基板上にスイッチング用のMOSトランジスタを形成する工程と、前記トランジスタ上に層間絶縁膜を形成し表面を平坦化する工程と、前記層間絶縁膜に埋め込んで前記トランジスタのソース・ドレインの一方に接続されたプラグ電極を形成する工程と、前記プラグ電極に接続して前記層間絶縁膜上に下部電極としてのIr膜を形成する工程と、前記Ir膜上にIrO 2膜を形成する工程と、前記IrO [0035] The present invention provides a method of manufacturing a semiconductor device having a ferroelectric capacitor using a ferroelectric or high-dielectric as a capacitor insulating film, forming a MOS transistor for switching on the semiconductor substrate, forming planarizing the surface to form an interlayer insulating film on the transistor, one connected to a plug electrode of the source and drain of said transistor embedded in the interlayer insulating film, connected to said plug electrode forming an Ir film as a lower electrode on the interlayer insulating film and a step of forming a IrO 2 film on the Ir film, the IrO
2膜上に強誘電体又は高誘電体からなるキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上に上部電極を形成する工程とを含むことを特徴とする。 Forming a 2 film ferroelectric or capacitor insulating film made of a high dielectric on, characterized in that it comprises a step of forming an upper electrode on the capacitor insulating film.

【0036】(作用)本発明によれば、下部電極として酸素に対するバリア性の大きなIrを用いることにより、下部電極の下層に位置するW等のプラグ電極の酸化やSiの酸化を防止することができる。 According to [0036] (Operation) The present invention, by using a barrier of large Ir to oxygen as the lower electrode, it is possible to prevent oxidation of the oxidation and Si plug electrode such as W to be located under the lower electrode it can. また、IrとP In addition, Ir and P
ZT等からなるキャパシタ絶縁膜との間にIrO 2 、特にX線回折強度でIrO 2 /Irが10以上のIrO 2 IrO 2 between the capacitor insulating film made of ZT like, IrO 2 / Ir is 10 or more IrO 2, especially in the X-ray diffraction intensity
膜を設けることによって、キャパシタ絶縁膜の膜質を向上させることが可能となる。 By providing the film, it is possible to improve the quality of the capacitor insulation film. また、IrO 2の代わりにSRO(特に、厚さ4〜50nm)、SrIrO 3又はPb 2 Ir 27-xを主成分とする導電性複合酸化物層を用いても、上記と同様の効果が得られる。 Further, instead of the IrO 2 SRO (especially, thickness 4 to 50 nm), even by using a conductive complex oxide layer mainly composed of SrIrO 3 or Pb 2 Ir 2 O 7-x , the same effect as above It is obtained.

【0037】これにより、強誘電体や高誘電体からなるキャパシタ絶縁膜の電気特性を劣化させることなく、さらには酸素熱処理工程にてキャパシタ下部にダメージを与えることのないキャパシタ構造を持つ半導体装置を実現することが可能となる。 [0037] Thus, a ferroelectric or without degrading the electrical characteristics of the capacitor insulating film of high dielectric, a semiconductor device further has a capacitor structure that does not damage the capacitor lower in an oxygen heat treatment process it is possible to realize.

【0038】 [0038]

【発明の実施の形態】以下、本発明の詳細を図示の実施形態によって説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described by embodiments illustrated details of the present invention.

【0039】(第1の実施形態)図1は本発明の第1の実施形態に係わる強誘電体メモリを説明するためのもので、(a)はセル部分の構造を示す断面図、(b)はキャパシタ部分の拡大断面図である。 [0039] (First Embodiment) FIG. 1 is for explaining a ferroelectric memory according to the first embodiment of the present invention, (a) is a sectional view showing the structure of a cell portion, (b ) is an enlarged sectional view of a capacitor portion.

【0040】本実施形態では、キャパシタ絶縁膜として強誘電体膜であるPZTを用いている。 [0040] In the present embodiment uses the PZT is a ferroelectric film as a capacitor insulating film. 図1(a)に示すように、Si基板10上にMOSトランジスタが形成され、トランジスタ領域上はPSG,BPSGなどの層間絶縁膜15で平坦化され、その上にシリコン酸化膜(SiO 2 )及びシリコン窒化膜(SiN)(なお、図1(a)では省略)が形成されている。 As shown in FIG. 1 (a), the MOS transistor is formed on the Si substrate 10, the transistor region PSG, is flattened by the interlayer insulation film 15 such as BPSG, silicon oxide film (SiO 2) thereon and silicon nitride film (SiN) (Note, not shown in FIG. 1 (a)) is formed. 絶縁膜15にはトランジスタのソース・ドレインの一方と接続されたW W in the insulating film 15 which is connected to one of the source and drain of the transistor
プラグ16が埋め込み形成されている。 Plug 16 is buried. このプラグ16 This plug 16
上に、TiAlNバリア層,Ir膜,IrO 2膜からなる下部電極20が形成され、その上に強誘電体としてのPZT膜24が形成され、その上に上部電極25としてIr膜が形成されている。 Above, TiAlN barrier layer, Ir film, the lower electrode 20 made of IrO 2 film is formed, the PZT film 24 as a ferroelectric on are formed, Ir film as an upper electrode 25 formed thereon is formed there. なお、図中の11は素子分離絶縁膜、12はゲート酸化膜、13はゲート電極、14 Incidentally, 11 is an element isolation insulating film in the drawing, 12 denotes a gate oxide film, 13 gate electrode, 14
a,14bはソース・ドレイン領域を示している。 a, 14b shows the source and drain regions.

【0041】次に、本実施形態の強誘電体メモリの特徴部分、特にキャパシタ部分を製造工程に従って詳しく説明する。 Next, the ferroelectric characteristic portion of the memory of this embodiment will be described in particular detail in accordance with the manufacturing process of the capacitor portion.

【0042】まず、Si基板に通常プロセスによりスイッチング用のMOSトランジスタを作成する。 [0042] First, a MOS transistor for switching the normal process the Si substrate. そして、 And,
トランジスタ領域上にPSG,BPSGなどの絶縁膜をCVD法にて形成し、CMPを用いてその表面を平坦化する。 PSG, an insulating film such as BPSG is formed by CVD on the transistor region, the surface thereof is flattened by using a CMP. 次いで、図1(b)に示すように、CVD法にてSiO 2膜17及びSiN膜18を形成し下地基板とする。 Then, as shown in FIG. 1 (b), a base substrate to form an SiO 2 film 17 and the SiN film 18 by the CVD method. ここで、キャパシタとトランジスタのアクティブエリア(ソース,ドレイン)との接続をWや多結晶Siからなるプラグを用いて行うため、予めWプラグ16を形成しておく。 Since it carried out using a plug made of the connection between the active area of ​​the capacitor and a transistor (source, drain) from W or polycrystalline Si, formed in advance W plug 16. プラグ材料としては、W,Siの代わりにTiNをCVD法にて埋め込んだものでもよい。 The plug material, W, TiN may be those embedded by a CVD method instead of Si. プラグ16の形成はブランケットCVD法とCMP法とを併用する。 Formation of the plug 16 is used in combination with blanket CVD method and a CMP method.

【0043】次いで、強誘電体薄膜の形成或いはその後のキャパシタ特性確保のための酸素中アニールプロセスにおいて、プラグ表面が酸化することを防止する目的からバリア金属層21を形成する。 [0043] Then, in an oxygen annealing process for forming a ferroelectric thin film or after the capacitor characteristics ensured, a barrier metal layer 21 for the purpose of preventing the plug surface is oxidized. バリア層21にはTi Ti in the barrier layer 21
AlN(Ti/Al=0.9/0.1(モル比))を用いた。 AlN (Ti / Al = 0.9 / 0.1 (molar ratio)) was used. 厚さは50nmである。 Thickness is 50nm. ここで、必ずしも下部電極下全面にバリア層21を形成する必要はなく、プラグ16をリセスした状態でプラグ16上にのみバリア層2 Here, it is not always necessary to form the barrier layer 21 under the lower electrode over the entire surface, the plug 16 while the recess only on the plug 16 barrier layer 2
1を形成してもよいし、下部電極下全面に下部電極形成時に作成してもよい。 May form a 1, it may be created under the lower electrode over the entire surface at the time of forming the lower electrode. また、Ir層が厚く、PZT膜の結晶化温度、キャパシタ加工の値の熱処理が短時間で低温である場合(例えば500℃結晶化、後熱処理500 Also, thick Ir layer, when the crystallization temperature of the PZT film, the heat treatment of the value of the capacitor processed is low in a short period of time (e.g., 500 ° C. crystallization, post heat treatment 500
℃など)は、TiAlNのバリア層をTiNやTiとしても良い。 ℃ etc.) may a barrier layer of TiAlN as TiN or Ti. それにより、全体のプロセスが若干異なってくる。 As a result, the entire process comes slightly different. 具体的には、DCマグネトロンスパッタ法を用いてプラグ16との接続面にそのバリア層21を成膜する。 Specifically, forming the barrier layer 21 to the connection surface of the plug 16 by using a DC magnetron sputtering method.

【0044】次いで、バリア層21上に下部電極としてのIr膜22をスパッタ法にて形成する。 [0044] Then, an Ir film 22 as a lower electrode is formed by sputtering on the barrier layer 21. 膜厚は100 The thickness of 100
nmである。 It is nm. その上部に酸素を導入したスパッタにてI I by sputtering of introducing oxygen into the upper
rO rO x膜23を50nmの厚さに成膜する。 the formation of the x film 23 to a thickness of 50nm. このスパッタは、DCマグネトロンスパッタを使用してAr/O 2 The sputter uses a DC magnetron sputtering Ar / O 2
=30/70、室温、1kWのスパッタ電力を300m = 30/70, at room temperature, the 1kW of sputtering power 300m
m径のターゲットに導入して行った。 It was performed by introducing the target of m diameter. 成膜直後のX線回折図ではアモルファスに近い状態の構造が検出された。 Structure of a state close to amorphous is detected by the X-ray diffraction diagram immediately after the film formation.
モフォロジーを観察すると特徴的なグレインが見えない平坦な構造を示す。 Observation of the morphology shows a planar structure that is characteristic grain invisible.

【0045】PZTを形成する前の段階で、RTAを用いて550℃にて熱処理するなどのプロセスを入れ、I [0045] In the stage before forming the PZT, put processes such as heat treatment at 550 ° C. using an RTA, I
rO 2の結晶性を上げてもよい。 It may be increased crystallinity of the rO 2. この場合には、図2 In this case, as shown in FIG. 2
(d)に示すように、柱状に成長した組織が観察される。 (D), the tissue grown in a columnar shape is observed. X線回折によりIrO 2膜部分のIr,IrO 2の強度比を求めたところ、図3(b)に示すように、Ir Ir the IrO 2 film portion by X-ray diffraction, it was determined the intensity ratio of IrO 2, as shown in FIG. 3 (b), Ir
の小さいピークに対してIrO 2ピークの大きさは10 The size of IrO 2 peaks for small peak 10
倍以上となった。 It was more than doubled. この組織はPZT膜を電極上に形成した後にRTA結晶化を行った場合も同様である。 This tissue is the same when performing the RTA crystallization after forming a PZT film on the electrode. Ir膜22は酸素アニール工程に対してプラグヘのバリア性を確保する役割を示す。 Ir film 22 illustrates the role of ensuring the barrier of Puraguhe to oxygen annealing step. 一方、界面でのIrO 2膜23はPZT膜24との拡散,反応を抑制し、リーク電流を減少させる。 On the other hand, IrO 2 film 23 at the interface diffusion between PZT film 24, the reaction was inhibited to reduce the leakage current.

【0046】一方、IrO 2成膜時のスパッタガスの酸素量を減らした場合(Ar/O 2 =70/30)には、 [0046] On the other hand, when a reduced amount of oxygen sputtering gas at the time of IrO 2 film formation (Ar / O 2 = 70/ 30),
図3(a)に示すように、PZT結晶化後のX線回折にて強度比がIrO 2 /Ir<10となりIrの明確なピークが観測される。 As shown in FIG. 3 (a), the intensity ratio by X-ray diffraction after PZT crystallization clear peak of IrO 2 / Ir <10 next Ir is observed. さらには熱処理後のIr系電極膜の微細構造が細かい粒状組織或いはバルクの粒内破壊を生じるような綴密組織となる。 Furthermore the Tsuzurimitsu tissue such as occurs the transgranular fracture microstructure fine grain structure or bulk of the Ir-based electrode film after the heat treatment. Wなどのプラグに対する酸素バリア性を評価したところ、Ir単体のもののバリア性が最も良かった。 Evaluation of the oxygen barrier properties to plug such as W, barrier property of those of Ir alone was the most good.

【0047】なお、図2(a)〜(d)は、Ir膜形成後にAr/O 2ガス中でのスパッタによりIrO 2膜を形成した時の結晶構造を示す顕微鏡写真であり、(a) [0047] Note that FIG. 2 (a) ~ (d) is a photomicrograph showing the crystal structure at the time of forming the IrO 2 film by sputtering in Ar / O 2 gas after Ir film, (a)
はAr/O 2 =100/0、(b)はAr/O 2 =90 The Ar / O 2 = 100/0 , (b) the Ar / O 2 = 90
/10、(c)はAr/O 2 =70/30、(d)はA / 10, (c) the Ar / O 2 = 70/30 , (d) the A
r/O 2 =30/70の場合を示している。 It shows the case of r / O 2 = 30/70 . また、図3 In addition, FIG. 3
はIrO 2のX線回折図であり、図3(a)のようにI Is an X-ray diffraction diagram of IrO 2, as shown in FIG. 3 (a) I
rO 2 /Ir<10では後述するPZTの成膜において良質な膜が得られない。 rO 2 / Ir <quality film in the film formation of PZT, which will be described later in 10 can not be obtained. 図3(b)のようにIrO2 / As in FIG. 3 (b) IrO2 /
Ir≧10の場合に、後述するPZTの成膜において良好な結果が得られることが本発明者らの実験により確認されている。 In the case of Ir ≧ 10, that good results are obtained in the film formation of PZT, which will be described later, it has been confirmed by our experiments.

【0048】次いで、IrO 2膜23上にスパッタ法を用いてPZT膜24を形成する。 [0048] Then, a PZT film 24 by sputtering on the IrO 2 film 23. このPZT膜24の形成には、RFマグネトロンスパッタ法を採用した。 The formation of the PZT film 24 was adopted RF magnetron sputtering method. ここではPb量を10%程度多くしたPZTセラミックターゲットを使用する。 Is used here a PZT ceramic target was about 10% more the amount of Pb. ターゲットの組成はPb 1.10 La The composition of the target Pb 1.10 La
0.05 Zr 0.4 Ti 0.63である。 A 0.05 Zr 0.4 Ti 0.6 O 3. PZTセラミックターゲットは密度の高いものがスパッタ速度が大きく水分などに対する耐環境性も良好であるため、理論密度98 Since PZT ceramic target having a high density of better environmental resistance against sputtering rate is high moisture, the theoretical density of 98
%のセラミック焼結体を使用した。 % Of using the ceramic sintered body. スパッタ時にはプラズマにより基板温度の上昇や飛来粒子によるボンバードメントがあるために、Si基板からのPbの蒸発や再スパッタが起こり膜中のPb量の欠損が生じやすい。 For the time of sputtering is bombardment by rising and flying particles of the substrate temperature by the plasma, loss of Pb amount of evaporation and re-sputtering occurs film of Pb from the Si substrate is likely to occur. ターゲット中の過剰Pbはそれを補償するために加えてある。 The excess Pb in the target are added to compensate for it. Zr,Ti,Laなどの元素はターゲット組成とほぼ同じ量で膜に取り込まれるため、望む組成の量比のものを用いればよい。 Zr, Ti, elements such as La since incorporated into the film in substantially the same amount as the target composition, may be used as the ratio of a desired composition.

【0049】電気特性がPZT膜の組成などで不安定な場合には、アモルファスPZT膜の上部にシード層を形成する。 [0049] If the electrical characteristics are unstable at such composition of the PZT film, a seed layer on the amorphous PZT film. 例えば、結晶化するPZT膜の構造,電気特性を改良するために、酸素を導入したスパッタ法を利用する。 For example, the structure of the PZT film is crystallized, in order to improve the electrical characteristics, utilizing a sputtering method of introducing oxygen. 最初にArを導入した雰囲気でスパッタ成膜して、 Initially formed by sputtering in an atmosphere in which the introduction of Ar,
後に酸素を添加したAr中スパッタによりPZTシード層を形成する。 Forming the PZT seed layer by Ar during sputtering with the addition of oxygen after. スパッタ条件は、ターゲット−基板間距離が60mm、回転式のマグネットを用いて、12インチのセラミックPZTターゲットに対し1.0〜1.5 The sputtering conditions, target - substrate distance is 60 mm, using a rotary magnet, to ceramic PZT target 12-inch 1.0-1.5
kWでスパッタを行う。 Performing the sputtering in kW. ガス圧は0.5〜2.0PaでArに酸素を20%導入した条件で15〜30秒成膜し、2〜5nm厚さのPZTアモルファスシード層を形成する。 Gas pressure was 15-30 ByoNarumaku under the conditions of introducing 20% ​​oxygen in Ar at 0.5~2.0Pa, to form a PZT amorphous seed layer of 2~5nm thickness. 続いて、Arガスのみを使用してガス圧0.5 Subsequently, the gas pressure of 0.5 using only Ar gas
〜2.0Pa,1.0〜1.5kWの電力にて約5分間のRFマグネトロンスパッタによるアモルファスPZT ~2.0Pa, amorphous by RF magnetron sputtering from about 5 minutes at the power of 1.0~1.5KW PZT
膜形成を行う。 Performing the film formation. 膜厚は100〜150nmである。 The film thickness is 100~150nm. なお、シード層にはPZT膜ではなく、2〜5nm程度の薄いTi膜,Zr膜,Nb膜,Ta膜などを使用してもよい。 Note that the seed layer rather than PZT film, 2 to 5 nm about a thin Ti film, Zr film, Nb film, and the like may be used Ta film.

【0050】PZT成膜前にターゲット表面の状態,温度,チャンバー内環境を一定とするため、同じスパッタ条件にて約1時間のプレスパッタを行った。 [0050] To a state of the target surface before PZT film formation temperature, the chamber environment constant, was pre-sputtering for about 1 hour at the same sputtering conditions. Pb量及び結晶化後の構造,電気特性はこのプレスパッタにより大きく変化してしまう。 Pb amount and structure after crystallization, electrical properties significantly changed by the pre-sputtering. バリア層を介してプラグ上に形成されたIr系電極にアモルファスPZTが成膜されたものを、RTAを使用してPZT膜の結晶化を行う。 The Ir-based electrode formed on the plug through the barrier layer which amorphous PZT is deposited, is crystallized in the PZT film using the RTA. 得られた膜をX線回折にて結晶構造を調べたところ、ペロブスカイト相で(100)面からの非常に強い反射が得られた。 When the obtained film was examined crystal structure by X-ray diffraction, a very strong reflection from the perovskite phase (100) plane was obtained. 微細構造の観察結果では、0.5μm径以上のP In observation of the microstructure, P on 0.5μm diameter or
ZT粒子が柱状組織のIrO 2上に形成されている。 ZT particles is formed on IrO 2 of columnar structure.

【0051】次いで、PZT結晶膜24上に上部電極としてIr膜25をDCマグネトロンスパッタにより形成した。 [0051] Then, an Ir film 25 as an upper electrode on the PZT crystal film 24 was formed by DC magnetron sputtering. 上部電極25は強誘電体と反応性が低いためにR R because of low reactivity with the upper electrode 25 is ferroelectric
TAなどの熱処理プロセスを介した場合でもリークが起こることが少ない。 It is small leakage occurs also through heat treatment processes such as TA. 電極パターンの形成にはRIEを用いて、Ar,塩素の混合ガス中でエッチングを行い微細パターンを形成した。 The formation of the electrode pattern using RIE, Ar, thereby forming a fine pattern by etching in a mixed gas of chlorine. 即ち、上部電極25上にレジストパターン又は酸化膜パターンを形成し、これをマスクに上部電極25,PZT膜24,IrO 2膜23,Ir膜22,バリア層21を選択的にエッチングした。 That is, a resist pattern or an oxide film pattern on the upper electrode 25, which upper electrode 25 as a mask, PZT films 24, IrO 2 layer 23, Ir film 22 was selectively etched barrier layer 21.

【0052】上部電極25との密着性、結晶の整合性を向上させるために、350℃で窒素中30secのアニール処理を施し強誘電体特性を得た。 [0052] adhesion between the upper electrode 25, in order to improve the integrity of the crystals, to obtain alms ferroelectric characteristics annealing in the nitrogen 30sec at 350 ° C.. 強誘電性を電荷量Q−印加電圧Vのヒステリシス特性にて調べた結果、 Strong results of dielectric were examined by the hysteresis characteristics of the charge amount Q- applied voltage V,
2.5V印加時に分極量2Pr(残留分極×2)で約3 Polarization 2Pr at 2.5V is applied (residual polarization × 2) at about 3
0μC/cm 2を示し、8インチSiウェハの全面に同程度の分極量と抗電界を持つPZT膜であることが判った。 Indicates 0μC / cm 2, it was found that a PZT film having the same degree of polarization and the coercive field on the entire 8-inch Si wafer. 抗電圧は0.6V程度と低い値が得られた。 Coercive voltage was obtained about 0.6V and a low value. この試料の疲労特性を評価した。 It was to evaluate the fatigue characteristics of the sample. 疲労特性評価は50μm×5 Fatigue characterization 50μm × 5
0μmの面積に相当するアレイで評価を行った。 It was evaluated in an array that corresponds to the area of ​​0 .mu.m. 10 12 10 12
サイクルの分極反転まで分極量の変化がなく、リーク電流も3V印加時で10 -8 A/cm 2オーダーと低い値であった。 No change in the polarization amount up cycle of the polarization inversion, the leakage current was also 10 -8 A / cm 2 order and low in value when 3V is applied.

【0053】これ以降は、図示しないが、キャパシタ上部電極25からのコンタクトは通常のLSI作成プロセスを用いる。 [0053] The subsequent, although not shown, a contact from the capacitor upper electrode 25 using conventional LSI production process. 即ち、絶縁膜とRIE、配線成膜工程を繰り返すことでキャパシタからの配線の引き出しを行う。 That is, the lead-out wiring from the capacitor by repeating the insulating film and the RIE, the wiring film-forming process.

【0054】このように本実施形態によれば、キャパシタ下部電極として用いたIr膜22は酸素に対するバリア性が大であるので、Wプラグ16の酸化を確実に防止することができる。 [0054] According to this embodiment, Ir film 22 used as the capacitor lower electrode because the barrier property against oxygen is large, it is possible to reliably prevent oxidation of the W plug 16. また、Ir膜22の上に直接PZT Also, directly on the Ir film 22 PZT
膜24を形成すると膜質(強誘電特性,膜の均一性)が悪くなり、疲労特性が低下する。 Quality to form a film 24 (ferroelectric properties, uniformity of the film) is poor, the fatigue properties decrease. これに対し、本実施形態のように導電性酸化物であるIrO 2膜23を介在させることにより、PZT膜24を良好な膜質に形成することができ、疲労特性の向上をはかることができる。 In contrast, by interposing the IrO 2 film 23 is a conductive oxide as in the present embodiment, it is possible to form the PZT film 24 in a good film quality, it is possible to improve the fatigue properties. 特に、IrO 2膜23のX線回折強度でIrO 2 /Irが10以上であれば、IrO 2膜23が柱状組織を示し、 In particular, if the X-ray diffraction intensity of the IrO 2 film 23 IrO 2 / Ir 10 or more, IrO 2 film 23 exhibits a columnar structure,
その上に形成するPZT膜24が極めて良質の膜になることが確認された。 It was confirmed that the PZT film 24 formed thereon is extremely good film.

【0055】(第2の実施形態)図4は、本発明の第2 [0055] (Second Embodiment) FIG. 4 is a second embodiment of the present invention
の実施形態に係わる強誘電体メモリのキャパシタ部構成を示す断面図である。 It is a sectional view showing a capacitor unit structure of a ferroelectric memory according to the embodiment of. なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。 Incidentally, the same parts as FIG. 1 are denoted by the same reference numerals, and a detailed description thereof will be omitted. 本実施形態が先に説明した第1の実施形態と異なる点は、IrO 2膜23の代わりにSRO膜33を用いたことにある。 First embodiment differs from the embodiment described above is that using a SRO film 33 in place of the IrO 2 film 23.

【0056】まず、Si基板に通常プロセスによりトランジスタを作り込み、トランジスタ領域上に層間絶縁膜を形成し表面を平坦化し、その上にSiO 2膜17及びSiN膜18を形成し下地基板とする。 [0056] First, narrowing form a transistor by an ordinary process to Si substrate, the surface is planarized to form an interlayer insulating film on the transistor region, and formed to the underlying substrate and the SiO 2 film 17 and the SiN film 18 is formed thereon. 層間絶縁膜にW W in the interlayer insulating film
プラグ16を形成し、このプラグ16に接続するようにバリア金属層21を形成する。 Forming a plug 16, a barrier metal layer 21 so as to be connected to the plug 16. さらに、バリア層21上にスパッタ法にてIr膜22を形成する。 Further, to form an Ir film 22 by a sputtering method on the barrier layer 21. ここまでは、 Up to this point,
第1の実施形態と同様である。 Is the same as the first embodiment.

【0057】次いで、Ir膜22上にSRO膜33を約50nmの厚さで成膜する。 [0057] Then, formed to a thickness of about 50nm to SRO film 33 on the Ir film 22. このスパッタは、SROセラミックターゲットを用いたDCマグネトロンスパッタにて行い、Ar雰囲気,室温,300Wのスパッタ電力を300mm径のターゲットに導入して行った。 The sputtering was performed by DC magnetron sputtering using a SRO ceramic target, Ar atmosphere, was carried out by introducing at room temperature, the sputtering power of 300W to the target 300mm diameter. 成膜直後のSROはアモルファス状態の構造のため、RTAを使用して650℃の熱処理プロセスを入れ結晶化する。 For an SRO of the structure of the amorphous state immediately after the film formation, to crystallize put a heat treatment process of 650 ° C. using RTA.
Ir膜22は酸素アニール工程に対してプラグへのバリア性を確保する役割を果たす。 It serves to ensure the barrier property to the plug Ir film 22 to oxygen annealing step. 一方、界面でのSRO膜33はPZT膜との拡散,反応を抑制し、リーク電流を減少させる。 Meanwhile, SRO film 33 at the interface diffusion between PZT film, the reaction was inhibited to reduce the leakage current. SROとPZTの界面がPZTキャパシタの電気特性の面(分極飽和特性,疲労特性,リテンション特性)から良好であるため、本構造は有効である。 Surface of the electrical characteristics of the interface PZT capacitor SRO and PZT for (polarization saturation characteristics, fatigue characteristics, retention characteristics) is good from the structure is effective.

【0058】ここでは、Ir膜22上に直接SRO膜3 [0058] In this case, directly on the Ir film 22 SRO film 3
3を形成するプロセスについて説明したが、SROとI 3 describes the process of forming a but, SRO and I
rとの界面に5〜200nm程度のPt膜を挿入することで更にリーク電流を低減することができる。 It is possible to further reduce the leakage current by inserting a 5~200nm about Pt film at the interface between r. これに伴い、SRO膜33の膜厚も10nm程度に低減することができる。 Accordingly, the thickness of the SRO film 33 can be reduced to about 10 nm. Ir膜22上に直接SRO膜33を形成した場合にはSRO膜33によるPb,Irのバリア性を確保する目的でSRO膜33の厚さを50nm程度と厚くする必要があるが、Ptを挿入した場合はSRO膜33 Although the case of forming a direct SRO film 33 on the Ir film 22 is required to be as thick as 50nm approximately the thickness of the SRO film 33 for the purpose of ensuring Pb, barrier properties of Ir by SRO film 33, insert the Pt SRO film 33 If you
は4nmまで薄くしてもで良好なヒステリシス特性が得られる。 The obtained thin and excellent hysteresis characteristics in even up to 4 nm. 即ち、ここで使用するSRO膜33の膜厚は4 That is, the thickness of the SRO film 33 used here 4
〜50nmの範囲で良好なヒステリシス特性が得られることになる。 In the range of ~50nm would excellent hysteresis characteristics can be obtained. また、Irの代わりに、Ir/IrO 2積層膜としてSRO膜との界面をIrO 2化すると、Pt Further, in place of Ir, when 2 of IrO the interface between the SRO film as Ir / IrO 2 stacked film, Pt
膜が無くてもリーク電流の少ない良好なヒステリシス特性が得られる。 Film excellent hysteresis characteristics can be obtained low leakage current even without.

【0059】ここで、Ir電極上にSRO膜を介してP [0059] Here, through the SRO film on Ir electrode P
ZT膜を形成した場合のヒステリシス特性を、図5に示しておく。 The hysteresis characteristic in the case of forming the ZT film, previously shown in FIG. 図5(a)は、Ir電極上に直接SRO10 5 (a) is directly on the Ir electrode SRO10
nmを形成し、その上にPZT膜を形成して作成したP nm was formed, it was prepared by forming a PZT film thereon P
ZTキャパシタのヒステリシス特性であり、ヒステリシス特性が崩れているのが分かる。 A hysteresis characteristic of ZT capacitor, is seen that the hysteresis characteristic is collapsed. また、リーク電流も1 Also, the leakage current 1
-4 A/cm 2と大きいものであった。 0 -4 was greater with A / cm 2. 図5(b)は、 FIG. 5 (b),
Ir電極上にPt10nmを介してSRO10nmを形成し、その上にPZT膜を形成して作成したPZTキャパシタのヒステリシス特性、図5(c)はIr電極上にIrO 2膜を介してSRO10nmを形成し、その上にPZT膜を形成して作成したPZTキャパシタのヒステリシス特性である。 Forming a SRO10nm through Pt10nm on Ir electrode, the hysteresis characteristic of the upper PZT capacitor created by forming a PZT film, FIG. 5 (c) to form a SRO10nm through IrO 2 film on Ir electrode a hysteresis characteristic of the PZT capacitor was prepared by forming a PZT film thereon. (b)(c)は何れの場合も、良好な特性であるのが分かる。 (B) (c) is in any case, it can be seen that a good characteristic. このことから、SROが10 From this fact, SRO is 10
nmと薄い場合は、Irの上に直接SROを形成するのではなく、PtやIrO 2を介在させるのが望ましい。 If nm and thin, rather than forming direct SRO on the Ir, it is desirable to interpose a Pt and IrO 2.

【0060】次いで、SRO膜33上にスパッタ法を用いてPZT膜24を形成した。 [0060] Then, to form a PZT film 24 by sputtering on the SRO film 33. PZT膜24の形成は、 The formation of the PZT film 24,
第1の実施形態と同様にした。 It was the same as the first embodiment. 次いで、第1の実施形態と同様に、PZT膜24上に上部電極としてIr膜25 Then, as in the first embodiment, Ir film 25 as an upper electrode on the PZT film 24
をDCマグネトロンスパッタにより形成した。 It was formed by DC magnetron sputtering. Pt,I Pt, I
rなどの貴金属のドライエッチングでは、蒸気圧の高い化合物が得られないことからエッチングが困難で、キャパシタ側壁へのエッチング物質の再成膜が問題となる。 In the dry etching of noble metals such as r, it is difficult etched from the compound having high vapor pressure can not be obtained, re-deposition of an etching agent into the capacitor sidewall becomes a problem.
これを防止するために通常、キャパシタ加工の際にテーパを付けて加工する方式を採っているが、この方法ではキャパシタ下部電極面積が大きくなる問題があり、微細化には不向きである。 Usually in order to prevent this, we adopt a method of machining tapered during processing of the capacitor, in this method has a problem that the lower electrode area capacitor increases, it is not suitable for miniaturization.

【0061】上部電極25にはIr系ではなく、Ru系電極であるRu,RuO 2 ,SRO等を使用することができる。 [0061] rather than the Ir-based on the upper electrode 25, Ru is Ru-based electrodes can be used RuO 2, SRO, or the like. Ru系電極の場合は、酸素ガスを導入したプラズマによりRuO 4などが形成され容易にドライエッチングが可能である。 For Ru-based electrodes, is capable of oxygen gas such as RuO 4 is formed by plasma introduced easily dry-etched. また、Ru系電極もIrと同様にP Further, Like the Ru-based electrode Ir P
ZT界面で容易に酸化物(RuO 2など)を形成し得るため、350℃から500℃の低温熱処理により上部電極界面の整合が取れ、ヒステリシス特性を得ることができる。 Order to be able to form easily oxides ZT interface (such as RuO 2), can be from 350 ° C. is consistent upper electrode interface by low-temperature heat treatment at 500 ° C., to obtain a hysteresis characteristic.

【0062】本実施形態における強誘電性を電荷量Q− [0062] The ferroelectric in the present embodiment the charge amount Q-
印加電圧Vのヒステリシス特性にて調べた結果、2.5 Result of investigation by the hysteresis characteristic of the applied voltage V, 2.5
V印加時に分極量2Pr(残留分極×2)で約30μC About 30μC in polarization 2Pr (residual polarization × 2) when V is applied
/cm 2を示し、8インチSiウェハの全面に同程度の分極量と抗電界を持つPZT膜であることが分かった。 / Cm 2 indicates, was found to be a PZT film having the same degree of polarization and the coercive field on the entire 8-inch Si wafer.
抗電圧も0.6V程度と低い値が得られた。 Anti voltage is about 0.6V and the low value was obtained. この試料の疲労特性を評価した。 It was to evaluate the fatigue characteristics of the sample. 疲労特性評価は50μm×50μ Fatigue characterization 50μm × 50μ
mの面積に相当するアレイで評価したところ、10 12サイクルの分極反転まで分極量の変化がなく、リーク電流も3V印加時で10 -8 A/cm 2オーダーと低い値であった。 was evaluated in an array that corresponds to the area of m, there is no change in the polarization amount up to 10 12 cycles of polarization reversal, the leakage current was also 10 -8 A / cm 2 order and low in value when 3V is applied.

【0063】これ以降は、図示しないが、キャパシタ上部電極25からのコンタクトは通常のLSI作成プロセスを用いる。 [0063] The subsequent, although not shown, a contact from the capacitor upper electrode 25 using conventional LSI production process. 即ち、絶縁膜とRIE、配線成膜工程を繰り返すことでキャパシタからの配線の引き出しを行う。 That is, the lead-out wiring from the capacitor by repeating the insulating film and the RIE, the wiring film-forming process.
配線は、Wプラグを使用せずにリフロー技術を用いAl Wiring, Al using the reflow technology without the use of a W plug
配線技術を用いる。 Using a wiring technology. Wプラグを使用する場合は、キャパシタを酸化膜や窒化膜で覆うことにより水素の侵入を防止し、強誘電体膜,電極膜との界面での還元作用による劣化を防ぐ必要がある。 When using a W plug is hydrogen penetration is prevented by covering the capacitor with an oxide film or a nitride film, it is necessary to prevent degradation due to the reducing action at the interface between the ferroelectric film, the electrode film. 以下、パッシベーション膜を形成して半導体装置を完成する。 Hereinafter, the semiconductor device is completed by forming a passivation film.

【0064】このように本実施形態によれば、キャパシタ下部電極として用いたIr膜22は酸素に対するバリア性が大であるので、Wプラグ16の酸化を確実に防止することができる。 [0064] According to this embodiment, Ir film 22 used as the capacitor lower electrode because the barrier property against oxygen is large, it is possible to reliably prevent oxidation of the W plug 16. また、Ir膜22の上に直接PZT Also, directly on the Ir film 22 PZT
膜24を形成すると膜質(強誘電特性,膜の均一性)が悪くなり、疲労特性が低下する。 Quality to form a film 24 (ferroelectric properties, uniformity of the film) is poor, the fatigue properties decrease. これに対し、本実施形態のように導電性酸化物であるSRO膜33を介在させることにより、PZT膜24を良好な膜質に形成することができ、疲労特性の向上をはかることができる。 In contrast, by interposing the SRO film 33 is a conductive oxide as in the present embodiment, it is possible to form the PZT film 24 in a good film quality, it is possible to improve the fatigue properties. 特に、SRO膜33の膜厚が4〜50nmであれば、その上に形成するPZT膜24が極めて良質の膜になることが確認された。 In particular, if the thickness of the SRO film 33 4 to 50 nm, it was confirmed that the PZT film 24 formed thereon is extremely good film.

【0065】(第3の実施形態)図6は、本発明の第3 [0065] (Third Embodiment) FIG. 6, the third invention
の実施形態に係わる強誘電体メモリのキャパシタ部構成を示す断面図である。 It is a sectional view showing a capacitor unit structure of a ferroelectric memory according to the embodiment of. なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。 Incidentally, the same parts as FIG. 1 are denoted by the same reference numerals, and a detailed description thereof will be omitted. 本実施形態が先に説明した第1の実施形態と異なる点は、IrO 2膜23の代わりにSrIrO 3膜43を用いたことにある。 First embodiment differs from the embodiment described above is that using SrIrO 3 film 43 in place of the IrO 2 film 23.

【0066】まず、Si基板に通常プロセスによりトランジスタを作り込み、トランジスタ領域上に層間絶縁膜を形成し表面を平坦化し、その上にSiO 2膜17及びSiN膜18を形成し下地基板とする。 [0066] First, narrowing form a transistor by an ordinary process to Si substrate, the surface is planarized to form an interlayer insulating film on the transistor region, and formed to the underlying substrate and the SiO 2 film 17 and the SiN film 18 is formed thereon. 層間絶縁膜にW W in the interlayer insulating film
プラグ16を形成し、このプラグ16に接続するようにバリア金属層21を形成する。 Forming a plug 16, a barrier metal layer 21 so as to be connected to the plug 16. さらに、バリア層21上にスパッタ法にてIr膜22を形成する。 Further, to form an Ir film 22 by a sputtering method on the barrier layer 21. ここまでは、 Up to this point,
第1の実施形態と同様である。 Is the same as the first embodiment.

【0067】次いで、Ir膜22上にスパッタ法にてS [0067] Then, by a sputtering method on the Ir film 22 S
rIrO 3膜43を約50nmの厚さで成膜する。 forming a RIRO 3 film 43 with a thickness of approximately 50nm. このスパッタは、SrIrO 3セラミックターゲットを用いたRFマグネトロンスパッタにて行い、Ar雰囲気,室温,1kWのスパッタ電力を300mm径のターゲットに導入して行った。 The sputtering was performed by RF magnetron sputtering using SrIrO 3 ceramic target, Ar atmosphere, was carried out by introducing at room temperature, the 1kW of sputtering power on the target of 300mm diameter. 成膜直後のSrIrO 3はアモルファス状態の構造のため、RTAを使用して650℃の熱処理プロセスを入れ結晶化する。 SrIrO 3 immediately after the film formation, because of the structure of the amorphous state is crystallized putting heat treatment process of 650 ° C. using RTA. Ir膜22は酸素アニール工程に対してプラグへのバリア性を確保する役割を果たす。 It serves to ensure the barrier property to the plug Ir film 22 to oxygen annealing step. 一方、界面でのSrIrO 3膜43はPZT膜との拡散,反応を抑制し、リーク電流を減少させる。 On the other hand, SrIrO 3 film 43 at the interface diffusion between PZT film, the reaction was inhibited to reduce the leakage current. このSrIrO 3の代わりに、Pb 2 Ru Instead of this SrIrO 3, Pb 2 Ru 23層を形成してもよい。 It may be formed 2 O 3 layer. スパッタ膜による形成方法は同じである。 Forming method by a sputtering film is identical.

【0068】スパッタ以外にゾルゲル法やMOD法などの塗布法を利用しても良い。 [0068] may be used a coating method such as a sol-gel method or MOD method other than sputtering. 更には、Ruを含む層(S Furthermore, the layer containing Ru (S
RO,RuO 2 ,Ru層など)を成膜し、アモルファスPZT膜と反応させることで形成することも可能である。 RO, RuO 2, Ru layer) was deposited, can be formed by reacting an amorphous PZT film. また、IrとSROとの反応により、SrIrO 3 Further, by reaction with Ir and SRO, SrIrO 3
を作成することも可能である。 It is also possible to create. その場合、一部TiやZ In that case, some Ti and Z
r,Sr等が含まれる可能性があるが、上記導電相との混合相或いは一部置換させた相として同様の機能を示す。 r, there is a possibility to include or Sr, show a similar function as the mixed phase or phases were partially substituted with the conductive phase. Wなどのプラグに対する酸素バリア性を評価したところ、Ir単体のバリア性は良好であった。 Evaluation of the oxygen barrier properties to plug such as W, barrier properties of Ir alone was good. ここでは、 here,
Ir電極上に直接SrIrO 3を形成するプロセスについて説明しているが、SrIrO 3とIrとの界面に1 It has been described a process for forming a directly SrIrO 3 on Ir electrode 1 at the interface between SrIrO 3 and Ir
0〜200nm程度のPt膜を挿入することで更にリーク電流を低減することができる。 It is possible to further reduce the leakage current by inserting a 0~200nm about Pt film. これに伴い、SrIr Along with this, SrIr
3の膜厚も10nm以下に低減することができる。 Thickness of the O 3 can also be reduced to 10nm or less.

【0069】次いで、SrIrO 3膜43上にスパッタ法を用いてPZT膜24を形成した。 [0069] Then, to form a PZT film 24 by sputtering on the SrIrO 3 film 43. PZT膜24の形成は、第1の実施形態と同様にした。 Formation of the PZT film 24 were the same as in the first embodiment. 次いで、第1の実施形態と同様に、PZT膜24上に上部電極としてIr Then, as in the first embodiment, Ir as an upper electrode on the PZT film 24
膜25をDCマグネトロンスパッタにより形成した。 The film 25 was formed by DC magnetron sputtering. 上部電極は強誘電体と反応性が低いために、RTA等の熱処理プロセスを介した場合でもリークが起こることが少ない。 Due to the low reactivity with the upper electrode is ferroelectric, it is less leakage occurs also through heat treatment process such as RTA. 上部電極としてIr系ではなく、Ru系電極であるRu,RuO 2 ,SRO等を使用することができるのは、先の実施形態と同様である。 Rather than Ir system as an upper electrode, Ru is Ru-based electrode, it can be used RuO 2, SRO, and the like are similar to the previous embodiment.

【0070】本実施形態における強誘電性を電荷量Q− [0070] The ferroelectric in the present embodiment the charge amount Q-
印加電圧Vのヒステリシス特性にて調べた結果、2.5 Result of investigation by the hysteresis characteristic of the applied voltage V, 2.5
V印加時に分極量2Pr(残留分極×2)で約30μC About 30μC in polarization 2Pr (residual polarization × 2) when V is applied
/cm 2を示し、8インチSiウェハの全面に同程度の分極量と抗電界を持つPZT膜であることが分かった。 / Cm 2 indicates, was found to be a PZT film having the same degree of polarization and the coercive field on the entire 8-inch Si wafer.
抗電圧も0.6V程度と低い値が得られた。 Anti voltage is about 0.6V and the low value was obtained. この試料の疲労特性を評価した。 It was to evaluate the fatigue characteristics of the sample. 疲労特性評価は50μm×50μ Fatigue characterization 50μm × 50μ
mの面積に相当するアレイで評価したところ、10 12サイクルの分極反転まで分極量の変化がなく、リーク電流も3V印加時で10 -8 A/cm 2オーダーと低い値であった。 was evaluated in an array that corresponds to the area of m, there is no change in the polarization amount up to 10 12 cycles of polarization reversal, the leakage current was also 10 -8 A / cm 2 order and low in value when 3V is applied.

【0071】これ以降は、図示しないが、キャパシタ上部電極25からのコンタクトは通常のLSI作成プロセスを用いる。 [0071] The subsequent, although not shown, a contact from the capacitor upper electrode 25 using conventional LSI production process. 即ち、絶縁膜とRIE、配線成膜工程を繰り返すことでキャパシタからの配線の引き出しを行う。 That is, the lead-out wiring from the capacitor by repeating the insulating film and the RIE, the wiring film-forming process.
配線はAl層を使用し、Wプラグを使用せずにリフロー技術を用いてAl配線を形成する。 Wiring using Al layer to form an Al wiring using reflow technology without using the W plug. Wプラグを使用する場合は、キャパシタを酸化膜や窒化膜で覆うことにより水素の侵入を防止し、強誘電体膜,電極膜との界面の還元劣化を防ぐ必要がある。 When using a W plug is hydrogen penetration is prevented by covering the capacitor with an oxide film or a nitride film, a ferroelectric film, it is necessary to prevent the reduction deterioration of the interface between the electrode film. 以下、パッシベーション膜を形成して半導体装置を完成する。 Hereinafter, the semiconductor device is completed by forming a passivation film.

【0072】このように本実施形態においても、キャパシタ下部電極として用いたIr膜22の上に直接PZT [0072] In this way, in the present embodiment, directly on the Ir film 22 used as the capacitor lower electrode PZT
膜24を形成するのではなく、SrIrO 3膜43を介してPZT膜24を成膜することにより、PZT膜24 Instead of forming the film 24, by forming the PZT film 24 via the SrIrO 3 film 43, the PZT film 24
を良好な膜質に形成することができる。 It can be formed in good quality. 従って、先の第1及び第2の実施形態と同様の効果が得られる。 Therefore, the same effects as the first and second embodiment can be obtained.

【0073】なお、本発明は上述した各実施形態に限定されるものではない。 [0073] The present invention is not limited to the above embodiments. 実施形態では、キャパシタ絶縁膜としてPZTを用いたが、これに限らずBITやSBT In embodiments, PZT is used as the capacitor insulating film is not limited thereto BIT and SBT
等の強誘電体薄膜を用いることができる。 The ferroelectric thin film and the like can be used. さらに、必ずしも強誘電体に限らず、TiO 2 ,Ta 25等の高誘電体薄膜を用いることも可能である。 Moreover, not necessarily limited to the ferroelectric, it is also possible to use a high dielectric thin film such as TiO 2, Ta 2 O 5. また、各部の膜厚や製法等は、仕様に応じて適宜変更可能である。 Further, the film thickness and the manufacturing methods of the respective portions can be appropriately changed in accordance with specifications.

【0074】また実施形態では、トランジスタに接続されたプラグを含む基板上にキャパシタを形成する場合を説明したが、本キャパシタ構造は1トランジスタタイプの強誘電体メモリにも適用することができる。 [0074] In the embodiment has been described the case of forming a capacitor on a substrate comprising a plug connected to the transistor, the capacitor structure can be applied to a transistor type ferroelectric memory. 具体的には、SiO 2ゲート酸化膜を形成したトランジスタのゲート上にTiAlN,Ti,TiNを介して、或いは直接Ir下部電極を形成する。 Specifically, TiAlN on the gate of the transistor forming the SiO 2 gate oxide film, Ti, through the TiN, or directly formed Ir bottom electrode. その上に、実施形態で示したようにSRO,SrIrO 3 ,Pb 2 RuO 7 ,Ir Thereon, SRO as shown in the embodiment, SrIrO 3, Pb 2 RuO 7 , Ir
2などの膜を形成する。 Forming a film such as O 2. リーク電流を低減するためにこれらの界面にPt等の膜を挿入してもよい。 It may be inserted film such as Pt these interfaces in order to reduce the leakage current. さらにその上に、PZT膜などの強誘電体膜を成膜する。 Further thereon, a ferroelectric film such as PZT film. 上部電極にはIr系,Ru系を使用する。 The upper electrode Ir system uses Ru system. バリア層,下部電極膜,強誘電体膜,上部電極膜の形成には、何れもスパッタ法などの成膜法を使用する。 Barrier layer, a lower electrode film, a ferroelectric film, the formation of the upper electrode film are all using the film formation method such as sputtering. 成膜条件の詳細は実施形態に示した通りである。 Details of the film formation conditions are as shown in the embodiment.

【0075】上記のキャパシタ構造をゲート膜上に形成することにより、ゲート部分へ反応,拡散などの悪影響を及ぼさずに強誘電体膜を形成することが可能となる。 [0075] By forming the capacitor structure on the gate film, the reaction to the gate portion, it is possible to form a ferroelectric film without adversely affecting such diffusion.
この強誘電体膜に電圧を印加することで分極方向を制御し、トランジスタのチャネル部の抵抗を変化させ、メモリとして使用することが可能となる。 Controlling polarization direction by applying a voltage to the ferroelectric film, changing the resistance of the channel portion of the transistor, it is possible to use as a memory.

【0076】その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。 [0076] Other, without departing from the scope of the present invention can be modified in various ways.

【0077】 [0077]

【発明の効果】以上詳述したように本発明によれば、キャパシタの下部電極としてIr膜を用い、このIr膜とPZT等のキャパシタ絶縁膜との間にX線回折強度でI According to the present invention as described above in detail, using the Ir film as the lower electrode of the capacitor, in X-ray diffraction intensity between the capacitor insulating film such as the Ir film and PZT I
rO 2 /Irが10以上のIrO 2膜を設けることによって、キャパシタ絶縁膜の膜質を向上させることが可能となる。 By and rO 2 / Ir is provided more than 10 IrO 2 film, it is possible to improve the quality of the capacitor insulation film. これにより、強誘電体薄膜や高誘電体薄膜の電気特性を劣化させることなく、さらには酸素熱処理工程にてキャパシタ下部にダメージを与えることのないキャパシタ構造を持つ半導体装置を実現することが可能となる。 Thus, a ferroelectric thin film or without degrading the electrical characteristics of the high dielectric thin film, and further possible to realize a semiconductor device having a capacitor structure without damaging the capacitor lower in an oxygen heat treatment process Become. また、IrO 2の代わりにSRO(特に、厚さ4〜 Further, instead of the IrO 2 SRO (especially, thickness 4
50nm)、SrIrO 3又はPb 2 Ir 27-xを主成分とする導電性複合酸化物層を用いても、上記と同様の効果が得られる。 50 nm), even by using a conductive complex oxide layer mainly composed of SrIrO 3 or Pb 2 Ir 2 O 7-x , the same effect as described above can be obtained.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】第1の実施形態に係わる強誘電体メモリのセル部分とキャパシタ部分の構造を示す断面図。 Figure 1 is a sectional view showing the structure of the cell portion and the capacitor portion of the ferroelectric memory according to the first embodiment.

【図2】強誘電体キャパシタ部分の結晶構造を示す顕微鏡写真。 [Figure 2] photomicrograph showing the crystal structure of the ferroelectric capacitor portion.

【図3】Ar/O 2の流量比を変えた場合のIrO 2膜のX線回折図。 [3] X-ray diffraction diagram of the IrO 2 film when changing the flow ratio of Ar / O 2.

【図4】第2の実施形態に係わる強誘電体メモリのキャパシタ部の構造を示す断面図。 4 is a cross-sectional view showing the structure of the capacitor section of the ferroelectric memory according to a second embodiment.

【図5】第2の実施形態におけるPZTキャパシタのヒステリシス特性を示す図。 5 is a diagram showing the hysteresis characteristics of the PZT capacitor in the second embodiment.

【図6】第3の実施形態に係わる強誘電体メモリのキャパシタ部の構造を示す断面図。 6 is a sectional view showing the structure of the capacitor section of the ferroelectric memory according to the third embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

10…Si基板 11…素子分離絶縁膜 12…ゲート酸化膜 13…ゲート電極 14…ソース・ドレイン領域 15…層間絶縁膜 16…Wプラグ 17…SiO 2膜 18…SiN膜 20…下部電極 21…TiAlNバリア層 22…Ir膜 23…IrO 2膜 24…PZT膜(強誘電体膜) 25…Ir膜(上部電極) 33…SRO膜 43…SrIrO 3 10 ... Si substrate 11 ... the element isolation insulating film 12 ... gate oxide film 13 ... gate electrode 14 ... drain region 15 ... interlayer insulation film 16 ... W plugs 17 ... SiO 2 film 18 ... SiN film 20 ... lower electrode 21 ... TiAlN barrier layer 22 ... Ir film 23 ... IrO 2 film 24 ... PZT film (ferroelectric film) 25 ... Ir film (upper electrode) 33 ... SRO film 43 ... SrIrO 3 film

フロントページの続き (72)発明者 今井 馨太郎 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 Fターム(参考) 5F083 FR02 GA21 JA15 JA17 JA36 JA38 JA39 JA40 JA43 JA45 MA05 MA06 MA17 NA01 PR22 PR34 Front page of the continuation (72) inventor Imai KaoruTaro Yokohama, Kanagawa Prefecture Isogo-ku, Shinsugita-cho, address 8 Co., Ltd. Toshiba Yokohama workplace F-term (reference) 5F083 FR02 GA21 JA15 JA17 JA36 JA38 JA39 JA40 JA43 JA45 MA05 MA06 MA17 NA01 PR22 PR34

Claims (10)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】層間絶縁膜上に形成され、該絶縁膜を貫通するプラグ電極に接続された下部電極と、この下部電極上に形成された強誘電体又は高誘電体からなるキャパシタ絶縁膜と、このキャパシタ絶縁膜上に形成された上部電極とを備えたキャパシタを有する半導体装置であって、 前記下部電極は、Ir膜の上にIrO 2膜を積層した構造となっており、IrO 2膜はX線回折強度でIrO 2 1. A formed on the interlayer insulating film, a lower electrode connected to the plug electrode penetrating the insulating film, a capacitor insulating film made of the strength which is formed on the lower electrode dielectric or high-dielectric , a semiconductor device having a capacitor and an upper electrode formed on the capacitor insulating film, the lower electrode has a structure obtained by stacking IrO 2 film on the Ir film, IrO 2 film IrO 2 in the X-ray diffraction intensity
    /Irが10以上であることを特徴とする半導体装置。 / Ir is wherein a is 10 or more.
  2. 【請求項2】トランジスタのゲート電極上に直接、或いは絶縁膜を介して形成された下部電極と、この下部電極上に形成された強誘電体又は高誘電体からなるキャパシタ絶縁膜と、このキャパシタ絶縁膜上に形成された上部電極とを備えたキャパシタを有する半導体装置であって、 前記下部電極は、Ir膜の上にIrO 2膜を積層した構造となっており、IrO 2膜はX線回折強度でIrO 2 2. A directly on the gate electrode of the transistor, or a lower electrode formed through an insulating film, a capacitor insulating film made of the strength which is formed on the lower electrode dielectric or high-dielectric, the capacitor a semiconductor device having a capacitor and an upper electrode formed on the insulating film, the lower electrode has a structure obtained by stacking IrO 2 film on the Ir film, IrO 2 film X-ray IrO 2 in the diffraction intensity
    /Irが10以上であることを特徴とする半導体装置。 / Ir is wherein a is 10 or more.
  3. 【請求項3】前記IrO 2膜は、柱状組織を示すことを特徴とする請求項1又は2記載の半導体装置。 Wherein the IrO 2 film, a semiconductor device according to claim 1 or 2, wherein the indicating a columnar structure.
  4. 【請求項4】層間絶縁膜上に形成され、該絶縁膜を貫通するプラグ電極に接続された下部電極と、この下部電極上に形成された強誘電体又は高誘電体からなるキャパシタ絶縁膜と、このキャパシタ絶縁膜上に形成された上部電極とを備えたキャパシタを有する半導体装置であって、 前記下部電極はIrを含む膜からなり、前記下部電極とキャパシタ絶縁膜との間にSrIrO 3又はPb 2 Ir 4. A formed on the interlayer insulating film, a lower electrode connected to the plug electrode penetrating the insulating film, a capacitor insulating film made of the strength which is formed on the lower electrode dielectric or high-dielectric , a semiconductor device having a capacitor and an upper electrode formed on the capacitor insulating film, the lower electrode is made of film containing Ir, between the lower electrode and the capacitor insulating film SrIrO 3 or Pb 2 Ir
    27-xを主成分とする導電性複合酸化物層を設けてなることを特徴とする半導体装置。 Wherein a formed by providing a conductive complex oxide layer mainly composed of 2 O 7-x.
  5. 【請求項5】トランジスタのゲート電極上に直接、或いは絶縁膜を介して形成された下部電極と、この下部電極上に形成された強誘電体又は高誘電体からなるキャパシタ絶縁膜と、このキャパシタ絶縁膜上に形成された上部電極とを備えたキャパシタを有する半導体装置であって、 前記下部電極はIrを含む膜からなり、前記下部電極とキャパシタ絶縁膜との間にSrIrO 3又はPb 2 Ir 5. A directly on the gate electrode of the transistor, or a lower electrode formed through an insulating film, a capacitor insulating film made of the strength which is formed on the lower electrode dielectric or high-dielectric, the capacitor a semiconductor device having a capacitor and an upper electrode formed on the insulating film, the lower electrode is made of film containing Ir, SrIrO 3 between the lower electrode and the capacitor insulating film or Pb 2 Ir
    27-xを主成分とする導電性複合酸化物層を設けてなることを特徴とする半導体装置。 Wherein a formed by providing a conductive complex oxide layer mainly composed of 2 O 7-x.
  6. 【請求項6】層間絶縁膜上に形成され、該絶縁膜を貫通するプラグ電極に接続された下部電極と、この下部電極上に形成された強誘電体又は高誘電体からなるキャパシタ絶縁膜と、このキャパシタ絶縁膜上に形成された上部電極とを備えたキャパシタを有する半導体装置であって、 前記下部電極はIrを含む膜からなり、前記下部電極とキャパシタ絶縁膜との間に厚さ4〜50nmのSRO 6. is formed on the interlayer insulating film, a lower electrode connected to the plug electrode penetrating the insulating film, a capacitor insulating film made of the strength which is formed on the lower electrode dielectric or high-dielectric , a semiconductor device having a capacitor and an upper electrode formed on the capacitor insulating film, the lower electrode is made of film containing Ir, thickness 4 between the lower electrode and the capacitor insulating film ~50nm of SRO
    (SrRuO 3 )層を設けてなることを特徴とする半導体装置。 (SrRuO 3) semiconductor device is characterized in that formed by providing layers.
  7. 【請求項7】トランジスタのゲート電極上に直接、或いは絶縁膜を介して形成された下部電極と、この下部電極上に形成された強誘電体又は高誘電体からなるキャパシタ絶縁膜と、このキャパシタ絶縁膜上に形成された上部電極とを備えたキャパシタを有する半導体装置であって、 前記下部電極はIrを含む膜からなり、前記下部電極とキャパシタ絶縁膜との間に厚さ4〜50nmのSRO 7. directly on the gate electrode of the transistor, or a lower electrode formed through an insulating film, a capacitor insulating film made of the strength which is formed on the lower electrode dielectric or high-dielectric, the capacitor a semiconductor device having a capacitor and an upper electrode formed on the insulating film, the lower electrode is made of film containing Ir, a thickness of 4~50nm between the lower electrode and the capacitor insulating film SRO
    (SrRuO 3 )層を設けてなることを特徴とする半導体装置。 (SrRuO 3) semiconductor device is characterized in that formed by providing layers.
  8. 【請求項8】前記プラグ電極の下端は、基板上に形成されたMOSトランジスタのソース・ドレイン領域の一方に接続されていることを特徴とする請求項1〜7の何れかに記載の半導体装置。 The lower end of wherein said plug electrode, the semiconductor device according to any one of claims 1 to 7, characterized in that it is connected to one of the source and drain regions of the MOS transistor formed on a substrate .
  9. 【請求項9】前記上部電極は、Ru及びRuO 2を主成分とする構造、又はSROを含む電極構造であることを特徴とする請求項1〜7の何れかに記載の半導体装置。 Wherein said upper electrode is a semiconductor device according to claim 1, characterized in that the electrode structure including structure mainly composed of Ru and RuO 2, or SRO.
  10. 【請求項10】半導体基板上にスイッチング用のMOS 10. A MOS for switching on the semiconductor substrate
    トランジスタを形成する工程と、前記トランジスタ上に層間絶縁膜を形成し表面を平坦化する工程と、前記層間絶縁膜に埋め込んで前記トランジスタのソース・ドレインの一方に接続されたプラグ電極を形成する工程と、前記プラグ電極に接続して前記層間絶縁膜上に下部電極としてのIr膜を形成する工程と、前記Ir膜上にIrO Forming a step of forming a transistor comprising the steps of flattening the formation surface of the interlayer insulating film on the transistor, the connected plug electrode to one of a source and drain of said transistor embedded in the interlayer insulating film If, forming an Ir film as a lower electrode to the plug electrode connected on the interlayer insulating film, IrO on the Ir film
    2膜を形成する工程と、前記IrO 2膜上に強誘電体又は高誘電体からなるキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上に上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。 Characterized in that it comprises a step of forming a 2 layer, forming a capacitor insulating film made of a ferroelectric or high-dielectric on the IrO 2 film, and forming an upper electrode on the capacitor insulating film the method of manufacturing a semiconductor device according to.
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