JP2002151517A - 半導体デバイスの製造方法及び半導体デバイス - Google Patents
半導体デバイスの製造方法及び半導体デバイスInfo
- Publication number
- JP2002151517A JP2002151517A JP2000340872A JP2000340872A JP2002151517A JP 2002151517 A JP2002151517 A JP 2002151517A JP 2000340872 A JP2000340872 A JP 2000340872A JP 2000340872 A JP2000340872 A JP 2000340872A JP 2002151517 A JP2002151517 A JP 2002151517A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- manufacturing
- wiring
- film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ＣＭＰ法による基板の研磨工程を必要とせ
ず、従来に比べて生産性の向上を図ることのできる半導
体デバイスの製造方法及び半導体デバイスを提供する。 【解決手段】 下地層２上に、Ｃｕ膜３、Ｃｕ膜３上に
フォトレジスト層４を形成し、フォトレジスト層４を所
定形状のマスクパターンに成形した後、イオンビーム５
を照射して、フォトレジスト層４の開口部に相当するＣ
ｕ膜３の部位にイオンを打ち込み、酸化して酸化銅３ａ
とし、酸化銅３ａの部分を、エッチングにより除去した
後、Ｃｕ膜３上のフォトレジスト層４をアッシングによ
り除去し、ウエット洗浄を行う。
ず、従来に比べて生産性の向上を図ることのできる半導
体デバイスの製造方法及び半導体デバイスを提供する。 【解決手段】 下地層２上に、Ｃｕ膜３、Ｃｕ膜３上に
フォトレジスト層４を形成し、フォトレジスト層４を所
定形状のマスクパターンに成形した後、イオンビーム５
を照射して、フォトレジスト層４の開口部に相当するＣ
ｕ膜３の部位にイオンを打ち込み、酸化して酸化銅３ａ
とし、酸化銅３ａの部分を、エッチングにより除去した
後、Ｃｕ膜３上のフォトレジスト層４をアッシングによ
り除去し、ウエット洗浄を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｃｕ又はＣｕ合金
からなる金属配線を具備した半導体デバイスの製造方法
及び半導体デバイスに関する。
からなる金属配線を具備した半導体デバイスの製造方法
及び半導体デバイスに関する。
【０００２】
【従来の技術】従来から、半導体デバイスにおいては、
半導体ウエハ等の基板上に形成された半導体素子等を配
線するための金属配線（コンタクト及び配線パターン）
として、Ａｌ（アルミニウム）またはＡｌ合金からなる
Ａｌ系金属配線が多く使用されている。
半導体ウエハ等の基板上に形成された半導体素子等を配
線するための金属配線（コンタクト及び配線パターン）
として、Ａｌ（アルミニウム）またはＡｌ合金からなる
Ａｌ系金属配線が多く使用されている。
【０００３】このようなＡｌ系金属配線の形成方法とし
ては、半導体ウエハ等の基板に形成された層間絶縁膜等
の上にまずＡｌ系金属層を形成し、このＡｌ系金属層上
にフォトレジストにより所定パターンのマスク層を形成
し、このマスク層を介して、エッチングによりＡｌ系金
属層を所定形状にパターニングした後、マスク層をアッ
シング等により除去することによって所定形状にパター
ニングされたＡｌ系金属配線を形成する方法が多く用い
られている。
ては、半導体ウエハ等の基板に形成された層間絶縁膜等
の上にまずＡｌ系金属層を形成し、このＡｌ系金属層上
にフォトレジストにより所定パターンのマスク層を形成
し、このマスク層を介して、エッチングによりＡｌ系金
属層を所定形状にパターニングした後、マスク層をアッ
シング等により除去することによって所定形状にパター
ニングされたＡｌ系金属配線を形成する方法が多く用い
られている。
【０００４】ところが、最近では、半導体デバイスの高
速化等の要求から、上記Ａｌ系金属配線に代えて、より
低抵抗のＣｕ（銅）またはＣｕ合金からなるＣｕ系金属
配線が用いられるようになってきている。
速化等の要求から、上記Ａｌ系金属配線に代えて、より
低抵抗のＣｕ（銅）またはＣｕ合金からなるＣｕ系金属
配線が用いられるようになってきている。
【０００５】このようなＣｕ系金属配線を形成する場
合、Ｃｕをプラズマエッチング等によってパターニング
することが困難なため、所謂デュアルダマシン法等によ
って金属配線を形成することが行われている。
合、Ｃｕをプラズマエッチング等によってパターニング
することが困難なため、所謂デュアルダマシン法等によ
って金属配線を形成することが行われている。
【０００６】すなわち、このデュアルダマシン法では、
予め層間絶縁膜にコンタクトホール及び配線溝を形成し
ておき、基板全面にＣｕ系金属をメッキ法等によって被
着させることによって、これらのコンタクトホール及び
配線溝内にＣｕ系金属を充填し、この後、ＣＭＰ法（化
学機械研磨法）によって、コンタクトホール及び配線溝
内のＣｕ系金属のみを残して不要な部分のＣｕ系金属を
除去することにより、Ｃｕ系金属配線を形成するもので
ある。
予め層間絶縁膜にコンタクトホール及び配線溝を形成し
ておき、基板全面にＣｕ系金属をメッキ法等によって被
着させることによって、これらのコンタクトホール及び
配線溝内にＣｕ系金属を充填し、この後、ＣＭＰ法（化
学機械研磨法）によって、コンタクトホール及び配線溝
内のＣｕ系金属のみを残して不要な部分のＣｕ系金属を
除去することにより、Ｃｕ系金属配線を形成するもので
ある。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術においては、ＣＭＰ法（化学機械研磨法）
による基板の研磨工程を必要とするため、かかる工程を
実施するための装置が必要になるとともに、かかる工程
の最適な処理条件を設定するために、多くの時間と経費
が必要になるという問題がある。
た従来の技術においては、ＣＭＰ法（化学機械研磨法）
による基板の研磨工程を必要とするため、かかる工程を
実施するための装置が必要になるとともに、かかる工程
の最適な処理条件を設定するために、多くの時間と経費
が必要になるという問題がある。
【０００８】本発明は、かかる従来の事情に対処してな
されたもので、ＣＭＰ法（化学機械研磨法）による基板
の研磨工程を必要とせず、従来に比べて生産性の向上を
図ることのできる半導体デバイスの製造方法及び半導体
デバイスを提供しようとするものである。
されたもので、ＣＭＰ法（化学機械研磨法）による基板
の研磨工程を必要とせず、従来に比べて生産性の向上を
図ることのできる半導体デバイスの製造方法及び半導体
デバイスを提供しようとするものである。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
所定形状にパターニングされた金属配線を具備する半導
体デバイスの製造方法であって、Ｃｕ又はＣｕ合金から
なる金属層を形成する工程と、前記金属層の上に所定形
状のマスク層を形成する工程と、前記マスク層を介して
前記金属層の露出部分にイオンを注入し、酸化する工程
と、酸化された部分の前記金属層をエッチングにより除
去して前記金属層を所定形状の金属配線にパターニング
する工程とを有することを特徴とする。
所定形状にパターニングされた金属配線を具備する半導
体デバイスの製造方法であって、Ｃｕ又はＣｕ合金から
なる金属層を形成する工程と、前記金属層の上に所定形
状のマスク層を形成する工程と、前記マスク層を介して
前記金属層の露出部分にイオンを注入し、酸化する工程
と、酸化された部分の前記金属層をエッチングにより除
去して前記金属層を所定形状の金属配線にパターニング
する工程とを有することを特徴とする。
【００１０】請求項２の発明は、請求項１記載の半導体
デバイスの製造方法において、前記マスク層をフォトレ
ジストにより形成し、前記金属層を所定形状にパターニ
ングした後、前記マスク層をアッシングにより除去する
工程を具備したことを特徴とする。
デバイスの製造方法において、前記マスク層をフォトレ
ジストにより形成し、前記金属層を所定形状にパターニ
ングした後、前記マスク層をアッシングにより除去する
工程を具備したことを特徴とする。
【００１１】請求項３の発明は、請求項２記載の半導体
デバイスの製造方法において、前記マスク層をアッシン
グにより除去する工程の後、前記金属層の表面を液体を
用いて洗浄する工程を具備したことを特徴とする。
デバイスの製造方法において、前記マスク層をアッシン
グにより除去する工程の後、前記金属層の表面を液体を
用いて洗浄する工程を具備したことを特徴とする。
【００１２】請求項４の発明は、請求項１〜３いずれか
１項記載の半導体デバイスの製造方法において、前記金
属層をメッキ法により形成することを特徴とする。
１項記載の半導体デバイスの製造方法において、前記金
属層をメッキ法により形成することを特徴とする。
【００１３】請求項５の発明は、請求項１〜４いずれか
１項記載の半導体デバイスの製造方法において、酸化さ
れた部分の前記金属層をプラズマを用いたエッチングに
より除去することを特徴とする。
１項記載の半導体デバイスの製造方法において、酸化さ
れた部分の前記金属層をプラズマを用いたエッチングに
より除去することを特徴とする。
【００１４】請求項６の発明は、請求項１〜５いずれか
１項記載の半導体デバイスの製造方法により形成した金
属配線を具備することを特徴とする。
１項記載の半導体デバイスの製造方法により形成した金
属配線を具備することを特徴とする。
【００１５】
【発明の実施の形態】以下、本発明の詳細を、実施の形
態について図面を参照して説明する。
態について図面を参照して説明する。
【００１６】図１は、本発明の実施の形態に係る半導体
デバイスの製造方法を模式的に示すもので、図において
１は、シリコン基板、２はシリコン基板１上に形成され
た下地層を示している。この下地層２は、例えば、Ｓｉ
Ｏ2 、ＦＳＧ（ＳｉＯＦ）等からなる層間絶縁膜からな
り、シリコン基板１上には、図示しないトランジスタ及
び容量セル等の素子が形成されている。
デバイスの製造方法を模式的に示すもので、図において
１は、シリコン基板、２はシリコン基板１上に形成され
た下地層を示している。この下地層２は、例えば、Ｓｉ
Ｏ2 、ＦＳＧ（ＳｉＯＦ）等からなる層間絶縁膜からな
り、シリコン基板１上には、図示しないトランジスタ及
び容量セル等の素子が形成されている。
【００１７】本実施の形態では、上記下地層２上に、Ｃ
ｕ配線（Ｃｕ配線パターン）を形成する場合に本発明を
適用した例について説明する。
ｕ配線（Ｃｕ配線パターン）を形成する場合に本発明を
適用した例について説明する。
【００１８】まず、図１（ａ）に示されるように、上記
下地層２上に、Ｃｕ膜３を形成し、このＣｕ膜３上にフ
ォトレジスト層４を形成する。このＣｕ膜３は、例え
ば、メッキ法、スパッタ法、ＣＶＤ法等従来から知られ
ている各種の方法を使用して形成することができる。ま
た、フォトレジスト層４は、従来から多く使用されてい
るスピンコーティング法等によって形成することができ
る。
下地層２上に、Ｃｕ膜３を形成し、このＣｕ膜３上にフ
ォトレジスト層４を形成する。このＣｕ膜３は、例え
ば、メッキ法、スパッタ法、ＣＶＤ法等従来から知られ
ている各種の方法を使用して形成することができる。ま
た、フォトレジスト層４は、従来から多く使用されてい
るスピンコーティング法等によって形成することができ
る。
【００１９】次に、上記フォトレジスト層４に、所定パ
ターンのマスク（レチクル）を介しての露光及び現像を
行い、図１（ｂ）に示されるように、フォトレジスト層
４を、所定形状のマスクパターンに成形する。これらの
露光及び現像工程は、半導体デバイスの製造工程におけ
る通常の露光装置及び現像装置等を用いて行うことがで
きる。
ターンのマスク（レチクル）を介しての露光及び現像を
行い、図１（ｂ）に示されるように、フォトレジスト層
４を、所定形状のマスクパターンに成形する。これらの
露光及び現像工程は、半導体デバイスの製造工程におけ
る通常の露光装置及び現像装置等を用いて行うことがで
きる。
【００２０】この後、図１（ｃ）に示されるように、所
定形状のフォトレジスト層４をマスクとして、酸素イオ
ンからなるイオンビーム５を照射して、フォトレジスト
層４の開口部に相当するＣｕ膜３の部位に酸素イオンを
打ち込み、この部分のＣｕ膜３を選択的に酸化して酸化
銅（ＣｕＯ又はＣｕＯ2 ）３ａとする。このイオンを打
ち込む工程は、半導体デバイスの製造工程における通常
のイオン注入装置等によって行うことができる。
定形状のフォトレジスト層４をマスクとして、酸素イオ
ンからなるイオンビーム５を照射して、フォトレジスト
層４の開口部に相当するＣｕ膜３の部位に酸素イオンを
打ち込み、この部分のＣｕ膜３を選択的に酸化して酸化
銅（ＣｕＯ又はＣｕＯ2 ）３ａとする。このイオンを打
ち込む工程は、半導体デバイスの製造工程における通常
のイオン注入装置等によって行うことができる。
【００２１】しかる後、酸化銅３ａの部分を、エッチン
グにより除去し、図１（ｃ）に示されるように、Ｃｕ膜
３を、所定形状の金属配線パターンにパターニングす
る。このエッチング工程は、例えば、フッ化炭素系のガ
ス等を使用した周知のプラズマエッチング装置等を使用
して行うことができる。
グにより除去し、図１（ｃ）に示されるように、Ｃｕ膜
３を、所定形状の金属配線パターンにパターニングす
る。このエッチング工程は、例えば、フッ化炭素系のガ
ス等を使用した周知のプラズマエッチング装置等を使用
して行うことができる。
【００２２】そして、最後に、Ｃｕ膜３上のフォトレジ
スト層４を、アッシングにより除去し、必要に応じてウ
エット洗浄を行い、Ｃｕ膜３からなる所定形状の金属配
線パターンを得る。
スト層４を、アッシングにより除去し、必要に応じてウ
エット洗浄を行い、Ｃｕ膜３からなる所定形状の金属配
線パターンを得る。
【００２３】なお、上記アッシング工程は、酸素あるい
はオゾンを使用した周知のアッシング装置を用いて行う
ことができる。また、上記ウエット洗浄を行う理由は、
エッチング工程においてスパッタされた酸化銅が、フォ
トレジスト層４の側壁部分等に付着し、アッシングでは
除去されずに表面に残さとして残る場合があるからであ
る。この場合は、例えば、０．１％程度の薄いフッ酸と
界面活性剤の混合液等によるウエット洗浄を行うが、前
述したエッチングの条件等により、かかる残さが残らな
い場合は、ウエット洗浄工程は省略することができる。
はオゾンを使用した周知のアッシング装置を用いて行う
ことができる。また、上記ウエット洗浄を行う理由は、
エッチング工程においてスパッタされた酸化銅が、フォ
トレジスト層４の側壁部分等に付着し、アッシングでは
除去されずに表面に残さとして残る場合があるからであ
る。この場合は、例えば、０．１％程度の薄いフッ酸と
界面活性剤の混合液等によるウエット洗浄を行うが、前
述したエッチングの条件等により、かかる残さが残らな
い場合は、ウエット洗浄工程は省略することができる。
【００２４】以上説明した半導体デバイスの製造方法に
よれば、デュアルダマシン法等によってＣｕ配線を形成
する場合等のように、ＣＭＰ法（化学機械研磨法）によ
る基板の研磨工程を必要とせず、従来のＡｌ系金属配線
の場合と同様なエッチング工程を用いてＣｕ配線を形成
することができる。
よれば、デュアルダマシン法等によってＣｕ配線を形成
する場合等のように、ＣＭＰ法（化学機械研磨法）によ
る基板の研磨工程を必要とせず、従来のＡｌ系金属配線
の場合と同様なエッチング工程を用いてＣｕ配線を形成
することができる。
【００２５】したがって、ＣＭＰのための装置を必要と
せず、ＣＭＰ工程の最適な処理条件を設定する必要もな
いので、これらのために多くの時間と経費を費やす必要
もない。
せず、ＣＭＰ工程の最適な処理条件を設定する必要もな
いので、これらのために多くの時間と経費を費やす必要
もない。
【００２６】また、デュアルダマシン法では、予めコン
タクトホールと配線溝を形成しておくため、下層の配線
部分とコンタクトホールとの精密なアライメントが困難
になるという問題や、アスペクト比が高くなるため、コ
ンタクトホールの底や側壁にレジスト残さが生じこれが
原因で導電不良を起こす場合があるという問題も生じる
が、本実施の形態に係る半導体デバイスの製造方法によ
れば、従来のＡｌ系金属配線の場合と同様に、コンタク
トと配線パターンとを別々に形成することができるの
で、デュアルダマシン法の場合に比べてアライメントを
容易かつ精密に行うことができ、さらに、導電不良の発
生可能性も低減することができる。
タクトホールと配線溝を形成しておくため、下層の配線
部分とコンタクトホールとの精密なアライメントが困難
になるという問題や、アスペクト比が高くなるため、コ
ンタクトホールの底や側壁にレジスト残さが生じこれが
原因で導電不良を起こす場合があるという問題も生じる
が、本実施の形態に係る半導体デバイスの製造方法によ
れば、従来のＡｌ系金属配線の場合と同様に、コンタク
トと配線パターンとを別々に形成することができるの
で、デュアルダマシン法の場合に比べてアライメントを
容易かつ精密に行うことができ、さらに、導電不良の発
生可能性も低減することができる。
【００２７】なお、本発明は、コンタクトと配線パター
ンとを別々に形成する場合に限定されるものではなく、
デュアルダマシン法のように、コンタクトと配線パター
ンに相当する部分にＣｕを充填し、この後、表層のＣｕ
層をパターニングする場合について適用可能なことは勿
論である。
ンとを別々に形成する場合に限定されるものではなく、
デュアルダマシン法のように、コンタクトと配線パター
ンに相当する部分にＣｕを充填し、この後、表層のＣｕ
層をパターニングする場合について適用可能なことは勿
論である。
【００２８】図２は、本発明の実施の形態に係る半導体
デバイスの要部構成を模式的に示すものである。
デバイスの要部構成を模式的に示すものである。
【００２９】同図に示すように、Ｓｉ基板１０には、ゲ
ート電極１１、ゲート絶縁膜１２、ソース領域１３、ド
レイン領域１４等からなる素子が形成されており、これ
らの上には、第１の層間絶縁膜１５と、第２の層間絶縁
膜１６がこの順で順次形成されている。なお、第１の層
間絶縁膜１５、第２の層間絶縁膜１６は、例えば、Ｓｉ
Ｏ2 、ＦＳＧ（ＳｉＯＦ）等から構成されている。
ート電極１１、ゲート絶縁膜１２、ソース領域１３、ド
レイン領域１４等からなる素子が形成されており、これ
らの上には、第１の層間絶縁膜１５と、第２の層間絶縁
膜１６がこの順で順次形成されている。なお、第１の層
間絶縁膜１５、第２の層間絶縁膜１６は、例えば、Ｓｉ
Ｏ2 、ＦＳＧ（ＳｉＯＦ）等から構成されている。
【００３０】また、第１の層間絶縁膜１５には、この第
１の層間絶縁膜１５を貫通するように、第１のコンタク
ト１７が複数形成されており、これらの第１のコンタク
ト１７に対応して、第１の層間絶縁膜１５上には、第１
の配線パターン１８が形成されている。
１の層間絶縁膜１５を貫通するように、第１のコンタク
ト１７が複数形成されており、これらの第１のコンタク
ト１７に対応して、第１の層間絶縁膜１５上には、第１
の配線パターン１８が形成されている。
【００３１】さらに、第２の層間絶縁膜１６には、この
第２の層間絶縁膜１６を貫通し、かつ、上記した第１の
配線パターン１８に対応して、第２のコンタクト１９が
複数形成されており、これらの第２のコンタクト１９に
対応して、第２の層間絶縁膜１６上には、第２の配線パ
ターン２０が形成されている。
第２の層間絶縁膜１６を貫通し、かつ、上記した第１の
配線パターン１８に対応して、第２のコンタクト１９が
複数形成されており、これらの第２のコンタクト１９に
対応して、第２の層間絶縁膜１６上には、第２の配線パ
ターン２０が形成されている。
【００３２】そして、本実施の形態に係る半導体デバイ
スにおいては、上記した第１のコンタクト１７、第１の
配線パターン１８、第２のコンタクト１９、第２の配線
パターン２０の少なくともいずれか１つが、前述した方
法によって形成されたＣｕ配線から構成されている。
スにおいては、上記した第１のコンタクト１７、第１の
配線パターン１８、第２のコンタクト１９、第２の配線
パターン２０の少なくともいずれか１つが、前述した方
法によって形成されたＣｕ配線から構成されている。
【００３３】なお、Ｃｕ配線以外の金属配線としては、
例えば、Ａｌ系金属配線等を使用することができ、全て
Ｃｕ配線とする場合以外は、適宜これらを混在させて使
用する。
例えば、Ａｌ系金属配線等を使用することができ、全て
Ｃｕ配線とする場合以外は、適宜これらを混在させて使
用する。
【００３４】このように構成された半導体デバイスで
は、Ａｌ系金属配線より低抵抗なＣｕ配線を有するの
で、半導体デバイスの高速化等の要求に対応することが
でき、また、その製造にあたっては、デュアルダマシン
法等によってＣｕ配線を形成する場合等のように、ＣＭ
Ｐ法（化学機械研磨法）による基板の研磨工程を必要と
せず、従来のＡｌ系金属配線の場合と同様なエッチング
工程を用いて製造することができるので、より信頼性の
高い半導体デバイスを生産性良く製造することができ
る。
は、Ａｌ系金属配線より低抵抗なＣｕ配線を有するの
で、半導体デバイスの高速化等の要求に対応することが
でき、また、その製造にあたっては、デュアルダマシン
法等によってＣｕ配線を形成する場合等のように、ＣＭ
Ｐ法（化学機械研磨法）による基板の研磨工程を必要と
せず、従来のＡｌ系金属配線の場合と同様なエッチング
工程を用いて製造することができるので、より信頼性の
高い半導体デバイスを生産性良く製造することができ
る。
【００３５】なお、本発明は、図２に示される構成の半
導体デバイスに限定されるものではなく、金属配線を有
する半導体デバイスであれば、あるゆる構造の半導体デ
バイスに適用可能なことは、勿論である。
導体デバイスに限定されるものではなく、金属配線を有
する半導体デバイスであれば、あるゆる構造の半導体デ
バイスに適用可能なことは、勿論である。
【００３６】
【発明の効果】以上説明したように、本発明の半導体デ
バイスの製造方法及び半導体デバイスによれば、ＣＭＰ
法（化学機械研磨法）による基板の研磨工程を必要とせ
ず、従来に比べて生産性の向上を図ることができる。
バイスの製造方法及び半導体デバイスによれば、ＣＭＰ
法（化学機械研磨法）による基板の研磨工程を必要とせ
ず、従来に比べて生産性の向上を図ることができる。
【図１】本発明の半導体デバイスの製造方法の実施の形
態を示す図。
態を示す図。
【図２】本発明の半導体デバイスの実施の形態を示す
図。
図。
１……シリコン基板 ２……下地層 ３……Ｃｕ膜 ４……フォトレジスト層 ５……イオンビーム
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 DA00 DA01 DA02 DA03 DA15 DA16 DB13 EA38 EB02 FA02 FA08 5F033 HH08 HH11 JJ11 KK01 KK08 KK11 MM02 PP06 PP15 PP27 PP28 QQ07 QQ12 QQ59 QQ63 QQ89 QQ91 RR04 RR11 XX33
Claims (6)
- 【請求項１】 所定形状にパターニングされた金属配線
を具備する半導体デバイスの製造方法であって、 Ｃｕ又はＣｕ合金からなる金属層を形成する工程と、 前記金属層の上に所定形状のマスク層を形成する工程
と、 前記マスク層を介して前記金属層の露出部分にイオンを
注入し、酸化する工程と、 酸化された部分の前記金属層をエッチングにより除去し
て前記金属層を所定形状の金属配線にパターニングする
工程とを有することを特徴とする半導体デバイスの製造
方法。 - 【請求項２】 請求項１記載の半導体デバイスの製造方
法において、 前記マスク層をフォトレジストにより形成し、前記金属
層を所定形状にパターニングした後、前記マスク層をア
ッシングにより除去する工程を具備したことを特徴とす
る半導体デバイスの製造方法。 - 【請求項３】 請求項２記載の半導体デバイスの製造方
法において、 前記マスク層をアッシングにより除去する工程の後、前
記金属層の表面を液体を用いて洗浄する工程を具備した
ことを特徴とする半導体デバイスの製造方法。 - 【請求項４】 請求項１〜３いずれか１項記載の半導体
デバイスの製造方法において、 前記金属層をメッキ法により形成することを特徴とする
半導体デバイスの製造方法。 - 【請求項５】 請求項１〜４いずれか１項記載の半導体
デバイスの製造方法において、 酸化された部分の前記金属層をプラズマを用いたエッチ
ングにより除去することを特徴とする半導体デバイスの
製造方法。 - 【請求項６】 請求項１〜５いずれか１項記載の半導体
デバイスの製造方法により形成した金属配線を具備する
ことを特徴とする半導体デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000340872A JP2002151517A (ja) | 2000-11-08 | 2000-11-08 | 半導体デバイスの製造方法及び半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000340872A JP2002151517A (ja) | 2000-11-08 | 2000-11-08 | 半導体デバイスの製造方法及び半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002151517A true JP2002151517A (ja) | 2002-05-24 |
Family
ID=18815714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000340872A Withdrawn JP2002151517A (ja) | 2000-11-08 | 2000-11-08 | 半導体デバイスの製造方法及び半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002151517A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107615452A (zh) * | 2015-06-17 | 2018-01-19 | 株式会社尼康 | 布线图案的制造方法、晶体管的制造方法、以及转印用部件 |
| CN108710267A (zh) * | 2018-05-21 | 2018-10-26 | 中国科学院上海光学精密机械研究所 | 基于光刻和化学机械抛光的薄膜微光学结构的制备方法 |
-
2000
- 2000-11-08 JP JP2000340872A patent/JP2002151517A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107615452A (zh) * | 2015-06-17 | 2018-01-19 | 株式会社尼康 | 布线图案的制造方法、晶体管的制造方法、以及转印用部件 |
| CN108710267A (zh) * | 2018-05-21 | 2018-10-26 | 中国科学院上海光学精密机械研究所 | 基于光刻和化学机械抛光的薄膜微光学结构的制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5726100A (en) | Method of forming contact vias and interconnect channels in a dielectric layer stack with a single mask | |
| JP2003133415A (ja) | 半導体素子の導電配線形成方法 | |
| JP2000188293A (ja) | 集積回路の銅相互結線プロセスにおいて銅の化学機械的研磨を最適化する方法 | |
| JP2003508896A (ja) | 少なくとも１つのメタライゼーション面を有する集積回路の製造方法 | |
| US6682999B1 (en) | Semiconductor device having multilevel interconnections and method of manufacture thereof | |
| JP2004207712A (ja) | 集積回路を製造する方法 | |
| JP2002151517A (ja) | 半導体デバイスの製造方法及び半導体デバイス | |
| US11158536B2 (en) | Patterning line cuts before line patterning using sacrificial fill material | |
| KR100390902B1 (ko) | 이중 다마신을 이용한 금속배선 형성방법 | |
| US7276439B2 (en) | Method for forming contact hole for dual damascene interconnection in semiconductor device | |
| CN112635398A (zh) | 在凹槽中填充铜的工艺方法 | |
| US7592253B2 (en) | Method for forming a damascene pattern of a copper metallization layer | |
| JPH11186274A (ja) | デュアル・ダマスク技術 | |
| KR100699593B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
| KR100598308B1 (ko) | 반도체 소자의 다마신 패턴 형성방법 | |
| KR100219062B1 (ko) | 반도체 장치의 금속배선 형성방법 | |
| KR100861289B1 (ko) | 반도체 소자의 금속배선 제조방법 | |
| KR100548527B1 (ko) | 금속배선 형성방법 | |
| JPH0722395A (ja) | 半導体装置の製造方法 | |
| KR20010081436A (ko) | 반도체 장치의 다마신 배선 형성 방법 | |
| KR20030002942A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100393968B1 (ko) | 반도체 소자의 이중 다마신 형성방법 | |
| KR100676609B1 (ko) | 구리 금속 배선의 형성 방법 및 그에 의해 형성된 구리금속 배선을 포함하는 반도체 소자 | |
| KR20040029868A (ko) | 반도체 소자 제조 방법 | |
| TW561603B (en) | Interconnect dual damascene process with copper line on the lower layer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080108 |