JP2002148316A - 集積回路試験方法 - Google Patents

集積回路試験方法

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JP2002148316A
JP2002148316A JP2001259477A JP2001259477A JP2002148316A JP 2002148316 A JP2002148316 A JP 2002148316A JP 2001259477 A JP2001259477 A JP 2001259477A JP 2001259477 A JP2001259477 A JP 2001259477A JP 2002148316 A JP2002148316 A JP 2002148316A
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John G Rohrbaugh
ジョン・ジー・ローバウ
Jeffrey R Rearick
ジェフリー・アール・リーリック
Shad R Shepston
シャド・アール・シェプストン
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
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Abstract

(57)【要約】 【課題】集積回路中に自動試験装置機能を実現する。 【解決手段】ＩＣは少なくともそのＩＣの一部分に電気
的に通じる第一のパッドを含み、この第一のパッドがＩ
Ｃ外部の部品との信号インターフェースを提供するよう
に構成されている。更に第一のパラメータ試験回路がＩ
Ｃ内部に設けられており、これが第一のパッドの少なく
とも１つのパラメータ測定を行うように適合している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に集積回路に関
するものであり、より具体的には集積回路における自動
試験装置機能を使いやすくするシステム及び方法に関す
る。
【０００２】
【従来の技術】これまで集積回路（ＩＣ）装置の試験や
検証は様々な試験方法により実施されて来た。例えば、
ＩＣ装置に欠陥が無いことを確認する為の試験や検証は
機能試験ベクタを利用して行われるが、これには、電気
的刺激（以下、刺激と称する）を与えてＩＣ装置の端子
（又はピン）レベルの機能を検証する自動試験装置（Ａ
ＴＥ）が利用されている。しかしながらこれまでのＩＣ
試験用ＡＴＥにおいては、特定のＡＴＥが試験すること
が出来るＩＣの端子（又はパッド）数がその物理構成に
より限られてしまうという実用上の制約があった。例え
ば、試験すべきＩＣのパッド数がＡＴＥの提供する試験
チャネル数よりも多かったり、ＡＴＥをサポートするハ
ードウエア容量、例えばプローブカードの最大プローブ
数より多かったりする場合がある。本明細書において使
用する場合、「パッド」という語はＩＣの電気接触部と
して作用する物理個所を意味すると共に、ＩＣ構成部品
及びＩＣ外部部品間に電気通信を実現する為にその物理
個所に結合する回路をも集合的に指すものである。
【０００３】更に、ＡＴＥの性能上の制約により、試験
において他の特定の制約が生じる。例えば、ＩＣの入力
及び出力周波数がＡＴＥの最高周波数を越えることもあ
るが、その場合は被験ＩＣの試験周波数がＡＴＥの最高
周波数に制限されてしまう。ＡＴＥの試験チャネルを増
やすこと、及び／又はより高い作動周波数とすることは
可能ではあるが、上述した欠点を解消する為に充分な数
の端子数及び／又は充分に高い動作周波数の実現を図る
ことは、コスト的に許されない場合が多い。
【０００４】従来技術においては上述及び他の欠点に対
応する為に様々な応急処置的な試験手順が採用されてお
り、これらの中には、（１）ＡＴＥをＩＣ装置の全ての
端子ではなく一部の端子に接続すること、（２）ＩＣ装
置の複数の端子を１つのＡＴＥ試験チャネルに接続する
こと、（３）ＡＴＥの複数の経路でＩＣ装置を試験する
が、各々の経路はＩＣ装置の全端子中のサブセットを試
験するように構成されていること、（４）装置を最高周
波数よりも低い周波数で試験すること、（５）既存のＡ
ＴＥに対応するようにＩＣ装置の端子数及び／又は最高
周波数を設計段階で制限することなど等が含まれる。明
らかなように、これらの応急処置的試験手順の多くは試
験のカバレッジ（カバーする範囲）を狭めることにな
り、従って欠陥ＩＣの出荷数が増大することに繋がる。
更に、既存のＡＴＥに対応するようにＩＣ装置の端子数
及び／又は最高周波数を設計段階で制限する手法はＩＣ
の設計上、許されない場合が多い。
【０００５】
【発明が解決しようとする課題】従って、従来技術にお
けるこれら及び他の欠点を解消する改善された装置及び
方法が必要とされている。本発明では集積回路中に自動
試験装置機能を実現する事を目的とする。
【０００６】
【課題を解決するための手段】簡単に説明すると、本発
明は集積回路中に自動試験装置機能を実現するものであ
る。この意味において言えば、本発明の一部の実施例は
集積回路（ＩＣ）を提供するものであると解釈すること
が出来る。一実施例においては、ＩＣは少なくともその
ＩＣの一部分に電気的に通じる第一のパッドを含み、こ
の第一のパッドがＩＣ外部の部品との信号インターフェ
ースを提供するように構成されている。更に第一のパラ
メータ試験回路がＩＣ内部に設けられており、これが第
一のパッドの少なくとも１つのパラメータ測定を行うよ
うに適合している。
【０００７】他の実施例においては、ＩＣはそれをＩＣ
外部の部品へとインターフェースする第一のインターフ
ェース手段と、第一のインターフェース手段の少なくと
も１つのパラメータを測定する第一の測定手段とを含
む。
【０００８】本発明の一部の実施例は、ＩＣのパッドの
パラメータを測定する為のシステムを提供するものであ
ると解釈することが出来る。システムは、ＩＣと電気的
に相互接続し、少なくとも１つの信号をＩＣに供給する
ように構成された自動試験装置（ＡＴＥ）を含むものが
望ましい。更にＩＣ内部に第一のパラメータ試験回路も
設けられる。第一のパラメータ試験回路はＡＴＥと電気
的に通じるように適合しており、これにより第一のパラ
メータ試験回路はＡＴＥから信号を受けると第一のパッ
ドの少なくとも１つのパラメータを測定するものであ
る。
【０００９】更に本発明の実施例は、ＩＣの試験方法を
提供するものであると解釈することも出来る。一実施例
において、IＣは、ＩＣ外部の部品に対する信号インタ
ーフェースとして構成された第一のパッドと、その内部
にＩＣの少なくとも１つのパラメータを試験するように
適合した第一のパラメータ試験回路を含んでいる。方法
は、ＡＴＥをＩＣに電気的に相互接続するステップと、
第一のパラメータ試験回路により第一のパッドの少なく
とも１つのパラメータが測定されるようにＡＴＥから少
なくとも１つの刺激をＩＣへと供給するステップと、そ
して第一のパラメータ試験回路により測定された少なく
とも１つのパラメータに対応する情報を受信するステッ
プとを含む。
【００１０】他の実施例においては、ＩＣを構成する方
法が、ＩＣ外部の部品への信号インターフェースとして
構成された第一のパッドを設けるステップと、ＩＣ内部
に第一のパッドの少なくとも１つのパラメータを測定す
るように適合した第一のパラメータ試験回路を設けるス
テップとを含む。
【００１１】更に本発明の一部の実施例は、コンピュー
タ読取可能媒体を提供するものであると解釈することが
出来る。一実施例においては、コンピュータ読取可能媒
体はＩＣ試験を容易に実現するコンピュータプログラム
を含み、かつＡＴＥが少なくとも１つの信号をＩＣに供
給出来るように構成されたロジックを組み込んだもの
で、これによりＩＣの第一のパラメータ試験回路がＩＣ
の第一のパッドの少なくとも１つのパラメータを測定す
るようになっている。更に、ＡＴＥが第一のパッドの少
なくとも１つのパラメータに対応するデータを第一のパ
ラメータ試験回路から受信するように構成されたロジッ
クも提供される。
【００１２】本発明の他の特徴及び利点は、添付図を参
照しつつ以下の詳細な説明を読むことにより当業者に明
らかとなる。それらの特徴及び利点は、請求項により定
義される本発明の範囲に含まれるものである。図は必ず
しもその寸法に忠実に描かれたものではなく、本発明の
原理を明確に説明することに重点をおいて描かれたもの
である。
【００１３】
【発明の実施の形態】図を参照しつつ本発明の詳細を以
下に説明するが、複数の図にわたり、同様の要素は同様
の符号で示した。先にも簡単に触れたが、集積回路中に
（デジタル）自己試験回路(built-in self test circui
try)を内蔵することは周知である。図１を参照しつつ、
このような自己試験回路を内蔵した代表的な集積回路１
００の詳細を説明する。
【００１４】図１に示したように、集積回路１００は、
組合せ論理回路１１２及びデジタル自己試験回路１１４
を含むコア１１０を有する。コア１１０はこの集積回路
の外部にある、例えば自動試験装置（ＡＴＥ）１１８の
ような装置と電気的に通信するように構成されたパッド
１１６と電気的に通信する。このような構成の場合、例
えばＡＴＥ１１８等の外部装置から供給される信号はパ
ッド１１６を通る伝送経路を介してコア１１０へと届け
られる。
【００１５】周知のように、デジタル自己試験回路１１
４はコア１１０に含まれる論理回路の機能ベースのデジ
タル試験を提供するように構成されている。このような
試験を実現する為に、デジタル自己試験回路１１４は通
常、刺激発生器１２０及び応答分析器１２２を含む。よ
り具体的に説明すると、刺激発生器１２０はコアの論理
回路を試験する為の１つ以上の試験パターンを供給する
ように構成されている。論理回路へと供給される１つ又
は複数のパターンは、例えば「０」及び「１」のような
デジタルデータから構成される。試験対象論理回路は様
々なパターンに応答して１つ又は複数の応答信号を応答
分析器１２２へと供給する。応答分析器１２２はその応
答を解釈し、集積回路外部へと出力する試験結果信号を
提供することが出来る。従って、デジタル自己試験回路
はコアの論理回路へとデジタル試験パターンを印加する
ことによりコアのデジタル機能試験を実現するものであ
り、論理回路の試験をより容易に行うことが出来るよう
に例えばＡＴＥ１１８のような外部試験装置からデジタ
ルパターンを集積回路へと供給する必要性を排除するも
のである。
【００１６】本発明の一実施例に基づくアナログパラメ
ータ試験装置２００の一般的な特性を高度に概略化した
図２を参照しつつ説明する。図２に示したように、シス
テム２００はコア２１２を含む集積回路を有する。コア
２１２は組合せ論理回路２１４を含み、そしてその組合
せ論理回路と集積回路の外部にある例えばＡＴＥ２１８
等の装置との間の相互通信を可能とするように構成され
たパッド２１６に電気的に通じている。更に、集積回路
２１０はパッド２１６に直接的に又は間接的に電気接続
を持つパラメータ試験回路２２０も含んでいる。以下に
詳細にわたって説明するように、パラメータ試験回路２
２０は選択されたＡＴＥ機能を提供し、これにより様々
な構成を持つ集積回路を試験する為の特別な自動試験装
置の必要性を最小化するものである。図２においては、
パラメータ試験回路２２０はコア２１２の外部に描かれ
ているが、他の様々な試験回路２２０の配置が可能であ
ることは言うまでもなく、例えばコア内部に設けること
も出来る。更に、試験回路のＡＴＥとの通信は試験対象
パッド（例えばパッド２１６）以外のパッドを介して行
うように構成することも出来る。
【００１７】先にも述べたように、ＡＴＥは通常、多種
にわたる集積回路の試験を提供する能力を持つ。しかし
ながら、特定の集積回路を試験する際に所定のＡＴＥの
全試験能力が必要となることは少ない。更に、集積回路
のパッド数は所定のＡＴＥの試験チャネル数よりも多い
場合があり、これによりＡＴＥの試験チャネルを増やし
たり、最適な試験よりも劣る試験手順を採用（例えば集
積回路の全パッドを同時に試験しない等）しなければな
らなかったりすることが多い。
【００１８】「オンチップ」パラメータ試験回路を設け
た例えば集積回路２１０のような集積回路の試験を従来
のＡＴＥを使用して実施することにより、従来のＡＴＥ
のみでは通常得られなかった試験能力が提供される。例
えばパラメータ試験回路により、時間、電圧、電流、抵
抗、キャパシタンス、インダクタンス、周波数、ジッタ
のうちのどれかあるいはいくつかの測定能力、指定時間
に電圧、電流、抵抗、キャパシタンス、インダクタン
ス、周波数、ジッタのうちのどれかあるいはいくつかを
測定する能力、データ提供能力、指定時間にデータを送
出する能力、データを受信する能力、指定時間にデータ
を受信する能力、基準電圧を提供する能力、電流の供給
又は吸い込み能力、高インピーダンス提供能力、そして
ＡＴＥに比しての校正能力等が提供されるが、これらに
限定されない。このように構成されている場合、パラメ
ータ試験回路は所定のＡＴＥが提供する様々な機能を利
用しつつ、所定のＡＴＥでは提供されない、或いはし得
ない試験能力を提供することが出来る。従って本発明の
試験システム２００は、元来ＡＴＥが持つ強みの少なく
とも一部（例えば低コスト性）を引き出しつつ潜在的に
改善された試験性能を提供する効率的で有効な試験シス
テムなのである。
【００１９】本発明のパラメータ試験回路を使用するこ
とにより、集積回路の試験可能端子数は、例えば所定の
ＡＴＥの試験チャネル構成等による制約を必ずしも受け
ないで済む。例えば、ＡＴＥが被験集積回路の一部のパ
ッドへと走査試験信号やリセット信号を供給し、その他
のパッドはパラメータ試験回路により試験する等が可能
となる。更に、パラメータ試験回路を使用することで、
ＡＴＥの試験周波数よりも高い周波数で集積回路を試験
することが出来る。
【００２０】先にも説明したように、本発明は集積回路
を試験する自動試験装置機能の利用を促進するように適
合したものである。この点から見れば、本発明の一部の
実施例は集積回路を試験する為の、ハードウエア、ソフ
トウエア、ファームウエア又はこれらの組合せにより実
現される試験システムを提供するものであると解釈する
ことが出来る。しかしながら一実施例において試験シス
テムは、異なるプラットフォーム及びＯＳ上で起動する
ように構成可能な、以下に詳細を説明するソフトウエア
パッケージにより実現される。具体的にあげると、論理
機能を実現する実行可能命令の順序リストを含む試験シ
ステムの一実施例は、コンピュータシステムやプロセッ
サシステム等のような命令実行システム、装置又は素
子、或いは命令実行システム、装置又は素子から命令を
取得して実行することが出来る他の装置により使用され
る、或いはこれに関連して使用される、いずれかのコン
ピュータ読取可能媒体として実現することが出来る。本
明細書において「コンピュータ読取可能媒体」という語
は、この文脈で使用された場合、命令実行システム、装
置又は素子により使用される、或いはこれに関連して使
用されるプログラムを、含む、記憶する、通信する、伝
搬する、或いは伝送することが出来るあらゆる手段を指
す。
【００２１】コンピュータ読取可能媒体は、例えば電
子、磁気、光学、電磁、赤外線、又は半導体システム、
装置、素子、或いは伝搬媒体であっても良いが、これら
に限られるものではない。コンピュータ読取可能媒体の
より具体的な事例として、１つ以上のワイヤを有する電
気接続（電子）や、ポータブルコンピュータディスク
（磁気）、ランダムアクセスメモリ（ＲＡＭ）（磁
気）、リードオンリーメモリ（ＲＯＭ）（磁気）、消去
及びプログラミングが可能なリードオンリーメモリ（Ｅ
ＰＲＯＭ又はフラッシュメモリ）（磁気）、光ファイバ
（光学）及びポータブルコンパクトディスク・リードオ
ンリーメモリ（ＣＤＲＯＭ）（光学）等があげられる
が、これらに限定されない。また、プログラムが印刷さ
れた紙やその他の好適な媒体でさえコンピュータ読取可
能媒体に含まれる。これは例えば紙又はその他の媒体を
光学走査することでプログラムを電子的に取り込み、コ
ンパイルし、そして解釈すること、或いは必要に応じて
他の好適な方法により処理することが出来、これをコン
ピュータメモリへと記憶することが出来る為である。
【００２２】図３は、本発明の試験システム４００の制
御機能（後に詳細を説明）を助けることが出来る代表的
なコンピュータ又はプロセッサベースのシステム３００
を描いたものである。図３に示したように、コンピュー
タシステム３００は一般的にプロセッサ３０２及びオペ
レーティングシステム３０６を含むメモリ３０４を備え
ている。このメモリ３０４は揮発性及び不揮発性メモリ
素子のいかなる組み合わせで構成されたものでも良く、
例えばＲＡＭ又はＲＯＭとすることが出来る。プロセッ
サ３０２は命令及びデータをバス等のローカルインター
フェース３０８を介してメモリ３０４から受ける。シス
テムは更に入力装置３１０及び出力装置３１２を含む。
入力装置としては、シリアルポートやスキャナ、ローカ
ルアクセスネットワーク接続等があげられるが、これら
に限られない。出力装置にはビデオディスプレイや汎用
シリアルバス、プリンタポート等が含まれるが、これら
に限られない。一般的に、このシステムはＨＰ−ＵＸ
（商標）、Ｌｉｎｕｘ（商標）、Ｕｎｉｘ（商標）、Ｓ
ｕｎ Ｓｏｌａｒｉｓ（商標）、Ｗｉｎｄｏｗｓ ＮＴ
（商標）オペレーティングシステムを含むがこれらに限
られない多種存在するプラットフォーム及びＯＳのいず
れでも起動することが出来る。以下にその機能を説明す
る本発明の試験システム４００はメモリ３０４に常駐
し、プロセッサ３０２により実行される。
【００２３】図４に示したフローチャートは、図３に示
した試験システム４００の一実施例における機能及び処
理を示すものである。このフローチャートの各ブロック
は、１つ又は複数の指定論理機能を実現する為の１つ以
上の実行可能命令から成るモジュール区分又はコード部
分を表す。他の手法で実現する場合、ブロック中に示し
た機能は、図４に示したものと異なる順序で生じること
もある。例えば、実施される機能によってブロックが時
に逆の順序で実行される可能性がある場合には図４にお
いては連続で発生する２つのブロックが、実際には実質
的に同時に実行されることもある。
【００２４】図４に示したように、試験システム又は方
法４００は、被験ＩＣがＡＴＥに電気的に相互接続され
るブロック４１０から開始されることが望ましい。ブロ
ック４１２に進むと、被験ＩＣに対応するプロファイル
データが受信される。このようなプロファイルデータに
はＩＣタイプ、アナログ試験回路タイプ、実施試験タイ
プ及び／又はＡＴＥとＩＣの相互接続に関する導通情報
等が含まれるがこれらに限られない。プロファイルデー
タの提供形態は多数あり、例えばワークステーションの
操作者による入力として、或いはＡＴＥによってアナロ
グ試験回路へと送られた試験開始信号に対する応答とし
て提供される。プロファイルデータが受信されると、手
順はデータを評価する（試験を進行しても良いかどうか
を判断する）ブロック４１４へと進むことが望ましい。
【００２５】その後手順はブロック４１６へと進み、こ
こでＡＴＥにより被験ＩＣに対してアナログパラメータ
試験等の試験を助ける適正な信号が供給される。このよ
うな信号には、１つ以上の電源信号、１つ以上のクロッ
ク信号、１つ以上のリセット信号、１つ以上の臨界信号
及び１つ以上の試験制御信号等が含まれるが、これらに
限られない。ブロック４１８においては、例えばＡＴＥ
により試験データが受信されるが、データは試験サイク
ルを通じて断続的に、或いは試験が完了した後に受信さ
れる。ブロック４２０においては、集積回路が所望のと
おりに機能しているかを判定する為にアナログ試験パラ
メータが評価される。集積回路が所望の通りに機能して
いないと判定された場合、手順はブロック４２６へと進
み、先に説明した手順４１０ないし４２２を少なくとも
何回か繰り返すこと等により試験結果が確認される。集
積回路が所望通りに機能していないことが再度確認され
ると手順はブロック４２８へと進み、ここで集積回路が
不合格とされる。一方、集積回路が所望の通りに機能し
ていることが確認されると、手順はブロック４２４へと
進み、ここで手順は終了する。
【００２６】次に図５を参照しつつ本発明のパラメータ
試験回路及び校正方法を含む本発明の様々な態様を詳細
に説明する。図５に示したように、本発明の実施例５０
０は集積回路５１０を含み、集積回路５１０は複数のパ
ッドを有している。具体的に、集積回路５１０はパッド
１ないしパッド６（５１２、５１４、５１６、５１８、
５２０及び５２２）を含む。図５に示したように、集積
回路は更にテスト１（５３０）、テスト２（５４０）、
テスト３（５５０）、テスト４（５６０）、テスト５
（５７０）及びテスト６（５８０）といった様々なパラ
メータ試験回路を含む。これら様々なパラメータ試験回
路は様々な構成でそれぞれのパッドと電気的に通じてい
る。例えば、回路５３０は伝送経路５３２を通じてパッ
ド５１２へと直接的に接続し、回路５４０は伝送経路５
４２及び５４４を利用してパッド５１４及び５１６のそ
れぞれに通じ、回路５５０及び回路５６０はそれぞれ伝
送経路５５２及び５６２を介してパッド５１８と電気的
に通じ、回路５７０は伝送経路５７２及び５７４を介し
てパッド５２０及びパッド５２２のそれぞれに通じ、更
に回路５８０も同様にパッド５２０及び５２２に通じて
いるが、こちらは伝送経路５８２及び５８４を利用して
いる。従って、集積回路は様々な種類のパッド及びパラ
メータ試験回路を使用することが出来ると同時に、様々
なパッドと様々な回路との間の相互接続に様々な構成を
採用することが出来る。
【００２７】説明を目的とした単なる一例としてあげる
と、例えば１つのパラメータ試験回路により複数の同種
のパッドを試験する等、１つのパラメータ試験回路を利
用して複数のパッドを試験するように集積回路を構成す
ることも可能である。このような構成は図５において、
いずれもテスト２により試験されるパッド２及びパッド
３として概略的に示した。
【００２８】図５に示したように、ＡＴＥ５０２は様々
な伝送経路構成を利用して集積回路５１０の試験回路へ
と電気的に接続している。例えば、回路５３０は伝送経
路５３２、パッド５１２及び伝送経路５９２を介してＡ
ＴＥと接続し、回路５４０は伝送経路５４２、パッド５
１４及び伝送経路５９４を介してＡＴＥと接続し、回路
５５０は伝送経路５５２、パッド５１８及び伝送経路５
９６を介してＡＴＥと接続し、回路５６０は伝送経路５
６２、パッド５１８及び伝送経路５９６を介してＡＴＥ
と接続し、回路５７０は伝送経路５７４、パッド５２２
及び伝送経路５９８を介してＡＴＥと接続し、そして回
路５８０は伝送経路５８２、パッド５２２及び伝送経路
５９８を介してＡＴＥと接続している。
【００２９】周知のように、ＡＴＥが集積回路試験に使
用される場合、ＡＴＥは精密な測定を確実に提供出来る
ように校正される。本発明は少なくともＡＴＥの選択機
能を提供するものである為、パラメータ試験回路の校正
も実施されなければならない。校正問題に対応する為の
従来技術における代表的な解決策には、試験回路を自己
校正型に設計すること、試験回路をプロセス及び電圧及
び温度（ＰＶＴ）に対して不変となるように設計するこ
と、及び試験回路の校正を全く行わないことが含まれ
る。自己校正型試験回路については、このような技術を
用いた場合、試験回路の寸法が集積回路中に組み込むに
は実用的ではない大きさになってしまうという欠点が生
じる。試験回路をＰＶＴに対して不変となるように設計
することに関しては、このような不変性を得ることは事
実上、不可能である。例えばこれまでの代表的な解決策
は、あらゆるＰＶＴ変動性を容易に特性付けたり、予測
したりすることが出来るようにするものであった。更
に、この手法は回路寸法を実用し得ない大きさとしてし
まう原因にもなる。試験回路の校正を故意に実施しない
手法に至っては、このような試験回路が不正確な結果を
出すことにより不具合を持つ集積回路の出荷数が増大す
るか、或いは適正に機能しているのに不合格となって出
荷されない集積回路の数が増大するであろうことは明ら
かである。
【００３０】本発明のパラメータ試験回路は校正するこ
とが望ましい為、以下に推奨される校正方法の一例をあ
げるが、校正方法はこの方法に限られたものではない。
図６に示したように、本発明のパラメータ試験回路を校
正する為の方法６００は、集積回路の指定された試験対
象パッドをＡＴＥに接続するブロック６１０から開始す
るものが望ましい。出来れば、ある回路設計部（例えば
パッド）が重複してＩＣ回路中に使用されている場合、
その回路設計部の部位の各々に同じパラメータ試験回路
が接続される。このように構成した場合、ブロック６１
０に示したパッドのＡＴＥへの接続は、単にＡＴＥを１
つ又は複数のその回路設計部の部位へと接続することで
ある。重複する回路設計部を持つ異なる部位の電気的動
作は、無欠陥時は同一であると考えられる為、ＡＴＥに
接続されたその設計のある部位の測定値は、同じ回路設
計部を持つ他の部位の測定値と相関するものと想定され
る。しかしながら、ブロックの同一部位の各々には同じ
無欠陥時の電気的動作が想定される為、それぞれに追加
のバッドを加算エラー値の検出及び比較の為に用いても
良いが、各パッドタイプに必要とされる非接続パッドは
１つだけである。
【００３１】ブロック６１２に進むと、パラメータ試験
回路が使用可能になる。ＡＴＥ及び適正なパラメータ試
験回路が使用可能になると、駆動側（ドライバ）強度
（ＩOH、ＩOL）やトライステートリーク、受信側（レシ
ーバ）トリップレベル（ＶIH、ＶIL）、受信側セットア
ップ及びホールド時間、駆動側立ち上がり及び立ち下り
時間、駆動側のクロック‐Ｑ時間、ＶOH及びＶOL等の測
定値を、ＡＴＥ及びパラメータ試験回路のうちのいずれ
か一方、又は両方によって測定することが出来る。従っ
てブロック６１４及び６１６にそれぞれ示したように、
この手順にはＡＴＥ測定値を受信するステップと、パラ
メータ試験回路測定値を受信するステップとが含まれ
る。ブロック６１８においては、ＡＴＥ測定データ及び
パラメータ試験回路データが適正に対応してパラメータ
試験回路の適正な校正状態が示されるかどうかの判定が
実施さる。これらの測定値が対応しない場合、手順はブ
ロック６２０へと進み、パラメータ試験回路測定値がＡ
ＴＥから得られた測定値と一致するように調整される。
その後手順はブロック６１４へと戻り、パラメータ試験
回路測定値が適正に校正されるまで上述のステップが実
施される。適正に校正が行われると、手順はブロック６
２２にて終了する。
【００３２】上述の内容は説明目的で提示したものであ
り、本発明を網羅するものでも、ここに開示した特定の
形態に限定するものでもない。上述の教示内容から、実
施可能な様々な変更形態や改変形態が明らかである。説
明した実施例は本発明の原理及び実用的な用途を最もわ
かり易く説明し、これにより当業者が様々な実施形態及
び企図した特定の用途に合わせた様々な変更形態により
本発明を利用することが出来るように選択及び記載した
ものである。このような変更形態及び改変形態は、公正
かつ法的に権利を付与された範囲において解釈した請求
項により定義される本発明の範囲に入るものである。
【００３３】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
【００３４】（実施態様１）第一のパッド（２１６、５
１２、５１４、５１６、５１８、５２０、５２２）及び
第一のパラメータ試験回路（２２０、５３０、５４０、
５５０、５６０、５７０、５８０）を有する集積回路
（ＩＣ）（２１０、５１０）を試験する方法であって、
前記第一のパッドが前記ＩＣの外部部品への信号インタ
ーフェースとして構成されており、前記第一のパラメー
タ試験回路が前記ＩＣ内部にあり、前記ＩＣの少なくと
も１つのパラメータを試験するように適合していること
を特徴とし、自動試験装置（ＡＴＥ）（２１８、５０
２）を前記ＩＣと電気的に相互接続するステップと、前
記第一のパラメータ試験回路が前記第一のパッドの少な
くとも１つのパラメータを測定するように前記ＡＴＥか
ら少なくとも１つの刺激を前記ＩＣへと供給するステッ
プと、そして前記第一のパラメータ試験回路により測定
された前記少なくとも１つのパラメータに対応する情報
を受信するステップとを含む方法。
【００３５】（実施態様２）前記少なくとも１つのパラ
メータが、電圧、電流、抵抗、キャパシタンス、インダ
クタンス、周波数、ジッタ及び時間の中から選択された
ものであることを特徴とする実施態様１に記載の方法。
【００３６】（実施態様３）前記ＩＣが第二のパッド
（５１２、５１４、５１６、５１８、５２０、５２２）
を有し、前記少なくとも１つの刺激を供給するステップ
が、前記第一のパラメータ試験回路が、前記第一のパッ
ド及び前記第二のパッドの少なくとも１つのパラメータ
を測定するように前記ＡＴＥから前記少なくとも１つの
刺激を前記ＩＣへと供給するステップを含むことを特徴
とする実施態様１に記載の方法。
【００３７】（実施態様４）前記ＡＴＥが第一の作動周
波数を有し、前記ＩＣが複数のパッド及び複数のパラメ
ータ試験回路を有し、前記少なくとも１つの刺激を供給
するステップが、前記複数のパラメータ試験回路により
前記複数のパッドのパラメータを前記ＡＴＥの第一の作
動周波数よりも高い周波数で測定するステップを含むこ
とを特徴とする実施態様１に記載の方法。
【００３８】（実施態様５）前記ＩＣがその内部に自己
試験装置（１１４）を内蔵しており、前記内蔵自己試験
装置が、前記ＩＣの少なくとも１つの部分のデジタル機
能試験を実施するように適合しており、前記少なくとも
１つの刺激を供給するステップが、前記内蔵自己試験装
置が前記ＩＣの前記少なくとも１つの部分のデジタル機
能試験を実施するように前記ＡＴＥから前記少なくとも
１つの刺激を前記内臓試験装置へと供給するステップを
含むことを特徴とする実施態様１に記載の方法。
【００３９】（実施態様６）前記ＩＣが複数のパッドを
有し、前記電気的に相互接続するステップが、前記ＡＴ
Ｅを前記複数のパッドのサブセットと電気的に相互接続
するステップを含むことを特徴とする実施態様１に記載
の方法。
【００４０】（実施態様７）集積回路（ＩＣ）（２１
０、５１０）の少なくとも１つの部分に電気的に接続
し、前記ＩＣの外部部品への信号インターフェースとし
て構成された第一のパッド（２１６、５１２、５１４、
５１６、５１８、５２０、５２２）と、前記ＩＣ内部に
あり、前記第一のパッドの少なくとも１つのパラメータ
を測定するように適合した第一のパラメータ試験回路
（２２０、５３０、５４０、５５０、５６０、５７０、
５８０）とを含む集積回路。
【００４１】（実施態様８）前記少なくとも１つのパラ
メータが、電圧、電流、抵抗、キャパシタンス、インダ
クタンス、周波数、ジッタ及び時間の中から選択された
ものであることを特徴とする実施態様７に記載のＩＣ。
【００４２】（実施態様９）前記第一のパラメータ試験
回路が、前記第一のパッドの前記少なくとも１つのパラ
メータを測定するように自動試験装置（ＡＴＥ）（２１
８、５０２）から少なくとも１つの刺激を受信するよう
に構成されていることを特徴とする実施態様７に記載の
ＩＣ。
【００４３】（実施態様１０）前記ＩＣの少なくとも１
つの部分に電気的に接続する第二のパッド（５１２、５
１４、５１６、５１８、５２０、５２２）を更に有し、
前記第二のパッドが前記ＩＣの外部部品への信号インタ
ーフェースとして構成されており、前記第一のパラメー
タ試験回路が前記第一のパッド及び前記第二のパッドの
少なくとも１つのパラメータを測定するように構成され
ていることを特徴とする実施態様７に記載のＩＣ。
【００４４】
【発明の効果】以上のように、本発明を用いると、集積
回路中に自動試験装置機能を実現するシステム及び方法
を提供することができる。
【図面の簡単な説明】
【図１】従来技術に基づくデジタル自己試験回路を組み
込んだ代表的な集積回路を描いた概略図である。
【図２】本発明の一実施例を描いた概略図である。
【図３】本発明のコントローラとして用いることが出来
る代表的なプロセッサベースのシステムを描いた概略図
である。
【図４】本発明の一実施例の機能を説明するフローチャ
ートである。
【図５】本発明の一実施例を描いた概略図である。
【図６】校正時の本発明の一実施例の機能を説明するフ
ローチャートである。
【符号の説明】
２００：試験システム ２１０、５１０：集積回路 ２１２：コア ２１４：組合せ論理回路 ２１６、５１２、５１４、５１６、５１８、５２０、５
２２：パッド ２２０、５３０、５４０、５５０、５６０、５７０、５
８０：パラメータ試験回路 ２１８、５０２：自動試験装置（ＡＴＥ）
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ. (72)発明者 ジェフリー・アール・リーリック アメリカ合衆国コロラド州フォートコリン ズ ネスビット・コート3206 (72)発明者 シャド・アール・シェプストン アメリカ合衆国コロラド州ファイアストン ウースター・アベニュー365 Ｆターム(参考） 2G132 AA01 AB01 AK29 5F038 DT05 DT08 DT15 DT18 EZ20

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第一のパッド及び第一のパラメータ試験回
    路を有する集積回路（ＩＣ）を試験する方法であって、 前記第一のパッドが前記ＩＣの外部部品への信号インタ
    ーフェースとして構成されており、前記第一のパラメー
    タ試験回路が前記ＩＣ内部にあり、前記ＩＣの少なくと
    も１つのパラメータを試験するように適合していること
    を特徴とし、 自動試験装置（ＡＴＥ）を前記ＩＣと電気的に相互接続
    するステップと、 前記第一のパラメータ試験回路が前記第一のパッドの少
    なくとも１つのパラメータを測定するように前記ＡＴＥ
    から少なくとも１つの刺激を前記ＩＣへと供給するステ
    ップと、 そして前記第一のパラメータ試験回路により測定された
    前記少なくとも１つのパラメータに対応する情報を受信
    するステップとを含む方法。
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