JP2002140898A - 誤り訂正検出回路と半導体記憶装置 - Google Patents
誤り訂正検出回路と半導体記憶装置Info
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- JP2002140898A JP2002140898A JP2001249333A JP2001249333A JP2002140898A JP 2002140898 A JP2002140898 A JP 2002140898A JP 2001249333 A JP2001249333 A JP 2001249333A JP 2001249333 A JP2001249333 A JP 2001249333A JP 2002140898 A JP2002140898 A JP 2002140898A
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Abstract
(57)【要約】
【課題】 情報データを連続的に誤り訂正回路に入出力
する場合であっても誤り訂正回路の規模を小さくでき
る。 【解決手段】 ＥＥＰＲＯＭの情報データを連続的に入
出力する誤り訂正検出回路において、１バイトがｂビッ
トであるｍ個の情報データを１バイトがｍｂビットであ
る１個の情報データに変換するバイト長拡大回路１５
と、このバイト長拡大回路１５の出力からｍｂビット構
成のバイト誤りを訂正するバイト誤り訂正回路１６とを
備えた。
する場合であっても誤り訂正回路の規模を小さくでき
る。 【解決手段】 ＥＥＰＲＯＭの情報データを連続的に入
出力する誤り訂正検出回路において、１バイトがｂビッ
トであるｍ個の情報データを１バイトがｍｂビットであ
る１個の情報データに変換するバイト長拡大回路１５
と、このバイト長拡大回路１５の出力からｍｂビット構
成のバイト誤りを訂正するバイト誤り訂正回路１６とを
備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、ビットデータに対
するビット誤りを検出したり訂正したりする誤り訂正検
出回路と、これを用いた半導体記憶装置に関する。
するビット誤りを検出したり訂正したりする誤り訂正検
出回路と、これを用いた半導体記憶装置に関する。
【０００２】
【従来の技術】従来、誤り訂正検出の方式としては、行
列方式（IEEE Journal of Solid-State Circuit,vol.2
4,pp50,1989）と多項式方式（Peterson and Weldon 著
のError-Correcting Codes. second edition）の二つが
知られている。図２３は、これら両方式における、深さ
５１２ビット×幅８ビットのデータに対する、１ビット
誤り訂正符号の構成例である。
列方式（IEEE Journal of Solid-State Circuit,vol.2
4,pp50,1989）と多項式方式（Peterson and Weldon 著
のError-Correcting Codes. second edition）の二つが
知られている。図２３は、これら両方式における、深さ
５１２ビット×幅８ビットのデータに対する、１ビット
誤り訂正符号の構成例である。
【０００３】従来の半導体記憶装置では、誤り訂正処理
時間が第一優先とされているため、データ入出力の際に
データ書き込みにおける誤り検査ビットの発生やデータ
読出し時における誤り訂正に時間ロスの少ない行列方式
（ａ）が用いられてきた。このとき、８ビットデータに
対して冗長な検査ビットが４ビット必要である、即ち、
メモリ領域は５０％増であった。一方、多項式方式
（ｂ）の場合には、５１２ビットデータに対して検査ビ
ットは１０ビットでよく、冗長度は２％程度である。但
し、誤りを訂正するのに５２２ビット長の遅延時間がか
かってしまう。
時間が第一優先とされているため、データ入出力の際に
データ書き込みにおける誤り検査ビットの発生やデータ
読出し時における誤り訂正に時間ロスの少ない行列方式
（ａ）が用いられてきた。このとき、８ビットデータに
対して冗長な検査ビットが４ビット必要である、即ち、
メモリ領域は５０％増であった。一方、多項式方式
（ｂ）の場合には、５１２ビットデータに対して検査ビ
ットは１０ビットでよく、冗長度は２％程度である。但
し、誤りを訂正するのに５２２ビット長の遅延時間がか
かってしまう。
【０００４】誤り訂正符号を付加しない時のメモリの信
頼性が要求されるそれより悪く、かつ５１２ビットデー
タ中の１ビット誤りを訂正する符号を付加する時のメモ
リの信頼性が要求されるそれより良くなり、さらに誤り
訂正のための処理時間よりメモリ領域の増加率を優先す
るならば、行列方式に比べ多項式方式が適当である。し
かしながら、誤り訂正回路の規模では逆に、多項式方式
の方が行列方式より大きくなることがある。というの
は、多項式方式の場合、誤り訂正回路は主に、検査デー
タ部を含むデータの深さに等しいシフトレジスタ（上の
例では５２２ビット×８組）から構成される遅延回路
と、検査ビット数に等しいシフトレジスタ（上の例では
１０ビット×８組）からなるシンドローム計算回路で構
成されている、一方、行列方式では５入力排他的論理和
が４組とこれらの出力のロジックのみで構成されるから
である。
頼性が要求されるそれより悪く、かつ５１２ビットデー
タ中の１ビット誤りを訂正する符号を付加する時のメモ
リの信頼性が要求されるそれより良くなり、さらに誤り
訂正のための処理時間よりメモリ領域の増加率を優先す
るならば、行列方式に比べ多項式方式が適当である。し
かしながら、誤り訂正回路の規模では逆に、多項式方式
の方が行列方式より大きくなることがある。というの
は、多項式方式の場合、誤り訂正回路は主に、検査デー
タ部を含むデータの深さに等しいシフトレジスタ（上の
例では５２２ビット×８組）から構成される遅延回路
と、検査ビット数に等しいシフトレジスタ（上の例では
１０ビット×８組）からなるシンドローム計算回路で構
成されている、一方、行列方式では５入力排他的論理和
が４組とこれらの出力のロジックのみで構成されるから
である。
【０００５】以上から分かるように、多項式方式は行列
方式に比べメモリ領域の増加率を極めて小さくできるも
のの、誤り訂正回路規模は逆に大きくなってしまうた
め、メモリチップの増加率を抑える効果は小さかった。
方式に比べメモリ領域の増加率を極めて小さくできるも
のの、誤り訂正回路規模は逆に大きくなってしまうた
め、メモリチップの増加率を抑える効果は小さかった。
【０００６】また、行列方式では８ビット並列に処理す
る必要があるため、その誤り訂正回路は、メモリセルと
ビット線制御回路の間若しくは全ＩＯ線が集まっている
ところに配置しなければならず、レイアウト上の自由度
が小さかった。
る必要があるため、その誤り訂正回路は、メモリセルと
ビット線制御回路の間若しくは全ＩＯ線が集まっている
ところに配置しなければならず、レイアウト上の自由度
が小さかった。
【０００７】以下、従来の誤り訂正検出回路の構成及び
問題点を具体的説明する。
問題点を具体的説明する。
【０００８】（従来例１）図２４は、第１の従来例に係
わる誤り訂正検出回路を示すブロック図である。を表
す。これは、前述した文献（Peterson and Weidon 著の
Error-Correcting Codes. Second Edition）に開示され
ている。
わる誤り訂正検出回路を示すブロック図である。を表
す。これは、前述した文献（Peterson and Weidon 著の
Error-Correcting Codes. Second Edition）に開示され
ている。
【０００９】入力データは、シンドローム計算回路（検
査ビット発生回路）１と遅延回路４に入力される。入力
データに誤りがない場合シンドロームは零、誤りがある
場合シンドロームは非零のある値を持ち、その値は誤り
の位置と大きさを計算する誤り位置大きさ計算回路２に
入力される。
査ビット発生回路）１と遅延回路４に入力される。入力
データに誤りがない場合シンドロームは零、誤りがある
場合シンドロームは非零のある値を持ち、その値は誤り
の位置と大きさを計算する誤り位置大きさ計算回路２に
入力される。
【００１０】入力されたシンドロームが零の場合、誤り
位置大きさ計算回路２は零を出力し、遅延回路４に入力
されたデータは、変更されずに誤り訂正回路３を通って
そのまま出力される。シンドロームが非零のある値を持
つときは、誤り位置大きさ計算回路２によって誤りの位
置と大きさが計算され、遅延回路４に入力されたデータ
は、誤り訂正回路３で誤りの訂正が行われて出力され
る。即ち、誤りのあるデータが出力されるときにのみ誤
り訂正回路３による誤りの訂正が行われ、正しいデータ
が出力される。
位置大きさ計算回路２は零を出力し、遅延回路４に入力
されたデータは、変更されずに誤り訂正回路３を通って
そのまま出力される。シンドロームが非零のある値を持
つときは、誤り位置大きさ計算回路２によって誤りの位
置と大きさが計算され、遅延回路４に入力されたデータ
は、誤り訂正回路３で誤りの訂正が行われて出力され
る。即ち、誤りのあるデータが出力されるときにのみ誤
り訂正回路３による誤りの訂正が行われ、正しいデータ
が出力される。
【００１１】しかしながら、この種の構成にあっては次
のような問題があった。即ち、遅延回路４は入力データ
と同じ長さのシフトレジスタから構成され、特に長い符
号長の場合に誤り訂正回路全体に占める遅延回路４の割
合が大きくなる。そしてこれが、誤り訂正回路規模増大
の原因となっていた。
のような問題があった。即ち、遅延回路４は入力データ
と同じ長さのシフトレジスタから構成され、特に長い符
号長の場合に誤り訂正回路全体に占める遅延回路４の割
合が大きくなる。そしてこれが、誤り訂正回路規模増大
の原因となっていた。
【００１２】（従来例２）図２５は、第２の従来例に係
わる誤り訂正検出回路を示すブロック図である。これ
は、１バイトがｂビットで構成された（２b −３）バイ
ト以下の情報データのうち１バイトの誤りを訂正する、
いわゆる１バイト誤り訂正符号に関する。単一バイト誤
り訂正回路１４は、入力された情報データから２バイト
の検査データを作り（符号化）、かつ情報データと検査
データから１バイトの誤りを訂正し（復号化）、正しい
情報データを出力する。
わる誤り訂正検出回路を示すブロック図である。これ
は、１バイトがｂビットで構成された（２b −３）バイ
ト以下の情報データのうち１バイトの誤りを訂正する、
いわゆる１バイト誤り訂正符号に関する。単一バイト誤
り訂正回路１４は、入力された情報データから２バイト
の検査データを作り（符号化）、かつ情報データと検査
データから１バイトの誤りを訂正し（復号化）、正しい
情報データを出力する。
【００１３】ところで、最大データ長は１バイトの大き
さｂによって（２b −３）に限定されるため、（２b −
３）バイトよりも長い情報データを扱おうとする場合に
は、情報データを（２b −３）以下の長さのブロックに
分けなければならない。そして、情報データを連続的に
誤り訂正回路１４に入力する場合では、図２６に示すよ
うに、それぞれのブロックに対して単一バイト誤り訂正
回路１４が必要となる。このため、誤り訂正回路の規模
が大きくなってしまうという問題があった。
さｂによって（２b −３）に限定されるため、（２b −
３）バイトよりも長い情報データを扱おうとする場合に
は、情報データを（２b −３）以下の長さのブロックに
分けなければならない。そして、情報データを連続的に
誤り訂正回路１４に入力する場合では、図２６に示すよ
うに、それぞれのブロックに対して単一バイト誤り訂正
回路１４が必要となる。このため、誤り訂正回路の規模
が大きくなってしまうという問題があった。
【００１４】また、単一の誤り訂正回路１４のみを有す
る場合では、ブロック化された情報データ毎に符号化・
復号化するため、情報データを連続的に誤り訂正回路に
入出力することができないという問題があった。
る場合では、ブロック化された情報データ毎に符号化・
復号化するため、情報データを連続的に誤り訂正回路に
入出力することができないという問題があった。
【００１５】（従来例３）図２７は、第３の従来例に係
わる誤り訂正検出回路を備えた半導体記憶装置を示すブ
ロック図である。この半導体記憶装置１３は、電気的書
き替え可能なメモリセルがマトリクス状に配置されたメ
モリセルアレイ６と、このメモリセルアレイ内のメモリ
セルのデータや書き替えデータを記憶するデータ回路８
と、外部からの書き替えデータの入力とメモリセルの読
み出しデータの出力を行う複数のデータ入出力バッファ
１２と、入力された書き替えデータから誤りの訂正や検
出を行うための検査データを発生し、読み出しデータを
出力する際に読み出しデータと検査データから読み出し
データの誤りの訂正や検出を行う誤り訂正検出回路１１
と、メモリセルのアドレスが入力され、カラムアドレス
とロウアドレスを出力するアドレスバッファ１０と、カ
ラムアドレスをデコードし、データ回路８のデータを入
出力を制御するカラムデコーダ９と、ロウアドレスをデ
コードするロウデコーダ７と、メモリセルのデータの書
き替えと読み出しの制御信号を出力する書き込み読み出
し制御回路５を備えている。
わる誤り訂正検出回路を備えた半導体記憶装置を示すブ
ロック図である。この半導体記憶装置１３は、電気的書
き替え可能なメモリセルがマトリクス状に配置されたメ
モリセルアレイ６と、このメモリセルアレイ内のメモリ
セルのデータや書き替えデータを記憶するデータ回路８
と、外部からの書き替えデータの入力とメモリセルの読
み出しデータの出力を行う複数のデータ入出力バッファ
１２と、入力された書き替えデータから誤りの訂正や検
出を行うための検査データを発生し、読み出しデータを
出力する際に読み出しデータと検査データから読み出し
データの誤りの訂正や検出を行う誤り訂正検出回路１１
と、メモリセルのアドレスが入力され、カラムアドレス
とロウアドレスを出力するアドレスバッファ１０と、カ
ラムアドレスをデコードし、データ回路８のデータを入
出力を制御するカラムデコーダ９と、ロウアドレスをデ
コードするロウデコーダ７と、メモリセルのデータの書
き替えと読み出しの制御信号を出力する書き込み読み出
し制御回路５を備えている。
【００１６】このような半導体記憶装置１３は、前述し
た文献（IEEE Jounal of Solid-Srate Circuits,vol.2
4,pp50,1989）に開示されている。本従来例では、符号
化・復号化を行うための処理時間を最小にするために、
誤り訂正符号は並列に処理される。この符号は、並列処
理可能のため、データ入出力線毎の１ビット又は複数ビ
ットの情報データとこの情報データから得られる検査デ
ータからなっている。
た文献（IEEE Jounal of Solid-Srate Circuits,vol.2
4,pp50,1989）に開示されている。本従来例では、符号
化・復号化を行うための処理時間を最小にするために、
誤り訂正符号は並列に処理される。この符号は、並列処
理可能のため、データ入出力線毎の１ビット又は複数ビ
ットの情報データとこの情報データから得られる検査デ
ータからなっている。
【００１７】情報データのビット数が２倍になる毎に検
査データのビット数はおよそ１ビット多く必要になるの
で、情報データのビット数の増加とともに情報データの
ビット数に対する検査データのビット数の割合は減る。
一方、符号化・復号化のための排他的論理和の数は、情
報データのビット数におおよそ比例するので、情報デー
タのビット数の増加とともに符号化・復号化回路の規模
は大きくなる。従って、誤り訂正検出を行うための冗長
なメモリセルの面積と符号化・復号化回路面積の和の最
小値があり、それを与える情報データのビット数の最適
値がある。
査データのビット数はおよそ１ビット多く必要になるの
で、情報データのビット数の増加とともに情報データの
ビット数に対する検査データのビット数の割合は減る。
一方、符号化・復号化のための排他的論理和の数は、情
報データのビット数におおよそ比例するので、情報デー
タのビット数の増加とともに符号化・復号化回路の規模
は大きくなる。従って、誤り訂正検出を行うための冗長
なメモリセルの面積と符号化・復号化回路面積の和の最
小値があり、それを与える情報データのビット数の最適
値がある。
【００１８】一方、誤り訂正検出回路には、排他的論理
和で実現される上記のタイプ以外にシフトレジスタ列で
実現されるタイプがある。後者の場合には、検査データ
のビット数に等しい数のシフトレジスタ列と情報データ
のビット数と検査データのビット数の和に等しい数のシ
フトレジスタ列で実現される遅延回路が必要である。従
って、必要なシフトレジスタの数は、情報データのビッ
ト数が２倍になる毎におよそ２ビット増える。このた
め、情報データのビット数の増加とともに単位情報デー
タ当りの符号化・復号化回路の規模は減少するものの、
特に長い符号長の場合に誤り訂正回路全体に占める遅延
回路の割合が大きくなり、これが誤り訂正回路規模増大
の原因となっていた。さらに、この誤り訂正検出回路を
用いる場合には、復号化に情報データのビット数と検査
データのビット数の和に比例した遅延時間が必要となっ
てしまうという問題があった。
和で実現される上記のタイプ以外にシフトレジスタ列で
実現されるタイプがある。後者の場合には、検査データ
のビット数に等しい数のシフトレジスタ列と情報データ
のビット数と検査データのビット数の和に等しい数のシ
フトレジスタ列で実現される遅延回路が必要である。従
って、必要なシフトレジスタの数は、情報データのビッ
ト数が２倍になる毎におよそ２ビット増える。このた
め、情報データのビット数の増加とともに単位情報デー
タ当りの符号化・復号化回路の規模は減少するものの、
特に長い符号長の場合に誤り訂正回路全体に占める遅延
回路の割合が大きくなり、これが誤り訂正回路規模増大
の原因となっていた。さらに、この誤り訂正検出回路を
用いる場合には、復号化に情報データのビット数と検査
データのビット数の和に比例した遅延時間が必要となっ
てしまうという問題があった。
【００１９】また、図２８に本従来例におけるメモリセ
ルアレイ６と各回路８，１１，１２及び入出力パッド１
００等のレイアウトを示す。この図から分かるように、
誤り訂正検出回路１１はメモリセルアレイ６とデータ回
路８の間若しくは全ＩＯ線が集まっているところに配置
される必要があるため、これらのレイアウト上の柔軟性
がないという問題があった。
ルアレイ６と各回路８，１１，１２及び入出力パッド１
００等のレイアウトを示す。この図から分かるように、
誤り訂正検出回路１１はメモリセルアレイ６とデータ回
路８の間若しくは全ＩＯ線が集まっているところに配置
される必要があるため、これらのレイアウト上の柔軟性
がないという問題があった。
【００２０】また、バースト誤りが発生したときにその
データが符号語となり、バースト誤りを検出できない場
合があった。即ち、バースト誤りが発生したときにその
データの“１”が全て“０”になり、全“０”となって
しまうと、この全“０”データは誤りがないと判定され
てしまうためバースト誤りを知ることはできない。
データが符号語となり、バースト誤りを検出できない場
合があった。即ち、バースト誤りが発生したときにその
データの“１”が全て“０”になり、全“０”となって
しまうと、この全“０”データは誤りがないと判定され
てしまうためバースト誤りを知ることはできない。
【００２１】
【発明が解決しようとする課題】このように従来、多項
式方式の誤り訂正検出回路においては、長い符号長の場
合に誤り訂正回路全体に占める遅延回路の割合が大きく
なり、これが誤り訂正回路規模増大の原因となってい
た。
式方式の誤り訂正検出回路においては、長い符号長の場
合に誤り訂正回路全体に占める遅延回路の割合が大きく
なり、これが誤り訂正回路規模増大の原因となってい
た。
【００２２】また、単一のバイト誤り訂正回路しか有し
ない場合は情報データを連続的に入出力することができ
ず、情報データを連続的に誤り訂正回路に入力するに
は、それぞれのブロックに対して単一バイト誤り訂正回
路が必要となり、誤り訂正回路の規模が大きくなってし
まう。
ない場合は情報データを連続的に入出力することができ
ず、情報データを連続的に誤り訂正回路に入力するに
は、それぞれのブロックに対して単一バイト誤り訂正回
路が必要となり、誤り訂正回路の規模が大きくなってし
まう。
【００２３】また、シフトレジスタ列で実現されるタイ
プの場合には、特に長い符号長の場合に誤り訂正回路全
体に占める遅延回路の割合が大きくなり、これが誤り訂
正回路規模増大の原因となっていた。
プの場合には、特に長い符号長の場合に誤り訂正回路全
体に占める遅延回路の割合が大きくなり、これが誤り訂
正回路規模増大の原因となっていた。
【００２４】また、誤り訂正検出回路はメモリセルアレ
イとデータ回路の間若しくは全ＩＯ線が集まっていると
ころに配置される必要があるため、これらのレイアウト
上の柔軟性がないという問題があった。
イとデータ回路の間若しくは全ＩＯ線が集まっていると
ころに配置される必要があるため、これらのレイアウト
上の柔軟性がないという問題があった。
【００２５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、情報データを連続的に
誤り訂正回路に入出力する場合であっても誤り訂正回路
の規模を小さくできる誤り訂正検出回路を提供すること
にある。
ので、その目的とするところは、情報データを連続的に
誤り訂正回路に入出力する場合であっても誤り訂正回路
の規模を小さくできる誤り訂正検出回路を提供すること
にある。
【００２６】また、本発明の他の目的は、誤り訂正検出
回路のレイアウトの自由度を増すことができる半導体記
憶装置を提供することにある。
回路のレイアウトの自由度を増すことができる半導体記
憶装置を提供することにある。
【００２７】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は、次のような構成を採用している。
するために本発明は、次のような構成を採用している。
【００２８】即ち本発明は、ＲＯＭ等の情報データを連
続的に入出力する誤り訂正検出回路において、１バイト
がｂビットであるｍ個の情報データを１バイトがｍｂビ
ットである１個の情報データに変換するバイト長拡大回
路と、このバイト長拡大回路の出力からｍｂビット構成
のバイト誤りを訂正するバイト誤り訂正回路とを具備し
てなることを特徴とする。
続的に入出力する誤り訂正検出回路において、１バイト
がｂビットであるｍ個の情報データを１バイトがｍｂビ
ットである１個の情報データに変換するバイト長拡大回
路と、このバイト長拡大回路の出力からｍｂビット構成
のバイト誤りを訂正するバイト誤り訂正回路とを具備し
てなることを特徴とする。
【００２９】また本発明は、ＥＥＰＲＯＭ等の情報デー
タを連続的に入出力する誤り訂正検出回路において、１
バイトがｂビットであるｍ個の情報データを１バイトが
ｍｂビットである１個の情報データに変換するバイト長
拡大回路と、このバイト長拡大回路の出力からｍｂビッ
ト構成のバイト誤りを訂正するための検査バイトを発生
する検査バイト発生回路と、前記バイト長拡大回路の出
力からｍｂビット構成のバイト誤りを訂正するバイト誤
り訂正回路とを具備してなることを特徴とする。
タを連続的に入出力する誤り訂正検出回路において、１
バイトがｂビットであるｍ個の情報データを１バイトが
ｍｂビットである１個の情報データに変換するバイト長
拡大回路と、このバイト長拡大回路の出力からｍｂビッ
ト構成のバイト誤りを訂正するための検査バイトを発生
する検査バイト発生回路と、前記バイト長拡大回路の出
力からｍｂビット構成のバイト誤りを訂正するバイト誤
り訂正回路とを具備してなることを特徴とする。
【００３０】また本発明は、上記の誤り訂正検出回路を
メモリセルアレイを有する半導体装置に用いたことを特
徴とする。
メモリセルアレイを有する半導体装置に用いたことを特
徴とする。
【００３１】（作用）本発明によれば、１バイト誤り検
出符号において、１バイトを構成するビット数を並列に
入出力される単位から複数単位とすることによって、符
号長を大きくすることが可能となる。従って、長い情報
データであってもこれをブロック分けする必要がなくな
り、誤り訂正回路の規模を小さくできる。
出符号において、１バイトを構成するビット数を並列に
入出力される単位から複数単位とすることによって、符
号長を大きくすることが可能となる。従って、長い情報
データであってもこれをブロック分けする必要がなくな
り、誤り訂正回路の規模を小さくできる。
【００３２】また本発明によれば、各データ（入）出力
バッファ毎又は複数のデータ（入）出力バッファ毎に、
誤り訂正回路をデータ（入）出力バッファ付近に設ける
ことによって、レイアウトの自由度を増すことができ
る。さらに、バースト誤りが検出できる位置で符号化復
号化を行うことにより、データ書き替え時のバースト誤
り発生を検出できる。
バッファ毎又は複数のデータ（入）出力バッファ毎に、
誤り訂正回路をデータ（入）出力バッファ付近に設ける
ことによって、レイアウトの自由度を増すことができ
る。さらに、バースト誤りが検出できる位置で符号化復
号化を行うことにより、データ書き替え時のバースト誤
り発生を検出できる。
【００３３】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
形態によって説明する。
【００３４】（第１の実施形態）図１は、本発明の第１
の実施例に係わる多項式方式の誤り訂正検出回路を示す
ブロック図である。基本的な構成は前記図２４に示した
回路と同じであるが、本実施例では遅延回路を省略し、
その代わりに入力側にスイッチＳ１，Ｓ２を設けてい
る。そして、入力データを２度繰り返すようにしてい
る。
の実施例に係わる多項式方式の誤り訂正検出回路を示す
ブロック図である。基本的な構成は前記図２４に示した
回路と同じであるが、本実施例では遅延回路を省略し、
その代わりに入力側にスイッチＳ１，Ｓ２を設けてい
る。そして、入力データを２度繰り返すようにしてい
る。
【００３５】第１の入力時には、スイッチＳ１はオン
し、スイッチＳ２はオフする。第１のデータが全て入力
されると同時にシンドローム計算回路１によるシンドロ
ーム計算が終了し、誤り位置大きさ計算の実行が開始さ
れる。このとき、スイッチＳ２をオンし、スイッチＳ１
をオフする。従って第２の入力データは、誤り訂正回路
３に入力される。
し、スイッチＳ２はオフする。第１のデータが全て入力
されると同時にシンドローム計算回路１によるシンドロ
ーム計算が終了し、誤り位置大きさ計算の実行が開始さ
れる。このとき、スイッチＳ２をオンし、スイッチＳ１
をオフする。従って第２の入力データは、誤り訂正回路
３に入力される。
【００３６】このようにして、従来に比べ誤り訂正回路
の回路規模を縮小、特に長い符号長の場合に誤り訂正回
路の回路規模を大幅に縮小できるだけでなく、遅延時間
の増加なしに正しいデータが出力される。なお、入力対
象として用いるメモリがＮＡＮＤ型ＥＥＰＲＯＭのよう
に符号長に等しい数のデータラッチ回路を有するもので
は、入力データを２度繰り返すために新たに回路を付加
する必要はない。
の回路規模を縮小、特に長い符号長の場合に誤り訂正回
路の回路規模を大幅に縮小できるだけでなく、遅延時間
の増加なしに正しいデータが出力される。なお、入力対
象として用いるメモリがＮＡＮＤ型ＥＥＰＲＯＭのよう
に符号長に等しい数のデータラッチ回路を有するもので
は、入力データを２度繰り返すために新たに回路を付加
する必要はない。
【００３７】（第２の実施形態）図２は、本発明の第２
の実施例に係わる多項式方式の誤り訂正検出回路を示す
ブロック図である。符号長拡大回路（符号長拡大回路）
１５は、連続して入力されたｍ個のｂビット／バイトを
１個のｍｂビット／バイトにして出力する。この出力は
単一ｍｂビット／バイト誤り訂正回路１６に入力され
る。この誤り訂正回路１６は、単一のｍｂビット／バイ
ト誤りを訂正する。
の実施例に係わる多項式方式の誤り訂正検出回路を示す
ブロック図である。符号長拡大回路（符号長拡大回路）
１５は、連続して入力されたｍ個のｂビット／バイトを
１個のｍｂビット／バイトにして出力する。この出力は
単一ｍｂビット／バイト誤り訂正回路１６に入力され
る。この誤り訂正回路１６は、単一のｍｂビット／バイ
ト誤りを訂正する。
【００３８】この場合には、単一の誤り訂正回路１６に
対して最大データ長をｍ×（２ｍｂ−３）バイト（１バ
イト＝ｂビット）とできるばかりでなく、必要な検査デ
ータを２ｍバイト（１バイト＝ｂビット）と小さくでき
る。
対して最大データ長をｍ×（２ｍｂ−３）バイト（１バ
イト＝ｂビット）とできるばかりでなく、必要な検査デ
ータを２ｍバイト（１バイト＝ｂビット）と小さくでき
る。
【００３９】従来では、最大データ長をｍ×（２ｍｂ−
３）バイト（１バイト＝ｂビット）としようとする場
合、情報データを連続的に誤り訂正回路に入力する場
合、単一バイト誤り訂正回路１４はｍ×（２ｍｂ−３）
／（２ｂ−３）個、検査データは２ｍ×（２ｍｂ−３）
／（２ｂ−３）個必要であった（図２６）。下記の（表
１）にこれらの数字をまとめる。
３）バイト（１バイト＝ｂビット）としようとする場
合、情報データを連続的に誤り訂正回路に入力する場
合、単一バイト誤り訂正回路１４はｍ×（２ｍｂ−３）
／（２ｂ−３）個、検査データは２ｍ×（２ｍｂ−３）
／（２ｂ−３）個必要であった（図２６）。下記の（表
１）にこれらの数字をまとめる。
【００４０】
【表１】
【００４１】（第３の実施形態）図３は本発明の第３の
実施例に係わる半導体記憶装置を示すブロック図で、図
４は同装置におけるレイアウト図である。前記図２７と
比較して分かるように本実施例は、メモリセルアレイ６
とデータ回路８との間に誤り訂正回路１１を設けるので
はなく、データ入出力バッファ１２の１つ毎に誤り訂正
検出回路１１を設けている。誤り訂正検出回路１１は、
入力された書き替えデータから誤りの訂正又は検出を行
うための検査データを発生し、かつ読み出しデータを出
力する際に読み出しデータと検査データから読み出しデ
ータの誤りの訂正又は検出を行うものである。
実施例に係わる半導体記憶装置を示すブロック図で、図
４は同装置におけるレイアウト図である。前記図２７と
比較して分かるように本実施例は、メモリセルアレイ６
とデータ回路８との間に誤り訂正回路１１を設けるので
はなく、データ入出力バッファ１２の１つ毎に誤り訂正
検出回路１１を設けている。誤り訂正検出回路１１は、
入力された書き替えデータから誤りの訂正又は検出を行
うための検査データを発生し、かつ読み出しデータを出
力する際に読み出しデータと検査データから読み出しデ
ータの誤りの訂正又は検出を行うものである。
【００４２】本実施例では、２０４８ビット構成の情報
データは、８個のデータ入出力パッドを通じて並列に入
出力される。即ち、各データ入出力パッド当り２５６ビ
ットの情報データが入出力される。ここで、情報データ
２５６ビット中の１ビット誤りを訂正し、偶数ビット誤
りを検出する拡大ハミング符号（２６６、２５６）が用
いられる。
データは、８個のデータ入出力パッドを通じて並列に入
出力される。即ち、各データ入出力パッド当り２５６ビ
ットの情報データが入出力される。ここで、情報データ
２５６ビット中の１ビット誤りを訂正し、偶数ビット誤
りを検出する拡大ハミング符号（２６６、２５６）が用
いられる。
【００４３】図５〜図７は、本実施例における符号化・
復号化回路を表し、図８、図９は、それぞれ書き込み
時、読み出し時の制御信号のタイミングを表す。
復号化回路を表し、図８、図９は、それぞれ書き込み
時、読み出し時の制御信号のタイミングを表す。
【００４４】初めに、書き込み時の説明をする。
【００４５】信号ＤＩＮがハイの間データ入出力パッド
から書き込み情報データＤＩＮｉに（ｉ＝１、…、８）
が入力され、図５（ａ）（ｂ）の符号化回路に入力され
る。このとき、信号ＤＩＮＯＵＴＢはローとされ、ＤＩ
ＮＳｉ＝ＤＩＮｉがデータ回路８に送られる。同時に、
信号ＳＬＩＮＢはロー、信号ＤＩＶはハイとされている
ため、書き込み情報データＤＩＮｉはシフトレジスタＳ
Ｌ１とシフトレジスタ列ＳＬ２、…、１０に入力され、
検査ビット生成のための計算が実行される。シフトレジ
スタのクロックは、入力データＤＩＮｉのクロックと同
期される。信号ＳＬＯＵＴ１Ｂ、ＳＬＯＵＴ２Ｂはハイ
とされているので、シフトレジスタＳＬ１〜１０の出力
はＤＩＮＳｉに出力されない。
から書き込み情報データＤＩＮｉに（ｉ＝１、…、８）
が入力され、図５（ａ）（ｂ）の符号化回路に入力され
る。このとき、信号ＤＩＮＯＵＴＢはローとされ、ＤＩ
ＮＳｉ＝ＤＩＮｉがデータ回路８に送られる。同時に、
信号ＳＬＩＮＢはロー、信号ＤＩＶはハイとされている
ため、書き込み情報データＤＩＮｉはシフトレジスタＳ
Ｌ１とシフトレジスタ列ＳＬ２、…、１０に入力され、
検査ビット生成のための計算が実行される。シフトレジ
スタのクロックは、入力データＤＩＮｉのクロックと同
期される。信号ＳＬＯＵＴ１Ｂ、ＳＬＯＵＴ２Ｂはハイ
とされているので、シフトレジスタＳＬ１〜１０の出力
はＤＩＮＳｉに出力されない。
【００４６】書き込み情報データＤＩＮｉの入力が終了
すると、信号ＤＩＮＯＵＴＢはハイ、信号ＤＩＶはロ
ー、信号ＳＬＩＮＢはハイ、信号ＳＬＯＵＴ１Ｂはロー
に変わり、シフトレジスタＳＬ１のクロックはストップ
する。このとき、シフトレジスタ列ＳＬ２、…、１０の
状態は９個の検査ビットを表し、入力はローに固定され
ることによって、ＣＩＮＳｉに出力される。その後、信
号ＳＬＯＵＴ１Ｂはハイ、信号ＳＬＯＵＴ２Ｂはローに
され、１個の検査ビットであるシフトレジスタＳＬ１の
状態がＤＩＮＳｉに出力される。信号ＤＩＮＳがローに
なり、信号ＳＬＯＵＴ２Ｂがハイになるとデータ回路８
への入力が終了する。
すると、信号ＤＩＮＯＵＴＢはハイ、信号ＤＩＶはロ
ー、信号ＳＬＩＮＢはハイ、信号ＳＬＯＵＴ１Ｂはロー
に変わり、シフトレジスタＳＬ１のクロックはストップ
する。このとき、シフトレジスタ列ＳＬ２、…、１０の
状態は９個の検査ビットを表し、入力はローに固定され
ることによって、ＣＩＮＳｉに出力される。その後、信
号ＳＬＯＵＴ１Ｂはハイ、信号ＳＬＯＵＴ２Ｂはローに
され、１個の検査ビットであるシフトレジスタＳＬ１の
状態がＤＩＮＳｉに出力される。信号ＤＩＮＳがローに
なり、信号ＳＬＯＵＴ２Ｂがハイになるとデータ回路８
への入力が終了する。
【００４７】このようにして、データ回路８に入力され
る書き込みデータは２５６ビット情報データと１０ビッ
ト検査データとなる。
る書き込みデータは２５６ビット情報データと１０ビッ
ト検査データとなる。
【００４８】その後、書き込みデータ２０４８ビット
（＝２５６ビット×８組）は、信号ＰＲＧがハイの間に
メモリセルに書き込まれる。
（＝２５６ビット×８組）は、信号ＰＲＧがハイの間に
メモリセルに書き込まれる。
【００４９】さらにその後、信号ＢＥＲＥＡＤがハイの
間にバースト誤りがあったか否かの検出を行う。信号Ｂ
ＥＲＥＡＤがハイになると、書き込んだデータをＤＩＮ
Ｓｉに出力された順番にＤＩＮｉに読み出す。このと
き、信号ＤＩＶはハイ、信号ＳＬＩＮＢはローとされ、
シフトレジスタＳＬ１とシフトレジスタ列ＳＬ２、…、
１０に入力され、シンドロームを計算する。
間にバースト誤りがあったか否かの検出を行う。信号Ｂ
ＥＲＥＡＤがハイになると、書き込んだデータをＤＩＮ
Ｓｉに出力された順番にＤＩＮｉに読み出す。このと
き、信号ＤＩＶはハイ、信号ＳＬＩＮＢはローとされ、
シフトレジスタＳＬ１とシフトレジスタ列ＳＬ２、…、
１０に入力され、シンドロームを計算する。
【００５０】読み出しデータに誤りがある場合、シフト
レジスタの状態Ｌ１ｉ〜Ｌ１０ｉのうち一つ以上がハイ
となる。従って、シンドローム計算が終了した後に信号
ＤＥＴＥがハイになると信号ＥＲＤＥＴｉがハイとな
る。そして、全てのｉに対して信号ＥＲＤＥＴｉがハイ
となった場合に、バースト誤りが発生したことを信号Ｂ
ＳＴＥＲＲが伝える。
レジスタの状態Ｌ１ｉ〜Ｌ１０ｉのうち一つ以上がハイ
となる。従って、シンドローム計算が終了した後に信号
ＤＥＴＥがハイになると信号ＥＲＤＥＴｉがハイとな
る。そして、全てのｉに対して信号ＥＲＤＥＴｉがハイ
となった場合に、バースト誤りが発生したことを信号Ｂ
ＳＴＥＲＲが伝える。
【００５１】一般に、誤り訂正検出回路の入力データ
は、書き込み入力データとその反転データのいずれでも
可能であるが、ここではバースト誤りが発生したときに
そのデータが符号語とならないようなデータとしてい
る。即ち、バースト誤りが発生したときにそのデータの
“１”が全て“０”になり、全“０”となってしまう
と、この全“０”データは誤りがないと判定されてしま
うためバースト誤りを知ることはできない。しかしなが
ら、バースト誤りが発生したときにそのデータの“０”
が全て“１”になり、全“１”となるようにしておけば
誤りが検出されるためバースト誤りを知ることが可能と
なる。
は、書き込み入力データとその反転データのいずれでも
可能であるが、ここではバースト誤りが発生したときに
そのデータが符号語とならないようなデータとしてい
る。即ち、バースト誤りが発生したときにそのデータの
“１”が全て“０”になり、全“０”となってしまう
と、この全“０”データは誤りがないと判定されてしま
うためバースト誤りを知ることはできない。しかしなが
ら、バースト誤りが発生したときにそのデータの“０”
が全て“１”になり、全“１”となるようにしておけば
誤りが検出されるためバースト誤りを知ることが可能と
なる。
【００５２】次に、読み出し時の説明をする。
【００５３】読み出しは２サイクル、即ちシンドローム
の計算を行う第１サイクル（信号ＥＣＣＲＥＡＤがハイ
である期間）と誤り訂正をしながら誤りが訂正された正
しいデータを外部に出力するための第２のサイクル（信
号ＤＡＴＡＯＵＴがハイである期間）とから構成され
る。第１サイクルでは信号ＤＩＶがハイ、信号ＳＬＩＮ
Ｂはローとなり、読み出されたデータはＤＩＮｉに出力
され、シフトレジスタ列に入力される。全データが入力
され終わると、誤り検出のための信号ＤＥＴＥがハイに
される。このとき、誤りがあった場合にはシフトレジス
タの状態は少なくとも一つはハイになるため、誤りが検
出されたことを知らせる信号ＥＲＤＥＴｉがハイとな
る。このとき、さらに偶数個の誤りがあった場合には、
それを知らせる信号２ＥＲＤＥＴｉがハイになる。これ
で第１のサイクルは終了する。
の計算を行う第１サイクル（信号ＥＣＣＲＥＡＤがハイ
である期間）と誤り訂正をしながら誤りが訂正された正
しいデータを外部に出力するための第２のサイクル（信
号ＤＡＴＡＯＵＴがハイである期間）とから構成され
る。第１サイクルでは信号ＤＩＶがハイ、信号ＳＬＩＮ
Ｂはローとなり、読み出されたデータはＤＩＮｉに出力
され、シフトレジスタ列に入力される。全データが入力
され終わると、誤り検出のための信号ＤＥＴＥがハイに
される。このとき、誤りがあった場合にはシフトレジス
タの状態は少なくとも一つはハイになるため、誤りが検
出されたことを知らせる信号ＥＲＤＥＴｉがハイとな
る。このとき、さらに偶数個の誤りがあった場合には、
それを知らせる信号２ＥＲＤＥＴｉがハイになる。これ
で第１のサイクルは終了する。
【００５４】続いて、第２サイクルでは信号ＣＯＲＥが
ハイとなり、誤り訂正をしながら誤りが訂正された正し
いデータを外部に出力していく。データはあるクロック
に同期して出力されていくが、それと同時に入力を出力
に等しくされたシフトレジスタ列の状態は、信号ＳＬＩ
ＮＢをハイとしたままそのクロックに同期してシフトし
ていく。誤りの訂正は、シフトレジスタ列がある特定の
状態になるときに出力されるデータを反転することによ
って行われる。誤りの訂正が行われたとき、信号ＣＯＲ
ＲＥＣＴｉはハイとなる。しかし、もし誤りが検出され
たことを知らせる信号ＥＲＤＥＴｉがハイとなったにも
拘らず、信号ＣＯＲＲＥＣＴｉがローのままである、即
ち誤りの訂正が行われなかった場合には、信号ＮＯＴＣ
ＯＲｉがハイになる。
ハイとなり、誤り訂正をしながら誤りが訂正された正し
いデータを外部に出力していく。データはあるクロック
に同期して出力されていくが、それと同時に入力を出力
に等しくされたシフトレジスタ列の状態は、信号ＳＬＩ
ＮＢをハイとしたままそのクロックに同期してシフトし
ていく。誤りの訂正は、シフトレジスタ列がある特定の
状態になるときに出力されるデータを反転することによ
って行われる。誤りの訂正が行われたとき、信号ＣＯＲ
ＲＥＣＴｉはハイとなる。しかし、もし誤りが検出され
たことを知らせる信号ＥＲＤＥＴｉがハイとなったにも
拘らず、信号ＣＯＲＲＥＣＴｉがローのままである、即
ち誤りの訂正が行われなかった場合には、信号ＮＯＴＣ
ＯＲｉがハイになる。
【００５５】このようにして、各データ入出力バッファ
毎に誤り訂正検出回路を設け、復号すべき入力データを
２サイクル繰り返し読み出す方法によって、従来に比べ
遅延時間なしに復号を行うことができ、遅延回路を省略
できる。従って、特に長い符号長の場合に誤り訂正回路
の回路規模を縮小できる。
毎に誤り訂正検出回路を設け、復号すべき入力データを
２サイクル繰り返し読み出す方法によって、従来に比べ
遅延時間なしに復号を行うことができ、遅延回路を省略
できる。従って、特に長い符号長の場合に誤り訂正回路
の回路規模を縮小できる。
【００５６】さらに、本実施例の場合、図３や図４に示
されるように誤り訂正回路１１は、メモリセルアレイ６
とデータ回路８の間に配置する必要がないため、周辺
部、即ち各データ入出力バッファ１２の付近に配置する
ことができ、レイアウト上の柔軟度を増すことが可能と
なる。
されるように誤り訂正回路１１は、メモリセルアレイ６
とデータ回路８の間に配置する必要がないため、周辺
部、即ち各データ入出力バッファ１２の付近に配置する
ことができ、レイアウト上の柔軟度を増すことが可能と
なる。
【００５７】（第４の実施形態）図１０は本発明の第４
の実施例に係わる半導体記憶装置を示すブロック図で、
図１１は同装置におけるレイアウト図である。本実施例
が先に説明した第３の実施例と異なる点は、データ入出
力バッファ１２の複数個（２つ）毎に誤り訂正検出回路
１１を設けたことである。
の実施例に係わる半導体記憶装置を示すブロック図で、
図１１は同装置におけるレイアウト図である。本実施例
が先に説明した第３の実施例と異なる点は、データ入出
力バッファ１２の複数個（２つ）毎に誤り訂正検出回路
１１を設けたことである。
【００５８】本実施例では、２０４８ビット構成の情報
データは、８個のデータ入出力ピンＩＯｉ（ｉ＝１、
…、８）を通じて並列に入出力される、即ち、各データ
入出力ピン当り２５６ビットの情報データが入出力され
る。レイアウト上、データ入出力ピンはチップの左端に
４個（ＩＯ１〜４）、右端に４個（ＩＯ５〜８）、それ
ぞれ配置されているものとする。ここで、８個のデータ
入出力ピンを２組（ＩＯ１〜４、ＩＯ５〜８）に分け
る。各組の各データは、あるクロックに同期して並列に
入出力されるが、第１クロックで入出力される４ビット
と第２クロックで入出力される４ビットで１バイト（＝
８ビット）を構成し、以下同様に奇数番目のクロックで
入出力される４ビットと偶数番目のクロックで入出力さ
れる４ビットで１バイトを構成していく（図１９(a)
(b)）。
データは、８個のデータ入出力ピンＩＯｉ（ｉ＝１、
…、８）を通じて並列に入出力される、即ち、各データ
入出力ピン当り２５６ビットの情報データが入出力され
る。レイアウト上、データ入出力ピンはチップの左端に
４個（ＩＯ１〜４）、右端に４個（ＩＯ５〜８）、それ
ぞれ配置されているものとする。ここで、８個のデータ
入出力ピンを２組（ＩＯ１〜４、ＩＯ５〜８）に分け
る。各組の各データは、あるクロックに同期して並列に
入出力されるが、第１クロックで入出力される４ビット
と第２クロックで入出力される４ビットで１バイト（＝
８ビット）を構成し、以下同様に奇数番目のクロックで
入出力される４ビットと偶数番目のクロックで入出力さ
れる４ビットで１バイトを構成していく（図１９(a)
(b)）。
【００５９】このようにして、各組は、１２８バイト＝
１０２４ビットの情報データで構成される。本実施例で
用いられる誤り訂正符号は、１２８バイト中の１バイト
誤り訂正する、リードソロモン符号（１３０、１２８）
である。
１０２４ビットの情報データで構成される。本実施例で
用いられる誤り訂正符号は、１２８バイト中の１バイト
誤り訂正する、リードソロモン符号（１３０、１２８）
である。
【００６０】図１２〜図２０に本実施例に用いた誤り訂
正回路の具体的な回路構成を示し、図２１，図２２には
それぞれ書き込み、読み出し時の制御信号のタイミング
図を示す。
正回路の具体的な回路構成を示し、図２１，図２２には
それぞれ書き込み、読み出し時の制御信号のタイミング
図を示す。
【００６１】初めに、書き込み時の説明をする。
【００６２】信号ＤＩＮがハイの間データ入出力ピンか
ら書き込み情報データＤＩＮｍ−ｉ（ｍ＝１、２、ｉ＝
１、…、８）が入力され、図１２（ａ）〜（ｃ）の符号
化回路に入力される。このとき、信号ＤＩＮＯＵＴＢは
ローとされ、ＤＩＮＳｍ−ｉ＝ＤＩＮｍ−ｉがデータ回
路８に送られる。同時に、信号ＤＩＶはハイとされてい
るため、書き込み情報データＤＩＮｍ−ｉは８ビットシ
フトレジスタＳＬ１に入力され、検査ビット生成のため
の計算が実行される。シフトレジスタのクロックは、入
力データＤＩＮｍ−ｉのクロックと同期される。信号Ｓ
ＬＯＵＴＢはハイとされているので、８ビットシフトレ
ジスタＳＬ２の出力ＳＬＯＵＴｍ−ｉはＤＩＮＳｍ−ｉ
に出力されない。
ら書き込み情報データＤＩＮｍ−ｉ（ｍ＝１、２、ｉ＝
１、…、８）が入力され、図１２（ａ）〜（ｃ）の符号
化回路に入力される。このとき、信号ＤＩＮＯＵＴＢは
ローとされ、ＤＩＮＳｍ−ｉ＝ＤＩＮｍ−ｉがデータ回
路８に送られる。同時に、信号ＤＩＶはハイとされてい
るため、書き込み情報データＤＩＮｍ−ｉは８ビットシ
フトレジスタＳＬ１に入力され、検査ビット生成のため
の計算が実行される。シフトレジスタのクロックは、入
力データＤＩＮｍ−ｉのクロックと同期される。信号Ｓ
ＬＯＵＴＢはハイとされているので、８ビットシフトレ
ジスタＳＬ２の出力ＳＬＯＵＴｍ−ｉはＤＩＮＳｍ−ｉ
に出力されない。
【００６３】書き込み情報データＤＩＮｍ−ｉの入力が
終了すると、信号ＤＩＮＯＵＴＢはハイ、信号ＤＩＶは
ロー、信号ＳＬＯＵＴＢはローに変わり、入力ＳＬＩＮ
ｍ−ｉがローに固定されることによって、８ビットシフ
トレジスタＳＬ１，２の状態がＤＩＮＳｍ−ｉに出力さ
れる。その後、信号ＤＩＮＳがロー、信号ＳＬＯＵＴＢ
がハイになると書き込みデータの入力が終了する。
終了すると、信号ＤＩＮＯＵＴＢはハイ、信号ＤＩＶは
ロー、信号ＳＬＯＵＴＢはローに変わり、入力ＳＬＩＮ
ｍ−ｉがローに固定されることによって、８ビットシフ
トレジスタＳＬ１，２の状態がＤＩＮＳｍ−ｉに出力さ
れる。その後、信号ＤＩＮＳがロー、信号ＳＬＯＵＴＢ
がハイになると書き込みデータの入力が終了する。
【００６４】このようにして、データ回路８に入力され
る書き込みデータは、１２８バイト情報データと２バイ
ト検査データとで構成される２つの符号語となる。
る書き込みデータは、１２８バイト情報データと２バイ
ト検査データとで構成される２つの符号語となる。
【００６５】その後、この書き込みデータは、信号ＰＲ
Ｇがハイの間にメモリセルに書き込まれる。
Ｇがハイの間にメモリセルに書き込まれる。
【００６６】さらにその後、信号ＢＥＲＥＡＤがハイの
間にバースト誤りがあったか否かの検出を行う。信号Ｂ
ＥＲＥＡＤがハイになると、書き込んだデータをＤＩＮ
Ｓｍ−ｉに出力された順番にＤＯＵＴｍ−ｉに読み出
す。このとき、信号ＣＣＲＢはローとされ、シフトレジ
スタＳＬ３，４に入力され、シンドロームを計算する。
読み出しデータに誤りがある場合、Ｓ0 ｍ−ｉのうち一
つ以上がハイとなる。従って、シンドローム計算が終了
した後に信号ＤＥＴＥがハイになると信号ＥＲＤＥＴｍ
Ｂがハイとなる。そして、ｍ＝１、２に対して信号ＥＲ
ＤＥＴｍＢがともにローとなった場合に、バースト誤り
が発生したことを信号ＢＳＴＥＲＲが伝える。
間にバースト誤りがあったか否かの検出を行う。信号Ｂ
ＥＲＥＡＤがハイになると、書き込んだデータをＤＩＮ
Ｓｍ−ｉに出力された順番にＤＯＵＴｍ−ｉに読み出
す。このとき、信号ＣＣＲＢはローとされ、シフトレジ
スタＳＬ３，４に入力され、シンドロームを計算する。
読み出しデータに誤りがある場合、Ｓ0 ｍ−ｉのうち一
つ以上がハイとなる。従って、シンドローム計算が終了
した後に信号ＤＥＴＥがハイになると信号ＥＲＤＥＴｍ
Ｂがハイとなる。そして、ｍ＝１、２に対して信号ＥＲ
ＤＥＴｍＢがともにローとなった場合に、バースト誤り
が発生したことを信号ＢＳＴＥＲＲが伝える。
【００６７】一般に、誤り訂正検出回路の入力データ
は、書き込み入力データとその反転データのいずれでも
可能であるが、ここではバースト誤りが発生したときに
そのデータが符号語とならないようなデータとしてい
る。即ち、バースト誤りが発生したときにそのデータの
“１”が全て“０”になり、前記“０”となってしまう
と、この全“０”データは誤りがないと判定されてしま
うためバースト誤りを知ることはできない。しかしなが
ら、バースト誤りが発生したときにそのデータの“０”
が全て“１”になり、全“１”となるようにしておけば
誤りが検出されるためバースト誤りを知ることが可能と
なる。
は、書き込み入力データとその反転データのいずれでも
可能であるが、ここではバースト誤りが発生したときに
そのデータが符号語とならないようなデータとしてい
る。即ち、バースト誤りが発生したときにそのデータの
“１”が全て“０”になり、前記“０”となってしまう
と、この全“０”データは誤りがないと判定されてしま
うためバースト誤りを知ることはできない。しかしなが
ら、バースト誤りが発生したときにそのデータの“０”
が全て“１”になり、全“１”となるようにしておけば
誤りが検出されるためバースト誤りを知ることが可能と
なる。
【００６８】次に、読み出し時の説明をする。
【００６９】読み出しは２サイクル、即ち、シンドロー
ムの計算を行う第１サイクル（信号ＥＣＣＲＥＡＤがハ
イである期間）と誤り訂正をしながら誤りが訂正された
正しいデータを外部に出力するための第２のサイクル
（信号ＤＡＴＡＯＵＴがハイである期間）とから構成さ
れる。第１サイクルでは信号ＥＣＣＲＢがローとなり、
読み出されたデータはＤＯＵＴｍ−ｉに出力され、８ビ
ットシフトレジスタＳＬ３，４，８，９に入力される。
全データが入力され終わると、誤り検出のための信号Ｄ
ＥＴＥがハイにされる。このとき、誤りがあった場合に
はシフトレジスタの状態は少なくとも一つはハイになる
ため、誤りが検出されたことを知らせる信号ＥＲＤＥＴ
ｍＢがローとなる。これで第１のサイクルは終了する。
ムの計算を行う第１サイクル（信号ＥＣＣＲＥＡＤがハ
イである期間）と誤り訂正をしながら誤りが訂正された
正しいデータを外部に出力するための第２のサイクル
（信号ＤＡＴＡＯＵＴがハイである期間）とから構成さ
れる。第１サイクルでは信号ＥＣＣＲＢがローとなり、
読み出されたデータはＤＯＵＴｍ−ｉに出力され、８ビ
ットシフトレジスタＳＬ３，４，８，９に入力される。
全データが入力され終わると、誤り検出のための信号Ｄ
ＥＴＥがハイにされる。このとき、誤りがあった場合に
はシフトレジスタの状態は少なくとも一つはハイになる
ため、誤りが検出されたことを知らせる信号ＥＲＤＥＴ
ｍＢがローとなる。これで第１のサイクルは終了する。
【００７０】続いて、第２サイクルでは信号ＯＵＴＥＢ
がローとなり、誤り訂正をしながら誤りが訂正された正
しいデータを外部に出力していく。データはあるクロッ
クに同期して出力されていくが、それと同時に入力がロ
ーである８ビットシフトレシスタＳＬ５，１０の出力は
そのクロックに同期してシフトし、フィードバックして
いく。誤りの訂正は、８ビットシフトレジスタＳＬ５，
１０の出力がシンドロームＳｍ−ｉと一致するときに出
力されるデータを反転することによって行われる。誤り
の訂正が行われたとき、信号ＣＯＲＲＥＣＴｉはハイと
なる。しかし、もし、誤りが検出されたことを知らせる
信号ＥＲＤＥＴｉがハイとなったにもかかわらず、信号
ＣＯＲＲＥＣＴｉがローのままである、即ち誤りの訂正
が行われなかった場合には、信号ＮＯＴＣＯＲｉがハイ
になる。
がローとなり、誤り訂正をしながら誤りが訂正された正
しいデータを外部に出力していく。データはあるクロッ
クに同期して出力されていくが、それと同時に入力がロ
ーである８ビットシフトレシスタＳＬ５，１０の出力は
そのクロックに同期してシフトし、フィードバックして
いく。誤りの訂正は、８ビットシフトレジスタＳＬ５，
１０の出力がシンドロームＳｍ−ｉと一致するときに出
力されるデータを反転することによって行われる。誤り
の訂正が行われたとき、信号ＣＯＲＲＥＣＴｉはハイと
なる。しかし、もし、誤りが検出されたことを知らせる
信号ＥＲＤＥＴｉがハイとなったにもかかわらず、信号
ＣＯＲＲＥＣＴｉがローのままである、即ち誤りの訂正
が行われなかった場合には、信号ＮＯＴＣＯＲｉがハイ
になる。
【００７１】このようにして、データ入出力バッファの
組毎に誤り訂正検出回路を設け、復号すべき入力データ
を２サイクル繰り返し読み出す方法によって、従来に比
べ遅延時間なしに復号を行うことができ、遅延回路を省
略できる。従って、特に長符号長の場合に誤り訂正回路
の回路規模を縮小できる。
組毎に誤り訂正検出回路を設け、復号すべき入力データ
を２サイクル繰り返し読み出す方法によって、従来に比
べ遅延時間なしに復号を行うことができ、遅延回路を省
略できる。従って、特に長符号長の場合に誤り訂正回路
の回路規模を縮小できる。
【００７２】また、バイト当りのビット数を４ビットか
ら８ビットに拡張することによって、最大符号長を拡大
できる。
ら８ビットに拡張することによって、最大符号長を拡大
できる。
【００７３】さらに、本実施例の場合、図４や図５に示
されるように誤り訂正回路１１は、メモリセルアレイ６
とデータ回路８の間に配置する必要がないため、周辺
部、即ち各データ入出力バッファ１２の付近に配置する
ことができ、レイアウト上の柔軟度を増すことが可能と
なる。
されるように誤り訂正回路１１は、メモリセルアレイ６
とデータ回路８の間に配置する必要がないため、周辺
部、即ち各データ入出力バッファ１２の付近に配置する
ことができ、レイアウト上の柔軟度を増すことが可能と
なる。
【００７４】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。
【００７５】
【発明の効果】以上詳述したように本発明によれば、１
バイト誤り検出符号において、１バイトを構成するビッ
ト数を並列に入出力される単位から複数単位とすること
によって、バイト長を大きくすることが可能となる。
バイト誤り検出符号において、１バイトを構成するビッ
ト数を並列に入出力される単位から複数単位とすること
によって、バイト長を大きくすることが可能となる。
【００７６】また、バースト誤りが検出できる位置で符
号化復号化を行うことにより、データ書き替え時のバー
スト誤り発生を検出できる。さらに、各データ（入）出
力バッファ毎又は複数のデータ（入）出力バッファ毎
に、誤り訂正回路をデータ（入）出力バッファ付近に設
けることによって、レイアウトの自由度を増すことがで
きる。
号化復号化を行うことにより、データ書き替え時のバー
スト誤り発生を検出できる。さらに、各データ（入）出
力バッファ毎又は複数のデータ（入）出力バッファ毎
に、誤り訂正回路をデータ（入）出力バッファ付近に設
けることによって、レイアウトの自由度を増すことがで
きる。
【図１】第１の実施例に係わる多項式方式の誤り訂正検
出回路を示すブロック図。
出回路を示すブロック図。
【図２】第２の実施例に係わる多項式方式の誤り訂正検
出回路を示すブロック図。
出回路を示すブロック図。
【図３】第３の実施例に係わる半導体記憶装置を示すブ
ロック図。
ロック図。
【図４】第３の実施例におけるメモリセルアレイと各回
路及び入出力パッド等のレイアウト図。
路及び入出力パッド等のレイアウト図。
【図５】第３の実施例装置における符号化・復号化回路
を示す図。
を示す図。
【図６】第３の実施例装置における符号化・復号化回路
を示す図。
を示す図。
【図７】第３の実施例装置における符号化・復号化回路
を示す図。
を示す図。
【図８】第３の実施例装置における書き込み時、読み出
し時の制御信号のタイミングを示す図。
し時の制御信号のタイミングを示す図。
【図９】第３の実施例装置における書き込み時、読み出
し時の制御信号のタイミングを示す図。
し時の制御信号のタイミングを示す図。
【図１０】第４の実施例に係わる半導体記憶装置を示す
ブロック図。
ブロック図。
【図１１】第４の実施例におけるメモリセルアレイと各
回路及び入出力パッド等のレイアウト図。
回路及び入出力パッド等のレイアウト図。
【図１２】誤り訂正回路の具体的な回路構成を示す図。
【図１３】誤り訂正回路の具体的な回路構成を示す図。
【図１４】誤り訂正回路の具体的な回路構成を示す図。
【図１５】誤り訂正回路の具体的な回路構成を示す図。
【図１６】誤り訂正回路の具体的な回路構成を示す図。
【図１７】誤り訂正回路の具体的な回路構成を示す図。
【図１８】誤り訂正回路の具体的な回路構成を示す図。
【図１９】誤り訂正回路の具体的な回路構成を示す図。
【図２０】誤り訂正回路の具体的な回路構成を示す図。
【図２１】誤り訂正回路の具体的な回路構成を示す図。
【図２２】誤り訂正回路の具体的な回路構成を示す図。
【図２３】行列方式と多項式方式における１ビット誤り
訂正符号の構成例を示す図。
訂正符号の構成例を示す図。
【図２４】第１の従来例に係わる誤り訂正検出回路を示
すブロック図。
すブロック図。
【図２５】第２の従来例に係わる誤り訂正検出回路を示
すブロック図。
すブロック図。
【図２６】第２の従来例において、複数の単一バイト誤
り訂正回路を設けた例を示す図。
り訂正回路を設けた例を示す図。
【図２７】第３の従来例に係わる誤り訂正検出回路を備
えた半導体記憶装置を示すブロック図。
えた半導体記憶装置を示すブロック図。
【図２８】第３の従来例におけるメモリセルアレイと各
回路及び入出力パッド等のレイアウトを示す図。
回路及び入出力パッド等のレイアウトを示す図。
１…シンドローム計算回路 ２…誤り位置大きさ計算回路 ３…誤り訂正回路 ４…遅延回路 ５…書き込み・読み出し制御回路 ６…メモリセルアレイ ７…ロウデコーダ ８…データ回路 ９…カラムデコーダ １０…アドレスバッファ １１…誤り訂正検出回路 １２…データ入出力バッファ １３…半導体記憶装置 １４…単一バイト誤り訂正回路 １５…符号長拡大回路 １６…単一ｍｂビット／バイト誤り訂正回路 １００…データ入出力パッド １０１…ＩＯ線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/18 Ｇ１１Ｃ 17/00 ３０６Ｚ ５Ｌ１０６ Ｈ０３Ｍ 13/15 ６３１ ６３９Ｃ (72)発明者 大内 和則 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 白田 理一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5B001 AA11 AC01 AD04 5B003 AC01 AC02 AD00 5B018 GA02 HA14 NA04 NA06 QA16 RA02 5B025 AC01 AD00 AE00 5J065 AC03 AD11 AF03 AG02 AG04 AH04 AH07 5L106 AA07 AA10 BB01 BB11 GG00 GG06
Claims (9)
- 【請求項１】１バイトがｂビットであるｍ個の情報デー
タを１バイトがｍｂビットである１個の情報データに変
換するバイト長拡大回路と、このバイト長拡大回路の出
力からｍｂビット構成のバイト誤りを訂正するバイト誤
り訂正回路とを具備してなることを特徴とする誤り訂正
検出回路。 - 【請求項２】１バイトがｂビットであるｍ個の情報デー
タを１バイトがｍｂビットである１個の情報データに変
換するバイト長拡大回路と、このバイト長拡大回路の出
力からｍｂビット構成のバイト誤りを訂正するための検
査バイトを発生する検査バイト発生回路と、前記バイト
長拡大回路の出力からｍｂビット構成のバイト誤りを訂
正するバイト誤り訂正回路とを具備してなることを特徴
とする誤り訂正検出回路。 - 【請求項３】前記バイト誤り訂正回路は、第１のサイク
ルで入力された情報データと検査データからシンドロー
ムを生成するシンドローム計算回路と、このシンドロー
ム計算回路で得られたシンドロームから誤りの位置と大
きさを計算する誤り位置大きさ計算回路と、この誤り位
置大きさ計算回路で得られた誤りの位置と大きさに基づ
いて、第２のサイクルで入力された前記情報データと同
一な情報データから、誤りの訂正された情報データを出
力する誤り訂正回路とを具備してなることを特徴とする
請求項１又は２記載の誤り訂正検出回路。 - 【請求項４】メモリセルがマトリクス状に配置されたメ
モリセルアレイと、このメモリセルアレイに対しデータ
の出力を行う複数のデータ出力バッファと、前記データ
出力バッファの１つ毎又は複数毎に、読み出しデータの
誤りの訂正又は検出を行う誤り訂正検出回路とを備えた
半導体記憶装置であって、 前記誤り訂正検出回路は、１バイトがｂビットであるｍ
個の情報データを１バイトがｍｂビットである１個の情
報データに変換するバイト長拡大回路と、このバイト長
拡大回路の出力からｍｂビット構成のバイト誤りを訂正
するバイト誤り訂正回路とを具備してなることを特徴と
する半導体記憶装置。 - 【請求項５】電気的書き替え可能なメモリセルがマトリ
クス状に配置されたメモリセルアレイと、このメモリセ
ルアレイに対し外部からの書き替えデータの入力とメモ
リセルの読み出しデータの出力を行う複数のデータ入出
力バッファと、前記データ入出力バッファの１つ毎又は
複数毎に、入力された書き替えデータから誤りの訂正又
は検出を行うための検査データを発生し、かつ読み出し
データを出力する際に読み出しデータと検査データから
読み出しデータの誤りの訂正又は検出を行う誤り訂正検
出回路とを備えた半導体記憶装置であって、 前記誤り訂正検出回路は、１バイトがｂビットであるｍ
個の情報データを１バイトがｍｂビットである１個の情
報データに変換するバイト長拡大回路と、このバイト長
拡大回路の出力からｍｂビット構成のバイト誤りを訂正
するバイト誤り訂正回路とを具備してなることを特徴と
する半導体記憶装置。 - 【請求項６】メモリセルがマトリクス状に配置されたメ
モリセルアレイと、このメモリセルアレイに対しデータ
の出力を行う複数のデータ出力バッファと、前記データ
出力バッファの１つ毎又は複数毎に、読み出しデータの
誤りの訂正又は検出を行う誤り訂正検出回路とを備えた
半導体記憶装置であって、 前記誤り訂正検出回路は、１バイトがｂビットであるｍ
個の情報データを１バイトがｍｂビットである１個の情
報データに変換するバイト長拡大回路と、このバイト長
拡大回路の出力からｍｂビット構成のバイト誤りを訂正
するための検査バイトを発生する検査バイト発生回路
と、前記バイト長拡大回路の出力からｍｂビット構成の
バイト誤りを訂正するバイト誤り訂正回路とを具備して
なることを特徴とする半導体記憶装置。 - 【請求項７】電気的書き替え可能なメモリセルがマトリ
クス状に配置されたメモリセルアレイと、このメモリセ
ルアレイに対し外部からの書き替えデータの入力とメモ
リセルの読み出しデータの出力を行う複数のデータ入出
力バッファと、前記データ入出力バッファの１つ毎又は
複数毎に、入力された書き替えデータから誤りの訂正又
は検出を行うための検査データを発生し、かつ読み出し
データを出力する際に読み出しデータと検査データから
読み出しデータの誤りの訂正又は検出を行う誤り訂正検
出回路とを備えた半導体記憶装置であって、 前記誤り訂正検出回路は、１バイトがｂビットであるｍ
個の情報データを１バイトがｍｂビットである１個の情
報データに変換するバイト長拡大回路と、このバイト長
拡大回路の出力からｍｂビット構成のバイト誤りを訂正
するための検査バイトを発生する検査バイト発生回路
と、前記バイト長拡大回路の出力からｍｂビット構成の
バイト誤りを訂正するバイト誤り訂正回路とを具備して
なることを特徴とする半導体記憶装置。 - 【請求項８】前記誤り訂正検出回路は、前記メモリセル
アレイが配置されるコア領域ではなく、前記バッファが
配置される周辺領域に配置されていることを特徴とする
請求項４〜７の何れかに記載の半導体記憶装置。 - 【請求項９】データの書き替え時にバースト誤りを検出
できるような位置で誤り訂正検出のための演算を行うこ
とを特徴とする請求項５又は７記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001249333A JP3600561B2 (ja) | 2001-08-20 | 2001-08-20 | 誤り訂正検出回路と半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001249333A JP3600561B2 (ja) | 2001-08-20 | 2001-08-20 | 誤り訂正検出回路と半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08345995A Division JP3272903B2 (ja) | 1995-03-16 | 1995-03-16 | 誤り訂正検出回路と半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002140898A true JP2002140898A (ja) | 2002-05-17 |
| JP3600561B2 JP3600561B2 (ja) | 2004-12-15 |
Family
ID=19078351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001249333A Expired - Lifetime JP3600561B2 (ja) | 2001-08-20 | 2001-08-20 | 誤り訂正検出回路と半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3600561B2 (ja) |
-
2001
- 2001-08-20 JP JP2001249333A patent/JP3600561B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3600561B2 (ja) | 2004-12-15 |
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