JP2002118261A - Semiconductor device and its fabricating method - Google Patents
Semiconductor device and its fabricating methodInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、SOI構造を有す
る半導体装置及びその製造方法に関する。特には、完全
空乏型SOIデバイスを容易に製造できる半導体装置及
びその製造方法に関する。The present invention relates to a semiconductor device having an SOI structure and a method for manufacturing the same. In particular, it relates to a semiconductor device capable of easily manufacturing a fully depleted SOI device and a method of manufacturing the same.
【0002】[0002]
【従来の技術】図7は、従来のSOI(Silicon On Insu
lator)構造の完全空乏型半導体装置を示す断面図であ
る。まず、張り合わせ法により製造されたSOI基板1
01を準備する。このSOI基板101は、単結晶シリ
コンからなる支持基板102と、この支持基板102上
に形成された絶縁膜103と、この絶縁膜103上に形
成された単結晶Si層104と、から構成されている。2. Description of the Related Art FIG. 7 shows a conventional SOI (Silicon On Insu).
2 is a cross-sectional view showing a fully depleted semiconductor device having a (lator) structure. First, the SOI substrate 1 manufactured by the bonding method
Prepare 01. The SOI substrate 101 includes a support substrate 102 made of single crystal silicon, an insulating film 103 formed on the support substrate 102, and a single crystal Si layer 104 formed on the insulating film 103. I have.
【0003】すなわち、表面に第1絶縁膜が形成された
第1シリコン基板(支持基板102)を準備し、表面に
第2絶縁膜が形成された第2シリコン基板(単結晶Si
層104)を準備する。次に、第1絶縁膜と第2絶縁膜
を張り合わせることにより、支持基板102上に形成さ
れた第1及び第2絶縁膜からなる絶縁膜103と、この
絶縁膜103上に形成された第2シリコン基板(単結晶
Si層104)と、からなるSOI基板101が形成さ
れる。この後、第2シリコン基板の裏面を研磨すること
により第2シリコン基板の厚さを10nm程度とする。
これにより、厚さの薄い単結晶Si層104を備えたS
OI基板101が形成される。That is, a first silicon substrate (support substrate 102) having a first insulating film formed on its surface is prepared, and a second silicon substrate (single-crystal Si) having a second insulating film formed on its surface is prepared.
Prepare layer 104). Next, the first insulating film and the second insulating film are bonded to each other to form an insulating film 103 including the first and second insulating films formed on the support substrate 102 and a second insulating film 103 formed on the insulating film 103. An SOI substrate 101 including two silicon substrates (single-crystal Si layer 104) is formed. Thereafter, the thickness of the second silicon substrate is reduced to about 10 nm by polishing the back surface of the second silicon substrate.
As a result, the S including the single-crystal Si layer 104 having a small thickness is
An OI substrate 101 is formed.
【0004】次に、単結晶Si層104にトレンチを形
成し、このトレンチ内にシリコン酸化膜を埋め込む。こ
れにより、絶縁膜103上の素子分離領域にはシリコン
酸化膜からなる素子分離膜105が形成される。次に、
単結晶Si層104にP型不純物をイオン注入する。Next, a trench is formed in the single-crystal Si layer 104, and a silicon oxide film is buried in the trench. Thus, an element isolation film 105 made of a silicon oxide film is formed in an element isolation region on the insulating film 103. next,
P-type impurities are ion-implanted into the single crystal Si layer 104.
【0005】この後、単結晶Si層104の表面に熱酸
化法によりゲート酸化膜106を形成する。次に、この
ゲート酸化膜106を含む全面上にポリシリコン膜を堆
積し、このポリシリコン膜をパターニングすることによ
り、ゲート酸化膜上にゲート電極107が形成される。Thereafter, a gate oxide film 106 is formed on the surface of the single crystal Si layer 104 by a thermal oxidation method. Next, a polysilicon film is deposited on the entire surface including the gate oxide film 106, and the polysilicon film is patterned to form a gate electrode 107 on the gate oxide film.
【0006】次に、ゲート電極107をマスクとして低
濃度のN型不純物イオンをイオン注入する。この後、ゲ
ート電極107を含む全面上にCVD(Chemical Vapor
Deposition)法によりシリコン酸化膜を堆積し、この
シリコン酸化膜を全面エッチングすることにより、ゲー
ト電極107の側壁にはシリコン酸化膜からなるサイド
ウォール113が形成される。Next, low concentration N-type impurity ions are implanted using the gate electrode 107 as a mask. Thereafter, a CVD (Chemical Vapor) is formed on the entire surface including the gate electrode 107.
By depositing a silicon oxide film by a Deposition method and etching the entire surface of the silicon oxide film, a sidewall 113 made of a silicon oxide film is formed on the side wall of the gate electrode 107.
【0007】次に、サイドウォール113及びゲート電
極107をマスクとしてN型不純物イオンをイオン注入
する。この後、SOI基板101にアニールを施すこと
により、単結晶Si層には低濃度のN型拡散層115及
びソース/ドレイン領域のN型拡散層116,117が
形成される。このようにしてSOI構造の完全空乏型M
OSトランジスタが形成される。完全空乏型MOSトラ
ンジスタは、短チャンネル効果を十分に抑制できるなど
の種々の特徴を有している。Next, N-type impurity ions are implanted using the side wall 113 and the gate electrode 107 as a mask. Thereafter, the SOI substrate 101 is annealed to form a low-concentration N-type diffusion layer 115 and N-type diffusion layers 116 and 117 of source / drain regions in the single-crystal Si layer. Thus, the SOI structure fully depleted M
An OS transistor is formed. Fully depleted MOS transistors have various features such as being able to sufficiently suppress the short channel effect.
【0008】この後、ソース/ドレイン領域のN型拡散
層116,117上の酸化膜を除去し、ゲート電極10
7を含む全面上に金属層(図示せず)を堆積する。次
に、SOI基板に熱処理を施すことにより、単結晶Si
層及びゲート電極それぞれと金属層とがシリサイド反応
を起こすことにより、N型拡散層116,117及びゲ
ート電極それぞれの上にはシリサイド層(図示せず)が
形成される。After that, the oxide film on the N-type diffusion layers 116 and 117 in the source / drain regions is removed, and the gate electrode 10 is removed.
7. A metal layer (not shown) is deposited on the entire surface including 7. Next, by subjecting the SOI substrate to a heat treatment, the single-crystal Si
By causing a silicide reaction between the layer and the gate electrode and the metal layer, a silicide layer (not shown) is formed on each of the N-type diffusion layers 116 and 117 and the gate electrode.
【0009】次に、ゲート電極を含む全面上に層間絶縁
膜(図示せず)を堆積し、この層間絶縁膜をエッチング
することにより、該層間絶縁膜にはN型拡散層116,
117それぞれの上に位置するコンタクトホール(図示
せず)が形成される。Next, an interlayer insulating film (not shown) is deposited on the entire surface including the gate electrode, and the interlayer insulating film is etched to form an N type diffusion layer 116,
A contact hole (not shown) located on each of the 117 is formed.
【0010】[0010]
【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、完全空乏型MOSトランジ
スタを形成するために単結晶Si層104の厚さを非常
に薄くしている。このため、ソース/ドレイン領域の拡
散層上でのシリサイド反応が進み過ぎると、単結晶Si
層104における拡散層116,117の部分が全てシ
リサイド化してしまうことがある。また、コンタクトホ
ールを形成するためのエッチングにおけるオーバーエッ
チング量が多すぎると、コンタクトホールが単結晶Si
層104を突き抜けて絶縁膜103まで到達してしまう
こともある。このように単結晶Si層を薄く形成した完
全空乏型MOSトランジスタでは、上述したようにプロ
セス制御が困難である。従って、完全空乏型SOIデバ
イスを製造することは困難である。In the above-mentioned conventional method for manufacturing a semiconductor device, the thickness of the single-crystal Si layer 104 is made extremely small in order to form a fully depleted MOS transistor. For this reason, if the silicide reaction on the diffusion layer in the source / drain region proceeds excessively, the single-crystal Si
All of the diffusion layers 116 and 117 in the layer 104 may be silicided. If the amount of over-etching in the etching for forming the contact hole is too large, the contact hole becomes
In some cases, the insulating film 103 may be penetrated through the layer 104. As described above, it is difficult to control the process of a fully depleted MOS transistor in which a single-crystal Si layer is formed thin. Therefore, it is difficult to manufacture a fully depleted SOI device.
【0011】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、プロセス制御が容易であ
り完全空乏型トランジスタを容易に製造できる半導体装
置及びその製造方法を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned circumstances, and an object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can easily manufacture a fully depleted transistor by easily controlling a process. It is in.
【0012】[0012]
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置の製造方法は、支持基板、
その上に形成された第1絶縁膜及びその上に形成された
単結晶Si層を有するSOI基板を準備する工程と、単
結晶Si層の表面にゲート絶縁膜を形成する工程と、こ
のゲート絶縁膜上にダミーゲート電極を形成する工程
と、このダミーゲート電極をマスクとして単結晶Si層
に不純物イオンを注入する工程と、単結晶Si層にアニ
ールを施すことにより、単結晶Si層にソース/ドレイ
ン領域の拡散層を形成する工程と、ダミーゲート電極を
含む全面上に第2絶縁膜を堆積し、第2絶縁膜をCMP
研磨又はエッチバックすることにより、ダミーゲート電
極の上面を露出させる工程と、第2絶縁膜をマスクとし
てダミーゲート電極をエッチングにより除去する工程
と、第2絶縁膜をマスクとして単結晶Si層に酸素イオ
ンを注入し、熱処理を施すことにより、下記ゲート電極
下の単結晶Si層の所定深さより深い位置に埋込み型酸
化絶縁層を形成する工程と、ゲート絶縁膜上にゲート電
極を形成する工程と、を具備することを特徴とする。In order to solve the above-mentioned problems, a method of manufacturing a semiconductor device according to the present invention comprises a supporting substrate,
A step of preparing an SOI substrate having a first insulating film formed thereon and a single crystal Si layer formed thereon, a step of forming a gate insulating film on the surface of the single crystal Si layer, A step of forming a dummy gate electrode on the film, a step of implanting impurity ions into the single-crystal Si layer using the dummy gate electrode as a mask, and annealing the single-crystal Si layer to form a source / source on the single-crystal Si layer. Forming a diffusion layer in the drain region; depositing a second insulating film on the entire surface including the dummy gate electrode;
A step of exposing the upper surface of the dummy gate electrode by polishing or etching back, a step of removing the dummy gate electrode by etching using the second insulating film as a mask, and a step of adding oxygen to the single crystal Si layer using the second insulating film as a mask. Implanting ions and performing a heat treatment to form a buried oxide insulating layer at a position deeper than a predetermined depth of the single crystal Si layer below the gate electrode, and a step of forming a gate electrode on the gate insulating film , Is provided.
【0013】上記半導体装置の製造方法によれば、ゲー
ト電極下の単結晶Si層の所定深さより深い位置に埋込
み型酸化絶縁層を形成することにより、単結晶Si層の
厚さを比較的に厚く形成しても、完全空乏型MOSトラ
ンジスタを容易に形成することができる。また、従来の
半導体装置のように単結晶Si層の厚さを薄くする必要
がないので、プロセス制御が容易となる。According to the method of manufacturing a semiconductor device, the buried oxide insulating layer is formed at a position deeper than the predetermined depth of the single crystal Si layer below the gate electrode, so that the thickness of the single crystal Si layer can be relatively reduced. Even if it is formed thick, a fully depleted MOS transistor can be easily formed. Further, since it is not necessary to reduce the thickness of the single-crystal Si layer as in a conventional semiconductor device, process control is facilitated.
【0014】本発明に係る半導体装置は、支持基板、そ
の上に形成された絶縁膜及びその上に形成された単結晶
Si層を有するSOI基板と、単結晶Si層の表面に形
成されたゲート絶縁膜と、このゲート絶縁膜上に形成さ
れたゲート電極と、単結晶Si層に形成され、ゲート電
極の側壁側の下方に形成されたソース/ドレイン領域の
拡散層と、ゲート電極下の単結晶Si層に形成され、該
単結晶Si層の所定深さより深い位置に形成された埋込
み型酸化絶縁層と、を具備することを特徴とする。な
お、上記所定深さは10nm以下であることが好まし
い。A semiconductor device according to the present invention comprises an SOI substrate having a support substrate, an insulating film formed thereon and a single-crystal Si layer formed thereon, and a gate formed on the surface of the single-crystal Si layer. An insulating film, a gate electrode formed on the gate insulating film, a source / drain region diffusion layer formed on the single-crystal Si layer below the side wall of the gate electrode, and a single A buried oxide insulating layer formed in the crystalline Si layer and formed at a position deeper than a predetermined depth of the single crystal Si layer. Note that the predetermined depth is preferably 10 nm or less.
【0015】[0015]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図1〜図6は、本発明の実
施の形態による半導体装置の製造方法を示す断面図であ
る。Embodiments of the present invention will be described below with reference to the drawings. 1 to 6 are sectional views showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【0016】まず、張り合わせ法により製造されたSO
I基板1を準備する。このSOI基板1は、単結晶シリ
コンからなる支持基板2と、この支持基板2上に形成さ
れた絶縁膜3と、この絶縁膜3上に形成された単結晶S
i層4と、から構成されている。First, the SO manufactured by the laminating method is used.
An I substrate 1 is prepared. The SOI substrate 1 includes a supporting substrate 2 made of single-crystal silicon, an insulating film 3 formed on the supporting substrate 2, and a single crystal S formed on the insulating film 3.
and an i-layer 4.
【0017】すなわち、表面に第1絶縁膜が形成された
第1シリコン基板(支持基板2)を準備し、表面に第2
絶縁膜が形成された第2シリコン基板(単結晶Si層
4)を準備する。次に、第1絶縁膜と第2絶縁膜を張り
合わせることにより、支持基板2上に形成された第1及
び第2絶縁膜からなる絶縁膜3と、この絶縁膜3上に形
成された第2シリコン基板(単結晶Si層4)と、から
なるSOI基板1が形成される。この後、第2シリコン
基板の裏面を研磨することにより第2シリコン基板の厚
さを例えば150nm程度とする。That is, a first silicon substrate (support substrate 2) having a first insulating film formed on the surface is prepared, and a second silicon substrate is formed on the surface.
A second silicon substrate (single-crystal Si layer 4) on which an insulating film has been formed is prepared. Next, the first insulating film and the second insulating film are bonded to each other to form an insulating film 3 made of the first and second insulating films formed on the support substrate 2 and a second insulating film formed on the insulating film 3. An SOI substrate 1 including two silicon substrates (single-crystal Si layer 4) is formed. Then, the thickness of the second silicon substrate is reduced to, for example, about 150 nm by polishing the back surface of the second silicon substrate.
【0018】次に、図1に示すように、単結晶Si層4
にトレンチを形成し、このトレンチ内を含む全面上にC
VD法によりシリコン酸化膜を堆積する。この後、単結
晶Si層4の上に存在するシリコン酸化膜をエッチバッ
ク又はCMP(Chemical Mechanical Polishing)研磨
により除去する。これにより、トレンチ内にシリコン酸
化膜が埋め込まれ、絶縁膜3上の素子分離領域にはシリ
コン酸化膜からなる素子分離膜5が形成される。次に、
単結晶Si層4にP型不純物をイオン注入する。Next, as shown in FIG.
A trench is formed on the entire surface including the inside of the trench.
A silicon oxide film is deposited by the VD method. Thereafter, the silicon oxide film existing on the single crystal Si layer 4 is removed by etch back or CMP (Chemical Mechanical Polishing) polishing. As a result, a silicon oxide film is buried in the trench, and an element isolation film 5 made of a silicon oxide film is formed in an element isolation region on the insulating film 3. next,
P-type impurities are ion-implanted into the single crystal Si layer 4.
【0019】この後、単結晶Si層4の表面に熱酸化法
によりゲート酸化膜6を形成する。次に、このゲート酸
化膜6を含む全面上にCVD法によりポリシリコン膜を
堆積し、このポリシリコン膜をパターニングすることに
より、ゲート酸化膜上にダミーゲート電極7aが形成さ
れる。Thereafter, a gate oxide film 6 is formed on the surface of the single crystal Si layer 4 by a thermal oxidation method. Next, a polysilicon film is deposited on the entire surface including the gate oxide film 6 by a CVD method, and the polysilicon film is patterned to form a dummy gate electrode 7a on the gate oxide film.
【0020】次に、ダミーゲート電極7aをマスクとし
て低濃度のN型不純物イオンをイオン注入する。次に、
ダミーゲート電極7aを含む全面上にCVD法によりシ
リコン酸化膜を堆積し、このシリコン酸化膜を全面エッ
チングすることにより、ダミーゲート電極7aの側壁に
はシリコン酸化膜からなるサイドウォール13が形成さ
れる。Then, low concentration N-type impurity ions are implanted using the dummy gate electrode 7a as a mask. next,
A silicon oxide film is deposited on the entire surface including the dummy gate electrode 7a by the CVD method, and the entire surface of the silicon oxide film is etched to form a sidewall 13 made of the silicon oxide film on the side wall of the dummy gate electrode 7a. .
【0021】この後、サイドウォール13及びダミーゲ
ート電極7aをマスクとしてN型不純物イオンをイオン
注入し、単結晶Si層4にアニールを施す。これによ
り、単結晶Si層には低濃度のN型拡散層15及びソー
ス/ドレイン領域のN型拡散層16,17が形成され
る。Thereafter, N-type impurity ions are implanted using the sidewall 13 and the dummy gate electrode 7a as a mask, and the single crystal Si layer 4 is annealed. Thus, the low-concentration N-type diffusion layer 15 and the N-type diffusion layers 16 and 17 in the source / drain regions are formed in the single-crystal Si layer.
【0022】次に、ソース/ドレイン領域のN型拡散層
16,17上の酸化膜を除去し、ダミーゲート電極7a
を含む全面上にTi層等の金属層(図示せず)を堆積す
る。次に、SOI基板に熱処理を施すことにより、単結
晶Si層及びダミーゲート電極それぞれと金属層とがシ
リサイド反応を起こすことにより、N型拡散層16,1
7及びダミーゲート電極7aそれぞれの上にはシリサイ
ド層(図示せず)が形成される。Next, the oxide film on the N-type diffusion layers 16 and 17 in the source / drain regions is removed, and the dummy gate electrode 7a is removed.
A metal layer (not shown) such as a Ti layer is deposited on the entire surface including the above. Next, heat treatment is performed on the SOI substrate to cause a silicide reaction between the single-crystal Si layer and the dummy gate electrode and the metal layer, thereby forming the N-type diffusion layers 16 and 1.
On each of the dummy gate electrode 7 and the dummy gate electrode 7a, a silicide layer (not shown) is formed.
【0023】次に、図2に示すように、ダミーゲート電
極7aを含む全面上にCVD法によりシリコン酸化膜2
1を厚く堆積し、このシリコン酸化膜21をCMP研磨
又はエッチバックすることにより、ダミーゲート電極7
aの上面を露出させる。Next, as shown in FIG. 2, a silicon oxide film 2 is formed on the entire surface including the dummy gate electrode 7a by the CVD method.
1 is thickly deposited, and the silicon oxide film 21 is polished by CMP or etched back to form a dummy gate electrode 7.
The upper surface of a is exposed.
【0024】この後、図3に示すように、ダミーゲート
電極7aをエッチングにより除去する。次に、 シリコ
ン酸化膜21及びサイドウォール13をマスクとして酸
素イオン9をイオン注入することにより、後記ゲート電
極7b下の単結晶Si層4における深さ10nmより深
い位置に酸素注入層8を形成する。この際の酸素イオン
9のイオン注入条件としては、特に限定されないが、例
えばドーズ量5×10 17〜1×1018cm-2を用いるこ
とが好ましい。Thereafter, as shown in FIG.
The electrode 7a is removed by etching. Next, Silico
Using the oxide film 21 and the side walls 13 as a mask
By implanting elemental ions 9, the gate
Deeper than the depth of 10 nm in the single crystal Si layer 4 under the pole 7b
The oxygen injection layer 8 is formed at a position where no oxygen is injected. Oxygen ion at this time
Although the ion implantation conditions of No. 9 are not particularly limited,
For example, dose amount 5 × 10 17~ 1 × 1018cm-2Using
Is preferred.
【0025】次に、図4に示すように、SOI基板1に
熱処理を施すことにより、単結晶Si層4における酸素
注入層8に相当する部分が埋込み型酸化絶縁層11に変
化する。この際の熱処理条件は、特に限定されないが、
例えば1050℃〜1350℃の条件を用いることが好
ましい。このように埋込み型酸化絶縁層11を単結晶S
i層4に形成することにより、後記ゲート電極7b下に
おける単結晶Si層4の厚さを10nm程度とすること
ができる。Next, as shown in FIG. 4, by subjecting the SOI substrate 1 to a heat treatment, a portion corresponding to the oxygen injection layer 8 in the single crystal Si layer 4 is changed to a buried oxide insulating layer 11. The heat treatment conditions at this time are not particularly limited,
For example, it is preferable to use the condition of 1050 ° C to 1350 ° C. As described above, the buried oxide insulating layer 11 is made of a single crystal S
By forming the single-crystal Si layer 4 below the gate electrode 7b, the thickness of the single-crystal Si layer 4 can be reduced to about 10 nm by forming the i-layer 4.
【0026】この後、単結晶Si層の表面上にゲート酸
化膜を形成した後、シリコン酸化膜21を含む全面上に
CVD法によりポリシリコン膜22を堆積する。Then, after forming a gate oxide film on the surface of the single crystal Si layer, a polysilicon film 22 is deposited on the entire surface including the silicon oxide film 21 by the CVD method.
【0027】次に、図5に示すように、ポリシリコン膜
22をCMP研磨又はエッチバックすることにより、サ
イドウォール13の相互間にポリシリコン膜からなるゲ
ート電極7bが形成される。このようにしてSOI構造
の完全空乏型MOSトランジスタが形成される。すなわ
ち、ゲート電極7b下の単結晶Si層4における深さ1
0nmより深い位置に埋込み型酸化絶縁層11を形成す
ることにより、ゲート電極下の単結晶Si層領域を10
nm程度と浅く形成することができ、その結果、SOI
構造の完全空乏型MOSトランジスタを形成できる。ま
た、完全空乏型MOSトランジスタは、短チャンネル効
果を十分に抑制できるなどの種々の特徴を有している。
次に、ゲート電極7bを含む全面上にシリコン酸化膜等
からなる層間絶縁膜23を堆積する。Next, as shown in FIG. 5, the polysilicon film 22 is subjected to CMP polishing or etch back to form a gate electrode 7b made of a polysilicon film between the sidewalls 13. Thus, a fully depleted MOS transistor having an SOI structure is formed. That is, the depth 1 in the single crystal Si layer 4 under the gate electrode 7b
By forming the buried oxide insulating layer 11 at a position deeper than 0 nm, the single-crystal Si layer
nm, and as a result, the SOI
A fully depleted MOS transistor having a structure can be formed. In addition, the fully-depleted MOS transistor has various features such as being able to sufficiently suppress the short channel effect.
Next, an interlayer insulating film 23 made of a silicon oxide film or the like is deposited on the entire surface including the gate electrode 7b.
【0028】次に、図6に示すように、層間絶縁膜23
及びシリコン酸化膜21をエッチングすることにより、
ソース/ドレイン領域のN型拡散層16,17それぞれ
の上に位置するコンタクトホール23a,23bが形成
される。この後、コンタクトホール内及び層間絶縁膜上
に配線層25を形成する。Next, as shown in FIG.
And by etching the silicon oxide film 21,
Contact holes 23a and 23b are formed on the N-type diffusion layers 16 and 17 in the source / drain regions, respectively. Thereafter, a wiring layer 25 is formed in the contact hole and on the interlayer insulating film.
【0029】上記実施の形態によれば、単結晶Si層4
の厚さを150nm程度と比較的に厚く形成している
が、上述したように埋込み型酸化絶縁層11を形成する
ことにより、ゲート電極7b下のチャンネル部の単結晶
Si層を薄くできるので、完全空乏型MOSトランジス
タを形成することができる。このトランジスタでは、従
来の半導体装置のように単結晶Si層の厚さを薄くする
必要がないので、プロセス制御が容易となる。つまり、
単結晶Si層の厚さを比較的厚く形成しているため、ソ
ース/ドレイン領域の拡散層上でのシリサイド反応が進
み過ぎても、単結晶Si層4における拡散層16,17
の部分が全てシリサイド化してしまうことがない。ま
た、コンタクトホール23a,23bを形成するための
エッチングにおけるオーバーエッチング量が多すぎて
も、コンタクトホールが単結晶Si層4を突き抜けて絶
縁膜3まで到達してしまうこともない。従って、プロセ
ス制御が容易であり完全空乏型トランジスタを容易に製
造することができる。According to the above embodiment, single-crystal Si layer 4
Is relatively thick, about 150 nm, but by forming the buried oxide insulating layer 11 as described above, the single crystal Si layer in the channel portion below the gate electrode 7b can be thinned. A fully depleted MOS transistor can be formed. In this transistor, it is not necessary to reduce the thickness of the single-crystal Si layer unlike a conventional semiconductor device, so that process control is facilitated. That is,
Since the thickness of the single-crystal Si layer is relatively large, even if the silicide reaction on the diffusion layer in the source / drain region progresses excessively, the diffusion layers 16 and 17 in the single-crystal Si layer 4 may be formed.
Is not silicided. Further, even if the amount of over-etching in the etching for forming the contact holes 23a and 23b is too large, the contact hole does not penetrate the single-crystal Si layer 4 and reach the insulating film 3. Therefore, process control is easy, and a fully depleted transistor can be easily manufactured.
【0030】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
酸素イオン9をイオン注入する際の具体的な条件につい
ては、単結晶Si層4の厚さ等の条件により種々適切な
ものを選択して実施することが可能である。The present invention is not limited to the above-described embodiment, but can be implemented with various modifications. For example,
Specific conditions for implanting the oxygen ions 9 can be variously selected and performed depending on conditions such as the thickness of the single-crystal Si layer 4.
【0031】[0031]
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極下の単結晶Si層の所定深さより深い位置に埋
込み型酸化絶縁層を形成する。したがって、プロセス制
御が容易であり完全空乏型トランジスタを容易に製造で
きる半導体装置及びその製造方法を提供することができ
る。As described above, according to the present invention, a buried oxide insulating layer is formed at a position deeper than a predetermined depth of a single crystal Si layer below a gate electrode. Therefore, it is possible to provide a semiconductor device and a method of manufacturing the semiconductor device, in which process control is easy and a fully depleted transistor can be easily manufactured.
【図1】本発明の実施の形態による半導体装置の製造方
法を示す断面図である。FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図2】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図1の次の工程を示す断面図であ
る。FIG. 2 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention, showing a step subsequent to FIG. 1;
【図3】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図2の次の工程を示す断面図であ
る。FIG. 3 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention, showing a step subsequent to FIG. 2;
【図4】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図3の次の工程を示す断面図であ
る。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention, which shows the step subsequent to FIG. 3;
【図5】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図4の次の工程を示す断面図であ
る。FIG. 5 is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the embodiment of the present invention, which shows the step subsequent to FIG. 4;
【図6】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図5の次の工程を示す断面図であ
る。FIG. 6 is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention, which illustrates the next step of FIG. 5;
【図7】従来のSOI構造の完全空乏型半導体装置を示
す断面図である。FIG. 7 is a cross-sectional view showing a conventional fully depleted semiconductor device having an SOI structure.
1,101 SOI基板 2,102 支持基板 3,103 絶縁膜 4,104 単結晶Si層 5,105 素子分離膜 6,106 ゲート酸化膜 7a ダミーゲート電極 7b,107 ゲート電極 8 酸素注入層 9 酸素イオン 11 埋込み型酸化絶縁層 13,113 サイドウォール 15,115 低濃度のN型拡散層 16,116 ソース拡散層 17,117 ドレイン拡散層 21 シリコン酸化膜 22 ポリシリコン膜 23 層間絶縁膜 23a,23b コンタクトホール 25 配線層 DESCRIPTION OF SYMBOLS 1,101 SOI substrate 2,102 Support substrate 3,103 Insulating film 4,104 Single-crystal Si layer 5,105 Element isolation film 6,106 Gate oxide film 7a Dummy gate electrode 7b, 107 Gate electrode 8 Oxygen injection layer 9 Oxygen ion REFERENCE SIGNS LIST 11 buried oxide insulating layer 13, 113 sidewall 15, 115 low-concentration N-type diffusion layer 16, 116 source diffusion layer 17, 117 drain diffusion layer 21 silicon oxide film 22 polysilicon film 23 interlayer insulating film 23 a, 23 b contact hole 25 Wiring layer
Claims (3)
膜及びその上に形成された単結晶Si層を有するSOI
基板を準備する工程と、 単結晶Si層の表面にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上にダミーゲート電極を形成する工程
と、 このダミーゲート電極をマスクとして単結晶Si層に不
純物イオンを注入する工程と、 単結晶Si層にアニールを施すことにより、単結晶Si
層にソース/ドレイン領域の拡散層を形成する工程と、 ダミーゲート電極を含む全面上に第2絶縁膜を堆積し、
第2絶縁膜をCMP研磨又はエッチバックすることによ
り、ダミーゲート電極の上面を露出させる工程と、 第2絶縁膜をマスクとしてダミーゲート電極をエッチン
グにより除去する工程と、 第2絶縁膜をマスクとして単結晶Si層に酸素イオンを
注入し、熱処理を施すことにより、下記ゲート電極下の
単結晶Si層の所定深さより深い位置に埋込み型酸化絶
縁層を形成する工程と、 ゲート絶縁膜上にゲート電極を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。An SOI having a support substrate, a first insulating film formed thereon, and a single-crystal Si layer formed thereon
A step of preparing a substrate; a step of forming a gate insulating film on the surface of the single-crystal Si layer; a step of forming a dummy gate electrode on the gate insulating film; By implanting impurity ions and annealing the single crystal Si layer, the single crystal Si
Forming a source / drain region diffusion layer in the layer; depositing a second insulating film on the entire surface including the dummy gate electrode;
A step of exposing the upper surface of the dummy gate electrode by CMP polishing or etching back the second insulating film, a step of removing the dummy gate electrode by etching using the second insulating film as a mask, and a step of using the second insulating film as a mask Forming a buried oxide insulating layer at a position deeper than a predetermined depth of the single-crystal Si layer below the gate electrode by implanting oxygen ions into the single-crystal Si layer and performing a heat treatment; and forming a gate on the gate insulating film. A method for manufacturing a semiconductor device, comprising: forming an electrode.
びその上に形成された単結晶Si層を有するSOI基板
と、 単結晶Si層の表面に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極と、 単結晶Si層に形成され、ゲート電極の側壁側の下方に
形成されたソース/ドレイン領域の拡散層と、 ゲート電極下の単結晶Si層に形成され、該単結晶Si
層の所定深さより深い位置に形成された埋込み型酸化絶
縁層と、 を具備することを特徴とする半導体装置。2. An SOI substrate having a supporting substrate, an insulating film formed thereon and a single-crystal Si layer formed thereon, a gate insulating film formed on the surface of the single-crystal Si layer, A gate electrode formed on the insulating film; a source / drain region diffusion layer formed below the side wall of the gate electrode formed on the single crystal Si layer; and a single crystal Si layer formed below the gate electrode. , The single crystal Si
A buried oxide insulating layer formed at a position deeper than a predetermined depth of the layer.
とを特徴とする請求項1記載の半導体装置。3. The semiconductor device according to claim 1, wherein said predetermined depth is 10 nm or less.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000306136A JP2002118261A (en) | 2000-10-05 | 2000-10-05 | Semiconductor device and its fabricating method |
Applications Claiming Priority (1)
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JP2000306136A JP2002118261A (en) | 2000-10-05 | 2000-10-05 | Semiconductor device and its fabricating method |
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Publication Number | Publication Date |
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Country | Link |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2004086488A1 (en) * | 2003-03-26 | 2006-06-29 | コマツ電子金属株式会社 | Semiconductor epitaxial wafer |
US8329566B2 (en) | 2009-10-15 | 2012-12-11 | Institute of Microelectronics, Chinese Academy of Sciences | Method of manufacturing a high-performance semiconductor device |
-
2000
- 2000-10-05 JP JP2000306136A patent/JP2002118261A/en not_active Withdrawn
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US8329566B2 (en) | 2009-10-15 | 2012-12-11 | Institute of Microelectronics, Chinese Academy of Sciences | Method of manufacturing a high-performance semiconductor device |
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