JP2002117011A - 集積回路およびその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 オブジェクト指向技術を適用することによ
り、コアの再利用や機能拡張を容易に行うことができ
る、集積回路およびその制御方法を提供することを課題
とする。 【解決手段】 本発明にかかる集積回路は、コアは複数
のユニットＵx-1〜Ｕx+1を備えると共に、各ユニットＵ
x-1〜Ｕx+1は複数のモジュールＭ１〜Ｍｎを備え、これ
らユニットＵx-1〜Ｕx+1およびモジュールＭ１〜Ｍｎ
は、それぞれカスケード接続されている。各ユニットＵ
x-1〜Ｕx+1は、送られたメッセージが自己宛てのメッセ
ージであるか否かを判断し、自己宛てであると判断した
場合には、演算データを取り込んだモジュールＭ１〜Ｍ
ｎの数が演算精度に対応する迄、モジュールＭ１〜Ｍｎ
にて演算データを取り込むことにより、モジュールＭ１
〜Ｍｎの数を決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、１以上のコアを
１チップ上に備える集積回路およびその制御方法に関
し、特に、オブジェクト指向技術を適用した集積回路お
よびその制御方法に関するものである。

【０００２】

【従来の技術】近年、集積回路技術が飛躍的に向上して
いることに伴い、より多数の回路ブロックをシングルチ
ップ上に実現できるようになってきた。このような流れ
を受け、メモリ等のサブシステムをプリント基板上に配
置してシステムを構築するシステムボードから、サブシ
ステムを一つのチップ上に内蔵してシステムを構築する
システムオンチップ（System On Chip：ＳＯＣ）への移
行が加速されている。このようなＳＯＣの応用範囲は、
コンピュータ、ファックス、携帯電話、および、多目的
機器等と広範囲に及んでおり、その重要性が益々高まっ
ている。

【０００３】ここで、一つのチップ上に内蔵する多数の
機能ブロックの各々を、最初から設計することは極めて
困難である。このため、大規模マクロセル（コア、メガ
セル）の標準化を図ることにより、開発元の異なるそれ
ぞれのコアを自由に選択して一つのチップ上に集積でき
るようにする、コアの新しい流通形態が注目されてい
る。

【０００４】

【発明が解決しようとする課題】しかしながら、ＳＯＣ
の現状には次のような課題が指摘されている。まず、Ｓ
ＯＣが益々高集積化する一方で、ＳＯＣの開発期間は益
々短期化することが求められている。また、複数のＶＣ
（Virtual Component）を接続したＳＯＣを設計するた
めには、全てのＶＣの使用法を理解している必要があ
る。しかしながら、これらＶＣは複数の異なった開発元
から提供されたものであるため、ＡＳＩＣ(Application
Specified IC)の提供側は、多様なＶＣに関する専門知
識を通常持っていない。さらに、開発元の異なるＶＣの
再利用法は、未だ定まっていない。

【０００５】このような課題を解決するためには、過去
に開発されたＶＣのインタフェースを標準化し、このＶ
Ｃを再利用可能にすることが考えられるが、多様な環境
下で開発されたＶＣのインタフェースを標準化すること
は、その知的財産権（Intellectual Property:：ＩＰ）
の保持を行なう必要性があることもあり、容易ではな
い。また、特に、ＶＳＩ（Virtual Socket Interface)
のように用途が特定されないＶＣについては、その標準
化が困難である。

【０００６】本発明は上記問題に鑑みてなされたもの
で、ソフトウェア分野において用いられているオブジェ
クト指向技術をハードウェアである集積回路に適用する
ことにより、コアの再利用や機能拡張を容易に行なうこ
とができる、集積回路およびその制御方法を提供するこ
とを目的としている。

【０００７】

【課題を解決するための手段】このような目的を達成す
るため、請求項１に記載の集積回路は、１以上のコアを
１チップ上に備え、所定機能を起動するメッセージと、
この機能に必要となる演算データと演算精度とを含むパ
ラメータとを受けて上記機能を行なう集積回路であっ
て、上記コアは複数のユニットを備えると共に、各ユニ
ットは上記機能を実行する複数のモジュールを備え、上
記複数のユニットおよび上記複数のモジュールは、それ
ぞれカスケード接続され、上記各ユニットは、上記メッ
セージが自己宛てのメッセージであるか否かを判断し、
上記メッセージが自己宛てであると判断した際、上記演
算データを取り込んだ上記モジュールの数が上記演算精
度に対応する迄、上記複数のモジュールにて所定順序で
上記演算データを取り込むことにより、上記機能に必要
となるモジュールの数を決定することを特徴とする。

【０００８】この集積回路によれば、送られたメッセー
ジが自己宛てのメッセージであるか否かを判断し、自己
宛てのメッセージである場合には、機能に必要となるモ
ジュールの数を自動的に決定する。このことにより、各
コアは、演算に必要となる制御を自律的に行なうことが
できる。したがって、コア（ＶＣ）の使用者は抽象的に
部品化されたＶＣの内部を知る必要がなく、またＶＣが
他のＶＣの動作によって破壊（変更）される危険性がな
い。したがって、コアの再利用や拡張を容易に行なうこ
とができる。

【０００９】また、請求項２に記載の集積回路は、請求
項１に記載の集積回路において、上記各ユニットは、演
算データラッチ機構を備え、上記演算データラッチ機構
は、上記演算データを取り込んだ上記モジュールの数が
上記演算精度に対応する迄、上記複数のモジュールに対
して所定順序でデータラッチ操作を行ない、上記モジュ
ールの数が不足する場合には、他のユニットの演算デー
タラッチ機構に対して、ラッチ操作のメッセージを伝送
することを特徴とする。

【００１０】これは、モジュール数を決定するための構
成を一層具体的に示すものである。この集積回路は、演
算データを取り込んだモジュールの数が演算精度に対応
する迄、データラッチ操作を行い、モジュールの数が不
足する場合には、他のユニットにおいて、同様にデータ
ラッチ操作を行なう。このようにデータラッチを動的に
順次行なうことにより、演算精度に応じたモジュール数
を決定することができる。

【００１１】また、請求項３に記載の集積回路は、請求
項１または２に記載の集積回路において、上記各ユニッ
トは、上記機能が減算または除算である場合、演算結果
０を出力する上記モジュールの数を上位のモジュールか
ら下位のモジュールに至り計数することにより、演算結
果の精度範囲を算定することを特徴とする。

【００１２】これは、減算または除算を行なう際に演算
結果の精度範囲を決定するための構成を一層具体的に示
すものである。この集積回路は、演算結果０を出力する
モジュールの数を計数することにより、演算結果の精度
範囲を算定する。このように特定の演算結果を出力する
モジュールの数を計数することにより、演算結果の精度
範囲を算定することができる。

【００１３】また、請求項４に記載の集積回路は、複数
のコアを１チップ上に備えた集積回路であって、上記複
数のコアに対して共通に接続されたバスと、上記複数の
コアを巡回的に接続する、上記バスの使用権通知線と、
上記各コアの出力を当該コアの上流のコアに入力する、
上記バスの使用終了通知線とを備え、上記各コアは、自
己の上流のコアから上記使用権通知線を介して行なわれ
た出力がＨｉｇｈまたはＬｏｗの所定の一方の状態であ
る場合には、上記バスの使用が可能であると判断し、自
己の上記バスの使用が終了した際には、自己の上記使用
権通知線を介して行なう出力を上記一方の状態とし、上
記使用終了通知線を介して上記一方の状態の出力が入力
された場合には、自己の上記使用権通知線を介して行な
う出力をＨｉｇｈまたはＬｏｗの所定の他方の状態とす
ることを特徴とする。

【００１４】これは複数のコアでバスを共有する際のバ
スの調停機構を示すものである。この機構によれば、バ
スの使用権は使用権通知線を介して受け渡され、また、
バスの使用終了通知は終了通知線を介して受け渡され
る。したがって、トークンリング方式のように使用権情
報をバス自体を用いて受け渡す方式とは異なり、バスを
用いることなく使用権情報を受け渡すことができるの
で、バスの使用効率を高めることができる。すなわち、
複数コア間のバス調停機構をバスの使用権通知線とバス
の使用終了通知線で構成することにより、トークンリン
グ方式のようなバスの使用権情報をバスを介さずに行え
るので、バスの使用効率を高めることができる。

【００１５】また、本発明は集積回路の制御方法に関す
るものであり、請求項５に記載の集積回路の制御方法
は、１以上のコアを１チップ上に備え、上記コアは複数
のユニットを備えると共に、各ユニットは上記機能を実
行する複数のモジュールを備え、上記複数のユニットお
よび上記複数のモジュールは、それぞれカスケード接続
されて構成され、所定機能を起動するメッセージと、こ
の機能に必要となる演算データと演算精度とを含むパラ
メータとを受けて上記機能を行なう集積回路、に対する
制御方法であって、上記各ユニットにおいて、上記送ら
れたメッセージが自己宛てのメッセージであるか否かを
判断するメッセージ判断工程と、上記メッセージ判断工
程において自己宛てであると判断した際、上記演算デー
タを取り込んだ上記モジュールの数が上記演算精度に対
応する迄、上記複数のモジュールにて所定順序で上記演
算データを取り込むことにより、上記機能に必要となる
モジュールの数を決定するモジュール数決定工程とを備
えることを特徴とする。

【００１６】この制御方法によれば、送られたメッセー
ジが自己宛てのメッセージであるか否かが判断され、自
己宛てのメッセージである場合には、機能に必要となる
モジュールの数が自動的に決定される。このことによ
り、コアでは演算に必要となる制御を自律的に行なうこ
とができる。したがって、コア（ＶＣ）の使用者は抽象
的に部品化されたＶＣの内部を知る必要がなく、またＶ
Ｃが他のＶＣの動作によって破壊（変更）される危険性
がない。したがって、コアの再利用や拡張を容易に行な
うことができる。

【００１７】また、請求項６に記載の集積回路の制御方
法は、請求項５に記載の集積回路の制御方法において、
上記モジュール数決定工程において、上記演算データを
取り込んだ上記モジュールの数が上記演算精度に対応す
る迄、上記複数のモジュールに対して所定順序でデータ
ラッチ操作を行なうデータラッチ操作工程と、上記モジ
ュールの数が不足する場合には、他のユニットの演算デ
ータラッチ機構に対して、ラッチ操作のメッセージを伝
送するラッチメッセージ伝送工程とを備えることを特徴
とする。

【００１８】これは、モジュール数を決定するための構
成を一層具体的に示すものである。この制御方法によれ
ば、演算データを取り込んだモジュールの数が演算精度
に対応する迄、データラッチ操作が行なわれ、モジュー
ルの数が不足する場合には、他のユニットにおいて、同
様にデータラッチ操作が行なわれる。このようにデータ
ラッチを動的に順次行なうことにより、演算精度に応じ
たモジュール数を決定することができる。

【００１９】また、請求項７に記載の集積回路の制御方
法は、請求項５または６に記載の集積回路の制御方法に
おいて、上記モジュール数決定工程において、上記機能
が減算または除算である場合、演算結果０を出力する上
記モジュールの数を上位のモジュールから下位のモジュ
ールに至り計数することにより、演算結果の精度範囲を
決定する精度範囲決定工程を備えることを特徴とする。

【００２０】これは、減算または除算を行なう際に演算
結果の精度範囲を決定するための構成を一層具体的に示
すものである。この制御方法によれば、演算結果０を出
力するモジュールの数を計数することにより、演算結果
の精度範囲が算定される。このように特定の演算結果を
出力するモジュールの数を計数することにより、演算結
果の精度範囲を算定することができる。

【００２１】また、請求項８に記載の集積回路の制御方
法は、複数のコアを１チップ上に備え、上記複数のコア
に対して共通に接続されたバスと、上記複数のコアを巡
回的に接続する、上記バスの使用権通知線と、上記各コ
アの出力を当該コアの上流のコアに入力する、上記バス
の使用終了通知線とを備えて構成された集積回路、に対
する制御方法であって、上記各コアにおいて、自己の上
流のコアから上記使用権通知線を介して行なわれた出力
がＨｉｇｈまたはＬｏｗの所定の一方の状態である場合
には、上記バスの使用が可能であると判断する工程と、
自己の上記バスの使用が終了した際には、自己の上記使
用権通知線を介して行なう出力を上記一方の状態とする
工程と、上記使用終了通知線を介して上記一方の状態の
出力が入力された場合には、自己の上記使用権通知線を
介して行なう出力をＨｉｇｈまたはＬｏｗの所定の他方
の状態とする工程とを備えることを特徴とする。

【００２２】これは複数のコアでバスを共有する際のバ
スの調停機構を示すものである。この機構によれば、バ
スの使用権は使用権通知線を介して受け渡され、また、
バスの使用終了通知は終了通知線を介して受け渡され
る。したがって、トークンリング方式のように使用権情
報をバス自体を用いて受け渡す方式とは異なり、バスを
用いることなく使用権情報を受け渡すことができるの
で、バスの使用効率を高めることができる。すなわち、
複数コア間のバス調停機構をバスの使用権通知線とバス
の使用終了通知線で構成することにより、トークンリン
グ方式のようなバスの使用権情報をバスを介さずに行え
るので、バスの使用効率を高めることができる。

【００２３】

【発明の実施の形態】以下に、本発明にかかる集積回路
およびその制御方法の実施の形態を図面に基づいて詳細
に説明する。なお、この実施の形態によりこの発明が限
定されるものではない。以下では、まず、実施の形態１
において、本発明の概要と、本発明を算術演算機構に適
用した例と、さらに算術演算機構のうちの加算／減算機
構に適用した例を示す。また、実施の形態２において、
本発明を除算器に適用した例を示す。そして、最後に、
実施の形態３において、本発明をRSA暗号に組み込む乗
除算機構に適用した例を示す。

【００２４】（実施の形態１） （概要）まず、実施の形態１について説明する。最初
に、本実施の形態１における集積回路およびモジュール
の制御方法の概要について説明する。本集積回路および
モジュールの制御方法は、概略的に、ソフトウェアにお
いて用いられているオブジェクト指向技術の考え方をハ
ードウェアであるＶＣに適用し、あたかもオブジェクト
指向技術でのオブジェクト内のデータ処理装置のように
働かせられる機能を持ったＶＣを提供するものである。

【００２５】このオブジェクト指向技術は、機能毎の部
品化を図り、内部を隠蔽してカプセル化するものであ
り、再利用性や拡張性などのメリットから普及してきて
いる。これをＶＣに適用することにより、ＶＣの使用者
は抽象的に部品化されたＶＣの内部（後述するユニット
や演算モジュールの数、演算精度、クロック数等）を知
る必要がなく、またＶＣが他のＶＣの動作によって破壊
（変更）される危険性がない。したがって、コアの再利
用や拡張を容易に行なうことができる。また、オブジェ
クト化することにより、処理データの規模に左右されな
いソフトウェアのような柔軟性を持ったコアが実現でき
る。この結果、メッセージとパラメータに関することが
主な標準化となり、様々な制約からなる項目から解放さ
れ、標準化がし易くなる。

【００２６】（概要−オブジェクト指向技術の適用の基
本的概念）このような利点を有するオブジェクト指向技
術は、概略的に、下記のように集積回路に適用すること
ができる。図１は、オブジェクト指向技術を適用した複
数のＶＣから構成されるＳＯＣを示すブロック図であ
る。この図１において、ＳＯＣ１は、複数のＶＣ２を備
えて構成されており、これら各ＶＣ２はバス３を介して
相互に接続されている。これら各ＶＣ２は、相互に同一
または異なる各種の演算機能や制御機能を実現するコン
ポーネントである。

【００２７】ここで、使用者は、複数のＶＣ２の全てに
対して、必要なメッセージ（必要とするＶＣ２の機能を
特定するための情報であり、例えば、加減乗除算のいず
れかを指示する情報）と、パラメータ（ＶＣ２が処理を
行なう対象となるデータおよびその際に必要となるデー
タ）とをバス３を介して送る。このメッセージは、例え
ば、各ＶＣ２の実装時にアドレスコードのようなビット
パターンを割り振り、コード変換表を介する等して、そ
のビットパターンを除算や暗号といったメッセージとし
て送ることができる。そして、各ＶＣ２には、このメッ
セージを判断するための回路を付加しておき、この回路
の判断結果に応じて、コアの起動を制御する。すなわ
ち、各ＶＣ２は、メッセージを自己宛てのメッセージか
否か判断し、自己宛てのメッセージであると判断した場
合にはパラメータを取り込み、処理した結果をバス３を
介して返す。これが、本集積回路におけるオブジェクト
指向技術の基本概念である。

【００２８】次に、この基本概念を、より具体的に説明
する。特に、図１に示した概念では各ＶＣ２がバス３を
介してメッセージの通信を行なっているが、各ＶＣ２の
機能によっては、各ＶＣ２が相互にメッセージを通信す
る必要が生じ、バス３の調停機構が必要になるため、こ
のような場合を考慮した基本概念について説明する。図
２は、オブジェクト指向技術を適用した複数のＶＣから
構成されるＳＯＣを示すブロック図である。この図２に
おいて、ＳＯＣ１は、相互にメッセージの通信を行なう
必要がない複数のＶＣ２ａと、相互にメッセージの通信
を行なう必要がある複数のＶＣ２ｂ（ＶＣ２ｂ１〜ＶＣ
２ｂ４）とを備えて構成されている。ここで、ＶＣ２ａ
については、図１と同様に、バス３ａを介してメッセー
ジの通信を行なうことができる。

【００２９】一方、ＶＣ２ｂに関しては、やはりバス３
ａを介してメッセージの通信を行なうが、ＶＣ２ｂの相
互間で通信を行なうためにバス３ａの調停を行なう必要
が生じる。このような調停機構としては公知のものを適
用することもできるが、図２においては、新規な調停機
構を用いている。この調停機構は、バス３ａの使用権通
知線３ｂと、バス３ａの使用終了通知線３ｃとを備えて
構成されている。バス３ａの使用権通知線３ｂは、複数
のＶＣ２ｂを、ＶＣ２ｂ１、ＶＣ２ｂ２．．．ＶＣ２ｄ
４の如く、順次的に巡回接続する。また、バス３ａの使
用終了通知線３ｃは、各ＶＣ２ｂの出力を当該ＶＣ２ｂ
の上流のＶＣ２ｂに入力するものであり、例えば、ＶＣ
２ｂ２の出力はＶＣ２ｂ１、ＶＣ２ｂ３の出力はＶＣ２
ｂ２に入力される。

【００３０】このような構成において各ＶＣ２ｂは、自
己の上流のＶＣ２ｂから上記使用権通知線３ｂを介して
行なわれた出力がＬｏｗである場合には、バス３ａの使
用が可能であると判断し、自己のバス３ａの使用が終了
した際には、自己の使用権通知線３ｂを介して行なう出
力をＬｏｗとし、使用終了通知線３ｃを介してＬｏｗの
出力が入力された場合には、自己の使用権通知線３ｂを
介して行なう出力をＨｉｇｈとする（なお、ＬｏｗとＨ
ｉｇｈを逆転させてもよい）。

【００３１】例えば、図２の状態において、ＶＣ２ｂ２
は、自己の上流のＶＣ２ｂ１から上記使用権通知線３ｂ
を介して行なわれた出力がＬｏｗであるため、バス３ａ
の使用が可能であると判断し、このバス３ａを介してメ
ッセージを受け渡す。そして、この受け渡しが終了する
ことにより、バス３ａの使用が終了した場合、ＶＣ２ｂ
２は、自己の出力をＬｏｗとする。すると、このＬｏｗ
出力を使用終了通知線３ｃを介して受けたＶＣ２ｂ１
は、自己の使用権通知線３ｂを介して行なう出力をＨｉ
ｇｈとするので、これによってＶＣ２ｂ２のバス３ａの
使用権が失われる。また、同時に、ＶＣ２ｂ２の出力が
Ｌｏｗになることにより、その下流のＶＣ２ｂ３にバス
３ａの使用権が与えられ、バス３ａの使用が可能とな
る。以降、この制御を同様に繰り返すことにより、ＶＣ
２ｂ１〜ＶＣ２ｄ４がバス３ａを順次使用することがで
きる。この制御では、使用権に関する情報が使用権通知
線３ｂと使用終了通知線３ｃを用いて受け渡されてお
り、バス３ａを用いる必要がない。

【００３２】（概要−適用上の課題）このようなオブジ
ェクト指向技術を集積回路に具体的に適用するために
は、新たな技術的課題が生ずる。すなわち、ＶＣ２内で
の処理に必要となる後述するユニット数やモジュール数
（演算器やメモリ等の数）、演算精度、あるいは、クロ
ック数を、このＶＣ２自身で判断させる必要がある。

【００３３】（概要−課題解決のための手段）このよう
に任意精度に対応する必要があるという問題に対して
は、ＶＣ２をチップスライス化することが有効である。
このチップスライス化とは、乗算回路や除算回路等の演
算部（モジュール）を１または複数単位でユニット化
し、各ユニットを複数個設けて相互にカスケード接続す
ることによって、各ユニットをチップ単位とする演算処
理を行なうものである。この時、各ユニット内の制御回
路により、演算精度に合わせて必要なモジュールおよび
ユニットが用いられて演算データが分散処理される。

【００３４】しかし、チップスライス化する場合におい
ても、近年の高精度化傾向を考慮すると、必要なユニッ
ト数やモジュール数の選定等が問題となる。すなわち、
予め必要と思われるチップ（ユニット）数をシステム内
部に用意しておくが、それでも不足する場合はシステム
外部に設置されたモジュールまでも制御する必要が生じ
る。このような場合、一つの制御部から全モジュールを
制御する中央制御形では制御信号の追増加および信頼性
に関して問題がある。そこで、本願においては、各ユニ
ット内に、演算に必要なモジュール数とクロック数の制
御機能を持たせることによって、上記の問題を解決して
いる。これにより、新たに回路を用意したり変更するこ
となく、必要とされるユニット数、モジュール数、およ
び、全クロック数を演算機構が判断し、結果を返すこと
が可能になる。

【００３５】（算術演算機構への適用例）次に、上述の
ような課題解決手段の内容について一層具体的に説明す
る。ここでは、この課題解決手段を、各種の処理に不可
欠な算術演算機構に適用した場合を例に挙げて説明す
る。チップスライス化された演算機構の概要を図３に示
す。この図３において、システム内部４と、システム外
部５には、それぞれ複数のユニットＵ１〜Ｕｎが設けら
れている。

【００３６】各ユニットＵ１〜Ｕｎは、オブジェクト指
向技術を取り入れてチップスライス化したもので、その
内部には、それぞれ１または複数のモジュールＭ１〜Ｍ
ｎがカスケード接続されている。また、ユニットＵ１〜
Ｕｎはカスケード接続されており、さらに、各々のユニ
ットＵ１〜Ｕｎはバス３に接続された状態で演算機構を
構成している。ここで、各ユニットＵ１〜Ｕｎおよび各
モジュールＭ１〜Ｍｎは、そのカスケード接続の順序に
対応して、最下位〜最上位まで処理順序が決定されてい
る。図３においては、ユニットＵ１が最下位ユニット、
ユニットＵｎが最上位ユニット、各ユニット内において
はモジュールＭ１が最下位モジュール、モジュールＭｎ
が最上位モジュールである。

【００３７】（算術演算機構への適用例−メッセージの
判断）このような演算機構に対して、使用者は、演算を
指示するメッセージ（ここでは、加減乗除算のいずれか
を指示する情報）と、パラメータ（演算精度および演算
データ）とをバス３を介して順次送る。すると、各ユニ
ットＵ１〜Ｕｎの各モジュールＭ１〜Ｍｎは、まず、メ
ッセージを自己宛てのメッセージか否か判断し、自己宛
てのメッセージである場合には、パラメータを取り込ん
でその演算精度を記憶する。そして、最下位ユニットＵ
１の最下位モジュールＭ１から、その場合に必要となる
最も上位のユニットＵ２〜Ｕｎの最も上位のモジュール
Ｍ１〜Ｍｎに至るまで、順次、演算データを取り込む。

【００３８】（算術演算機構への適用例−モジュール数
の判断）このように演算データを取り込む際、各モジュ
ールＭ１〜Ｍｎは、演算に必要となるモジュール数を判
断する。以下、このモジュール数の判断機構について説
明する。図４はモジュール数の判断と演算データのラッ
チ機構を示す図である。この図４において、ユニットＵ
ｘと、このユニットに対する下位ユニットＵx-1および
上位ユニットＵx+1とが示されており、各ユニットＵx-1
〜Ｕx+1には、それぞれ、演算データラッチ機構Ｒと、
複数の演算モジュールＭ１〜Ｍｎとが設けられている。
そして、各ユニットＵx-1〜Ｕx+1の演算データラッチ機
構Ｒがカスケード接続され、各ユニットＵx-1〜Ｕx+1の
演算モジュールＭ１〜Ｍｎがカスケード接続され、演算
データラッチ機構Ｒと各演算モジュールＭ１〜Ｍｎとが
接続されている。

【００３９】このような構成において、まず最初に、ユ
ニットＵｘは、下位のユニットＵx-1の演算データラッ
チ機構Ｒからラッチ操作のメッセージを受けて、演算精
度と比較しながら、自己のユニットＵｘの内部の演算モ
ジュールＭ１〜Ｍｎについてデータラッチ操作を繰り返
す。そして、演算精度に対して演算モジュールＭ１〜Ｍ
ｎの数が不足する場合、演算データラッチ機構Ｒは、自
己の直近上位のユニットＵx+1の演算データラッチ機構
Ｒにラッチ操作のメッセージを伝える。

【００４０】このようなラッチ操作を、図３の最下位ユ
ニットＵ１から始めて、演算精度と演算モジュールの数
とが対応する迄、順次、直近上位のユニットＵにデータ
ラッチ操作のメッセージを伝える。このようなラッチ操
作を行なうことにより、任意の精度に対応した演算モジ
ュール数を動的に決めることができる。また、このラッ
チ操作と同時に、最下位モジュールから順に演算データ
を取り込む。そして、必要な演算データが全て取り込ま
れると、演算機構内では演算精度にあったクロックを用
いて演算が実行され、演算結果がバスを介して返送され
る。

【００４１】（算術演算機構への適用例−モジュール数
の判断−減算と除算機構の場合）上記のように、演算モ
ジュール数の判断は、各ユニットＵに記憶された演算精
度によって判断される。しかしながら、算術演算機構が
減算機構である場合には、その演算結果である「差」の
精度範囲が、「０」〜「減数データのビット数」と不定
になる。あるいは、算術演算機構が除算機構である場合
には、その演算結果である「商と剰余」の精度範囲が、
やはり「０」〜「除数データのビット数」と不定にな
る。この場合におけるモジュール数の判断は、上記判断
とは逆に、最上位モジュールから下位モジュールに向か
って、「０」がどのモジュールまで続いているかを知ら
せる同様な情報伝搬機構によって実現できる。

【００４２】（加算／減算機構への適用例）次に、この
ようなオブジェクト技術指向について、さらに具体的に
説明する。ここでは、算術演算機構のうち、加算／減算
機構に適用した場合を例に挙げて説明する。まず、ここ
で想定している加算／減算機構について説明する。この
加算／減算機構は、ある演算精度の加算／減算器（モジ
ュール）を複数備えて構成されている。そして、各モジ
ュールはカスケード接続されており、使用するモジュー
ル数を変更することで、1モジュールの演算精度の整数
倍に演算精度を拡張することが可能である。また、各モ
ジュールは、自己に送られた演算精度に基づいて、必要
なモジュール数とクロック数およびクロック周波数等を
判断し、演算結果を返す。この判断機構は中央制御形と
ならないよう、各モジュール間のメッセージ通信の伝搬
により行なう自己判断機構とする。また、パラメータに
演算精度を付加することにより、演算精度の制限を受け
ず、任意精度に対応可能となる。

【００４３】このような加算／減算機構におけるモジュ
ールのブロック図を図５に示す。また、この際の各モジ
ュールの処理のフローチャートを図６に示す。この図５
においてモジュールＭは、ｎビット加／減算器１０、分
周器１１、演算精度の記憶部１２、および、演算の種類
の記憶部１３を備えて構成されており、これら各部は図
示のようにバス１４にて接続されている。

【００４４】（加算／減算機構への適用例−メッセージ
判断の詳細）このような構成においてモジュールＭは、
加減乗除演算を指示するメッセージをバス１４を介して
受け取る。このメッセージは、例えば、その上位２ビッ
トが、加算であれば「００」、減算であれば「０１」の
ように所定方法に従って構成されており、モジュールＭ
は、このようなメッセージを記憶部１３の記憶内容と比
較することにより、メッセージが自己宛てか否かを判断
する（ステップＳ−１）。そして、モジュールＭは、メ
ッセージが自己宛てである場合には、その内容に応じ
て、nビット加／減算器１０を加算器あるいは減算器に
切り替える（ステップＳ−２）。

【００４５】その後、モジュールＭは、メッセージに続
けて送られてきたパラメータに含まれる演算精度を、記
憶部１２に記憶する（ステップＳ−３）。そして、この
記憶部１２に記憶した演算精度を用いて、演算に最適な
クロック周波数を分周器１１を通して選定する（ステッ
プＳ−４）。次いで、モジュールＭは、演算に必要な演
算モジュール数の決定と、パラメータに含まれる演算デ
ータの取り込みとを、上述の図３と図４で示したよう
に、記憶部１２に記憶した演算精度と比較しながら行な
う（ステップＳ−５）。また、このため、上位モジュー
ルと下位モジュール伝搬用メッセージとして、図示のよ
うにデータラッチ信号を設ける。また、nビット加／減
算器１０の接続は、図示のように桁上げ／桁借りデータ
を下位桁から入力して、上位桁へ出力することにより、
容易に実現できる。そして、全ての演算データを取り込
んだ後で演算を実行し（ステップＳ−６）、この演算結
果をバス１４を介して返送して（ステップＳ−７）、演
算処理を終了する。

【００４６】（加算／減算機構への適用例−クロック数
の判断の詳細）ここで、ステップＳ−４におけるクロッ
ク数の判断について、一層詳細に説明する。この判断
は、記憶部１２に記憶してある演算精度と比較しなが
ら、分周器１１の出力のクロック数をカウントし、必要
なクロック数を制御する。例えば、演算精度がｎビット
×ｎビットである場合、分周器１１の出力の必要なクロ
ック数はｎとなる。

【００４７】ここで、多精度演算時は、多くのモジュー
ルのカスケード接続になる。従来の一系統クロックに同
期した演算では多精度時のクロックスキューが問題にな
るが、本機構では各モジュールＭ分のクロック用として
考えればよく、精度増に対するクロックスキューは問題
とならない。一つ前の演算結果を半クロック間ラッチし
ておくことにより、各モジュールＭ間のクロックの位相
差は半クロック以内であればよく、演算結果の更新（ラ
ッチ）はその半クロック後であることによる。

【００４８】（加算／減算機構への適用例−減算時の演
算結果の精度の判断の詳細）次に、メッセージの内容が
減算である場合の演算結果の精度判断について詳細に説
明する。なお、除算の場合も同様である。減算結果（あ
るいは除算結果）のビット数は最大、「減数（あるいは
除数）のビット数」〜「０」と不定になる。そこで演算
結果が上位モジュールからどのモジュールまで「０」が
続いているかを伝えるデージーチェーンを構成すること
により、演算結果の精度を判断することができる。その
ための信号が、図５に示す、演算結果の精度判断信号
（ARIとARO）である。

【００４９】図７に演算結果の精度判断機構を示す。こ
の図７においては、複数のモジュール間の精度判断信号
の接続関係と出力状態とを示す。この図７において、デ
ージーチェーン用の精度判断信号ARIとAROの関係は、AR
IがLowでかつ自モジュールの演算結果が「０」のときAR
OをLow出力する。すなわち、

【数１】 である。したがって、図７のように、最上位モジュール
ＭｎのARIはプルダウンし、ARIがLowでAROをHigh出力し
ているモジュールＭn-2以降の結果を有効桁数と判断す
ることができる。

【００５０】（実施の形態２）次に、実施の形態２につ
いて説明する。この実施の形態２は、概略的に、オブジ
ェクト指向技術を除算器に適用した例を示すものであ
る。実施の形態１で示した内容は、チップスライス化が
実現できることを前提にしている。したがって、除算器
のように、チップスライス化が最も困難とされてきたも
のについても、このチップスライス化を行なった上で、
オブジェクト指向技術を適用することが必要となる。以
下、除算器のチップスライス化について説明した後、オ
ブジェクト指向技術を適用した除算器について説明す
る。

【００５１】本願出願人は、これまでに、特に演算に多
くの時間を要する乗除算に関し、演算精度に応じて演算
機構を構成することによって効率的な演算を実行する分
散処理アーキテクチャの開発を行ってきた（１−中村次
男、笠原宏：「任意精度の演算が可能な並列除算器のア
ーキテクチャ」、信学論（C-II）、Vol.J75-C-II、No.
5、pp.185-192（1992-5）、２−中村次男、笠原宏：
「任意の精度に被除数を拡張できる並列除算器の提
案」、電学論（C）、Vol.111-C、No.7、pp.273-278（19
91-7）、３−中村次男、笠原宏：「任意の精度に拡張容
易な除算器の提案」、電学論（C）、Vol.111-C、No.3、
pp.123-128（1991-3）、４−中村次男、笠原宏：「拡張
容易な乗算器モジュールとそのワンチップ化の提案」、
電学論（C）、Vol.110-C、No.2、pp.95−100（1990-
2））。

【００５２】特に、除算器はこれまで演算桁数を越えた
使用が不可能であったが、本願出願人は、数モジュール
の除算器に除算データを振り分けて除算を分散処理する
チップスライス化の実現に成功した。その結果、演算精
度に対し、ダイナミックに除算モジュールの結合が行わ
れ、要求された任意の精度で除算実行を容易に行なうこ
とが可能となった。本方式は完全なハードウェア化で実
現でき、ソフトウェアのような柔軟性と開発効率の問題
が解決され、しかもチップスライス化により低コストで
の実現が期待できる。

【００５３】ここで、並列形はクロックや制御回路を必
要とせず高速演算向きであるが、多精度演算においては
集積度とファンイン／ファンアウト増の問題が伴う。一
方、順序回路形はクロックを用いる分、並列形よりは演
算速度が低下するが構成ゲート数が少なく、多精度演算
向きであるといえる。

【００５４】次に、本願出願人が開発した順序回路形チ
ップスライス機構について述べる。本除算器のアルゴリ
ズムは減算シフト方式に基づいたものである。本除算モ
ジュ−ルを図８に示す。自モジュール内nビットの除数
Ｙn-1〜Ｙ０と被除数との減算は、被除数が1ビットシフ
トされるごとに行われ、n回（ステップ）繰り返されて1
除算モジュ−ル分の除算が終了する。このシフトされる
被除数、減算結果および部分剰余の伝搬入出力をそれぞ
れ以下のような各記号で定義する。 データ伝搬の入出力 ＱＩ：被除数のシフト入力 ＱＯ：被除数のシフト出力 ＢＩ：減算結果の桁借り入力 ＢＯ：減算結果の桁借り出力 ＲＩ：部分剰余のシフト入力 ＲＯ：部分剰余のシフト出力

【００５５】ここで、あるステップ時の被除数をＸn-1
〜Ｘ０、その1ステップ前の部分剰余をＤkn-1〜Ｄk0お
よび減算抑止信号をPとしたとき、減算結果の差Ｄn-1〜
Ｄ０は各減算時の桁借り出力をＢn-1〜Ｂ０とすると、
以下の論理式で示される。

【００５６】

【数２】

【数３】

【００５７】以下、同様に、

【数４】

【００５８】

【数５】 以上のＤn-1〜Ｄ０が新部分剰余Ｄkn-1〜Ｄk0になる。
また、各減算結果の桁借り出力は以下の論理式で示され
る。

【００５９】

【数６】

【００６０】

【数７】

【００６１】以下、同様に、

【数８】

【００６２】

【数９】

【００６３】上式は、初段の入力ＲＩには被除数のＭＳ
Ｂが1ビットシフトした状態での演算操作開始を意味し
ている。つまり、最上位モジュールの被除数はＭＳＢか
ら最下位モジュールのＲＩに伝搬し、1除算操作終了時
にはＲＩにＸ０が与えられる。Ｄkn-1と最終段の減算結
果のDn-1は減算抑止信号Pによって選択され、出力ＲＯ
から上位モジュールの入力ＲＩに自モジュールの部分剰
余として伝搬する。

【００６４】

【数１０】 また、モジュール内最上位桁借りＢn-1は、出力ＢＯか
ら上位モジュールの入力ＢＩに桁借り出力として伝搬す
る。

【００６５】最上位モジュールのBn-1が減算抑止信号P
として、全モジュールにフィードバックされる（全モジ
ュールを連結して減算した結果、負のときPは「１」）
と同時に商としてＱＩに伝搬する。例えば、４ビット除
算器の場合、除算データの被除数と除数および除算結果
の商と剰余はそれぞれ４ビットで、以下のように各記号
を定義する。 被除数 Ｘ３、Ｘ２、Ｘ１、Ｘ０ 除数 Ｙ３、Ｙ２、Ｙ１、Ｙ０ 商 Ｑ３、Ｑ２、Ｑ１、Ｑ０ 剰余 Ｒ３、Ｒ２、Ｒ１、Ｒ０

【００６６】１モジュールの各ステップを図９に示す。
図９において、各ステップではＢＩも含めて除数Ｙ３〜
Ｙ０との減算を行い、その結果の桁借り出力がＢＯにな
る。除算のオーバーフローを避け、すべての演算を可能
とするため、被除数の上位４ビットＸ７〜Ｘ４は初期設
定ですべて「０」にイニシャライズされる。従って、1
モジュールの被除数は８ビットであるが、実際の演算は
４ビット÷４ビットである。

【００６７】図９から、kステップにおけるｉ桁目の部
分剰余Ｒｉは次式で示される。

【数１１】 各ステップにおいて最終桁借り出力が正（「０」も含
む）で商は「１」（負で「０」）になり、Ｑ３から順に
Ｑ０へと商が求まる。

【００６８】上述のチップスライス化理論によって、今
まで不可能視されていた除算の分散処理が可能になり、
nビット除算にはnクロックで効率的に除算を実行する分
散処理アーキテクチャが実現できる。図１０は、８ビッ
トの精度のｍ個の除算器（モジュール）Ｍ１〜Ｍｍを設
け、８〜８mビット精度の除算機構を示したものであ
る。これらＭ１〜Ｍｍは、その間に設けたSW1、SW2、SW
3……によって、必要に応じて接続される。例えば、８
ビット精度ではすべてのスイッチはオフ、１６ビット精
度ではSW１だけがオン、そして８mビット精度ではすべ
てのスイッチがオン状態になる。当然、被除数と除数は
図１０の下位８ビットから８ビット単位に、左側の除算
器Ｍ１から順次それぞれの除算器Ｍ２〜Ｍｍに与えられ
る。実際に８ビット除算器Ｍをワンチップ化し、ボード
上に４チップ実装し、８〜３２ビット除算の実験を行っ
た。

【００６９】次に、図１０の除算機構を内蔵した任意精
度除算ユニットの試作について報告する。先に開発した
除算器Ｍのチップスライス化とボード上での試作は、予
め用意しておいたシステム内部で処理できる程度の演算
精度を想定し、従来のような中央制御形によるものであ
った。しかし、前述したような超高精度化対応やVSIのV
Cを考慮し、これまでの中央制御形ではなく、各演算チ
ップがオブジェクト指向手法を取り入れ、演算精度に合
わせて複数の同一演算チップだけの動的な接続で任意の
精度に対応可能な機構を本願出願人は新たに開発し、試
作実験を行った。

【００７０】基本的には、上述のように、カスケード接
続した数モジュールをメッセージとパラメータに応じて
制御する処理機構組込形のユニット構成になる（図１
１）。1ユニットの処理能力を超えたパラメータに対し
ては、更にカスケード接続したユニット間のメッセージ
通信により必要なユニット数が用いられて、処理結果を
返す。

【００７１】（除算オブジェクトへの適用）次に、本願
出願人が提案するオブジェクト指向ハードウェア設計法
について、試作を通してその動作確認を行ったので、こ
の内容について以下説明する。本除算オブジェクトは計
算機（ホスト）の高速で任意精度対応補助除算機構とし
てのものである。ただ大きな障害としてはシステムへの
実装の問題が挙げられる。優れた機能をPLDやFPGAなど
でチップ化しても、例えば、計算機内に組み込んだり、
システムバスに接続するにはハードウェアの知識は不可
欠であり、だれにでも容易に行えるものではない。

【００７２】そのため、PCIバス接続用のインタフェー
ス基板などが市販されているが、どの機種の計算機にも
簡単に接続できる実装の容易性を考慮し、先ず演算速度
よりもシステムの動作確認を目的に、ＲＳ−２３２Ｃ端
子に直接接続するタイプの除算ユニットを試作した。1
ユニットは順序回路形８ビット除算器４個構成とした。
従って、本除算ユニットはひとつで８から３２ビットの
可変精度除算を効率よく行い、更に同除算ユニットをカ
スケード接続することにより、任意の精度に対応可能で
ある。

【００７３】必要な可変長除算データをホスト側から入
力し、精度に比例したクロック数で除算を実行後、結果
をホスト側に返送する。本除算ユニットの構成図を図１
２に示す（遊佐敦史、笠原宏、中村次男：「ＲＳ−２３
２Ｃで接続可能な任意精度補助除算ユニットの試作」、
信学総全大、A-51（1995-3））。

【００７４】ここでは、ＲＳ−２３２Ｃ機能も含めた本
除算ユ二ニットのワンチップ化を想定し、ＲＳ−２３２
Ｃインタフェースは必要最小限の機能に限定した。図１
２に示すように、本除算ユニット２０のＲＳ−２３２Ｃ
コネクタ２１を、ホストコンピュータ３０のＲＳ−２３
２Ｃコネクタ３１に直接差し込むことで、両者を接続す
る。なお、試作では動作確認を目的にＲＳ−２３２Ｃイ
ンタフェースとしたが、SOCやシステム内部に実装する
場合はバスインタフェースが適している。

【００７５】図１２の可変精度除算機構２２は、８〜３
２ビットの除算を、演算精度に比例したクロック数を用
いて実行する。また、バッファ機構２３には、ホストコ
ンピュータ３０からの演算精度を付加した、８〜３２ビ
ットの除算データを格納する。このバッファ機構２３
は、８除算データまで格納できるバッファとして試作し
たが、ホストコンピュータ３０からの送信要求がなくな
った場合か、バッファが満杯になった場合には、可変精
度除算機構２２で演算精度に合わせて順次除算を実行
し、この除算結果をバッファに蓄えた後、演算精度を付
加して全除算結果をホストコンピュータ３０に返送す
る。

【００７６】ここで、可変精度除算機構２２は任意精度
対応可能であるため、この除算ユニット２０を更にカス
ケード接続することによって、1ユニットの整数倍に精
度を拡張することが可能である。このため、本願出願人
は、1ユニットをFPGA（Xilinx社製、XC5210、84ピンPLC
C）にワンチップ化し、それを４チップカスケード接続
して、８から１２８ビットの可変精度除算を実験により
検証した（大石博朗、杉山寿男、鈴木領、笠原宏、中村
次男：「精度にあわせて効率的な除算を行なう補助ユニ
ットの開発」、信学総全大、C-12-42（1997））。

【００７７】（実施の形態３）最後に、本発明を、情報
セキュリティ技術として公開鍵暗号システムの標準とな
っているRSA暗号に組み込む乗除算機構に適用した例を
示す。本願出願人は、オブジェクト指向手法を取り入れ
た乗除算機構組み込んでワンチップ化し、試作実験を行
った。ここで、RSA暗号では、暗号化と復号において A^m ≡ R mod n の剰余演算を行なう。この鍵のnの精度は、容易に解読
できないよう、現在では１、０２４ビットが必要とさ
れ、コンピュータの性能向上により更なる高精度化が進
むと考えられている。

【００７８】このような超高精度演算においては多くの
演算時間を要するため、RSA暗号は主に秘密鍵の配送や
ディジタル署名といった短いデータ用に使われている。
そこで、効率的なアルゴリズムあるいは専用ハードウェ
アでの高速化が重要課題となっており、実際にワンチッ
プ化した例も報告されている（１−森田光：「暗号技術
と高速算法」、情報処理、Vol.3４、No.3、pp.336-342
(1993-3) 、２−Brickel、E.F.:“A Survey of Hardwar
e Implementations of RSA”、 Advances in Cryptolog
y-CRYPTO'89、 Lecture Notes in Computer Science 43
5、 pp.368-370、 Springer-Verlag(1990)、３−石井晋
司、大山勝一、山中喜義：「高速公開鍵暗号プロセッ
サ」、信学論、D-I、Vol.J80-D-I、No.8、pp.725- 735
(1997-8)、４−日本IBM（株）「1024ビットRSA暗号アク
セラレータ」、NIKKEI BYTE (1999-2)）。

【００７９】しかし、複雑な演算機構の分散処理化を実
現するのは容易ではないため、チップスライス化を考慮
したものはなく、更なる精度増には再開発が必要とな
り、またワンチップに実装するには極めて高集積なもの
となる。本願出願人が試作したRSA公開鍵暗号システム
（中村次男、大石博朗、笠原宏：「RSA公開鍵暗号シス
テム実装におけるビットスライス化の一方式」、電学論
（C）、Vol.118-C、No.7/8、pp.1073−1081（199８-7/
8））の1チップは１６ビットと３２ビット乗除算器をそ
れぞれ４モジュール内蔵（乗算１６〜６４ビット、除算
３２〜１２８ビットの可変精度）で、制御回路も含めて
ゲート規模は約１万６千ゲート（CMOSゲートアレイ、10
0ピンQFP）である。このRSA公開鍵暗号システムを適用
したチップの概要を図１３に示す。

【００８０】試作したチップをボード上に４個実装し、
１６〜２５６ビット長の鍵に対する暗号化／復号の実験
を行いチップスライス化が正常に動作することを確認し
た。図１４に示すように、実験用ボードはＰＣＩバスイ
ンタフェースボード（GPIO-100MN）を介してホストコン
ピュータ（MMX Pentium、 233MHz）に接続される。例え
ば、暗号化ではホストコンピュータから、平文Aそして
公開鍵n、mのデータが順に実験用ボードに送られる。実
験用ボードでは精度に合わせたべき乗剰余演算が実行さ
れ、結果の暗号文Rがホストコンピュータに返送され
る。1、０２４ビットのべき乗剰余演算時は１６チップ
のカスケード接続になるが、これらの制御は完全ハード
ウェア化によって実行される。電子機器の性能向上によ
り、要求される演算精度数も更に高くなるといわれてい
るが、オブジェクト指向手法を取り入れることによりカ
スケード数の追加だけで容易に対応可能である。

【００８１】さて、これまで本発明の実施の形態につい
て説明したが、本発明は、上述した実施の形態以外に
も、上記特許請求の範囲に記載した技術的思想の範囲内
において種々の異なる実施の形態にて実施されてよいも
のである。例えば、上記実施の形態においては、本発明
を主として加減乗除機構に適用した例を示したが、任意
の演算を行なうための集積回路において同様に適用する
ことができる。

【００８２】

【発明の効果】以上に説明したように、請求項１または
５に記載の本発明によれば、送られたメッセージが自己
宛てのメッセージであるか否かを判断し、自己宛てのメ
ッセージである場合には、機能に必要となるモジュール
の数が自動的に決定される。このことにより、コアでは
演算に必要となる制御を自律的に行なうことができる。
したがって、コア（ＶＣ）の使用者は抽象的に部品化さ
れたＶＣの内部を知る必要がなく、またＶＣが他のＶＣ
の動作によって破壊（変更）される危険性がない。した
がって、コアの再利用や拡張を容易に行なうことができ
る。

【００８３】また、請求項２または６に記載の本発明に
よれば、演算データを取り込んだモジュールの数が演算
精度に対応する迄、データラッチ操作が行なわれ、モジ
ュールの数が不足する場合には、他のユニットにおい
て、同様にデータラッチ操作が行なわれる。このように
データラッチを動的に順次行なうことにより、演算精度
に応じたモジュール数を決定することができる。

【００８４】また、請求項３または７に記載の本発明に
よれば、演算結果０を出力するモジュールの数を計数す
ることにより、演算結果の精度範囲が算定される。この
ように特定の演算結果を出力するモジュールの数を計数
することにより、演算結果の精度範囲を算定することが
できる。

【００８５】また、請求項４または８に記載の本発明に
よれば、バスの使用権は使用権通知線を介して受け渡さ
れ、また、バスの使用終了通知は終了通知線を介して受
け渡される。したがって、トークンリング方式のように
使用権情報をバス自体を用いて受け渡す方式とは異な
り、バスを用いることなく使用権情報を受け渡すことが
できるので、バスの使用効率を高めることができる。す
なわち、複数コア間のバス調停機構をバスの使用権通知
線とバスの使用終了通知線で構成することにより、トー
クンリング方式のようなバスの使用権情報をバスを介さ
ずに行えるので、バスの使用効率を高めることができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態における、オブジェクト指
向技術を適用した複数のＶＣから構成されるＳＯＣを示
すブロック図である。

【図２】オブジェクト指向技術を適用した複数のＶＣか
ら構成されるＳＯＣを示すブロック図である。

【図３】チップスライス化された演算機構の概要を示す
図である。

【図４】モジュール数の判断と演算データのラッチ機構
を示す図である。

【図５】加算／減算機構におけるモジュールのブロック
図である。

【図６】各モジュールの処理のフローチャートである。

【図７】演算結果の精度判断機構を示す図である。

【図８】本除算モジュ−ルを示す図である。

【図９】１モジュールの各ステップを示す図である。

【図１０】除算機構を示す図である。

【図１１】処理機構組込形のユニット構成を示す図であ
る。

【図１２】除算ユニットの構成図である。

【図１３】RSA公開鍵暗号システムを適用したチップの
概要を示す図である。

【図１４】実験用ボードの構成を示す図である。

【符号の説明】

１ ＳＯＣ ２ ＶＣ（コア） ３、１４ バス １０ nビット加／減算器 １１ 分周器 １２ 演算精度の記憶部 １３ 演算の種類の記憶部 Ｕ１〜Ｕｎ、Ｕx-1〜Ｕx+1 ユニット Ｍ１〜Ｍｎ、Ｍ１〜Ｍｍ モジュール Ｒ 演算データラッチ機構

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B045 EE07 GG01 GG02 KK08 5B046 AA08 5F064 DD04 DD13 DD31 HH03 HH06 HH10 HH12 HH13 HH14

Claims (8)

【特許請求の範囲】
1. 【請求項１】 １以上のコアを１チップ上に備え、所定
   機能を起動するメッセージと、この機能に必要となる演
   算データと演算精度とを含むパラメータとを受けて上記
   機能を行なう集積回路であって、 上記コアは複数のユニットを備えると共に、各ユニット
   は上記機能を実行する複数のモジュールを備え、 上記複数のユニットおよび上記複数のモジュールは、そ
   れぞれカスケード接続され、 上記各ユニットは、 上記メッセージが自己宛てのメッセージであるか否かを
   判断し、 上記メッセージが自己宛てであると判断した際、上記演
   算データを取り込んだ上記モジュールの数が上記演算精
   度に対応する迄、上記複数のモジュールにて所定順序で
   上記演算データを取り込むことにより、上記機能に必要
   となるモジュールの数を決定すること、 を特徴とする集積回路。
2. 【請求項２】 上記各ユニットは、演算データラッチ機
   構を備え、 上記演算データラッチ機構は、 上記演算データを取り込んだ上記モジュールの数が上記
   演算精度に対応する迄、上記複数のモジュールに対して
   所定順序でデータラッチ操作を行ない、 上記モジュールの数が不足する場合には、他のユニット
   の演算データラッチ機構に対して、ラッチ操作のメッセ
   ージを伝送すること、 を特徴とする請求項１に記載の集積回路。
3. 【請求項３】 上記各ユニットは、上記機能が減算また
   は除算である場合、演算結果０を出力する上記モジュー
   ルの数を上位のモジュールから下位のモジュールに至り
   計数することにより、演算結果の精度範囲を算定するこ
   と、 を特徴とする請求項１または２に記載の集積回路。
4. 【請求項４】 複数のコアを１チップ上に備えた集積回
   路であって、 上記複数のコアに対して共通に接続されたバスと、 上記複数のコアを巡回的に接続する、上記バスの使用権
   通知線と、 上記各コアの出力を当該コアの上流のコアに入力する、
   上記バスの使用終了通知線とを備え、 上記各コアは、 自己の上流のコアから上記使用権通知線を介して行なわ
   れた出力がＨｉｇｈまたはＬｏｗの所定の一方の状態で
   ある場合には、上記バスの使用が可能であると判断し、 自己の上記バスの使用が終了した際には、自己の上記使
   用権通知線を介して行なう出力を上記一方の状態とし、 上記使用終了通知線を介して上記一方の状態の出力が入
   力された場合には、自己の上記使用権通知線を介して行
   なう出力をＨｉｇｈまたはＬｏｗの所定の他方の状態と
   すること、 を特徴とする集積回路。
5. 【請求項５】 １以上のコアを１チップ上に備え、上記
   コアは複数のユニットを備えると共に、各ユニットは上
   記機能を実行する複数のモジュールを備え、上記複数の
   ユニットおよび上記複数のモジュールは、それぞれカス
   ケード接続されて構成され、所定機能を起動するメッセ
   ージと、この機能に必要となる演算データと演算精度と
   を含むパラメータとを受けて上記機能を行なう集積回
   路、に対する制御方法であって、 上記各ユニットにおいて、上記送られたメッセージが自
   己宛てのメッセージであるか否かを判断するメッセージ
   判断工程と、 上記メッセージ判断工程において自己宛てであると判断
   した際、上記演算データを取り込んだ上記モジュールの
   数が上記演算精度に対応する迄、上記複数のモジュール
   にて所定順序で上記演算データを取り込むことにより、
   上記機能に必要となるモジュールの数を決定するモジュ
   ール数決定工程と、 を備えることを特徴とする集積回路の制御方法。
6. 【請求項６】 上記モジュール数決定工程において、 上記演算データを取り込んだ上記モジュールの数が上記
   演算精度に対応する迄、上記複数のモジュールに対して
   所定順序でデータラッチ操作を行なうデータラッチ操作
   工程と、 上記モジュールの数が不足する場合には、他のユニット
   の演算データラッチ機構に対して、ラッチ操作のメッセ
   ージを伝送するラッチメッセージ伝送工程と、 を備えることを特徴とする請求項５に記載の集積回路の
   制御方法。
7. 【請求項７】 上記モジュール数決定工程において、上
   記機能が減算または除算である場合、演算結果０を出力
   する上記モジュールの数を上位のモジュールから下位の
   モジュールに至り計数することにより、演算結果の精度
   範囲を決定する精度範囲決定工程、 を備えることを特徴とする請求項５または６に記載の集
   積回路の制御方法。
8. 【請求項８】 複数のコアを１チップ上に備え、上記複
   数のコアに対して共通に接続されたバスと、上記複数の
   コアを巡回的に接続する、上記バスの使用権通知線と、
   上記各コアの出力を当該コアの上流のコアに入力する、
   上記バスの使用終了通知線とを備えて構成された集積回
   路、に対する制御方法であって、 上記各コアにおいて、自己の上流のコアから上記使用権
   通知線を介して行なわれた出力がＨｉｇｈまたはＬｏｗ
   の所定の一方の状態である場合には、上記バスの使用が
   可能であると判断する工程と、 自己の上記バスの使用が終了した際には、自己の上記使
   用権通知線を介して行なう出力を上記一方の状態とする
   工程と、 上記使用終了通知線を介して上記一方の状態の出力が入
   力された場合には、自己の上記使用権通知線を介して行
   なう出力をＨｉｇｈまたはＬｏｗの所定の他方の状態と
   する工程と、 を備えることを特徴とする集積回路の制御方法。