JP2002521720A - モジューロ乗算のための回路および方法 - Google Patents

モジューロ乗算のための回路および方法

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JP2002521720A JP2000561553A JP2000561553A JP2002521720A JP 2002521720 A JP2002521720 A JP 2002521720A JP 2000561553 A JP2000561553 A JP 2000561553A JP 2000561553 A JP2000561553 A JP 2000561553A JP 2002521720 A JP2002521720 A JP 2002521720A
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Abstract

(57)【要約】 コプロセッサ４４は、データを暗号化し、暗号を解読するためにモジュラ指数等式を計算する数学的アルゴリズムを実行する。パイプライン化乗算器５６はA/B RAM７２に格納される１６ビット・データ値を受信し、部分積を生成する。生成された部分積は加算器５８内で、積RAM６４内に格納される前回の部分積と合算される。モジューロ換算器６０は、合計値の特定のデータ・ビット位置が論理１値を有するとき、バイナリ・データ値Ｎを合計値に整合し加算する。Ｎ RAM７０は、モジューロ換算器６０内で合計値に加算されたデータ値Ｎを格納する。コプロセッサ４４は、フォスタ−モンゴメリ換算アルゴリズムを計算し、モンゴメリ換算アルゴリズムで必要とされたように↓の値を最初に計算する必要なしに、（A*Ｂ mod N）の値を換算する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般に乗算器に関し、さらに詳しくは、暗号化乗算器に関する。
【０００２】
【従来の技術】
リベスト−シャミル−エイドルマン（RSA：Rivest-Shamir-Adleman）は、電子
装置間のデジタル・データ転送に関して高度な機密性を提供する、広く用いられ
ている暗号化アルゴリズムである。RSAアルゴリズムのモジュラ累乗法数学は、
ハードウェア乗算器に基づくモジュラ換算のためのモンゴメリ法を利用して効率
的に計算することができる。大きな整数のモジュラ累乗法は、モジュラ乗算を繰
り返すことで効率的に計算することができ、RSA演算全体の効率性は乗算器の速
度に直接的に関わる。ハードウェア乗算器アーキテクチャは、モンゴメリ・アル
ゴリズムの膨大な平衡演算に関するパイプライン化法を利用する。モンゴメリ・
アルゴリズムを計算するパイプライン化ハードウェア乗算器は、速度とシリコン
面積のバランスをとることができ、それにより高性能で費用効果の良い解決策が
得られる。また、パイプライン化整数モジュラ乗算器は、多くの用途で必要とさ
れる電力の軽減を可能にする。
【０００３】 RSAアルゴリズムにより容易になる暗号システムは、高レベルの機密性を提供
するが、実現には費用がかかる。モジュラ累乗を伴うRSAアルゴリズムの数学は
簡単明瞭であるが効率的ハードウェアの実現は簡単ではない。より高速の暗号化
動作とより高い性能に対する需要が高まるにつれて、ハードウェア・モジュラ乗
算器アーキテクチャの改良が高度な機密性を確保するために必要とされる。
【０００４】 従って、集積回路内に内蔵するための高性能，低コストで電力が低いモジュラ
累乗および乗算システムを有すると有利である。従来技術によるシステムよりも
少ないクロック・サイクルでモンゴメリ・アルゴリズムを演算することにより高
性能を達成する乗算システムが必要である。さらに、ビット数の増大したオペラ
ンドに適応することのできる乗算システムが必要である。
【０００５】
【好適な実施例の説明】
図１は、データ通信網内で動作するように構築されるスマートカード１０のブ
ロック図である。「コンタクト型」のスマートカード構造においては、スマート
カード１０は、いくつかのコンタクト点１３に接続されるインタフェース（I/F
）ブロック１２を備える。コンタクト点１３は、端末装置（図示せず）とスマー
トカード１０との間の電気信号の転送を可能にする。スマートカード１０は、ス
マートカード１０内の機能ブロックにエネルギを供給するコンタクト点１３のう
ちの１つを通じて、端末装置から動作電位を受信する。コンタクト点１３をさら
に利用して、スマートカード１０と端末装置との間の入力／出力（I/O）信号の
転送を行う。
【０００６】 あるいは、スマートカード１０は、端末装置との物理的接触を行わずに、動作
する「コンタクトレス」スマートカードとすることもできる。この場合、スマー
トカード１０は、搬送周波数上での入力信号の受信と、被変調出力信号の送信の
両方を行う。たとえば、無線周波数（RF）エネルギがスマートカード１０内のコ
イル（図示せず）に放射され、スマートカード１０内の機能ブロックの動作を可
能にする動作電位をコイルが供給する。
【０００７】 外部端末装置とデータを送受信するI/Fブロック１２に加えて、スマートカー
ド１０は、汎用非同期式受信機−送信機装置（UART: Universal Asynchronous R
eceiver-Transmitter device）１４を備える。UART１４は、マイクロプロセッサ
１８と端末装置との間のインタフェースとなる。インタフェース・ブロック、す
なわちUART１４は、UART１４を通じてデータを動的に移動させるボーレート生成
器１６から、可調整クロック信号を受信する。システム・バス１５は、一般にマ
イクロプロセッサ１８を、UART１４，ランダム・アクセス・メモリ（RAM）２０
，読取専用メモリ（ROM）２２、メモリ・アクセス・コントローラ（MAC：Memory
Access controller）２４および機密メモリ管理ユニット（SMMU: Secure Memor
y Management Unit）２８などの他の機能ブロックに接続する。UART１４から受
信されるデータはRAM２０に格納され、RAM２０の一部は不揮発性であってスマー
トカード１０が動作電位を受信していないときに情報を保持する。不揮発性メモ
リの例としては、特に電気的消去可能（E2：Electrically Erasable）メモリま
たは強電性メモリなどがある。ROM２２はスマートカード１０のオペレーティン
グ・システムのためのデータと命令とを、マイクロプロセッサ１８のプログラム
制御のためのシステム・バスを介して提供する。RAM２０からのデータはMAC２４
を通じてフォスタ−モンゴメリ・ハードウェア・アクセラレータ（FMHA）２６に
転送され、そこで数学的演算が行われてデータを暗号化する。FMHA２６はモジュ
ラ演算ユニット（MAU: Modular Arithmetic Unit）または暗号化アクセラレータ
・ブロックとも呼ばれる。暗号化されたデータはFMHA２６からシステム・バス１
５を介してUART１４と端末装置とに転送される。
【０００８】 図１に示されるスマートカード１０は、簡略化された形式にあることに注目さ
れたい。さらに、スマートカード１０は「コンタクト」モードにおいても「コン
タクトレス」モードにおいても動作するプラスチック・クレジット・カード内部
に埋め込まれるコンピュータ・チップであることに注目されたい。とりわけシリ
アル通信インタフェース・ブロック，ウォッチドッグ・タイマ，インターバル・
タイマ，割込コントローラなどの別のブロックを機能ブロックとしてスマートカ
ード１０に追加することもできる。
【０００９】 動作中にスマートカード１０は、スマートカード１０と端末装置との間に送信
されるデータのための安全な通信リンクを開設する。マイクロプロセッサ１８の
制御下で、SMMU２８，MAC２４およびFMHA２６が協働し、暗号化キーおよび他の
情報を用いてRAM２０に格納されるデータの一部を暗号化するためのモジュラ累
乗等式を計算する数学的アルゴリズムを実行する。例として、RAM２０は個人の
健康記録，経済的記録および個人の認証識別子すなわち指紋や網膜アイプリント
などのデータを格納する。個人データはRAM２０からシステム・バス１５を介し
てMAC２４に転送され、MAC２４からデータ・ホスト・バス２５を介してFMHA２６
に転送される。FMHA２６は、モジュラ乗算，加算，減算および累乗法を含む関数
を用いてデータ・ホスト・バス２５上に受信されるデータを暗号化する。データ
暗号化の後で、暗号化された個人データはFMHA２６からUART１４およびI/Fブロ
ック１２に転送される。暗号化された個人データはコンタクトレス・スマートカ
ードにおいてはRF信号を通じて、またコンタクト型スマートカードにおいては１
組のI/Oピンを通じて端末装置に放出される。
【００１０】 図２は、インターネットを介してFMHAブロックを含む集積回路とやりとりされ
ているデータを示す図である。キーボード３０が、中央処理装置（CPU）３４へ
のデータ入力を行うためのインタフェースをユーザに提供する。モニタ３２は、
ユーザがCPU３４に格納されるデータを視覚的に表示することを可能にする。集
積回路３６は、フォスタ−モンゴメリ・アルゴリズムを実行する暗号化回路構成
を備える。CPU３４に格納されるデータは、データ・バスを介して集積回路３６
に転送されて暗号化され、暗号データがインターネット３８に転送される。また
、インターネット３８を介して受信されるデータは集積回路３６に転送され暗号
解読することができる。このように、図２は、インターネットなどの通信網にイ
ンタフェースする暗号化システムを示す。
【００１１】 図３は、図１のFMHA２６に含まれる機能ブロックを示すブロック図である。同
じ要素を示すために図面内では同じ参照番号が用いられることに留意されたい。
さらに、フォスタ−モンゴメリ・アルゴリズムはオペランドＡ，Ｂの積を形成す
ることに留意されたい。ただし、オペランドＡ，Ｂはいずれも１０２４ビット数
などの大きな整数である。FMHA２６が用いるパイプライン化法により、オペラン
ドＡ，Ｂをディジットと呼ばれる複数の規則正しい１６ビット数に分割すること
ができる。ディジットには１６ビットのデータが含まれるが、これは本発明を制
約するものではない。さらに、オペランドＡの数の集合内の各々の分割された数
を値Ａと呼ぶ。同様に、オペランドＢの数の集合内の各々の分割された数を値Ｂ
と呼ぶ。値Ａの例は、A0，A1，...A63であり、値Ｂの例はB0，B1，...B63である
。ホスト・インタフェース（I/F）ブロック４０が値Ａと値ＢとをRAM２０からデ
ータ・ホスト・バス２５（図１）を介して受信する。値Ａ，ＢはA/Bランダム・
アクセス・メモリ（RAM）７２に格納される。また、I/Fブロック４０は、ホスト
・プロセッサすなわちマイクロプロセッサ１８（図１）から制御信号を受信し、
これらの信号はFMHA２６内のデータ転送を制御する制御回路７４によりホスト制
御信号に変換される。
【００１２】 制御回路７４は、データ・バス４１と呼ばれるバスを介して、ホストI/Fブロ
ック４０の出力に接続される端末を有する。制御回路７４は、ホスト・プロセッ
サから制御信号を受信し、ホストI/Fブロック４０とFMHA２６内の他のブロック
との間の対話を制御する信号を生成する。
【００１３】 ディジット・ネゲーション・ユニット（DNU: Digit Negation Unit）４２は、
データ・バス４１を介してホストI/Fブロック４０の出力に接続される入力を有
する。値ＢがDNU４２の入力においてデータ・バス４１上でA/B RAM７２から受信
され、コプロセッサ４４の端末４６に転送されるか、あるいはDNU４２により１
の補数の負数に変換され端末４６に転送される。また、コプロセッサ４４は、デ
ータ・バス４１に接続されA/B RAM７２から値Ａを受信する端末４８を有する。
コプロセッサ４４の端末５０，５２は、それぞれ部分積値と値Ｎとを受信するた
めに結合される。オペランドＮは、すべての演算の係数であり、数学的計算が有
効な有限界を定義する。そのため可能な数の範囲は、係数により制限される。
【００１４】 コプロセッサ４４は、フォスタ−モンゴメリ・モジュラ換算アルゴリズムを計
算する。コプロセッサ４４は、端末４６に接続される第１入力と端末４８に接続
される第２入力とを有する乗算器５６を備える。加算器回路または加算器５８は
、乗算器５６の出力に接続される第１入力とコプロセッサ４４の端末５０に接続
される第２入力とを有する。モジューロ換算器６０は、加算器５８の出力に接続
される第１入力と、コプロセッサ４４の端末５２に接続される第２入力とを有す
る。ラッチ６２は、モジューロ換算器６０の出力に接続される入力とコプロセッ
サ４４の端末５４に接続される出力とを有する。ラッチ６２は、コプロセッサ４
４のある実施例に関しては必要とされない場合もあり、端末４６，４８，５０，
５２などの入力に含まれる場合も含まれない場合もある。
【００１５】 コプロセッサ４４の出力端末は、積RAM６４の入力に接続される。積RAM６４は
、コプロセッサ４４が生成する中間データ値の一時的な格納場所を提供する。例
として、積RAM６４は、２つの別々のRAMすなわち偶数メモリと奇数メモリを有し
、これらにより１回のサイクル内で二重のアクセスを行うことができる。たとえ
ば、１サイクルの間に、偶数メモリは、コプロセッサ４４が関与する次の計算中
に必要とされるデータを供給し、奇数メモリは、前回の計算でコプロセッサ４４
が生成したデータを格納する。次のサイクルで、奇数メモリは、コプロセッサ４
４が関与する次の計算中に必要なデータを供給し、偶数メモリが前回の計算でコ
プロセッサ４４が生成したデータを格納する。このようにして、偶数メモリと奇
数メモリが、各サイクル毎に交代して読取モードと書込モードになり、メモリが
同一サイクルの間に両方とも読取モードまたは書込モードになることはない。積
RAM６４の偶数メモリと奇数メモリは両方とも、各々が１６ビットのデータ（デ
ィジット）を格納する３２の行に編成される。
【００１６】 積RAM６４の出力は、データ・スイッチ・ユニット（DSU：Data Switch Unit）
６８の第１入力に接続される。DSU６８の第２入力は、データ・バス４１に接続
される。DSU６８の出力は、コプロセッサ４４の端末５０に接続される。かくし
て、データ・バス４１からのデータまたは積RAM６４からのデータのいずれか一
方が部分積値としてDSU６８内で選択され、コプロセッサ４４の端末５０に転送
される。また、積RAM６４からのデータは、データ・バス４１にも転送すること
ができる。
【００１７】 N RAM７０は、データ・バス４１に接続され、コプロセッサ４４が用いる数体
系のための係数値を受信する入力を有する。N RAM７０は、たとえば、各々が１
６ビットのデータを格納する６４の行に編成される。N RAM７０の出力は、ディ
ジット比較ユニット（DCU：Digit Compare Unit）６６の第１入力に接続される
。DCU６６の第２入力は、データ・バス４１に接続される。DCU６６の出力は、コ
プロセッサ４４の端末５２に接続される。かくして、データ・バス４１からのデ
ータまたはN RAM７０からのデータのいずれか一方が、DCU６６内で値Ｎとして選
択され、コプロセッサ４４の端末５２に転送される。また、データは、N RAM７
０からデータ・バス４１を介してDCU６６にも転送することができる。
【００１８】 ＡセクションとＢセクションとを有するA/B RAM７２は、データ・バス４１に
接続され、数学的演算のためのソース・オペランドを受信する。例として、A/B
RAM７２は、Ａセクション内に１０２４ビットを有する第１オペランドのディジ
ットのすべて、すなわち被分割オペランドＡの値Ａの６４のディジットを格納す
る。同様に、A/B RAM７２は、Ｂセクション内に１０２４ビットを有する第２オ
ペランドのディジットのすべて、すなわち被分割オペランドＢの値Ｂの６４のデ
ィジットを格納する。このようにして、A/B RAM７２は、コプロセッサ４４の端
末４８に転送される値Ａの６４ディジットと、DNU４２の入力に転送される値Ｂ
の６４ディジットとを格納する。あるいは、A/B RAM７２は、オペランドＡを格
納するものとオペランドＢを格納するものとの２つの別々のメモリとしてもよい
。さらに、本発明においては、A/B RAM７２のＢセクションは、暗号化動作が終
了した後のオペランドＡ，Ｂの乗算の最終的な積を格納する。積RAM６４の出力
は、最終積が計算されると、DSU６８内でデータ・バス４１に転送される。ホス
トI/Fブロック４０は、A/B RAM７２のＢセクションに格納される最終積すなわち
被暗号化データをデータ・ホスト・バス２５に転送することができる。
【００１９】 FMHA２６は、暗号化および暗号解読のためのオペランドＡ，Ｂの乗算を実行す
る。オペランドＡ，Ｂは、数値データまたはアメリカ規格協会情報交換標準コー
ド（アスキー符号（ASCII：American Standard Code for Information Intercha
nge））または他の変換済みキャラクタ集合を利用する序数詞に変換される通常
のテキスト・ストリングとすることができる。FMHA２６は、このデータをバイナ
リ整数全数として扱う。モジュラ乗算のためのモンゴメリ換算アルゴリズムは、
次の形式をとる： (A*R mod N)(B*R mod N)+↓＊Ｎ ただし：Ａは第１オペランドで整数； Ｂは第２オペランドで整数； Ｎは奇数値を有する整数； mod Nは、有限界の要素数を定義する（A*B*R）の剰余数； ＲはＮの値より大きな値を有する２の整数べき数；および ↓は、(A*R mod N)(B*R mod N)+↓＊Ｎが上位ビットを失わずにＲで除算する
ことができる整数になるように計算される換算値である。
【００２０】 FMHA２６の概念を利用するある例においては、２つの１０２４ビット・オペラ
ンドをパイプライン化法およびコプロセッサ４４内の複数のパスまたは回転を用
いて乗算する。このとき、２つの１６ビット・バイナリ数が乗算器５６により乗
算される。しかし、本発明は１０２４ビットのオペランドにも、２つの１６ビッ
ト・バイナリ数を乗算するハードウェア乗算器にも制約されない。簡単にして説
明を行うために、フォスタ−モンゴメリ・モジュラ換算アルゴリズムを、２つの
小さな数を乗算する以下の例を用いて説明する。モンゴメリ法は、オペランドＡ
，ＢをＲで予め乗算することによりモンゴメリ形式に変換して、ハードウェア。
モジュラ換算の問題を簡単にする。
【００２１】 底２の数を用いて、項（A*R mod N）は、A10＝９，R10＝１６およびN10＝１３
のとき０００１の値を有する。さらに、項（B*R mod N）は、B10＝１１，R10＝
１６およびN10＝１３のとき０１１１の値を有する。以下の例では、フォスタ−
モンゴメリ換算アルゴリズムを（A*R mod N）の乗算、すなわち（０００１）と
（B*R mod N）すなわち（０１１１）に用いる。
【００２２】 乗算器５６は、２つのデータ値を乗算し、これらのデータ値の積が加算器５８
に転送される。加算器５８は、前回の部分積と乗算器５６から生成される積との
合計値を生成する。フォスタ−モンゴメリ換算アルゴリズムにおいては、合計値
の特定のビット位置の論理値が、合計値が換算されるべきか否かを決定する。最
初は、特定のビット位置が最も右側のビット位置、すなわち第１合計値の最下位
データ・ビットにある。第２データ値のビット位置の値を第１データ値に乗算す
ると、すなわちビット掛け算の後で、特定のビット位置が左側に１ビット位置だ
け移動する。このため、ビット掛け算を生成するたびに、合計値内の特定のビッ
ト位置は左側に１ビット位置だけ移動される。すなわち最下位ビット位置から最
上位ビット位置に向かって移動する。
【００２３】 フォスタ−モンゴメリ換算アルゴリズムにおいては、特定のビット位置のデー
タ・ビット値が論理１の値を有するとき、Ｎの値は、シフト演算により特定のビ
ット位置に整合され、その合計値に加算される。ビット掛け算毎に特定のビット
位置における論理値をチェックし、Ｎの値を適切に整合および加算することによ
り、コプロセッサ４４の出力で生成される各部分積は、コプロセッサ４４内の回
転毎に適切に換算される。一方で、Ｎの値は特定のビット位置のデータ・ビット
値が論理０値を有する場合は、合計値に加算されない。論理０値は、特定のビッ
ト位置の値がすでに換算されており、Ｎのある倍数が(の成分でないことを示す
。
【００２４】 この例では、乗算器５６は値（A*R mod N）すなわち（０００１）と値（B*R m
od N）すなわち（０１１１）の積を生成する。値（０００１）に（０１１１）の
最下位ビットすなわち論理１値を乗算することにより、第１ビット掛け算が生成
される。ビット掛け算を生成する各乗算毎に、その結果が格納される部分積と合
算される。格納される部分積は最初は０であるので、第１合計値とビット掛け算
とは等しい値を有することに留意されたい。
【００２５】 （１） ０００１ ← 初期値（A*R mod N） （２）ｘ０００１ ← （B*R mod N）の最下位ビット （３） ０００１ ← 第１ビット掛け算 フォスタ−モンゴメリ換算アルゴリズムを用いて、合計値の特定のビット位置
のデータの論理値により、Ｎの値を合計値に加算して、生成されている部分積を
換算すべきか否かが決まる。この例では、第１ビット掛け算（０００１）の最下
位ビットは、論理１値を有し、従って、Ｎ（４）の値が第１ビット掛け算（３）
に加算される。
【００２６】 （３） ０００１ ← 第１ビット掛け算の積 （４） ＋１１０１ ← Ｎの値 （５） １１１０ ← 第１ビット換算後の結果 第２ビット掛け算は、（１）に（B*R mod N）の右から第２番目のビット（０
１１１）を乗算する。
【００２７】 （１） ０００１ ← 初期値 （６） ｘ００１０ ← （B*R mod N）の右から２番目のビット （７） ００１０ ← 第２ビット掛け算の積 第２ビット掛け算の積（７）は、格納された前回の結果（５）と合算されて、
第２合計値（８）を生成する。
【００２８】 （７） ００１０ ← 第２ビット掛け算の積 （５） １１１０ ← 第１ビット換算後の結果 （８） １００００ ← 第２合計値 この場合も、フォスタ−モンゴメリ換算アルゴリズムにおいては、第２合計値
の特定のビット位置の論理値が、第２合計値を換算すべきか否かを決める。この
場合、特定のビット位置は、最下位データ・ビットの左側の位置（１００００）
である。第２データ・ビットは論理０値を有し、従って、Ｎの値は第２合計値に
加算されない。言い換えると、第２合計値はすでに換算されており、シフトされ
るＮ値の加算を必要としない。
【００２９】 第３ビット掛け算は、（１）に（B*R mod N）の右から３番目のビット（０１
１１）に位置する論理値を乗算する。
【００３０】 （１） ０００１ ← 初期値 （９） ｘ０００１ ← （B*R mod N）の右から３番目のビット （１０） ０１００ ← 第３ビット掛け算の積 第３ビット掛け算の後で、第３ビット掛け算の積（１０）が前回の結果（８）
に加算されて、第３合計値（１１）が得られる。
【００３１】 （１０） ０１００ ← 第３ビット掛け算の積 （８） ＋１００００ ← 前回の結果 （１１）０１０１００ ← 第３合計値 第３ビット掛け算の積（１０）を前回の結果（８）と加算した後は、第３合計
値の特定のビット位置の論理値が、合計値を換算すべきか否かを決める。この例
では、特定のビット位置は右から３番目のビット位置（０１０１００）である。
第３合計値の特定のビット位置が論理１値を有するとき、Ｎの値は第３特定ビッ
ト位置に整合され、第３合計値に加算される。一方で、第３合計値の第３特定ビ
ット位置が論理０を有するときは、Ｎの値は第３合計値には加算されない。この
例では、第３合計値の右から３番目のビット位置（１０１００）が論理１値を有
し、Ｎの値は右から３番目のビット位置に整合されて第３合計値に加算される。
【００３２】 （１１） ０１０１００ ← 第３合計値 （１２）＋１１０１ ← 正しく整合されるＮの値 （１３）１００１０００ ← 第３ビット換算の結果 第４ビット掛け算の生成は、（１）に（B*R mod N）の右から４番目のビット
（０１１１）に位置する論理値を乗算する。
【００３３】 （１） ０００１ ← 初期値 （１４） ｘ００００ ← （B*R mod N）の右から４番目のビット （１５） ００００ ← 第４ビット掛け算の積 第４ビット掛け算の後で、第４ビット掛け算の積（１５）が前回の結果（１３
）に加算されて、第４合計値（１６）が得られる。
【００３４】 （１５） ００００ ← 第４ビット掛け算の積 （１３）１００１０００ ← 前回の結果 （１６）１００１０００ ← 第４合計値 第４合計値（１６）の第４特定ビット位置が論理１または論理０値であるかチ
ェックされる。この例については、第４合計値（１６）の第４特定ビット位置は
、右から４番目のビット位置（１００１０００）である。この例では、右から４
番目のビット位置（１００１０００）は論理１値を有し、従って、Ｎの値が右か
ら４番目のビット位置に整合され、第４合計値に加算される。
【００３５】 （１６）０１００１０００ ← 第４合計値 （１７）＋１１０１ ← 正しく整合されるＮの値 （１８）１０１１００００ ← 第４ビット換算の結果 （A*R mod N）と（B*R mod N）すなわち（０００１）と（０１１１）の積は、
（A*B*R2 mod N）すなわち（１０１１００００）の値を有する。（A*B*R2 mod N
）をＲで除算すると、（A*B*R mod N）すなわち（１０１１）となる。Ｒの値は
底２の整数倍として選択されることに注目されたい。言い換えると、Ｒは２1，
２2，２3，．．．，２Iなどの値しか持たないことになる。ただしＩは整数であ
る。この例については、Ｒは２4の値を有するように選択される。通常、Ｒは２S の値を有するよう選択される。ただしＳは係数Ｎのビット数である。このため、
Ｒで除算する演算は、Ｉ回だけ積を右にシフトさせるという簡単な動作で実行さ
れる。さらに、Ｒで除算した後の値（A*B*R mod N）はモンゴメリ形式、すなわ
ち（値＊Ｒ）mod Nの形式にある。モンゴメリ形式の値（A*B*R mod N）は、コプ
ロセッサ４４内の複数のパスを可能にする。コプロセッサ４４が利用するパイプ
ライン化法は、Ａ，Ｂ，Ｒ，Ｎの値が大きいときに（A*R mod N）と（B*R mod N
）とを掛け算するための効率的な方法となる。
【００３６】 モンゴメリ換算アルゴリズムとは対照的に、フォスタ−モンゴメリ換算アルゴ
リズムにおける↓の値は、２つのオペランドの乗算前には計算されないが、前述
の例に示されるように、各ビット掛け算が前回の結果に合算された後で換算が行
われる。Ｎの値は奇数である、すなわちＮの値は最下位ビットの位置において論
理１を有することに注目されたい。特定のビット位置の論理値が論理１値を有す
るときに合計値にＮを加算することにより、値（A*B*R2 mod N）は、さらに下位
のビット位置にいくつかの０を有して生成される。言い換えると、フォスタ−モ
ンゴメリ換算アルゴリズムは、少なくとも最下位ビット位置の数Ｉに論理０値を
持たせる。
【００３７】 データが（A*B*R mod N）の形式にあるコプロセッサ４４を通じた演算の後で
は、データに関して望ましい最終的形式は（A*B mod N）である。例の（A*B*R m
od N）の値は（１０１１）である。値（A*B*R mod N）は、Ｒによる除算に備え
て換算される。（A*B*R mod N）の換算は、Ｎの最下位ビット位置を（A*B*R mod
N）の値の論理１を有する最も右側のビット位置に整合することである。例とし
て、値（A*B*R mod N）は、最も右側のビット位置に論理１値を有する（１０１
１）。Ｎの値を正しく整合し、（A*B*R mod N）と合算した後で、第１ビット換
算後の合計値は１１０００の値を有する。
【００３８】 （１９） １０１１ ← （A*B*R mod N）の値 （２０） ＋１１０１ ← Ｎの値 （２１） １１０００ ← 第１ビット換算後の新しい合計値 新しい合計値の換算は、Ｎの最下位ビット位置を論理１値を有する新しい合計
値の最も右側のビット位置（１１０００）に整合する。第２ビット換算後の値は
（１０００００００）である。
【００３９】 （２１） １１０００ ← 第１ビット換算後の値 （２２） ＋１１０１ ← Ｎの値 （２３） １０００００００ ← 第２ビット換算後の値 最下位ビット位置のビット数Ｉが論理０値を有するとき、（A*B*R mod N）の
値は換算され、Ｒによる除算に備える。言い換えると、Ｒで除算する演算が換算
後の合計値をＩ回だけ右にシフトする動作に変わる。ただしＩはこの例では４で
ある。
【００４０】 （２３） １０００００００ ← 第２ビット換算後の値 （２４） Ｒで除算またはＩ回右にシフトする。
【００４１】 かくして、Ｒでの除算後、被暗号化データは（１０００）の値を有し、フォス
タ−モンゴメリ換算アルゴリズムは（A*B*R mod N）ｘ（A*B mod N）の乗算に用
いられる。この例の段階１９〜２４は、Ｒによる除算を行い、これで値（A*B*R
mod N）が（A*B mod N）に換算される。実際には、この最終的なＲによる除算は
、（A*B*R mod N）に１を掛けて換算することにより行われる。
【００４２】 動作中、A/B RAM７２は、６４の値すなわちA0,A1,...A63を有するオペランド
Ａと、６４個の値すなわちB0,B1,...B63を有するオペランドＢとを伴って、ホス
トI/Fブロック４０を通じてロードされる。１０２４ビット・オペランドＡは６
４個のディジットA63〜A0が含まれる。ただし各ディジットは１６ビットのデー
タを有する。かくして、A/B RAM６４のＡセクションには６４行があり、１０２
４ビット・オペランドＡ全体を格納することができ、またA/B RAM６４のＢセク
ションには６４行があり、１０２４ビット・オペランドＢ全体を格納することが
できる。さらに、N RAM７０はホストI/Fブロック４０を通じてロードされ、N63
〜N0の６４ディジットに分割される１０２４ビットを有する。
【００４３】 乗算器５６は、一度に１つのディジットに関してデータ上で働く。従って、暗
号化または暗号解読のためのオペランドＡ，Ｂの乗算は、値Ａ，Ｂ，Ｎの下位デ
ィジットをコプロセッサ４４に転送することで始まる。コプロセッサ４４の端末
４８がディジットA0を、コプロセッサ４４の端末４６がディジットB0を、コプロ
セッサ４４の端末５２がディジットN0を受信する。値A0とB0の積が乗算器５６に
より計算され、１６の最下位データ・ビットが加算器５８の入力となる。最上位
の１６ビットは、乗算器５６の搬送チェーンに一時的に格納される。
【００４４】 加算器５８は、乗算器５６から受信した１６のデータ・ビットを積RAM６４に
格納される１６データ・ビット（当初は０）に加算し、合計値を生成する。モジ
ューロ換算器６０は、加算器５８から１６ビット合計値を、N RAM７０からディ
ジットN0を受信する。フォスタ−モンゴメリ換算アルゴリズムにおいては、合計
値の特定のビット位置の論理値により合計値を換算すべきか否かが決まる。モジ
ューロ換算器６０は、まず特定のビット位置から最下位ビット位置として始まり
、それに続いてビット掛け算する毎に特定のビット位置が左に１ビット位置ずつ
移動する。言い換えると、特定のビット位置が最下位ビットから始まり、ビット
掛け算毎に最上位ビット位置に向かって指数を付けられる。特定のビット位置の
N0の値を正しく整合し、N0を合計値に加えることにより、値A0とB0とを乗算した
第１部分積が換算され、０の値を有する。モジューロ換算器６０が生成した部分
積は積RAM６４に格納される。また、↓の１６ビット値は、特定のビット位置に
見られる論理値に応じて決定され、モジューロ換算器６０内に格納される。
【００４５】 第２部分積を生成するには、新たなバイナリ値B1をA/B RAM７２からコプロセ
ッサ４４に転送して、値A0と乗算する。乗算器５６は、値A0とB1との積を計算し
、１６の最下位データ・ビットが加算器５８の入力となる。加算器５８は、乗算
器５６から受信した１６データ・ビットを積RAM６４に格納される１６データ・
ビット（当初は０）に加算し、合計値を生成する。モジューロ換算器６０は、加
算器５８から１６ビット合計値を、N RAM７０からディジットN1を受信する。モ
ジューロ換算器６０は、第１部分積の生成により決定される↓の前回に導かれた
値とN1の値とを利用して、加算器５８からの合計値を換算し、第２部分積を生成
する。第２部分積は、積RAM６４に格納される。
【００４６】 第１群内の部分積の生成を完了するには、A/B RAM７２からの値B2〜B63が、順
次コプロセッサ４４に転送され、値A0と乗算される。↓の同値を用いて、モジュ
ーロ換算器６０は、N RAM７０からN2〜N63の対応する値を用いて残りの部分積を
生成する。部分積は、積RAM６４に格納される。
【００４７】 A0にディジットB0〜B63を乗算して得られる６４の部分積を完成させると、A2
にディジットB0〜B63を乗算して得られる第２群の６４の部分積が生成される。A 1 ，B0の部分積を生成するにあたり、A1を含む残りの部分積を生成する際に用い
られる↓の値が決定されることに注目されたい。さらに、部分積の残りの群は、
A2にディジットB0〜B63を、A3にディジットB0〜B63．．．をA63にディジットB0
〜B63を乗算して生成される。B0に関わる部分積が生成されると↓の値が決まり
各群について設定される。ディジットB0がコプロセッサ４４の端末４６の値であ
るときに↓の値が決定および設定されること、また、出力５４に生成される部分
積は０の値を有するよう換算されることに注目されたい。各群は、N0〜N63の対
応値も利用する。
【００４８】 図４は、モジューロ換算器６０の一部分のブロック図である。モジューロ換算
器６０は、簡潔に説明するために、４ｘ４アレイの加算器として簡略化された形
態で説明される。好適な実施例においては、モジューロ換算器６０は、１６行と
１６列を有する加算器アレイを備える。加算器アレイの行数が列数に一致するこ
とが本発明を制限するものでないことに留意されたい。コプロセッサ４４は、正
方形でないモジューロ換算器６０の加算器アレイ内で動作することができる。
【００４９】 モジューロ換算器６０の加算器アレイはＸ列Ｙ行を有する。ただしＸとＹは整
数である。列X0が第１列であり、加算器９０，９２，９４，９６を備える。X1が
第２列であり、加算器１００，１０２，１０４，１０６を備える。列X2が第３列
であり、加算器１１０，１１２，１１４，１１６を備える。列X3が第４列であり
、加算器１２０，１２２，１２４，１２６を備える。加算器９０〜９６，１００
〜１０６，１１０〜１１６，１２０〜１２６の各々は、第１および第２データ入
力，搬送入力（CI：carry input），搬送出力（CO： carry output）および合計
出力（Ｓ）を有する。
【００５０】 列X0の加算器９０，９２，９４，９６の第１入力は、それぞれ端末８０，８２
，８４，８６に接続される。２入力ANDゲート８９，９１，９３，９５は、互い
に接続され、またラッチ１２８のＱ出力に接続される第１入力を有する。ANDゲ
ート８９，９１，９３，９５の出力は、それぞれ加算器９０，９２，９４，９６
の第２入力に接続される。また、加算器９０の搬送出力（CO）は加算器９２の搬
送入力（CI）に、加算器９２の搬送出力は、加算器９４の搬送入力に、加算器９
４の搬送出力は、加算器９６の搬送入力に接続される。加算器９６の搬送出力は
、ラッチ１５２のデータ入力に接続される。ラッチ１５２の出力は、加算器９０
の搬送入力に接続される。
【００５１】 列X1の加算器１００，１０２，１０４，１０６の第１入力は、列X0の加算器９
０，９２，９４，９６の個々の出力に接続される。２入力ANDゲート９９，１０
１，１０３，１０５は、互いに接続され、またラッチ１３２のＱ出力に共通して
接続される第１入力を有する。ANDゲート９９，１０１，１０３，１０５の出力
は、加算器１００，１０２，１０４，１０６の第２入力にそれぞれ接続される。
また、加算器１００の搬送出力は加算器１０２の搬送入力に、加算器１０２の搬
送出力は加算器１０４の搬送入力に、加算器１０４の搬送出力は加算器１０６の
搬送入力に接続される。加算器１０６の搬送出力は、ラッチ１５６のデータ入力
に接続される。ラッチ１５６の出力は、加算器１００の搬送入力に接続される。
【００５２】 列X2の加算器１１０，１１２，１１４，１１６の第１入力は、列X1の加算器１
００，１０２，１０４，１０６の個々の出力に接続される。２入力ANDゲート１
０９，１１１，１１３，１１５は、互いに接続され、またラッチ１３６のＱ出力
に共通して接続される第１入力を有する。ANDゲート１０９，１１１，１１３，
１１５の出力は、加算器１１０，１１２，１１４，１１６の第２入力にそれぞれ
接続される。また、加算器１１０の搬送出力は加算器１１２の搬送入力に、加算
器１１２の搬送出力は加算器１１４の搬送入力に、加算器１１４の搬送出力は、
加算器１１６の搬送入力に接続される。加算器１１６の搬送出力はラッチ１６０
のデータ入力に接続される。ラッチ１６０の出力は、加算器１１０の搬送入力に
接続される。
【００５３】 列X3の加算器１２０，１２２，１２４，１２６の第１入力は、列X2の加算器１
１０，１１２，１１４，１１６の個々の出力に接続される。２入力ANDゲート１
１９，１２１，１２３，１２５は、互いに接続され、またラッチ１４０のＱ出力
に共通して接続される第１入力を有する。ANDゲート１１９，１２１，１２３，
１２５の出力は、加算器１２０，１２２，１２４，１２６の第２入力にそれぞれ
接続される。また、加算器１２０の搬送出力は加算器１２２の搬送入力に、加算
器１２２の搬送出力は加算器１２４の搬送入力に、加算器１２４の搬送出力は加
算器１２６の搬送入力に接続される。加算器１２６の搬送出力は、ラッチ１６２
のデータ入力に接続される。ラッチ１６２の出力は、加算器１２０の搬送入力に
接続される。加算器１２０，１２２，１２４，１２６の出力Ｓは、個々の出力端
末１６４，１６６，１６８．１７０に接続される。
【００５４】 さらに、ANDゲート８９，１０１，１１３，１２５の第２入力は互いに接続さ
れ、また入力端末８１に共通接続される。ANDゲート９１，１０３，１１５の第
２入力は互いに接続され、さらにラッチ１５８の入力と入力端末８３とに共通接
続される。ANDゲート９３，１０５の第２入力は互いに接続され、さらにラッチ
１５４の入力と入力端末８５とに共通接続される。ANDゲート９５の第２入力は
、ラッチ１５０の入力と入力端末８７とに共通接続される。ANDゲート９９，１
１１，１２３の第２入力は、互いに接続され、ラッチ１５０の出力に共通接続さ
れる。ANDゲート１０９，１２１の第２入力は互いに接続され、さらにラッチ１
５４の出力に共通接続される。ANDゲート１１９の第２入力は、ラッチ１５８の
出力に接続される。
【００５５】 ラッチ１２８，１３２，１３６，１４０は、それぞれセット入力（Ｓ），リセ
ット入力（Ｒ）および出力（Ｑ）を有する。ラッチ１２８，１３２，１３６，１
４０は、信号Ｔが高であり、出力Ｑの信号が入力Ｓの信号と同じ値を持つときに
イネーブルになる。出力Ｑの信号は、信号Ｔが高論理値から低論理値へと移行す
るとラッチされる。入力Ｒの信号は、出力Ｑの信号をリセットする。ラッチ１２
８，１３２，１３６，１４０のリセット入力Ｒは、互いに、また端末７９に共通
接続される。端末７９は、リセット信号Ｒを受信するよう結合される。２入力AN
Dゲート１３０は、ラッチ１２８のセット入力に接続される出力を有する。ANDゲ
ート１３０の第１入力は加算器９０の第１入力に接続される。２入力ANDゲート
１３４は、ラッチ１３２のセット入力に接続される出力を有する。ANDゲート１
３４の第１入力は加算器１０２の第１入力に接続される。２入力ANDゲート１３
８は、ラッチ１３６のセット入力に接続される出力を有する。ANDゲート１３８
の第１入力は加算器１１４の第１入力に接続される。２入力ANDゲート１４２は
、ラッチ１４０のセット入力に接続される出力を有する。ANDゲート１４２の第
１入力は加算器１２６の第１入力に接続される。ANDゲート１３０，１３４，１
３８，１４２の第２入力は互いに接続され、また端末７８に共通接続される。端
末７８は、信号Ｔを受信するよう結合される。
【００５６】 動作中は、モジューロ換算器６０は、加算器５８（図３）を介して乗算器５６
から入力を受信し、換算された部分積を生成する。前述の例では、数字０００１
と０１１１とが、フォスタ−モンゴメリ換算アルゴリズムを用いて乗算される。
前述の如く、特定のビット位置の論理値により、Ｎの値が合計値に整合され加算
されるか否かが決まる。特定のビット値の論理値が論理１値を有するとき、モジ
ューロ換算器６０のアーキテクチャがＮの値を合計値に整合し、さらにそれに加
算されるようシフトする。これにより、モジューロ換算器６０のアーキテクチャ
によって、↓の値を決定して、ラッチ１２８，１３２，１３６，１４０に格納す
ることができる。言い換えると、↓の値はディジットＡ，Ｂの乗算前には決まら
ず、Ａ，Ｂの特定のディジットの乗算中に決定される。
【００５７】 ラッチ１２８，１３２，１３６，１４０は、信号Ｒによりリセットされて、Ｑ
出力に論理０値を有する。値０１１１が乗算器５６により生成されて、加算器５
８を介して端末８０，８２，８４，８６に転送される。ANDゲート１３０は、端
末８０から合計値の最下位データ・ビットを受信し、論理１値の信号Ｔと共にラ
ッチ１２８をセットさせる。すなわち、Ｑ出力の信号が論理１値を有する。信号
Ｔは、B0が乗算器４６に供給されN0の値がモジューロ換算器６０に供給される間
は、論理１値を有することに注目されたい。信号Ｔが論理１力論理０値に移行す
ると、ラッチ１２８，１３２，１３６，１４０内のデータの論理値がラッチされ
る。N0の値が端末８１，８３，８５，８７において供給され、前述の例ではN0は
１１０１の値を有する。N0の最下位データ・ビットが端末８１において供給され
る。
【００５８】 ANDゲート８９，９１，９３，９５は、論理１値を有する、ラッチ１２８のＱ
出力における信号によりイネーブルになる。このため、端末８１，８３，８５，
８７において受信されるN0の値がそれぞれ、加算器９０，９２，９４，９６の第
２入力に転送される。第１および第２入力において論理１を有する加算器９０は
、論理０値を有する、出力Ｓにおける合計出力信号を与える。さらに、加算器９
０は、出力COにおいて搬送信号を生成する。加算器９２は、端末８３の論理０値
に応答して、第１入力において論理０値を受信する。論理１値が加算器９２の第
２入力に受信され、論理１値が入力CIにおいて搬送信号に関して受信されると、
出力Ｓの合計信号は論理０値を有し、出力COの搬送信号は論理１値を有する。
【００５９】 加算器９４は、第１入力においてANDゲート９３から論理１を、また第２入力
において端末８４から論理１を受信する。加算器９４の合計出力Ｓは論理１値を
有し、搬送出力信号は搬送出力COにおいて論理１値を有する。同様に、加算器９
６は、第１入力においてANDゲート９５から論理１を、また第２入力において端
末８６から論理１を受信する。加算器９６の合計出力Ｓは論理０値を有し、搬送
出力COの搬送信号は論理１値を有する。かくして、加算器９０〜９６は、加算器
５８を通じて乗算器５６の合計値を受信することに応答して、０１００の値を生
成した。さらに、特定のビット位置、すなわち最下位ビット位置が論理１値を有
し、値１は、フォスタ−モンゴメリ換算アルゴリズムにより、合計値に整合およ
び加算された。
【００６０】 列X1における加算器により生成されるデータは、特定のデータ・ビット位置に
おいてデータに依存する値を有する。この場合の特定のデータ・ビット位置は、
加算器９２の出力Ｓに対応する。ANDゲート１３４は加算器９２の出力Ｓにおい
て合計信号から論理０値を受信することに注目されたい。ラッチ１３２はセット
されず、ラッチ１３２のＱ出力は論理０値のままになる。ANDゲート９９，１０
１，１０３，１０５は、それぞれ、加算器１００，１０２，１０４，１０６の第
２入力において論理０値を生成する。加算器１００は、第１および第２入力の両
方において論理０値を有し、出力Ｓに論理０値を生成する。同様に、加算器１０
２は、第１および第２入力の両方において論理０値を有し、出力Ｓに論理０値を
生成する。加算器１０４は、第１入力に論理０値を、第２入力に論理１値を有し
、出力Ｓに論理１値を生成する。加算器１０６は、第１および第２入力の両方に
おいて論理０値を有し、出力Ｓに論理０値を生成する。かくして、列X1内の加算
器は値０１００を生成する。
【００６１】 列X2における加算器により生成されるデータも、特定のデータ・ビット位置に
おいてデータに依存する値を有する。ANDゲート１３８は加算器１０４の出力Ｓ
において合計信号から論理１値を受信することに注目されたい。ラッチ１３６が
セットされ、ラッチ１３６のＱ出力は論理１値を有する。ANDゲート１０９，１
１１，１１３，１１５は、ラッチ１３６により生成される論理１値によりイネー
ブルになる。すなわち、加算器１００，１０２，１０４，１０６の出力のデータ
が加算器１１０，１１２，１１４，１１６の第１入力にそれぞれ転送される。加
算器１１０は、第１および第２入力の両方において論理０値を有し、出力Ｓに論
理０値を生成する。同様に、加算器１１２は、第１および第２入力の両方におい
て論理０値を有し、出力Ｓに論理０値を生成する。加算器１１４は、第１および
第２入力の両方において論理１値を有し、出力Ｓに論理０値を、また出力COの搬
送出力信号について論理１値を生成する。加算器１１６は、第１および第２入力
の両方において論理０値を、搬送入力に論理１を有し、出力Ｓに論理１値を生成
する。かくして、列X2内の加算器は値１０００を生成する。
【００６２】 列X3における加算器により生成されるデータも、特定のデータ・ビット位置に
おいてデータに依存する値を有する。この場合の特定のデータ・ビットは、加算
器１１６の出力における論理値であることに注目されたい。ANDゲート１４２は
加算器１１６の出力Ｓにおいて合計信号から論理１値を受信する。ラッチ１４０
がセットされ、ラッチ１４０のＱ出力は論理１値を有する。ANDゲート１０９，
１１１，１１３，１１５は、ラッチ１４０により生成される論理１値によりイネ
ーブルになる。すなわち、加算器１１０，１１２，１１４，１１６の出力のデー
タが加算器１２０，１２２，１２４，１２６の第１入力にそれぞれ転送される。
加算器１２０は、第１および第２入力の両方において論理０値を有し、出力Ｓに
論理０値を生成する。同様に、加算器１２２は、第１および第２入力の両方にお
いて論理０値を有し、出力Ｓに論理０値を生成する。加算器１２４も、第１およ
び第２入力の両方において論理０値を有し、出力Ｓに論理０値を生成する。加算
器１２６は、第１および第２入力の両方において論理１値を有し、搬送出力にお
いて搬送出力として論理１値を生成する。かくして、列X3内の加算器は値０００
０を生成する。
【００６３】 列X0，X1，X2，Ｘ3内の加算器がＡのディジット，ディジットB0およびN0の値
に関する部分積値を換算した後は、↓の値が後の乗算で用いるために決定される
ことに注目されたい。詳しくは、各群の第１部分積が０の値を持つようにさせる
換算プロセスの間に、適切なラッチ１２８，１３２，１３６，１４０がセットさ
れ、↓に関する値を有する。第１部分積の０への換算後、信号Ｔは論理１から論
理０値に移行し、↓の値をラッチ１２８，１３２，１３６，１４０に格納する。
格納された↓の値とN1〜N63の対応する値とが、Ａのディジットが乗算器５６に
おいてディジットB1〜B63により乗算されるときに用いられる。
【００６４】 例として、デジットA0，B0の積に関する１６の最下位データ・ビットを、値N0 を用いてモジューロ換算器６０により論理０の１６ビットに換算する。モジュー
ロ換算器６０は、第１部分積を０値に換算する↓値を決定し格納する。乗算器５
６が値A0，B1に関わる次の部分積を生成する際に用いられる最上位データ・ビッ
トを格納する。モジューロ換算器６０は、↓の被格納値とN1の値とを用いて、第
２部分積を生成する。A0とB2〜B63に関する他の積が乗算器５６により生成され
、↓の被格納値およびN2〜N63の値とを用いてモジューロ換算器６０内で換算さ
れる。
【００６５】 モジューロ換算器６０は、第２群の第１部分積、すなわちA1とB0の積を０値に
換算させる↓の新しい値を決定し格納する。↓のこの新しい値は、A1にB0〜B63
を乗算した部分積の群を生成する際に利用される。これにより、ある群内のすべ
ての部分積の生成に続いて、↓の新しい値が次の群のためにモジューロ換算器６
０により決定される。各群に関して生成される第１部分積は、↓の新しい値によ
り０値を有するよう換算されることに注目されたい。
【００６６】 図５は、図３のコプロセッサで用いられる乗算器５６と組み合わせたモジュー
ロ換算器６０の部分のブロック図である。乗算器構造または合併型フォスタ−モ
ンゴメリ（F-M）乗算器１７１は、簡単に説明するために４ｘ４アレイの加算器
として、簡略化された形で説明される。合併型F-M乗算器１７１は、同数の行と
列を有する加算器アレイとして説明されるが、これは本発明を制約するものでは
ない。図３の乗算器５６，加算器５８およびモジューロ換算器６０の主な機能が
共に、合併型F-M乗算器１７１により実行されることに注目されたい。
【００６７】 図５に示される合併型F-M乗算器１７１の形態は、図４に示されるモジューロ
換算器６０の形態と同様である。合併型F-M乗算器１７１もモジューロ換算器６
０も、列X0内に加算器９０，９２，９４，９６を、列X1内に加算器１００，１０
２，１０４，１０６を、列X2内に加算器１１０，１１２，１１４，１１６を、列
X3内に加算器１２０，１２２，１２４，１２６を有する。また、ラッチ１５２，
１５６，１６０，１６２は、次の部分積を生成する際に用いられる搬送出力信号
を格納する。列X0〜X3内の各加算器の入力に接続される出力を有するモジューロ
換算器６０のANDゲートは、合併型F-M乗算器１７１においてはマルチプレクサに
よって置き換えられている。マルチプレクサは加算器の第１入力に接続される出
力を有して図示されるが、代替に、マルチプレクサの出力を加算器の第２入力に
接続することもできる。
【００６８】 合併型F-M乗算器１７１のマルチプレクサ（mux）は、それぞれ４つの入力と、
１つの出力と、２つのセレクタ入力とを有する。詳しくは、mux１７２，１７４
，１７６，１７８は、それぞれ加算器９０〜９６に接続される出力を有する。mu
x１８２，１８４，１８６，１８８は、それぞれ加算器１００〜１０６に接続さ
れる出力を有する。mux１９２，１９４，１９６，１９８は、それぞれ加算器１
１０〜１１６に接続される出力を有する。mux２０２，２０４，２０６，２０８
は、それぞれ加算器１２０〜１２６に接続される出力を有する。さらに、mux１
７２〜１７８の第１セレクタ入力は共に接続され、mux１７２〜１７８の第２セ
レクタ入力は共に接続されて、各muxの４つの入力における４つの信号のうちの
１つを加算器９０〜９６の対応する第１入力に転送する。同様に、mux１８２〜
１８８の第１セレクタ入力は共に接続され、mux１８２〜１８８の第２セレクタ
入力は共に接続されて、各muxの４つの入力における４つの信号のうちの１つを
加算器１００〜１０６の対応する第１入力に転送する。mux１９２〜１９８の第
１セレクタ入力は共に接続され、mux１９２〜１９８の第２セレクタ入力は共に
接続されて、各muxの４つの入力における４つの信号のうちの１つを加算器１１
０〜１１６の対応する第１入力に転送する。mux２０２〜２０８の第１セレクタ
入力は共に接続され、mux２０２〜２０８の第２セレクタ入力は共に接続されて
、各muxの４つの入力における４つの信号のうちの１つを加算器１２０〜１２６
の対応する第１入力に転送する。
【００６９】 mux１７２〜１７８，１８２〜１８８，１９２〜１９８および２０２〜２０８
の４つの入力のうち第１入力が、論理０値を受信するよう結合される。mux１７
２〜１７８の第２入力はディジットＢの値を受信し、mux１７２〜１７８の第３
入力がＮの値を受信する。例として、ディジットA0，B0，N0が合併型F-M乗算器
１７１に供給される。ディジットB0の最下位データ・ビット、すなわち信号Ｂ（
ビット０）がmux１７２の第２入力に供給される。同様に、ディジットN0の最下
位データ・ビット、すなわち信号Ｎ（ビット０）がmux１７２の第３入力に供給
される。mux１７２の第４入力は、ビットN0およびB0の最下位データ・ビットの
論理合計値、すなわち信号N+B（ビット０）を受信する。
【００７０】 ディジットB0の次に下位のデータ・ビット、すなわち信号Ｂ（ビット１）がmu
x１７４の第２入力に供給される。同様に、ディジットN0の次に下位のデータ・
ビット、すなわち信号Ｎ（ビット１）がmux１７４の第３入力に供給される。mux
１７４の第４入力は、ビットN0およびB0の次に下位のデータ・ビットの論理合計
値、すなわち信号N+B（ビット）１を受信する。ディジットB0の次のデータ・ビ
ット、すなわち信号Ｂ（ビット２）がmux１７６の第２入力に供給される。同様
に、ディジットN0の次のデータ・ビット、すなわち信号Ｎ（ビット２）がmux１
７６の第３入力に供給される。mux１７６の第４入力は、ビットN0およびB0の次
のデータ・ビットの論理合計値、すなわち信号N+B（ビット２）を受信する。同
様に、合併型F-M乗算器１７１が４ビットｘ４ビットの乗算を行うこの例では、
ディジットB0の最上位データ・ビット、すなわち信号Ｂ（ビット３）がmux１７
８の第２入力に供給される。同様に、ディジットB0の最上位データすなわち信号
Ｂ（ビット３）がmux１７８の第３入力に供給される。mux１７８の第４入力は、
muxの第２および第３入力に供給される値の論理合計値、すなわちディジットN0
，B0の最上位データ・ビットの和を受信する。各muxの第４入力は、そのmuxの第
２および第３入力に供給される値の論理合計値を受信することに注目されたい。
【００７１】 mux１７２〜１７８の第１セレクタ入力信号が、ラッチ２１２から受信される
。ラッチ２１２は、信号Ｔが論理１から論理０値に移行すると、論理回路２１０
からデータ信号をラッチする。論理回路２１０が生成するデータ信号は、信号Ａ
（ビット０）とＢ（ビット０）の積をＰ（０）で排他的論理和演算したものであ
る。ただしＰ（０）は、以前の部分積値の最下位ビットである。mux１７２〜１
７８は、第２セレクタ入力において信号Ａ（ビット０）を受信する。
【００７２】 mux１８２〜１８８の第１セレクタ入力信号が、ラッチ２１６から受信される
。ラッチ２１６は、信号Ｔが論理１から論理０値に移行すると、論理回路２１４
からデータ信号をラッチする。論理回路２１４が生成するデータ信号は、信号Ａ
（ビット１）とＢ（ビット１）の積を加算器９２の合計出力信号で排他的論理和
演算したものである。mux１８２〜１８８は、第２セレクタ入力において信号Ａ
（ビット１）を受信する。
【００７３】 mux１９２〜１９８の第１セレクタ入力信号が、ラッチ２２０から受信される
。ラッチ２２０は、信号Ｔが論理１から論理０値に移行すると、論理回路２１８
からデータ信号をラッチする。論理回路２１８が生成するデータ信号は、信号Ａ
（ビット２）とＢ（ビット２）の積を加算器１０４の合計出力信号で排他的論理
和演算したものである。mux１９２〜１９８は、第２セレクタ入力において信号
Ａ（ビット２）を受信する。
【００７４】 mux２０２〜２０８の第１セレクタ入力信号が、ラッチ２２４から受信される
。ラッチ２２４は、信号Ｔが論理１から論理０値に移行すると、論理回路２２２
からデータ信号をラッチする。論理回路２２２が生成するデータ信号は、信号Ａ
（ビット３）とＢ（ビット３）の積を加算器１１６の合計出力信号で排他的論理
和演算したものである。mux２０２〜２０８は、第２セレクタ入力において信号
Ａ（ビット３）を受信する。
【００７５】 第１および第２セレクタ入力が００の個別論理値を受信すると、mux１７２〜
１７８の第１入力の信号が対応するmuxの出力に転送される。第１および第２セ
レクタ入力が０１の個別論理値を受信すると、mux１７２〜１７８の第２入力の
信号が対応するmuxの出力に転送される。第１および第２セレクタ入力が１０の
個別論理値を受信すると、mux１７２〜１７８の第３入力の信号が対応するmuxの
出力に転送される。第１および第２セレクタ入力が１１の個別論理値を受信する
と、mux１７２〜１７８の第４入力の信号が対応するmuxの出力に転送される。
【００７６】 合併型F-M乗算器１７１のアーキテクチャにより、↓の値を決定し、ラッチ２
１２，２１６，２２０，２２４内に格納することができることに注目されたい。
言い換えると、↓値はＡとＢの乗算前には計算されず、ディジットA0，B0の乗算
中に合併型F-M乗算器１７１のアーキテクチャにより↓の第１値が決定されてラ
ッチ２１２，２１６，２２０，２２４に格納されることになる。すなわち、A0，
B0の積を計算するために用いられるのと同じ乗算サイクルが↓の値を決定するた
めに用いられる。↓の第１値は、他のディジットB1〜B63とA0の乗算中に用いら
れる。↓の第２値は、ラッチ２１２，２１６，２２０，２２４内にラッチされて
、ディジットB1〜B63とA1との乗算中に用いられる。このように、↓の新しい値
はＡとB0の各ディジットの乗算中に決定される。
【００７７】 図６は、フォスタ−モンゴメリ換算アルゴリズムで用いられる（R2 mod N）の
値を決定する方法の流れ図である。フォスタ−モンゴメリ換算アルゴリズムのオ
ペランドＡ，Ｂは、（A*R mod Ｎ）および（B*R mod N）の形を持ち、乗算され
て積（A*B*R2 mod N）が生成される。積（A*B*R2 mod N）は、値Ｒにより合併型
F-M乗算器１７１（図５）内で換算され、合併型F-M乗算器１７１により生成され
る出力が（A*B*R mod N）の値を有するようになる。値（R2 mod N）の生成は、
合併型F-M乗算器１７１の入力値として、データ・ホスト・バス（図３）を介し
て受信されるオペランドＡの初期値を、（A*R mod Ｎ）の正しい形に変換し、オ
ペランドＢの初期値を（B*R mod N）の正しい形に変換するために必要とされる
。これにより、オペランドＡ，Ｂの初期値がモンゴメリ形式に変換される。たと
えば、合併型F-M乗算器１７１においてオペランドＡに値（R2 mod N）を乗算す
ると、換算された出力値を有し、（A*R mod Ｎ）となる。同様に、合併型F-M乗
算器１７１においてオペランドＢに値（R2 mod N）を乗算すると、これも換算さ
れた出力値を有し、（B*R mod Ｎ）となる。
【００７８】 図６は、値（R2 mod N）を生成する方法を示す流れ図２３０である。値（R2 m
od N）は、（R mod N）とＲの成分とを有する。ただし、Ｒは２16＊Ｉまたは２
の整数乗である。Ｒは、Ｎを表すディジット数よりも１ディジット多い大きさを
有するものとして選択される。ブロック２３２は、値（R mod N）に関する初期
値Ｐを有する変数の生成を示す。Ｐの値は、Ｒの値をＮの値から減ずることによ
り計算される。初期値Ｐの生成に続き、ブロック２３６では、Ｐの値がＮの値と
比較される。Ｐ値がＮ値より大きい場合は、ブロック２４０で乗数Ａ値が計算さ
れる。ただし乗数Ａ値はＮ値がＰ値により乗算され、依然としてＰ値よりも小さ
い２の最大べき数である。ブロック２４２で、乗数Ａの値がＮ値により乗算され
、その積（A*N）がＰ値から減じられて、新しいＰ値が得られる。ブロック２３
６で、Ｎ値がＰ値よりも大きい場合は、Ｐがシフトされた回数がブロック２４４
に示される。Ｐ値がＲの最下位ビット内で０の数だけシフトされると、計算は終
了して、ブロック２３８のＰ値は所望の値（R2 mod N）となる。あるいは、ブロ
ック２４４で、Ｐ値についてさらにシフトが必要な場合には、ブロック２３４に
示すようにＰを整数回だけシフトさせる。この整数値は、システムのディジット
寸法として選択され、値「１」を有するＰの最上位ビットを適切な回数だけ左に
シフトさせると、値Ｒが得られる。
【００７９】 ブロック２４０に示されるＡの計算は、２つの異なる方法で実行することがで
きる。第１の方法は、Ａの値がＮ値をＰ値で乗算してなおかつＰの値よりも小さ
い値を有するような２の最大べき数となるようにＡを生成することである。第２
の方法は、Ｐの最上位ディジットをＮの最上位ディジットで除算した結果の整数
よりも１小さくなるようにＡを計算する。流れ図２３０においては、Ａ値を求め
る第１方法を行うと、Ａ値を計算する第２方法よりも、ブロック２３６，２４０
，２４２のループを数回多く実行することになる。しかし、第２方法に必要とさ
れる回路構成は、第１方法に必要とされる回路構成よりも複雑である。
【００８０】 図７は、図６に説明される値（R2 mod N）の生成を示すブロック図である。ま
ず、mux２４０がＲの値をmux２４０の第１入力から減算器２４４の入力に転送す
る。また、Ａ値を最初は０として、乗算器２４２が減算器２４４の他方の入力に
Ａ値を生成するようにする。減算器２４４は、mux２４６の第１入力に値（R-N）
またはＰを与える（図６のブロック２３２参照）。mux２４６は、Ｐ値を、デー
タを１６桁シフトさせる、すなわちデータを２16倍するシフト回路２４８に転送
する（図６のブロック２３４参照）。比較器２５０が、シフトされたデータがＮ
値よりも大きな値を有するか否かを確認する（図６のブロック２３６参照）。例
として、比較器２５０は、ＰSHIFTED値とＮ値の差を与える減算器である。比較
器２５０は、ＰSHIFTED値とＮ値のビット幅の比較を行う排他的論理和ゲートを
備えることもできる。
【００８１】 Ｐのシフトされた値、すなわちＰSHIFTEDがＮ値よりも大きな値を持たない場
合は、ＰSHIFTED値をmux２４６の第２入力に転送し、新しいＰSHIFTED値を生成
する。新しいＰSHIFTED値は、シフト回路２４８によりさらに１６桁シフトされ
たデータを有する。シフト回路２４８内でデータをシフトするたびに、比較器２
５０内で新たなシフト値がＮ値と比較される。新たなＰSHIFTED値がＮ値よりも
大きな値を有するときは、値（R2 mod N）が生成される。mux２４０は、新たな
ＰSHIFTED値を減算器２４４の第１入力に転送する。乗算器２４２が生成したＡ
とＮの積が、減算器２４４の第２入力に転送される。ただし、ＡはＮの値で乗算
された結果が新しいＰSHIFTED値よりも小さい値を有する積になる２の整数の最
大べき数である。（ＰSHIFTED−A*N）の差値が所望の値（R2 mod N）に関して減
算器２４４により生成される。
【００８２】 値（R2 mod N）を決定する代替の方法には、(2)２nなどの値を有するＲの値を
選択する段階が含まれる。ただし、「ｎ」は整数である。言い換えるとＲは２2
，２4，２8，．．．，２256などの値を有するよう選択される。バイナリ表現に
おいては、Ｒの値は最上位データ・ビットに関しては論理１を有し、それに０の
列が続く。Ｎのバイナリ値の最上位データ・ビット、すなわちＮの最も左側の論
理１ビット位置が、Ｒの値の論理１に隣接する論理０の値に整合される。Ｎの整
合された値、ＮALIGNEDがＲから減じられてＲ−ＮALIGNEDの差値が求められる。
Ｎ値の最も左側の論理１を差値内で論理１値を有する最上位データ・ビットに隣
接する論理０値に整合する段階が、値（R mod N）が得られるまで繰り返される
。言い換えると、Ｎ値より小さい値を有する差値は、値（R mod N）に等しい。
【００８３】 値（R mod N）を左に１ビット位置シフトさせて、必要に応じて、Ｎ値を値（R
mod N）から減ずることにより、値（2R mod N）が得られる。値（2R mod N）は
、乗算器５６（図３参照）のオペランドＡ，Ｂの両方に関して用いられる。新た
に求められる値（22R mod N）を乗算器５６のオペランドＡ，Ｂの両方に関して
用いて、コプロセッサ４４の出力に値（24R mod N）を生成する。コプロセッサ
４４から新たに生成される値は、新しい値が(2)2nR mod Ｎ）を有するまで新し
い値の生成において、オペランドＡ，Ｂの両方に関する値として繰り返し利用さ
れる。ただし(2)2nは、Ｒの値に等しい。これにより、値（R2 mod N）が求めら
れる。
【００８４】 以上、本発明は集積回路内に構築するための高性能で低価格および低電力を実
現する暗号化乗算システムを提供することが理解頂けよう。フォスタ−モンゴメ
リ・ハードウェア・アクセラレータは、フォスタ−モンゴメリ換算アルゴリズム
を計算し、従来技術によるシステムよりも少ないクロック・サイクル内で大きな
オペランドの乗算を実行することにより高性能を実現する。本方法および回路構
成は、ビット数を増大させたオペランドに適用可能である。
【図面の簡単な説明】
【図１】 フォスタ−モンゴメリ・ハードウェア・アクセラレータ（FMHA：
Foster-Montgomery Hardware Accelerator）ブロックを備えるスマートカードの
ブロック図である。
【図２】 FMHAブロックを備える集積回路からインターネット上に転送され
るデータを示す図である。
【図３】 図１のFMHAブロックに含まれる機能ブロックを示すブロック図で
ある。
【図４】 モジューロ換算器の部分のブロック図である。
【図５】 図１のFMHAで用いられる乗算器と組み合わせたモジューロ換算器
の部分のブロック図である。
【図６】 フォスタ−モンゴメリ換算アルゴリズムで用いられる値（R2 mod
Ｎ）を生成する方法を示す流れ図２３０である。
【図７】 図６に説明される値（R2 mod Ｎ）の生成を示すブロック図で
ある。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＲ ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ， ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，Ｌ Ｕ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ， ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，Ｕ Ｇ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 ロドニー・シー・テッシュ アメリカ合衆国 アリゾナ州 85020 フ ェニックス ノース・13ス・ストリート 7026 (72)発明者 ジェイムス・ダグラス・デュウォーキン アメリカ合衆国 アリゾナ州 85226 チ ャンドラー ウェスト・シャノン・ストリ ート6802 (72)発明者 マイケル・ジェイ・トーラ アメリカ合衆国 アリゾナ州 85226 チ ャンドラー ウェスト・デル・リオ・スト リート5301 Ｆターム(参考） 5B022 AA05 BA04 CA03 CA04 FA01 5B056 AA01 FF01 FF02 FF05 FF16 5J104 AA22 NA18

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 モジューロ乗算を行うデータ処理システム（２６）であって
    ： バイナリ・データ値Ａ，Ｂを受信する入力（４８，４６）を有する乗算器（５
    ６）； 前記乗算器の出力に結合される第１入力と、部分積を受信するために結合され
    る第２入力（５０）と、合計値を供給する出力とを有する加算器（５８）；およ
    び 前記加算器（５８）の前記出力に結合される第１入力と、バイナリ・データ値
    Ｎを受信するために結合される第２入力（５２）と、（A*B/R mod N）の形式を
    有するデータ値を供給する出力とを有するモジューロ換算器（６０）であって、
    前記合計値の所定のビット位置が第１論理状態を有するときに、前記バイナリ・
    データ値Ｎを整合し、前記バイナリ・データ値Ｎを前記合計値に加算することに
    より、換算値↓の最下位データ・ビットが生成されるモジューロ換算器（６０）
    ； によって構成されることを特徴とするデータ処理システム。
  2. 【請求項２】 前記換算値↓の全ビットが決定されると、前記データ値がゼ
    ロ値に換算されることを特徴とする請求項１記載のデータ処理システム。
  3. 【請求項３】 スマートカード（１０）であって： 前記スマートカードの出力（１３）にデータを転送するデータ・バス（１５）
    ；および 前記データ・バスに結合され、第１ディジット（A*R mod N）と第２ディジッ
    ト（B*R mod N）とを乗算し、積（A*B*R mod N）を生成して、この積が乗算中に
    Ｒの値により除算されることにより換算されるモジューロＮであるコプロセッサ
    （２６） であって、ＡとＢは整数値であり、Ｎはモジューロ計数で奇数の整数値であり、
    Ｒは整数値であり、前記モジューロ乗算は、（↓＊Ｎ）に基づいて行われ、↓は
    第１および第２ディジットを乗算する際に決定されるコプロセッサ（２６）； によって構成されることを特徴とするスマートカード。
  4. 【請求項４】 前記コプロセッサ（２６）が： 前記データ・バスに結合されて前記データを受信する乗算器（５６）であって
    、前記データが前記乗算器の第１入力（４６）において受信される第１オペラン
    ドと、前記乗算器の第２入力（４８）において受信される第２オペランドとを備
    え、前記第１および第２オペランドから積を生成する乗算器（５６）； 前記乗算器に結合されて前記積を受信する第１入力と、前回の部分積を受信す
    るために結合される第２入力（５０）と、前記積と前記前回の部分積との和を提
    供する出力とを有する加算器回路（５８）；および 前記加算器回路の前記出力に結合される第１入力と、前記バイナリ値Ｎを受信
    するために結合される第２入力（５２）と、偶数値を有する被換算積を供給する
    出力とを有するモジューロ換算器（６０）； によって構成されることを特徴とする請求項３記載のスマートカード。
  5. 【請求項５】 インターネットにインタフェースする暗号化システム（１０
    ）であって： データを転送するデータ・バス（１５）を有する中央処理装置（１８）；およ
    び 前記データ・バスに結合されて第１ディジット（A*R mod N）と第２ディジッ
    ト（B*R mod N）とを乗算し、前記第１および第２ディジットの乗算中にＲの値
    で除算することにより換算されるモジューロＮである積（A*B*R mod N）を生成
    する暗号化アクセラレータ・ブロック（２６）であって、ＡとＢとは整数値であ
    り、Ｎはモジューロ計数で奇数の整数値であり、Ｒは整数値であり、モジューロ
    乗算が値（↓＊Ｎ）に基づいて行われ、さらに↓は前記第１および第２ディジッ
    トを乗算する際に決定される暗号化アクセラレータ・ブロック（２６）； によって構成されることを特徴とする暗号化システム（１０）。
  6. 【請求項６】 前記暗号化アクセラレータ・ブロック（２６）が： 前記データ・バスに結合されて前記データを受信する乗算器（５６）であって
    、前記データが前記乗算器の第１入力（４６）において受信される第１値と、前
    記乗算器の第２入力（４８）において受信される第２値とを備え、前記第１およ
    び第２値から積を生成する乗算器（５６）； 前記乗算器の出力に結合される第１入力と、前回の部分積を受信するために結
    合される第２入力（５０）と、前記積と前記前回の部分積との和を提供する出力
    とを有する加算器回路（５８）；および 前記加算器回路の前記出力に結合される第１入力と、前記整数値Ｎを受信する
    ために結合される第２入力（５２）と、被換算積を供給する出力とを有するモジ
    ューロ換算器（６０）； によって構成されることを特徴とする請求項５記載の暗号化システム（１０）
    。
  7. 【請求項７】 前記モジューロ換算器（６０）の前記出力に結合される入力
    と、前記加算器回路の前記第２入力に結合される出力とを有するメモリ（６４）
    をさらに備えることを特徴とする請求項６記載の暗号化システム（１０）。
  8. 【請求項８】 前記データ・バスに結合されて前記第１値を受信する入力と
    、前記乗算器の前記第１入力（４６）に結合されて前記第１値の２の負の補数を
    供給する出力とを有するディジット・ネゲーション・ユニット（４２）をさらに
    備えることを特徴とする請求項６記載の暗号化システム（１０）。
  9. 【請求項９】 数学的演算が実行されるフォスタ−モンゴメリ・ハードウェ
    ア・アクセラレータ（FMHA）（４４）のためのアーキテクチャであって： オペランドＡ，Ｂをそれぞれ受信するために結合される第１および第２入力（
    ４８，４６）と、部分積を供給する出力とを有する乗算器（５６）； 前記乗算器の前記出力に結合される第１入力と、前回の被換算部分積を受信す
    るために結合される第２入力（５０）と、合計値を供給する出力とを有する加算
    器（５８）；および 前記加算器の前記出力に結合される第１入力と、係数を受信するために結合さ
    れる第２入力（５２）と、被換算部分積を供給する出力とを有するモジューロ換
    算器（６０）； によって構成されることを特徴とするアーキテクチャ。
  10. 【請求項１０】 データを転送するデータ・バス（４１）； 前記データ・バスに結合され、前記オペランドＡ，Ｂを格納する第１メモリ（
    ７２）； 前記データ・バス（４１）に結合される第１入力と、前記被換算部分積を受信
    するために結合される第２入力とを有し、前記被換算部分積を格納して、前記前
    回の被換算部分積を提供する第２メモリ（６４）；および 前記データ・バス（４１）に結合される入力と、前記モジューロ換算器の前記
    第２入力に結合される出力とを有し、前記係数を格納する第３メモリ（７０）； によってさらに構成されることを特徴とする請求項９記載のアーキテクチャ。
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