JP2002101078A - 並列データ読込み回路 - Google Patents
並列データ読込み回路Info
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- JP2002101078A JP2002101078A JP2000291518A JP2000291518A JP2002101078A JP 2002101078 A JP2002101078 A JP 2002101078A JP 2000291518 A JP2000291518 A JP 2000291518A JP 2000291518 A JP2000291518 A JP 2000291518A JP 2002101078 A JP2002101078 A JP 2002101078A
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- signal
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- data
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- Information Transfer Systems (AREA)
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Abstract
(57)【要約】
【課題】 ディジタルの並列データ読込み回路では、デ
ータ以外にデータストローブ信号用の回路や配線等が必
要となっている。 【解決手段】 ディジタルデータの各入力線にそれぞれ
フリップフロップを２個直列に接続し、直列接続された
各１段目のフリップフロップに入力される信号と出力信
号とをそれぞれ比較器に導入して一致しているか否かを
比較する。基準クロックを１段目の各フリップフロップ
に印加し、かつ、クロック信号と比較器の一致信号との
論理積をとる論理回路を設け、この論理積信号を直列接
続された２段目の各フリップフロップにクロック信号と
して印加する。
ータ以外にデータストローブ信号用の回路や配線等が必
要となっている。 【解決手段】 ディジタルデータの各入力線にそれぞれ
フリップフロップを２個直列に接続し、直列接続された
各１段目のフリップフロップに入力される信号と出力信
号とをそれぞれ比較器に導入して一致しているか否かを
比較する。基準クロックを１段目の各フリップフロップ
に印加し、かつ、クロック信号と比較器の一致信号との
論理積をとる論理回路を設け、この論理積信号を直列接
続された２段目の各フリップフロップにクロック信号と
して印加する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル回路に
おける送受信装置に係わり、特に受信側の並列データ読
込回路に関するものである。
おける送受信装置に係わり、特に受信側の並列データ読
込回路に関するものである。
【０００２】
【従来の技術】ディジタル回路におけるデータの送受信
時には、例えば８ビットや１６ビット等のような並列デ
ータの読込みが入力回路において行われる。図４は、並
列データの読込み方式の一例を示したもので、この方式
は、Ｄ0〜Ｄ7の例えば８ビット構成の入力信号がデータ
として入力されるが、このデータの他に、データストロ
ーブ信号を付加して時刻ｔ1,ｔ2およびｔ3，ｔ4のデー
タ安定領域をストローブ信号にて読込み可能領域と規定
し、時刻ｔ2，ｔ3およびｔ4，ｔ5のデータ更新中にはス
トローブ信号にて読込み禁止領域として規定し、読込み
可能領域のときデータ読込みをおこなっている。
時には、例えば８ビットや１６ビット等のような並列デ
ータの読込みが入力回路において行われる。図４は、並
列データの読込み方式の一例を示したもので、この方式
は、Ｄ0〜Ｄ7の例えば８ビット構成の入力信号がデータ
として入力されるが、このデータの他に、データストロ
ーブ信号を付加して時刻ｔ1,ｔ2およびｔ3，ｔ4のデー
タ安定領域をストローブ信号にて読込み可能領域と規定
し、時刻ｔ2，ｔ3およびｔ4，ｔ5のデータ更新中にはス
トローブ信号にて読込み禁止領域として規定し、読込み
可能領域のときデータ読込みをおこなっている。
【０００３】図５は、従来の他の方式を示したもので、
基準クロック信号を基に入力信号の読込みタイミングを
指定している。すなわち、時刻ｔ2,ｔ5およびｔ8のクロ
ック信号の立ち下がり時にデータ変更タイミングとし、
ｔ3,ｔ4間およびｔ6,ｔ7間の入力信号安定時のクロック
信号立ち上がり時をデータ読込みタイミングとして指定
いる。
基準クロック信号を基に入力信号の読込みタイミングを
指定している。すなわち、時刻ｔ2,ｔ5およびｔ8のクロ
ック信号の立ち下がり時にデータ変更タイミングとし、
ｔ3,ｔ4間およびｔ6,ｔ7間の入力信号安定時のクロック
信号立ち上がり時をデータ読込みタイミングとして指定
いる。
【０００４】この他、従来におけるデータ読込み方式と
しては、データのみをそのまま読込み、ソフトウェア上
で２回の連続読みを行って、その２回の連続読みデータ
が等しい時のみデータを取り込むことも行われている。
しては、データのみをそのまま読込み、ソフトウェア上
で２回の連続読みを行って、その２回の連続読みデータ
が等しい時のみデータを取り込むことも行われている。
【０００５】
【発明が解決しようとする課題】前述した従来の各方式
では、それぞれ次のような問題点を有している。先ず、
図４で示す方式の場合には、データストローブ信号は信
号の送り出し側で作り、受け側ではその信号に基づいて
読込みタイミングを調整する回路が必要となる。このた
め、送り側と受け側とにそれぞれデータ回路以外の余分
な回路が必要となり、また、入力信号用のデータ線以外
に、ストローブ信号用の配線も必要となると共に、信号
読込みタイミングの取り決めが必要となる等面倒なもの
となっている。
では、それぞれ次のような問題点を有している。先ず、
図４で示す方式の場合には、データストローブ信号は信
号の送り出し側で作り、受け側ではその信号に基づいて
読込みタイミングを調整する回路が必要となる。このた
め、送り側と受け側とにそれぞれデータ回路以外の余分
な回路が必要となり、また、入力信号用のデータ線以外
に、ストローブ信号用の配線も必要となると共に、信号
読込みタイミングの取り決めが必要となる等面倒なもの
となっている。
【０００６】図５で示す方式の場合は、基準クロック信
号を送り側で作り、受け側でもその基準クロック信号に
基づいて読込みタイミングを調整する回路が必要とな
り、送り側，受け側ともにデータ回路以外の余分な回路
が必要となっている。この方式の場合も、データ配線以
外の基準クロック用の配線が必要となり、かつ、信号の
読込みタイミングの取り決めが必要となっている。
号を送り側で作り、受け側でもその基準クロック信号に
基づいて読込みタイミングを調整する回路が必要とな
り、送り側，受け側ともにデータ回路以外の余分な回路
が必要となっている。この方式の場合も、データ配線以
外の基準クロック用の配線が必要となり、かつ、信号の
読込みタイミングの取り決めが必要となっている。
【０００７】また、データをそのまま読込んでソフトウ
ェアにてデータ取り込み判断を行う方式の場合には、ハ
ードウェア上の問題はないが、ソフトウェアにて２回の
連続読みをし、その時のデータが等しいことを判断する
判断機能が必要となり、また、ソフトウェア上での対策
のためのデータ読込みタイミングの指定が困難なものと
なっている。したがって、この方式におけるデータ取込
みタイミングは運任せとなっており、確率的には少ない
が、数回続けてデータ取込みが出来ない場合も有り得
る。
ェアにてデータ取り込み判断を行う方式の場合には、ハ
ードウェア上の問題はないが、ソフトウェアにて２回の
連続読みをし、その時のデータが等しいことを判断する
判断機能が必要となり、また、ソフトウェア上での対策
のためのデータ読込みタイミングの指定が困難なものと
なっている。したがって、この方式におけるデータ取込
みタイミングは運任せとなっており、確率的には少ない
が、数回続けてデータ取込みが出来ない場合も有り得
る。
【０００８】本発明は、かかる点に鑑みてなされたもの
で、その目的とするところは、簡単な回路でデータを確
実に読込むことのできるこの種回路を提供することにあ
る。
で、その目的とするところは、簡単な回路でデータを確
実に読込むことのできるこの種回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明の第１は、入力さ
れたディジタルの並列データを読込むものにおいて、前
記ディジタルデータの各ビット入力線にそれぞれフリッ
プフロップを２個直列に接続し、直列接続された２個の
フリップフロップのうち、各１段目のフリップフロップ
に入力された信号と出力信号とをそれぞれ比較器に導入
して一致しているか否かを比較すると共に、基準クロッ
クを発信する発信器を設け、この発信器の出力を前記１
段目の各フリップフロップにクロック信号として印加
し、かつ、この発信器よりのクロック信号と前記比較器
よりの一致信号との論理積をとる論理積回路を設け、こ
の論理積回路よりの論理信号を直列接続された２段目の
各フリップフロップにクロック信号として印加するよう
構成した並列データ読込み回路である。
れたディジタルの並列データを読込むものにおいて、前
記ディジタルデータの各ビット入力線にそれぞれフリッ
プフロップを２個直列に接続し、直列接続された２個の
フリップフロップのうち、各１段目のフリップフロップ
に入力された信号と出力信号とをそれぞれ比較器に導入
して一致しているか否かを比較すると共に、基準クロッ
クを発信する発信器を設け、この発信器の出力を前記１
段目の各フリップフロップにクロック信号として印加
し、かつ、この発信器よりのクロック信号と前記比較器
よりの一致信号との論理積をとる論理積回路を設け、こ
の論理積回路よりの論理信号を直列接続された２段目の
各フリップフロップにクロック信号として印加するよう
構成した並列データ読込み回路である。
【００１０】本発明の第２は、前記論理積回路の出力側
に、該論理積回路の出力とデータ読込み側の取り込み信
号との論理積をとる第２の論理積回路を接続し、この論
理積回路の出力信号を前記２段目の各フリップフロップ
にクロック信号として印加するよう構成したことを特徴
とした並列データ読込み回路である。
に、該論理積回路の出力とデータ読込み側の取り込み信
号との論理積をとる第２の論理積回路を接続し、この論
理積回路の出力信号を前記２段目の各フリップフロップ
にクロック信号として印加するよう構成したことを特徴
とした並列データ読込み回路である。
【００１１】
【発明の実施の形態】図１は、本発明の実施形態を示す
並列データ読込み回路を示したものである。Ａ0〜Ａ7は
ビット数に対応したディジタルデータで、ここでは０〜
７の８ビットで表現している。ＦＦ0ａ〜ＦＦ7ａとＦＦ
0ｂ〜ＦＦ7ｂはそれぞれＤ形のフリップフロップで、各
ビット信号の入力ラインにおいてそれぞれ２個のフリッ
プフロップが直列接続されている。ＣＯＭは比較器（こ
こでは８ビットのディジタルコンパレータを使用）で、
この比較器にはＡ0〜Ａ7の各入力信号と、直列接続され
たフリップフロップのうち１段目（Ａ列）の各フリップ
フロップＦＦ0ａ〜ＦＦ7ａの出力信号Ｂ0〜Ｂ7とが入力
され比較される。両信号における比較結果、（Ａ0〜Ａ
7）＝（Ｂ0〜Ｂ7）の時にはローレベルのＡ＝Ｂ信号を
出力する。ＯＳＣは基準クロック信号を発信する発信器
で、Ａ列の各フリップフロップＦＦ0ａ〜ＦＦ7ａのＣＬ
端子に出力され、各フリップフロップを基準クロックの
立ち上がり信号でラッチする。この発信器ＯＳＣのクロ
ック信号は、論理積回路ＮＡＮＤの一方の入力端子にも
印加され、ＮＡＮＤの他方の入力端子には比較器の出力
信号が印加される。論理積回路の出力は、２段目（Ｂ
列）の各フリップフロップＦＦ0ｂ〜ＦＦ7ｂのＣＬ端子
に印加され、その信号の立ち上がりで各フリップフロッ
プをラッチする。
並列データ読込み回路を示したものである。Ａ0〜Ａ7は
ビット数に対応したディジタルデータで、ここでは０〜
７の８ビットで表現している。ＦＦ0ａ〜ＦＦ7ａとＦＦ
0ｂ〜ＦＦ7ｂはそれぞれＤ形のフリップフロップで、各
ビット信号の入力ラインにおいてそれぞれ２個のフリッ
プフロップが直列接続されている。ＣＯＭは比較器（こ
こでは８ビットのディジタルコンパレータを使用）で、
この比較器にはＡ0〜Ａ7の各入力信号と、直列接続され
たフリップフロップのうち１段目（Ａ列）の各フリップ
フロップＦＦ0ａ〜ＦＦ7ａの出力信号Ｂ0〜Ｂ7とが入力
され比較される。両信号における比較結果、（Ａ0〜Ａ
7）＝（Ｂ0〜Ｂ7）の時にはローレベルのＡ＝Ｂ信号を
出力する。ＯＳＣは基準クロック信号を発信する発信器
で、Ａ列の各フリップフロップＦＦ0ａ〜ＦＦ7ａのＣＬ
端子に出力され、各フリップフロップを基準クロックの
立ち上がり信号でラッチする。この発信器ＯＳＣのクロ
ック信号は、論理積回路ＮＡＮＤの一方の入力端子にも
印加され、ＮＡＮＤの他方の入力端子には比較器の出力
信号が印加される。論理積回路の出力は、２段目（Ｂ
列）の各フリップフロップＦＦ0ｂ〜ＦＦ7ｂのＣＬ端子
に印加され、その信号の立ち上がりで各フリップフロッ
プをラッチする。
【００１２】図２は各信号のタイムチャートを示したも
のである。同図において、波形（ａ）で示すように、Ａ
列の各フリップフロップの端子Ｄに入力される信号Ａ0
〜Ａ7に対して、発信器ＯＳＣよりの基準クロックが波
形（ｂ）であったとすると、波形（ｃ）で示すようにＡ
列の各フリップフロップは、そのまま基準クロックの立
ち上がりによってそれぞれラッチされる。
のである。同図において、波形（ａ）で示すように、Ａ
列の各フリップフロップの端子Ｄに入力される信号Ａ0
〜Ａ7に対して、発信器ＯＳＣよりの基準クロックが波
形（ｂ）であったとすると、波形（ｃ）で示すようにＡ
列の各フリップフロップは、そのまま基準クロックの立
ち上がりによってそれぞれラッチされる。
【００１３】今、時刻がｔ１であったとすると、基準ク
ロックの立ち上がりによって各フリップフロップの出力
はセットされ、各フリップフロップの端子Ｑより得られ
た出力信号Ｂ0〜Ｂ7は比較器ＣＯＭに入力される。その
時点では、入力信号Ａ0〜Ａ7も比較器に入力されている
ので、両信号はこの比較器において比較され、両者が同
じであった場合には一致信号として、ローレベルのＡ＝
Ｂ信号が論理積回路ＮＡＮＤの一方の入力端子に出力さ
れる。
ロックの立ち上がりによって各フリップフロップの出力
はセットされ、各フリップフロップの端子Ｑより得られ
た出力信号Ｂ0〜Ｂ7は比較器ＣＯＭに入力される。その
時点では、入力信号Ａ0〜Ａ7も比較器に入力されている
ので、両信号はこの比較器において比較され、両者が同
じであった場合には一致信号として、ローレベルのＡ＝
Ｂ信号が論理積回路ＮＡＮＤの一方の入力端子に出力さ
れる。
【００１４】時刻ｔ２となり、基準クロックが立ち下っ
たときに論理積回路におけるＮＡＮＤ条件が成立して出
力を発生し、その立ち上がりでＢ列の各フリップフロッ
プＦＦ0ｂ〜ＦＦ7ｂをラッチする。したがって、各フリ
ップフロップからはＣ0〜Ｃ7の信号が出力される。この
信号は、Ａ0〜Ａ7＝Ｂ0〜Ｂ7＝Ｃ0〜Ｃ7であり、入力信
号が安定しているときには、基準クロックに同期した正
しいデータとなっている。
たときに論理積回路におけるＮＡＮＤ条件が成立して出
力を発生し、その立ち上がりでＢ列の各フリップフロッ
プＦＦ0ｂ〜ＦＦ7ｂをラッチする。したがって、各フリ
ップフロップからはＣ0〜Ｃ7の信号が出力される。この
信号は、Ａ0〜Ａ7＝Ｂ0〜Ｂ7＝Ｃ0〜Ｃ7であり、入力信
号が安定しているときには、基準クロックに同期した正
しいデータとなっている。
【００１５】次に、時刻ｔ３となり、基準クロックの立
ち上がりによってＡ列の各フリップフロップの出力Ｂ0
〜Ｂ7は比較器ＣＯＭにセットされるが、その直後に入
力信号は変化しているため、比較器における比較結果
は、Ａ0〜Ａ7≠Ｂ0〜Ｂ7となる。このために比較器ＣＯ
Ｍの出力はハイレベルとなっているため、次の時刻のｔ
４における基準クロックの立ち下がり時には、論理積回
路でのＮＡＮＤ条件が成立せず、図２の波形（ｄ）で示
すようにＢ列のフリップフロップに対するクロック信号
ＣＬＢは出力されない。この結果、Ａ0〜Ａ7≠Ｂ0〜Ｂ7
≠Ｃ0〜Ｃ7となり、信号Ｃ0〜Ｃ7は前回値がそのまま保
持される。このような状態は時刻ｔ８の場合も同様であ
る。
ち上がりによってＡ列の各フリップフロップの出力Ｂ0
〜Ｂ7は比較器ＣＯＭにセットされるが、その直後に入
力信号は変化しているため、比較器における比較結果
は、Ａ0〜Ａ7≠Ｂ0〜Ｂ7となる。このために比較器ＣＯ
Ｍの出力はハイレベルとなっているため、次の時刻のｔ
４における基準クロックの立ち下がり時には、論理積回
路でのＮＡＮＤ条件が成立せず、図２の波形（ｄ）で示
すようにＢ列のフリップフロップに対するクロック信号
ＣＬＢは出力されない。この結果、Ａ0〜Ａ7≠Ｂ0〜Ｂ7
≠Ｃ0〜Ｃ7となり、信号Ｃ0〜Ｃ7は前回値がそのまま保
持される。このような状態は時刻ｔ８の場合も同様であ
る。
【００１６】図３は他の実施態様を示したもので、図１
と相違する点は、論理積回路ＮＡＮＤの出力側に第２の
論理積回路ＡＮＤの一方を接続し、このＡＮＤの他方の
入力端子には入力信号受側回路の取込みタイミング信号
を入力するよう構成したものである。他は図１と同じで
ある。
と相違する点は、論理積回路ＮＡＮＤの出力側に第２の
論理積回路ＡＮＤの一方を接続し、このＡＮＤの他方の
入力端子には入力信号受側回路の取込みタイミング信号
を入力するよう構成したものである。他は図１と同じで
ある。
【００１７】図３の回路によれば、ＮＡＮＤ条件が成立
したことを条件に、受側回路の信号取込みタイミングに
合わせてＡＮＤ条件を成立させることで、データ更新時
における誤ったデータの読込みを防止し、受側回路の読
込み条件を加味したデータを出力することが出来る。
したことを条件に、受側回路の信号取込みタイミングに
合わせてＡＮＤ条件を成立させることで、データ更新時
における誤ったデータの読込みを防止し、受側回路の読
込み条件を加味したデータを出力することが出来る。
【００１８】
【発明の効果】以上のとおり、本発明によれば、データ
回路のみの入力回路によってデータ更新中の不確定なデ
ータを自動的に除去し、安定してからのデータを自動的
に、確実に読込むことができる。したがって、従来のよ
うにデータストローブや送り側での基準クロック回路、
およびデータ以外の配線等は不要となるので、装置が簡
単となるものである。また、従来は、データの読込みタ
イミングは、きめられたタイミングでしか読込むことが
出来なかったが、本発明では、データが安定してから読
込みタイミングを自動的に判断することが出来るので、
最も速いタイミングで確実に読込むことが可能となる。
回路のみの入力回路によってデータ更新中の不確定なデ
ータを自動的に除去し、安定してからのデータを自動的
に、確実に読込むことができる。したがって、従来のよ
うにデータストローブや送り側での基準クロック回路、
およびデータ以外の配線等は不要となるので、装置が簡
単となるものである。また、従来は、データの読込みタ
イミングは、きめられたタイミングでしか読込むことが
出来なかったが、本発明では、データが安定してから読
込みタイミングを自動的に判断することが出来るので、
最も速いタイミングで確実に読込むことが可能となる。
【図１】本発明の実施形態を示す読込み回路の構成図。
【図２】本発明のタイムチャート図。
【図３】本発明の他の実施態様を示す読込み回路の構成
図。
図。
【図４】従来の並列データ読込み方式のタイムチャート
図。
図。
【図５】従来の他の並列データ読込み方式のタイムチャ
ート図。
ート図。
ＦＦ0ａ〜ＦＦ7ａ，ＦＦ0ｂ〜ＦＦ7ｂ…フリップフロッ
プ ＯＳＣ…発信器 ＮＡＮＤ…論理積回路 ＡＮＤ…第２の論理積回路 ＣＯＭ…比較器 ＣＬＡ…Ａ列クロック ＣＬＢ…Ｂ列クロック
プ ＯＳＣ…発信器 ＮＡＮＤ…論理積回路 ＡＮＤ…第２の論理積回路 ＣＯＭ…比較器 ＣＬＡ…Ａ列クロック ＣＬＢ…Ｂ列クロック
Claims (2)
- 【請求項１】 入力されたディジタルの並列データを読
込むものにおいて、前記ディジタルデータの各ビット入
力線にそれぞれフリップフロップを２個直列に接続し、
直列接続された２個のフリップフロップのうち、各１段
目のフリップフロップに入力された信号と出力信号とを
それぞれ比較器に導入して一致しているか否かを比較す
ると共に、基準クロックを発信する発信器を設け、この
発信器の出力を前記１段目の各フリップフロップにクロ
ック信号として印加し、かつ、この発信器よりのクロッ
ク信号と前記比較器よりの一致信号との論理積をとる論
理積回路を設け、この論理積回路よりの論理信号を直列
接続された２段目の各フリップフロップにクロック信号
として印加するよう構成したことを特徴とした並列デー
タ読込み回路。 - 【請求項２】 前記論理積回路の出力側に、該論理積回
路の出力とデータ読込み側の取り込み信号との論理積を
とる第２の論理積回路を接続し、この論理積回路の出力
信号を前記２段目の各フリップフロップにクロック信号
として印加するよう構成したことを特徴とした請求項１
記載の並列データ読込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000291518A JP2002101078A (ja) | 2000-09-26 | 2000-09-26 | 並列データ読込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000291518A JP2002101078A (ja) | 2000-09-26 | 2000-09-26 | 並列データ読込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002101078A true JP2002101078A (ja) | 2002-04-05 |
Family
ID=18774577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000291518A Pending JP2002101078A (ja) | 2000-09-26 | 2000-09-26 | 並列データ読込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002101078A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11275066A (ja) * | 1998-03-26 | 1999-10-08 | Fujitsu Ltd | 信号伝送システム |
| JP2000004217A (ja) * | 1998-06-15 | 2000-01-07 | Oki Comtec:Kk | 受信装置 |
-
2000
- 2000-09-26 JP JP2000291518A patent/JP2002101078A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11275066A (ja) * | 1998-03-26 | 1999-10-08 | Fujitsu Ltd | 信号伝送システム |
| JP2000004217A (ja) * | 1998-06-15 | 2000-01-07 | Oki Comtec:Kk | 受信装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051209 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070627 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080408 |