JP2002093817A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
- Publication number
- JP2002093817A JP2002093817A JP2000276270A JP2000276270A JP2002093817A JP 2002093817 A JP2002093817 A JP 2002093817A JP 2000276270 A JP2000276270 A JP 2000276270A JP 2000276270 A JP2000276270 A JP 2000276270A JP 2002093817 A JP2002093817 A JP 2002093817A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- emitter
- inp
- bipolar transistor
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】コレクタ電流が小さい領域で、良好な動作速度
が得られるヘテロ接合バイポーラトランジスタを提供す
ること。 【解決手段】半絶縁性ＩｎＰ基板１上に、ｎ＋-ＩｎＰ
サブコレクタ層２、ｎ-ＩｎＧａＡｓコレクタ層３、ｐ
＋-ＩｎＧａＡｓべース層４、ｉ-ＩｎＰエミッタ層５、
ｎ＋-ＩｎＰキャップ層６、ｎ＋-ＩｎＧａＡｓキャップ
層７、コレクタ電極８、べース電極９およびエミッタ電
極１０を形成してなるヘテロ接合バイポーラトランジス
タであって、ｉ-ＩｎＰエミッタ層５の不純物濃度が９
×１０ １５ｃｍ−３以下であることを特徴とするヘテロ
接合バイポーラトランジスタを構成する。
が得られるヘテロ接合バイポーラトランジスタを提供す
ること。 【解決手段】半絶縁性ＩｎＰ基板１上に、ｎ＋-ＩｎＰ
サブコレクタ層２、ｎ-ＩｎＧａＡｓコレクタ層３、ｐ
＋-ＩｎＧａＡｓべース層４、ｉ-ＩｎＰエミッタ層５、
ｎ＋-ＩｎＰキャップ層６、ｎ＋-ＩｎＧａＡｓキャップ
層７、コレクタ電極８、べース電極９およびエミッタ電
極１０を形成してなるヘテロ接合バイポーラトランジス
タであって、ｉ-ＩｎＰエミッタ層５の不純物濃度が９
×１０ １５ｃｍ−３以下であることを特徴とするヘテロ
接合バイポーラトランジスタを構成する。
Description
【０００１】
【発明の属する技術分野】本発明はヘテロ接合バイポー
ラトランジスタに関するものである。
ラトランジスタに関するものである。
【０００２】
【従来の技術】ヘテロ接合バイポーラトランジスタ（以
下、ＨＢＴと略記する）は、そのエミッタ層にべース層
よりもバンドギャップの大きな半導体材料を用いること
により、べース層に高濃度に不純物をドーピングして
も、べース層からエミッタ層への正孔あるいは電子の漏
れを抑制できるため、ホモ接合バイポーラトランジスタ
に比べて高速動作が可能になるという特徴を有する。
下、ＨＢＴと略記する）は、そのエミッタ層にべース層
よりもバンドギャップの大きな半導体材料を用いること
により、べース層に高濃度に不純物をドーピングして
も、べース層からエミッタ層への正孔あるいは電子の漏
れを抑制できるため、ホモ接合バイポーラトランジスタ
に比べて高速動作が可能になるという特徴を有する。
【０００３】図５に従来構造のｎｐｎ型ＨＢＴの例を示
す。図において、１は半絶縁性ＩｎＰ基板であり、２は
半絶縁性ＩｎＰ基板１の上に形成されたｎ＋-ＩｎＰサ
ブコレクタ層であり、３はｎ＋-ＩｎＰサブコレクタ層
２の上に形成されたｎ-ＩｎＧａＡｓコレクタ層であ
り、４はｎ-ＩｎＧａＡｓコレクタ層３の上に形成され
たｐ＋-ＩｎＧａＡｓべース層であり、１１はｐ＋-Ｉｎ
ＧａＡｓべース層４の上に形成されたｎ-ＩｎＰエミッ
タ層であり、６はｎ-ＩｎＰエミッタ層１１の上に形成
されたｎ＋-ＩｎＰキャップ層であり、７はｎ＋-ＩｎＰ
キャップ層６の上に形成されたｎ＋-ＩｎＧａＡｓキャ
ップ層であり、８はｎ＋-ＩｎＰサブコレクタ層２の上
に形成されたコレクタ電極であり、９はｐ＋-ＩｎＧａ
Ａｓべース層４の上に形成されたべース電極であり、１
０はｎ＋-ＩｎＧａＡｓキャップ層７の上に形成された
エミッタ電極である。
す。図において、１は半絶縁性ＩｎＰ基板であり、２は
半絶縁性ＩｎＰ基板１の上に形成されたｎ＋-ＩｎＰサ
ブコレクタ層であり、３はｎ＋-ＩｎＰサブコレクタ層
２の上に形成されたｎ-ＩｎＧａＡｓコレクタ層であ
り、４はｎ-ＩｎＧａＡｓコレクタ層３の上に形成され
たｐ＋-ＩｎＧａＡｓべース層であり、１１はｐ＋-Ｉｎ
ＧａＡｓべース層４の上に形成されたｎ-ＩｎＰエミッ
タ層であり、６はｎ-ＩｎＰエミッタ層１１の上に形成
されたｎ＋-ＩｎＰキャップ層であり、７はｎ＋-ＩｎＰ
キャップ層６の上に形成されたｎ＋-ＩｎＧａＡｓキャ
ップ層であり、８はｎ＋-ＩｎＰサブコレクタ層２の上
に形成されたコレクタ電極であり、９はｐ＋-ＩｎＧａ
Ａｓべース層４の上に形成されたべース電極であり、１
０はｎ＋-ＩｎＧａＡｓキャップ層７の上に形成された
エミッタ電極である。
【０００４】一般に、ＨＢＴは、シリコン・バイポーラ
トランジスタと同様に、コレクタ電流を高注入すること
によって初めて、その特徴である超高速動作が可能とな
る。よって、図５に示した従来構造のｎｐｎ型ＨＢＴで
は、コレクタ電流を高注入した状態を前提として、各層
のドーピング濃度や層厚の最適化が図られている。エミ
ッタ層１１は、コレクタ電流を電流密度１×１０５Ａ／
ｃｍ２程度まで高注入してもエミッタ層１１の寄生抵抗
が無視できるように、図５に示すようにｎ型にドーピン
グされ、その不純物濃度は通常３×１０１７ｃｍ−３か
ら８×１０１７ｃｍ−３程度である。
トランジスタと同様に、コレクタ電流を高注入すること
によって初めて、その特徴である超高速動作が可能とな
る。よって、図５に示した従来構造のｎｐｎ型ＨＢＴで
は、コレクタ電流を高注入した状態を前提として、各層
のドーピング濃度や層厚の最適化が図られている。エミ
ッタ層１１は、コレクタ電流を電流密度１×１０５Ａ／
ｃｍ２程度まで高注入してもエミッタ層１１の寄生抵抗
が無視できるように、図５に示すようにｎ型にドーピン
グされ、その不純物濃度は通常３×１０１７ｃｍ−３か
ら８×１０１７ｃｍ−３程度である。
【０００５】
【発明が解決しようとする課題】ＨＢＴは高コレクタ電
流で動作させて初めて、そのＨＢＴの最高動作速度が得
られるが、応用回路の種類によっては、消費電力が小さ
いことが要求されることがしばしばある。そのような場
合、最高速度が得られるコレクタ電流よりもかなり小さ
い電流で動作させることを余儀なくされるが、コレクタ
電流を小さくするとエミッタ充電時間が増大することに
より動作速度が低下し、所望の動作速度が得られなくな
るという問題がある。
流で動作させて初めて、そのＨＢＴの最高動作速度が得
られるが、応用回路の種類によっては、消費電力が小さ
いことが要求されることがしばしばある。そのような場
合、最高速度が得られるコレクタ電流よりもかなり小さ
い電流で動作させることを余儀なくされるが、コレクタ
電流を小さくするとエミッタ充電時間が増大することに
より動作速度が低下し、所望の動作速度が得られなくな
るという問題がある。
【０００６】本発明は上記の問題に鑑みなされたもので
あり、本発明が解決しようとする課題は、コレクタ電流
が小さい領域で、良好な動作速度が得られるヘテロ接合
バイポーラトランジスタを提供することにある。
あり、本発明が解決しようとする課題は、コレクタ電流
が小さい領域で、良好な動作速度が得られるヘテロ接合
バイポーラトランジスタを提供することにある。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、請求項１に記載のように、半導体基板上
に作製されたヘテロ接合バイポーラトランジスタにおい
て、エミッタ層に意図的な不純物ドーピングをしていな
い層が含まれることを特徴とするヘテロ接合バイポーラ
トランジスタを構成する。
に、本発明は、請求項１に記載のように、半導体基板上
に作製されたヘテロ接合バイポーラトランジスタにおい
て、エミッタ層に意図的な不純物ドーピングをしていな
い層が含まれることを特徴とするヘテロ接合バイポーラ
トランジスタを構成する。
【０００８】また、本発明は、請求項２に記載のよう
に、請求項１に記載のヘテロ接合バイポーラトランジス
タにおいて、前記意図的な不純物ドーピングをしていな
い層の厚さが３０ｎｍ以上１２０ｎｍ以下であることを
特徴とするヘテロ接合バイポーラトランジスタを構成す
る。
に、請求項１に記載のヘテロ接合バイポーラトランジス
タにおいて、前記意図的な不純物ドーピングをしていな
い層の厚さが３０ｎｍ以上１２０ｎｍ以下であることを
特徴とするヘテロ接合バイポーラトランジスタを構成す
る。
【０００９】また、本発明は、請求項３に記載のよう
に、半導体基板上に作製されたヘテロ接合バイポーラト
ランジスタにおいて、エミッタ層に不純物濃度が９×１
０１５ｃｍ−３以下の層が含まれることを特徴とするヘ
テロ接合バイポーラトランジスタを構成する。
に、半導体基板上に作製されたヘテロ接合バイポーラト
ランジスタにおいて、エミッタ層に不純物濃度が９×１
０１５ｃｍ−３以下の層が含まれることを特徴とするヘ
テロ接合バイポーラトランジスタを構成する。
【００１０】また、本発明は、請求項４に記載のよう
に、請求項３に記載のヘテロ接合バイポーラトランジス
タにおいて、前記不純物濃度が９×１０１５ｃｍ−３以
下の層の厚さが３０ｎｍ以上１２０ｎｍ以下であること
を特徴とするヘテロ接合バイポーラトランジスタを構成
する。
に、請求項３に記載のヘテロ接合バイポーラトランジス
タにおいて、前記不純物濃度が９×１０１５ｃｍ−３以
下の層の厚さが３０ｎｍ以上１２０ｎｍ以下であること
を特徴とするヘテロ接合バイポーラトランジスタを構成
する。
【００１１】また、本発明は、請求項５に記載のよう
に、請求項４に記載のヘテロ接合バイポーラトランジス
タにおいて、前記エミッタ層がＩｎＰにより構成されて
いることを特徴とするヘテロ接合バイポーラトランジス
タを構成する。
に、請求項４に記載のヘテロ接合バイポーラトランジス
タにおいて、前記エミッタ層がＩｎＰにより構成されて
いることを特徴とするヘテロ接合バイポーラトランジス
タを構成する。
【００１２】
【発明の実施の形態】低コレクタ電流領域では全遅延時
間に占めるエミッタ充電時間の割合が大きく、これが動
作速度を律速している。よって、エミッタ容量を小さく
できれば、低コレクタ電流領域での高周波特性は改善す
る。
間に占めるエミッタ充電時間の割合が大きく、これが動
作速度を律速している。よって、エミッタ容量を小さく
できれば、低コレクタ電流領域での高周波特性は改善す
る。
【００１３】本発明の実施の形態においては、エミッタ
容量を小さくする手段として、エミッタ層に意図的な不
純物ドーピングをしない（ｉ型の）層を設けることを特
徴とする。このようなｉ型の層でエミッタ層を構成すれ
ば、エミッタ層がベース層と接する部位において、エミ
ッタ空乏層が広がり、その結果として、エミッタ容量が
低下する。意図的な不純物ドーピングをしない場合にお
いても、不純物濃度は零とはならないが、エミッタ厚が
十分厚ければ、不純物濃度が低下すれば、空乏層幅は不
純物濃度の１／２乗に反比例して広がっていく。このよ
うにして、エミッタ容量を低下させることができるので
あるが、一方、エミッタ層をｉ型に変えると、多数キャ
リア（ｎｐｎ型の場合は電子）が枯渇するためエミッタ
層の寄生抵抗が増大し、コレクタ電流を高くしたときの
動作速度が低下するという問題が生じる。しかしなが
ら、本発明に係るＨＢＴは低いコレクタ電流で用いるこ
とを前提としているため、実際に動作させる低コレクタ
電流領域では、エミッタ抵抗の増大により動作速度が低
下するという問題は起きない。
容量を小さくする手段として、エミッタ層に意図的な不
純物ドーピングをしない（ｉ型の）層を設けることを特
徴とする。このようなｉ型の層でエミッタ層を構成すれ
ば、エミッタ層がベース層と接する部位において、エミ
ッタ空乏層が広がり、その結果として、エミッタ容量が
低下する。意図的な不純物ドーピングをしない場合にお
いても、不純物濃度は零とはならないが、エミッタ厚が
十分厚ければ、不純物濃度が低下すれば、空乏層幅は不
純物濃度の１／２乗に反比例して広がっていく。このよ
うにして、エミッタ容量を低下させることができるので
あるが、一方、エミッタ層をｉ型に変えると、多数キャ
リア（ｎｐｎ型の場合は電子）が枯渇するためエミッタ
層の寄生抵抗が増大し、コレクタ電流を高くしたときの
動作速度が低下するという問題が生じる。しかしなが
ら、本発明に係るＨＢＴは低いコレクタ電流で用いるこ
とを前提としているため、実際に動作させる低コレクタ
電流領域では、エミッタ抵抗の増大により動作速度が低
下するという問題は起きない。
【００１４】本発明の一実施の形態におけるＨＢＴの断
面図を図１に示す。図において、１は半絶縁性ＩｎＰ基
板であり、２は半絶縁性ＩｎＰ基板１の上に形成された
ｎ＋-ＩｎＰサブコレクタ層であり、３はｎ＋-ＩｎＰサ
ブコレクタ層２の上に形成されたｎ-ＩｎＧａＡｓコレ
クタ層であり、４はｎ-ＩｎＧａＡｓコレクタ層３の上
に形成されたｐ＋-ＩｎＧａＡｓべース層であり、５は
ｐ＋-ＩｎＧａＡｓべース層４の上に意図的な不純物ド
ーピングをせずに形成されたｉ-ＩｎＰエミッタ層であ
り、６はｎ-ＩｎＰエミッタ層１１の上に形成されたｎ
＋-ＩｎＰキャップ層であり、７はｎ＋-ＩｎＰキャップ
層６の上に形成されたｎ＋-ＩｎＧａＡｓキャップ層で
あり、８はｎ＋-ＩｎＰサブコレクタ層２の上に形成さ
れたコレクタ電極であり、９はｐ＋-ＩｎＧａＡｓべー
ス層４の上に形成されたべース電極であり、１０はｎ＋
-ＩｎＧａＡｓキャップ層７の上に形成されたエミッタ
電極である。
面図を図１に示す。図において、１は半絶縁性ＩｎＰ基
板であり、２は半絶縁性ＩｎＰ基板１の上に形成された
ｎ＋-ＩｎＰサブコレクタ層であり、３はｎ＋-ＩｎＰサ
ブコレクタ層２の上に形成されたｎ-ＩｎＧａＡｓコレ
クタ層であり、４はｎ-ＩｎＧａＡｓコレクタ層３の上
に形成されたｐ＋-ＩｎＧａＡｓべース層であり、５は
ｐ＋-ＩｎＧａＡｓべース層４の上に意図的な不純物ド
ーピングをせずに形成されたｉ-ＩｎＰエミッタ層であ
り、６はｎ-ＩｎＰエミッタ層１１の上に形成されたｎ
＋-ＩｎＰキャップ層であり、７はｎ＋-ＩｎＰキャップ
層６の上に形成されたｎ＋-ＩｎＧａＡｓキャップ層で
あり、８はｎ＋-ＩｎＰサブコレクタ層２の上に形成さ
れたコレクタ電極であり、９はｐ＋-ＩｎＧａＡｓべー
ス層４の上に形成されたべース電極であり、１０はｎ＋
-ＩｎＧａＡｓキャップ層７の上に形成されたエミッタ
電極である。
【００１５】図１に示した構造は、半絶縁性ＩｎＰ基板
１上にｎ＋-ＩｎＰサブコレクタ層２からｎ＋-ＩｎＧａ
Ａｓキャップ層７までを、ＭＯＶＰＥ法やＭＢＥ法等に
よりエピタキシャル成長した後、エッチング工程による
メサ形成、および蒸着リフトオフ工程による、エミッタ
電極１０、べース電極９およびコレクタ電極８の形成に
より作製される。この作製工程は、エミッタ層の作製条
件を除けば、図５に示す従来構造のＨＢＴの作製工程と
全く同じである。エミッタ層の作製条件の違いによっ
て、図１に示した本発明の構成においてはｉ-ＩｎＰエ
ミッタ層５が形成されるのに対して、図５に示す従来の
構成においてはｎ-ＩｎＰエミッタ層１１が形成され
る。
１上にｎ＋-ＩｎＰサブコレクタ層２からｎ＋-ＩｎＧａ
Ａｓキャップ層７までを、ＭＯＶＰＥ法やＭＢＥ法等に
よりエピタキシャル成長した後、エッチング工程による
メサ形成、および蒸着リフトオフ工程による、エミッタ
電極１０、べース電極９およびコレクタ電極８の形成に
より作製される。この作製工程は、エミッタ層の作製条
件を除けば、図５に示す従来構造のＨＢＴの作製工程と
全く同じである。エミッタ層の作製条件の違いによっ
て、図１に示した本発明の構成においてはｉ-ＩｎＰエ
ミッタ層５が形成されるのに対して、図５に示す従来の
構成においてはｎ-ＩｎＰエミッタ層１１が形成され
る。
【００１６】図１に示す本発明に係るＨＢＴ（ｉ型エミ
ッタＨＢＴ）と、図５に示す従来型のＨＢＴ（ｎ型エミ
ツタＨＢＴ）の電流利得カットオフ周波数ｆＴの計算機
シミュレーション結果を図２に示す。図２において、各
ＨＢＴの電流利得カットオフ周波数ｆＴとコレクタ電流
との関係が、エミッタ厚をパラメータとして、示されて
いる。この計算機シミュレーションにおいて、エミッタ
の面積はともに６μｍ ２とし、ｎ型エミッタのドーピン
グ濃度は標準的な値である３×１０１７ｃｍ− ３を用い
た。また、意図的に不純物をドーピングしない場合で
も、実際のｉ型エミッタは、残留不純物（通常、濃度９
×１０１５ｃｍ−３以下）により非常に薄いｎ型とな
る。本計算では、ｉ型エミッタ層の不純物濃度として
は、実測値にもとづき２×１０１５ｃｍ−３という値を
用いた。
ッタＨＢＴ）と、図５に示す従来型のＨＢＴ（ｎ型エミ
ツタＨＢＴ）の電流利得カットオフ周波数ｆＴの計算機
シミュレーション結果を図２に示す。図２において、各
ＨＢＴの電流利得カットオフ周波数ｆＴとコレクタ電流
との関係が、エミッタ厚をパラメータとして、示されて
いる。この計算機シミュレーションにおいて、エミッタ
の面積はともに６μｍ ２とし、ｎ型エミッタのドーピン
グ濃度は標準的な値である３×１０１７ｃｍ− ３を用い
た。また、意図的に不純物をドーピングしない場合で
も、実際のｉ型エミッタは、残留不純物（通常、濃度９
×１０１５ｃｍ−３以下）により非常に薄いｎ型とな
る。本計算では、ｉ型エミッタ層の不純物濃度として
は、実測値にもとづき２×１０１５ｃｍ−３という値を
用いた。
【００１７】図２を見ると従来型のｎ型エミッタＨＢＴ
では、エミッタ厚を３０ｎｍから１２０ｎｍまで変化さ
せても動作速度の目安となるｆＴの値がほとんど変化し
ないことが分かる。これは、エミッタ厚を厚くしても、
ドーピング濃度で決まる空乏層厚以上には、エミッタ空
乏層は広がらないためである。これに対し、本発明の構
造であるｉ型エミッタＨＢＴでは、エミッタ厚を厚くす
ると低コレクタ電流側ではｆＴが改善していること（高
くなること）が分かる。これは、ｉ型エミッタでは、不
純物濃度が十分に低いため、この不純物濃度で決まる空
乏層幅は３０ｎｍというエミッタ厚に比べて十分厚くな
るため、エミッタ層を厚くしていくと、その分だけ空乏
層が広がり、その結果として、エミッタ容量が低下した
ためである。
では、エミッタ厚を３０ｎｍから１２０ｎｍまで変化さ
せても動作速度の目安となるｆＴの値がほとんど変化し
ないことが分かる。これは、エミッタ厚を厚くしても、
ドーピング濃度で決まる空乏層厚以上には、エミッタ空
乏層は広がらないためである。これに対し、本発明の構
造であるｉ型エミッタＨＢＴでは、エミッタ厚を厚くす
ると低コレクタ電流側ではｆＴが改善していること（高
くなること）が分かる。これは、ｉ型エミッタでは、不
純物濃度が十分に低いため、この不純物濃度で決まる空
乏層幅は３０ｎｍというエミッタ厚に比べて十分厚くな
るため、エミッタ層を厚くしていくと、その分だけ空乏
層が広がり、その結果として、エミッタ容量が低下した
ためである。
【００１８】ただし、ｉ型エミッタ層の厚さを厚くして
いくと、抵抗が増大していくため、高コレクタ電流領域
でのｆＴは低下する。なお、この計算では、前述のよう
にｉ型エミッタの不純物濃度は２×１０１５ｃｍ−３を
仮定しているが、５×１０１ ５ｃｍ−３以下であれば図
２と一致した結果となり、さらに不純物濃度を増加させ
ていっても９×１０−１５ｃｍ−３以下であれば図２と
ほぼ同じ結果が得られる。
いくと、抵抗が増大していくため、高コレクタ電流領域
でのｆＴは低下する。なお、この計算では、前述のよう
にｉ型エミッタの不純物濃度は２×１０１５ｃｍ−３を
仮定しているが、５×１０１ ５ｃｍ−３以下であれば図
２と一致した結果となり、さらに不純物濃度を増加させ
ていっても９×１０−１５ｃｍ−３以下であれば図２と
ほぼ同じ結果が得られる。
【００１９】図３に実際に試作した本実施の形態におけ
るｉ型エミッタＨＢＴと、従来構造のｎ型エミッタＨＢ
ＴとのｆＴの測定結果を示す。図３を見ると、図２に示
した計算結果と同様の傾向が得られていることがわか
る。コレクタ電流が０.５ｍＡ以下では、１２０ｎｍ厚
のｉ型エミッタが最も特性が良くなっている。しかし、
それ以上コレクタ電流を増加させると、エミッタ抵抗の
増大により特性が延びなくなっている。一方、７０ｎｍ
厚のｉ型エミッタでは、かなり高いコレクタ電流まで良
好な特性が得られている。このことから、実際に回路に
応用する際には、コレクタ電流の設計値に合わせて、最
適なｉ型エミッタの厚さを選択すれば良いことが分か
る。より大きなコレクタ電流を流すためには、エミッタ
層厚は３０ｎｍから８０ｎｍが好ましい。
るｉ型エミッタＨＢＴと、従来構造のｎ型エミッタＨＢ
ＴとのｆＴの測定結果を示す。図３を見ると、図２に示
した計算結果と同様の傾向が得られていることがわか
る。コレクタ電流が０.５ｍＡ以下では、１２０ｎｍ厚
のｉ型エミッタが最も特性が良くなっている。しかし、
それ以上コレクタ電流を増加させると、エミッタ抵抗の
増大により特性が延びなくなっている。一方、７０ｎｍ
厚のｉ型エミッタでは、かなり高いコレクタ電流まで良
好な特性が得られている。このことから、実際に回路に
応用する際には、コレクタ電流の設計値に合わせて、最
適なｉ型エミッタの厚さを選択すれば良いことが分か
る。より大きなコレクタ電流を流すためには、エミッタ
層厚は３０ｎｍから８０ｎｍが好ましい。
【００２０】本実施の形態ではエミッタ層がｉ-ＩｎＰ
エミッタ層５の一層のみにより構成されている例を示し
たが、図４に示すように、エミッタ層がｎ-ＩｎＰエミ
ッタ層１１とｉ-ＩｎＰエミッタ層５の二層構造になっ
ていても、同様に空乏層を広げる効果があり、同様の特
性改善効果が得られる。
エミッタ層５の一層のみにより構成されている例を示し
たが、図４に示すように、エミッタ層がｎ-ＩｎＰエミ
ッタ層１１とｉ-ＩｎＰエミッタ層５の二層構造になっ
ていても、同様に空乏層を広げる効果があり、同様の特
性改善効果が得られる。
【００２１】なお、本発明の特徴はエミッタ層のドーピ
ングについてのみであり、その他の層を変更しても同様
な効果が得られることはいうまでもない。例えば、ｎ-
ＩｎＧａＡｓコレクタ層３をｉ-ＩｎＧａＡｓコレクタ
層やｎ-ＩｎＰコレクタ層、ｉ-ＩｎＰコレクタ層に変更
したり、ｎ＋-ＩｎＰサブコレクタ層２をｎ＋-ＩｎＧａ
Ａｓサブコレクタ層に変更したり、あるいはｎ＋-Ｉｎ
Ｐキャップ層７が無い層構成にするなど、本発明の趣旨
を損なわない範囲で層の構成を変更しても良い。また、
本実施の形態ではＩｎＰ／ＩｎＧａＡｓでエミッタ／べ
ースが構成されるＨＢＴを例に示したが、本発明は、Ｉ
ｎＡｌＡｓ／ＩｎＧａＡｓやＩｎＧａＰ／ＧａＡｓ、Ａ
ｌＧａＡｓ／ＧａＡｓ、ＡｌＧａＮ／ＧａＮ、Ｓｉ／Ｓ
ｉＧｅなど半導体材料が異なるＨＢＴにも適用可能であ
る。
ングについてのみであり、その他の層を変更しても同様
な効果が得られることはいうまでもない。例えば、ｎ-
ＩｎＧａＡｓコレクタ層３をｉ-ＩｎＧａＡｓコレクタ
層やｎ-ＩｎＰコレクタ層、ｉ-ＩｎＰコレクタ層に変更
したり、ｎ＋-ＩｎＰサブコレクタ層２をｎ＋-ＩｎＧａ
Ａｓサブコレクタ層に変更したり、あるいはｎ＋-Ｉｎ
Ｐキャップ層７が無い層構成にするなど、本発明の趣旨
を損なわない範囲で層の構成を変更しても良い。また、
本実施の形態ではＩｎＰ／ＩｎＧａＡｓでエミッタ／べ
ースが構成されるＨＢＴを例に示したが、本発明は、Ｉ
ｎＡｌＡｓ／ＩｎＧａＡｓやＩｎＧａＰ／ＧａＡｓ、Ａ
ｌＧａＡｓ／ＧａＡｓ、ＡｌＧａＮ／ＧａＮ、Ｓｉ／Ｓ
ｉＧｅなど半導体材料が異なるＨＢＴにも適用可能であ
る。
【００２２】また、これまでｎｐｎ型のＨＢＴを例にし
て説明してきたが、本発明は、当然ｐｎｐ型のＨＢＴに
も適用可能である。
て説明してきたが、本発明は、当然ｐｎｐ型のＨＢＴに
も適用可能である。
【００２３】以上説明したことから明らかなように、本
発明によるヘテロ接合バイポーラトランジスタは、低コ
レクタ電流で高速に動作するため、低消費電力回路用Ｈ
ＢＴとして有望である。また、エミッタ層に意図的にド
ーピングしないことにより、比較的制御が難しい低濃度
の不純物ドーピングの必要も無くなり、結晶成長も簡略
化され、特性のばらつきも減少する。さらに、結晶の品
質も良くなるため、信頼性を確保するという面でも有利
である。
発明によるヘテロ接合バイポーラトランジスタは、低コ
レクタ電流で高速に動作するため、低消費電力回路用Ｈ
ＢＴとして有望である。また、エミッタ層に意図的にド
ーピングしないことにより、比較的制御が難しい低濃度
の不純物ドーピングの必要も無くなり、結晶成長も簡略
化され、特性のばらつきも減少する。さらに、結晶の品
質も良くなるため、信頼性を確保するという面でも有利
である。
【００２４】
【発明の効果】本発明の実施により、コレクタ電流が小
さい領域で、良好な動作速度が得られるヘテロ接合バイ
ポーラトランジスタを提供することが可能となる。
さい領域で、良好な動作速度が得られるヘテロ接合バイ
ポーラトランジスタを提供することが可能となる。
【図１】本発明の一実施の形態におけるＨＢＴの断面図
である。
である。
【図２】図１に示す本発明の一実施の形態におけるＨＢ
Ｔと、図５に示す従来構造のＨＢＴの、計算機シミュレ
ーションによる電流利得カットオフ周波数ｆＴの比較の
グラフである。
Ｔと、図５に示す従来構造のＨＢＴの、計算機シミュレ
ーションによる電流利得カットオフ周波数ｆＴの比較の
グラフである。
【図３】実際に試作した図１に示す本発明の一実施の形
態におけるＨＢＴと、図５に示す従来構造のＨＢＴの電
流利得カットオフ周波数ｆＴの測定結果のグラフであ
る。
態におけるＨＢＴと、図５に示す従来構造のＨＢＴの電
流利得カットオフ周波数ｆＴの測定結果のグラフであ
る。
【図４】本発明に係るＨＢＴの断面図であり、エミッタ
層が二層構造になっている例である。
層が二層構造になっている例である。
【図５】従来構造のＨＢＴの断面図である。
１…半絶縁性ＩｎＰ基板、２…ｎ＋-ＩｎＰサブコレク
タ層、３…ｎ-ＩｎＧａＡｓコレクタ層、４…ｐ＋-Ｉｎ
ＧａＡｓべース層、５…ｉ-ＩｎＰエミッタ層、６…ｎ
＋-ＩｎＰキャップ層、７…ｎ＋-ＩｎＧａＡｓキャップ
層、８…コレクタ電極、９…べース電極、１０…エミッ
タ電極、１１…ｎ-ＩｎＰエミッタ層。
タ層、３…ｎ-ＩｎＧａＡｓコレクタ層、４…ｐ＋-Ｉｎ
ＧａＡｓべース層、５…ｉ-ＩｎＰエミッタ層、６…ｎ
＋-ＩｎＰキャップ層、７…ｎ＋-ＩｎＧａＡｓキャップ
層、８…コレクタ電極、９…べース電極、１０…エミッ
タ電極、１１…ｎ-ＩｎＰエミッタ層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 栗島 賢二 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 中島 裕樹 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 Ｆターム(参考） 5F003 BA92 BC04 BC08 BE01 BE02 BE04 BE90 BF06 BM03 BP32
Claims (5)
- 【請求項１】半導体基板上に作製されたヘテロ接合バイ
ポーラトランジスタにおいて、エミッタ層に意図的な不
純物ドーピングをしていない層が含まれることを特徴と
するヘテロ接合バイポーラトランジスタ。 - 【請求項２】請求項１に記載のヘテロ接合バイポーラト
ランジスタにおいて、前記意図的な不純物ドーピングを
していない層の厚さが３０ｎｍ以上１２０ｎｍ以下であ
ることを特徴とするヘテロ接合バイポーラトランジス
タ。 - 【請求項３】半導体基板上に作製されたヘテロ接合バイ
ポーラトランジスタにおいて、エミッタ層に不純物濃度
が９×１０１５ｃｍ−３以下の層が含まれることを特徴
とするヘテロ接合バイポーラトランジスタ。 - 【請求項４】請求項３に記載のヘテロ接合バイポーラト
ランジスタにおいて、前記不純物濃度が９×１０１５ｃ
ｍ−３以下の層の厚さが３０ｎｍ以上１２０ｎｍ以下で
あることを特徴とするヘテロ接合バイポーラトランジス
タ。 - 【請求項５】請求項４に記載のヘテロ接合バイポーラト
ランジスタにおいて、前記エミッタ層がＩｎＰにより構
成されていることを特徴とするヘテロ接合バイポーラト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000276270A JP3556587B2 (ja) | 2000-09-12 | 2000-09-12 | ヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000276270A JP3556587B2 (ja) | 2000-09-12 | 2000-09-12 | ヘテロ接合バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002093817A true JP2002093817A (ja) | 2002-03-29 |
| JP3556587B2 JP3556587B2 (ja) | 2004-08-18 |
Family
ID=18761768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000276270A Expired - Lifetime JP3556587B2 (ja) | 2000-09-12 | 2000-09-12 | ヘテロ接合バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3556587B2 (ja) |
-
2000
- 2000-09-12 JP JP2000276270A patent/JP3556587B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3556587B2 (ja) | 2004-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7462892B2 (en) | Semiconductor device | |
| EP0504925B1 (en) | Multilayer base heterojunction device | |
| CN109671769B (zh) | 异质结双极晶体管 | |
| US11508835B2 (en) | Bipolar transistor and method for producing the same | |
| US7821037B2 (en) | Heterojunction bipolar transistor | |
| US20040195588A1 (en) | Semiconductor device | |
| US7019383B2 (en) | Gallium arsenide HBT having increased performance and method for its fabrication | |
| US5571732A (en) | Method for fabricating a bipolar transistor | |
| US7705361B2 (en) | Heterojunction bipolar transistor having (In)(Al) GaAsSb/InGaAs base-collector structure | |
| KR100647381B1 (ko) | 헤테로정션 바이폴라 트랜지스터 내의 에미터 안정 저항기구조물 및 이의 제조 방법 | |
| US6768141B2 (en) | Heterojunction bipolar transistor (HBT) having improved emitter-base grading structure | |
| US20040065898A1 (en) | Heterojunction bipolar transistor having wide bandgap material in collector | |
| US6459103B1 (en) | Negative-differential-resistance heterojunction bipolar transistor with topee-shaped current-voltage characteristics | |
| Jena et al. | Cap-layer and charge sheet effect in InP based pnp δ-doped heterojunction bipolar transistor | |
| JP3556587B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP3629247B2 (ja) | ダブルヘテロ接合バイポーラ・トランジスタ | |
| JPS6153768A (ja) | ヘテロ接合バイポ−ラトランジスタ | |
| JP2002076012A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH08288300A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP5878739B2 (ja) | バラクタダイオードおよび半導体集積回路 | |
| Tsai | High performances of InP/InGaAs heterojunction bipolar transistors with a δ-doped sheet between two spacer layers | |
| JP2001176881A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP2000223497A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JP5290909B2 (ja) | ヘテロ接合バイポーラトランジスタの製法 | |
| JP3715477B2 (ja) | バイポーラトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040223 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040315 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040511 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040512 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3556587 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140521 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |