JP2002057408A - 半導体レーザおよびその製造方法 - Google Patents
半導体レーザおよびその製造方法Info
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- JP2002057408A JP2002057408A JP2000240564A JP2000240564A JP2002057408A JP 2002057408 A JP2002057408 A JP 2002057408A JP 2000240564 A JP2000240564 A JP 2000240564A JP 2000240564 A JP2000240564 A JP 2000240564A JP 2002057408 A JP2002057408 A JP 2002057408A
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Abstract
(57)【要約】
【課題】 ボンディングストレスが活性層に加わること
を抑制し、信頼性の高い半導体レーザを構成すること。 【解決手段】 本発明の半導体レーザ１は、凸領域１０
ａと凹領域１０ｂとが隣接して形成されたｎ型の基板１
０と、基板１０の凹領域１０ｂ内に、ｎ型クラッド層２
１、活性層２２、ｐ型クラッド層２３の順に形成される
機能層２０と、凸領域１０ａの側壁と機能層２０との間
に形成される溝部１１と、基板１０の凸領域１０ａ上に
形成されるｎ電極４１と、機能層２０上で、ｎ電極４１
より基板１０側に近い位置に形成されるｐ電極３２と、
ｎ電極４１およびｐ電極３２とはんだ４２を介して接続
される実装用基板５０とを備えている。
を抑制し、信頼性の高い半導体レーザを構成すること。 【解決手段】 本発明の半導体レーザ１は、凸領域１０
ａと凹領域１０ｂとが隣接して形成されたｎ型の基板１
０と、基板１０の凹領域１０ｂ内に、ｎ型クラッド層２
１、活性層２２、ｐ型クラッド層２３の順に形成される
機能層２０と、凸領域１０ａの側壁と機能層２０との間
に形成される溝部１１と、基板１０の凸領域１０ａ上に
形成されるｎ電極４１と、機能層２０上で、ｎ電極４１
より基板１０側に近い位置に形成されるｐ電極３２と、
ｎ電極４１およびｐ電極３２とはんだ４２を介して接続
される実装用基板５０とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、予め基板に形成し
た凹凸を利用して各層を形成した半導体レーザおよびそ
の製造方法に関する。
た凹凸を利用して各層を形成した半導体レーザおよびそ
の製造方法に関する。
【０００２】
【従来の技術】近年、出力が数十Ｗ以上の半導体レーザ
は、レーザディスプレイ、レーザ加工、高調波発生等に
用いる光源として開発が進んでいる。特に、複数の発光
部を並べた構成となるアレイ型のブロードストライプレ
ーザは、高出力光を出射できる光源として期待がもたれ
ている。
は、レーザディスプレイ、レーザ加工、高調波発生等に
用いる光源として開発が進んでいる。特に、複数の発光
部を並べた構成となるアレイ型のブロードストライプレ
ーザは、高出力光を出射できる光源として期待がもたれ
ている。
【０００３】図１１は従来のアレイ型半導体レーザを説
明する模式図である。このアレイ型半導体レーザは、複
数の発光領域の全体にわたり、ｎ型クラッド層５１、活
性層５２、ｐ型クラッド層５３およびｐ型コンタクト層
５４を順に形成し、発光領域以外のｐ型コンタクト層５
４にイオン注入を行って電流抑制層５５を形成する。こ
れにより、電流抑制層５５以外の部分に電流が注入さ
れ、それに対応する複数の発光領域からレーザ光が出射
されることになる。
明する模式図である。このアレイ型半導体レーザは、複
数の発光領域の全体にわたり、ｎ型クラッド層５１、活
性層５２、ｐ型クラッド層５３およびｐ型コンタクト層
５４を順に形成し、発光領域以外のｐ型コンタクト層５
４にイオン注入を行って電流抑制層５５を形成する。こ
れにより、電流抑制層５５以外の部分に電流が注入さ
れ、それに対応する複数の発光領域からレーザ光が出射
されることになる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな半導体レーザには次のような問題がある。すなわ
ち、製造された半導体レーザを実装用基板に搭載するに
あたり、表面を下側（実装用基板側）に向けたフェース
ダウンボンディングを行うが、このボンディングの際の
ストレスが半導体レーザに加わり、欠陥の転移を促進し
て信頼性の低下を招いている。また、半導体レーザを銅
のヒートシンク上に実装する場合、半導体レーザの材料
と銅との間の熱膨張係数差で、半導体レーザにストレス
が加わって、欠陥の転移による特性劣化を招くことにな
る。
うな半導体レーザには次のような問題がある。すなわ
ち、製造された半導体レーザを実装用基板に搭載するに
あたり、表面を下側（実装用基板側）に向けたフェース
ダウンボンディングを行うが、このボンディングの際の
ストレスが半導体レーザに加わり、欠陥の転移を促進し
て信頼性の低下を招いている。また、半導体レーザを銅
のヒートシンク上に実装する場合、半導体レーザの材料
と銅との間の熱膨張係数差で、半導体レーザにストレス
が加わって、欠陥の転移による特性劣化を招くことにな
る。
【０００５】
【課題を解決するための手段】本発明はこのような課題
を解決するために成されたものである。すなわち、本発
明の半導体レーザは、凸領域と凹領域とが隣接して形成
された第１導電型の基板と、基板の凹領域内に、第１導
電型のクラッド層、活性層、第２導電型のクラッド層の
順に形成される機能層と、凸領域の側壁と機能層との間
に形成される溝部と、基板の凸領域上に形成される第１
導電型に対応した第１電極と、機能層上で、前記第１電
極より基板側に近い位置に形成される第２導電型に対応
した第２電極と、第１電極および前記第２電極と導電性
材料を介して接続される実装用基板とを備えている。
を解決するために成されたものである。すなわち、本発
明の半導体レーザは、凸領域と凹領域とが隣接して形成
された第１導電型の基板と、基板の凹領域内に、第１導
電型のクラッド層、活性層、第２導電型のクラッド層の
順に形成される機能層と、凸領域の側壁と機能層との間
に形成される溝部と、基板の凸領域上に形成される第１
導電型に対応した第１電極と、機能層上で、前記第１電
極より基板側に近い位置に形成される第２導電型に対応
した第２電極と、第１電極および前記第２電極と導電性
材料を介して接続される実装用基板とを備えている。
【０００６】このような本発明では、機能層が基板の凹
領域内に形成されており、この機能層が形成された基板
を実装用基板と接続すると、基板の凸領域が柱となって
接続される状態となる。また、機能層と凸領域の側壁と
の間に溝部が形成されているため、基板と実装用基板と
の接続によるストレスの大部分が凸領域に加わり、機能
層へのストレスを抑制できるようになる。
領域内に形成されており、この機能層が形成された基板
を実装用基板と接続すると、基板の凸領域が柱となって
接続される状態となる。また、機能層と凸領域の側壁と
の間に溝部が形成されているため、基板と実装用基板と
の接続によるストレスの大部分が凸領域に加わり、機能
層へのストレスを抑制できるようになる。
【０００７】また、本発明の半導体レーザの製造方法
は、第１導電型の基板に凸領域と凹領域とを隣接して形
成する工程と、基板の凹領域に第１導電型のクラッド
層、活性層、第２導電型のクラッド層を順に積層して機
能層を構成する工程と、凸領域の側壁と機能層との間に
溝部を形成する工程と、基板の凸領域上に、第１導電型
に対応した第１電極を形成する工程と、機能層上で、第
１電極より基板側に近い位置に、第２導電型に対応した
第２電極を形成する工程と、第１電極および第２電極と
導電性材料を介して実装用基板に接続する工程とを備え
ている。
は、第１導電型の基板に凸領域と凹領域とを隣接して形
成する工程と、基板の凹領域に第１導電型のクラッド
層、活性層、第２導電型のクラッド層を順に積層して機
能層を構成する工程と、凸領域の側壁と機能層との間に
溝部を形成する工程と、基板の凸領域上に、第１導電型
に対応した第１電極を形成する工程と、機能層上で、第
１電極より基板側に近い位置に、第２導電型に対応した
第２電極を形成する工程と、第１電極および第２電極と
導電性材料を介して実装用基板に接続する工程とを備え
ている。
【０００８】このような本発明では、機能層を基板の凹
領域内に形成し、この機能層が形成された基板を実装用
基板と接続している。これにより、基板の凸領域が柱と
なって接続される状態となる。また、機能層と凸領域の
側壁との間に溝部を形成しているため、基板と実装用基
板との接続によるストレスの大部分を凸領域で受けて、
凸領域から機能層へストレスが伝わるのを溝部で阻止で
きるようになる。
領域内に形成し、この機能層が形成された基板を実装用
基板と接続している。これにより、基板の凸領域が柱と
なって接続される状態となる。また、機能層と凸領域の
側壁との間に溝部を形成しているため、基板と実装用基
板との接続によるストレスの大部分を凸領域で受けて、
凸領域から機能層へストレスが伝わるのを溝部で阻止で
きるようになる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。図１は、本実施形態に係る半導体レ
ーザを説明する模式断面図である。すなわち、この半導
体レーザ１は、凸領域１０ａと凹領域１０ｂとが隣接し
て形成されたｎ型の基板１０と、この基板１０の凹領域
１０ｂに、ｎ型クラッド層２１、活性層２２、ｐ型クラ
ッド層２３の順に形成される機能層２０と、凸領域１０
ａの側壁と機能層２０との間に形成される溝部１１と、
凸領域１０ａ上に形成されるｎ電極４１と、機能層２０
上にｐ型コンタクト層３１を介して形成されるｐ電極３
２と、ｎ電極４１およびｐ電極３２とはんだ４２を介し
て接続される実装用基板５０とを備えている。
基づいて説明する。図１は、本実施形態に係る半導体レ
ーザを説明する模式断面図である。すなわち、この半導
体レーザ１は、凸領域１０ａと凹領域１０ｂとが隣接し
て形成されたｎ型の基板１０と、この基板１０の凹領域
１０ｂに、ｎ型クラッド層２１、活性層２２、ｐ型クラ
ッド層２３の順に形成される機能層２０と、凸領域１０
ａの側壁と機能層２０との間に形成される溝部１１と、
凸領域１０ａ上に形成されるｎ電極４１と、機能層２０
上にｐ型コンタクト層３１を介して形成されるｐ電極３
２と、ｎ電極４１およびｐ電極３２とはんだ４２を介し
て接続される実装用基板５０とを備えている。
【００１０】基板１０は、例えばｎ型のＧａＡｓ系、Ａ
ｌＧａＩｎＰ系、ＧａＮ系、ＩｎＧａＡｓ系、ＩｎＰ系
が用いられる。なお、本実施形態では、(100)面を持つ
ＧａＡｓ系の基板１を用いるものとする。この基板１０
の表面には、例えばウェットエッチングによって<011>
方向の凸領域１０ａと凹領域１０ｂとのストライプが形
成されている。凸領域１０ａの高さ（凹領域１０ｂの深
さ）は約３μｍ〜４μｍ、凸領域１０ａの図中横方向に
沿った幅は約２００μｍ、凹領域１０ｂの図中横方向に
沿った幅は約１０μｍ〜１００μｍとなる。
ｌＧａＩｎＰ系、ＧａＮ系、ＩｎＧａＡｓ系、ＩｎＰ系
が用いられる。なお、本実施形態では、(100)面を持つ
ＧａＡｓ系の基板１を用いるものとする。この基板１０
の表面には、例えばウェットエッチングによって<011>
方向の凸領域１０ａと凹領域１０ｂとのストライプが形
成されている。凸領域１０ａの高さ（凹領域１０ｂの深
さ）は約３μｍ〜４μｍ、凸領域１０ａの図中横方向に
沿った幅は約２００μｍ、凹領域１０ｂの図中横方向に
沿った幅は約１０μｍ〜１００μｍとなる。
【００１１】ｎ型クラッド層２１は、Ａｌ0.4Ｇａ0.2Ａ
ｓから構成され、２μｍ厚で形成される。また、活性層
２２は、ノンドープのＡｌ0.12Ｇａ0.88Ａｓから構成さ
れ、０．５μｍ厚で形成される。さらに、ｐ型クラッド
層２３は、Ａｌ0.4Ｇａ0.6Ａｓから構成され、２μｍ厚
で形成される。このｎ型クラッド層２１、活性層２２、
ｐ型クラッド層２３の３層によって凹領域１０ｂ内に発
光のための機能層２０が構成される。
ｓから構成され、２μｍ厚で形成される。また、活性層
２２は、ノンドープのＡｌ0.12Ｇａ0.88Ａｓから構成さ
れ、０．５μｍ厚で形成される。さらに、ｐ型クラッド
層２３は、Ａｌ0.4Ｇａ0.6Ａｓから構成され、２μｍ厚
で形成される。このｎ型クラッド層２１、活性層２２、
ｐ型クラッド層２３の３層によって凹領域１０ｂ内に発
光のための機能層２０が構成される。
【００１２】この機能層２０と基板１０の凸領域１０ａ
の側壁との間には、エッチングによって形成された溝部
１１が形成されている。
の側壁との間には、エッチングによって形成された溝部
１１が形成されている。
【００１３】また、機能層２０上に形成されるｐ型コン
タクト層３１は、ＧａＡｓから構成され、０．３μｍ厚
で形成される。さらに、このｐ型コンタクト層３１を介
してｐ電極３２が形成され、凸領域１０ａ上にはｎ電極
４１が形成される。ここで、ｐ電極３２は、ｎ電極４１
の位置より基板１０側に設けられている。これらｐ電極
３２およびｎ電極４１から機能層２０へ電流を注入し、
活性層２２から所定のレーザ光が出射することになる。
タクト層３１は、ＧａＡｓから構成され、０．３μｍ厚
で形成される。さらに、このｐ型コンタクト層３１を介
してｐ電極３２が形成され、凸領域１０ａ上にはｎ電極
４１が形成される。ここで、ｐ電極３２は、ｎ電極４１
の位置より基板１０側に設けられている。これらｐ電極
３２およびｎ電極４１から機能層２０へ電流を注入し、
活性層２２から所定のレーザ光が出射することになる。
【００１４】このような機能層２０およびｐ電極３２、
ｎ電極４１が形成された基板１０は、フェースダウンで
実装用基板５０に接続される。この接続としては、ｐ電
極３２およびｎ電極４１と導通するはんだ４２を介して
行われる。
ｎ電極４１が形成された基板１０は、フェースダウンで
実装用基板５０に接続される。この接続としては、ｐ電
極３２およびｎ電極４１と導通するはんだ４２を介して
行われる。
【００１５】実装用基板５０にフェースダウンで基板１
０が実装された本実施形態の半導体レーザ１では、ｐ電
極３２が、ｎ電極４１の位置より基板１０側に設けられ
ていることから、実装状態でｎ電極４１を介して基板１
０の凸領域１０ａが柱となって固定される。これによ
り、はんだ４２によるフェースダウンボンディングのス
トレスの大部分が凸領域１０ａに加わる状態となる。
０が実装された本実施形態の半導体レーザ１では、ｐ電
極３２が、ｎ電極４１の位置より基板１０側に設けられ
ていることから、実装状態でｎ電極４１を介して基板１
０の凸領域１０ａが柱となって固定される。これによ
り、はんだ４２によるフェースダウンボンディングのス
トレスの大部分が凸領域１０ａに加わる状態となる。
【００１６】さらに、機能層２０と凸領域１０ａとの間
には溝部１１が形成されていることから、凸領域１０ａ
に加わったストレスが機能層２０に伝わることを防止で
きるようになる。
には溝部１１が形成されていることから、凸領域１０ａ
に加わったストレスが機能層２０に伝わることを防止で
きるようになる。
【００１７】例えば、実装用基板５０が銅製のヒートシ
ンクから成る場合、機能層２０を構成する材料（ＡｌＧ
ａＡｓ系など）との熱膨張係数差が大きく、はんだ４２
を介した接続時のストレスが基板１０へ加わりやすい。
ンクから成る場合、機能層２０を構成する材料（ＡｌＧ
ａＡｓ系など）との熱膨張係数差が大きく、はんだ４２
を介した接続時のストレスが基板１０へ加わりやすい。
【００１８】本実施形態の半導体レーザ１では、ダイボ
ンドにおいて基板１０の凸領域１０ａが支柱となり、凹
領域１０ｂ内に形成された機能層２０へ加わる圧力が非
常に小さくなっている。しかも、ストレスが加わる凸領
域１０ａと機能層２０との間には溝部１１が形成されて
いるため、凸領域１０ａに加わったストレスが溝部１１
で吸収され、機能層２０へ伝わらない構造となってい
る。これにより、機能層２０にはダイボンドストレスが
加わらず、機能層２０（活性層２２）の欠陥転移を抑制
できるようになる。
ンドにおいて基板１０の凸領域１０ａが支柱となり、凹
領域１０ｂ内に形成された機能層２０へ加わる圧力が非
常に小さくなっている。しかも、ストレスが加わる凸領
域１０ａと機能層２０との間には溝部１１が形成されて
いるため、凸領域１０ａに加わったストレスが溝部１１
で吸収され、機能層２０へ伝わらない構造となってい
る。これにより、機能層２０にはダイボンドストレスが
加わらず、機能層２０（活性層２２）の欠陥転移を抑制
できるようになる。
【００１９】次に、本実施形態における半導体レーザの
製造方法について説明する。先ず、図２に示すように、
ｎ型ＧａＡｓから成る基板１０を用い、その(100)面よ
り成る主面にフォトレジストを塗布し、ストライプ状に
パターニングして、<011>方向にウェットエッチングを
施し、凸領域１０ａと凹領域１０ｂとを交互に形成す
る。
製造方法について説明する。先ず、図２に示すように、
ｎ型ＧａＡｓから成る基板１０を用い、その(100)面よ
り成る主面にフォトレジストを塗布し、ストライプ状に
パターニングして、<011>方向にウェットエッチングを
施し、凸領域１０ａと凹領域１０ｂとを交互に形成す
る。
【００２０】ここで、ウェットエッチングとしては、硫
酸系のＨ2ＳＯ4とＨ2０2とＨ2０とが３：１：１の割合
で混合されたエッチング液による結晶学的エッチングを
行う。このエッチングにより、凸領域１０ａの幅を２０
０μｍ、凹領域１０ｂの幅を１０μｍ〜１００μｍ、深
さを３μｍ〜４μｍにする。
酸系のＨ2ＳＯ4とＨ2０2とＨ2０とが３：１：１の割合
で混合されたエッチング液による結晶学的エッチングを
行う。このエッチングにより、凸領域１０ａの幅を２０
０μｍ、凹領域１０ｂの幅を１０μｍ〜１００μｍ、深
さを３μｍ〜４μｍにする。
【００２１】次に、図３に示すように、凸領域１０ａお
よび凹領域１０ｂが形成された基板１０の(100)面に有
機金属気相成長法（以下、「ＭＯＣＶＤ」と言う。）に
よって第１導電型、例えばｎ型のＡｌ0.4Ｇａ0.6Ａｓか
ら成るｎ型クラッド層２１を厚さ２μｍ形成する。
よび凹領域１０ｂが形成された基板１０の(100)面に有
機金属気相成長法（以下、「ＭＯＣＶＤ」と言う。）に
よって第１導電型、例えばｎ型のＡｌ0.4Ｇａ0.6Ａｓか
ら成るｎ型クラッド層２１を厚さ２μｍ形成する。
【００２２】次に、図４に示すように、ｎ型クラッド層
２１の上にノンドープの活性層２２を例えばＭＯＣＶＤ
によって形成する。活性層２２としては、Ａｌ0.12Ｇａ
0.88Ａｓの組成で、例えば０．０５μｍ厚で形成する。
２１の上にノンドープの活性層２２を例えばＭＯＣＶＤ
によって形成する。活性層２２としては、Ａｌ0.12Ｇａ
0.88Ａｓの組成で、例えば０．０５μｍ厚で形成する。
【００２３】次いで、図５に示すように、この活性層２
２上に第２導電型、例えばｐ型のＡｌ0.4Ｇａ0.6Ａｓか
ら成るｎ型クラッド層２１を厚さ２μｍ形成する。これ
により、基板１０の凹領域１０ｂ内にｎ型クラッド層２
１、活性層２２、ｐ型クラッド層２３から成る機能層２
０が構成される。
２上に第２導電型、例えばｐ型のＡｌ0.4Ｇａ0.6Ａｓか
ら成るｎ型クラッド層２１を厚さ２μｍ形成する。これ
により、基板１０の凹領域１０ｂ内にｎ型クラッド層２
１、活性層２２、ｐ型クラッド層２３から成る機能層２
０が構成される。
【００２４】次に、図６に示すように、ｐ型クラッド層
２３の上に第２導電型であるｐ型コンタクト層３１を形
成する。ｐ型コンタクト層３１は、例えばＧａＡｓから
成り、０．３μｍ程度形成する。
２３の上に第２導電型であるｐ型コンタクト層３１を形
成する。ｐ型コンタクト層３１は、例えばＧａＡｓから
成り、０．３μｍ程度形成する。
【００２５】続いて、図７に示すように、基板１０の凹
領域１０ｂ内に形成された機能層２０およびｐ型コンタ
クト層３１を残し、凸領域１０ａ上に形成されたｎ型ク
ラッド層２１、活性層２２、ｐ型クラッド層２３および
ｐ型コンタクト層３１（図６参照）をエッチングによっ
て除去する。このエッチングでは、凸領域１０ａ上にの
みレジストを塗布し、これをマスクとした例えばウェッ
トエッチングによって行う。
領域１０ｂ内に形成された機能層２０およびｐ型コンタ
クト層３１を残し、凸領域１０ａ上に形成されたｎ型ク
ラッド層２１、活性層２２、ｐ型クラッド層２３および
ｐ型コンタクト層３１（図６参照）をエッチングによっ
て除去する。このエッチングでは、凸領域１０ａ上にの
みレジストを塗布し、これをマスクとした例えばウェッ
トエッチングによって行う。
【００２６】なお、図７に示す凸領域１０ａ上の各層の
エッチングを見越して、図３〜図６に示す各工程で、凸
領域１０ａ上にはじめから各層を形成しないようにして
もよい。
エッチングを見越して、図３〜図６に示す各工程で、凸
領域１０ａ上にはじめから各層を形成しないようにして
もよい。
【００２７】次いで、図８に示すように、基板１０の凸
領域１０ａの側壁と、凹領域１０ｂ内の機能層２０との
間に、エッチングによって溝部１１を形成し、凸領域１
０ａの側壁と機能層２０とを分離する。
領域１０ａの側壁と、凹領域１０ｂ内の機能層２０との
間に、エッチングによって溝部１１を形成し、凸領域１
０ａの側壁と機能層２０とを分離する。
【００２８】その後、図９に示すように、凸領域１０ａ
上にｎ電極４１、凹領域１０ｂのｐ型コンタクト層３１
上にｐ電極３２を各々形成する。ここで、形成される電
極としては、凸領域１０ａ上に形成されるｎ電極４１の
位置に比べ、凹領域ｂに対応して形成されるｐ電極３２
の方がわずかに低い位置（基板１０に近い側）となって
いる。
上にｎ電極４１、凹領域１０ｂのｐ型コンタクト層３１
上にｐ電極３２を各々形成する。ここで、形成される電
極としては、凸領域１０ａ上に形成されるｎ電極４１の
位置に比べ、凹領域ｂに対応して形成されるｐ電極３２
の方がわずかに低い位置（基板１０に近い側）となって
いる。
【００２９】ここまで形成した状態で、図１０に示すよ
うに、各層が形成された基板１０をフェースダウンによ
って実装用基板５０に接続する。この接続としては、凸
領域１０ａに形成されたｎ電極４１および凹領域１０ｂ
に対応して形成されたｐ電極３２の各々を、はんだ４２
を介して実装用基板５０の図示しない配線パターン（配
線パッド）と接続する。
うに、各層が形成された基板１０をフェースダウンによ
って実装用基板５０に接続する。この接続としては、凸
領域１０ａに形成されたｎ電極４１および凹領域１０ｂ
に対応して形成されたｐ電極３２の各々を、はんだ４２
を介して実装用基板５０の図示しない配線パターン（配
線パッド）と接続する。
【００３０】先に説明したｎ電極４１およびｐ電極３２
の位置関係により、基板１０の凸領域１０ａを支柱とし
た状態でフェースダウンボンディングが行われ、本実施
形態の半導体レーザ１が構成される。
の位置関係により、基板１０の凸領域１０ａを支柱とし
た状態でフェースダウンボンディングが行われ、本実施
形態の半導体レーザ１が構成される。
【００３１】このような方法で半導体レーザ１を製造す
ることにより、フェースダウンボンディングでのストレ
スを凸領域１０ａで受けることができ、また、凸領域１
０ａと凹領域１０ｂの機能層２０との間に形成された溝
部１１によって、凸領域１０ａで受けたストレスが機能
層２０へ伝わることを抑制でき、ボンディングストレス
による機能層２０への悪影響（欠陥転移等）を防止でき
るようになる。
ることにより、フェースダウンボンディングでのストレ
スを凸領域１０ａで受けることができ、また、凸領域１
０ａと凹領域１０ｂの機能層２０との間に形成された溝
部１１によって、凸領域１０ａで受けたストレスが機能
層２０へ伝わることを抑制でき、ボンディングストレス
による機能層２０への悪影響（欠陥転移等）を防止でき
るようになる。
【００３２】また、実装用基板５０として銅製等のヒー
トシンクを用いた場合、ヒートシンク材料と機能層２０
の材料との間に熱膨張係数差があっても、そのストレス
を凸領域１０ａで受け、溝部１１で吸収することにより
機能層２０へ加わることを防止できるようになる。
トシンクを用いた場合、ヒートシンク材料と機能層２０
の材料との間に熱膨張係数差があっても、そのストレス
を凸領域１０ａで受け、溝部１１で吸収することにより
機能層２０へ加わることを防止できるようになる。
【００３３】なお、本実施形態では、主として複数の凹
領域１０ｂに形成した機能層２０の各々からレーザ光を
出射するマルチストライプレーザについて説明したが、
一つの機能層２０からレーザ光を出射するシングルスト
ライプレーザであっても適用可能である。この場合、一
つの機能層２０と、その左右の凸領域１０ａを残して切
断することにより製造可能である。
領域１０ｂに形成した機能層２０の各々からレーザ光を
出射するマルチストライプレーザについて説明したが、
一つの機能層２０からレーザ光を出射するシングルスト
ライプレーザであっても適用可能である。この場合、一
つの機能層２０と、その左右の凸領域１０ａを残して切
断することにより製造可能である。
【００３４】また、凹領域１０ｂの幅として１０μｍ以
上のブロードストライプ型を例としたが、これより狭い
ナローストライプ型であっても適用可能である。
上のブロードストライプ型を例としたが、これより狭い
ナローストライプ型であっても適用可能である。
【００３５】さらに、本実施形態では、第１導電型をｎ
型、第２導電型をｐ型として説明したが、反対であって
もよい。つまり、ｎ型のＧａＡｓから成る基板１０を用
いる例を示したが、ｐ型のＧａＡｓから成る基板を用い
るようにしてもよい。このｐ型のＧａＡｓから成る基板
を用いるメリットは、電流リークが少ないこと、Ｓｅド
ーパントを後でドープするため、Ｓｅ分布の急峻性がよ
くなり、信頼性が向上する点である。
型、第２導電型をｐ型として説明したが、反対であって
もよい。つまり、ｎ型のＧａＡｓから成る基板１０を用
いる例を示したが、ｐ型のＧａＡｓから成る基板を用い
るようにしてもよい。このｐ型のＧａＡｓから成る基板
を用いるメリットは、電流リークが少ないこと、Ｓｅド
ーパントを後でドープするため、Ｓｅ分布の急峻性がよ
くなり、信頼性が向上する点である。
【００３６】また、基板１０としては、ＧａＡｓ以外で
あっても、例えばＡｌＧａＩｎＰ系、ＧａＮ系、ＩｎＧ
ａＡｓ系、ＩｎＰ系の半導体レーザに適した材料であれ
ば適用可能である。
あっても、例えばＡｌＧａＩｎＰ系、ＧａＮ系、ＩｎＧ
ａＡｓ系、ＩｎＰ系の半導体レーザに適した材料であれ
ば適用可能である。
【００３７】
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。すなわち、基板をフェースダウン
ボンディングした際のストレスを凸領域で受けることが
でき、機能層へのストレス伝達を抑制することが可能と
なる。これにより、活性層での欠陥転移を防止して、信
頼性の高い半導体レーザを構成することが可能となる。
のような効果がある。すなわち、基板をフェースダウン
ボンディングした際のストレスを凸領域で受けることが
でき、機能層へのストレス伝達を抑制することが可能と
なる。これにより、活性層での欠陥転移を防止して、信
頼性の高い半導体レーザを構成することが可能となる。
【図１】本実施形態に係る半導体レーザを説明する模式
断面図である。
断面図である。
【図２】本実施形態に係る半導体レーザの製造方法を説
明する模式断面図（その１）である。
明する模式断面図（その１）である。
【図３】本実施形態に係る半導体レーザの製造方法を説
明する模式断面図（その２）である。
明する模式断面図（その２）である。
【図４】本実施形態に係る半導体レーザの製造方法を説
明する模式断面図（その３）である。
明する模式断面図（その３）である。
【図５】本実施形態に係る半導体レーザの製造方法を説
明する模式断面図（その４）である。
明する模式断面図（その４）である。
【図６】本実施形態に係る半導体レーザの製造方法を説
明する模式断面図（その５）である。
明する模式断面図（その５）である。
【図７】本実施形態に係る半導体レーザの製造方法を説
明する模式断面図（その６）である。
明する模式断面図（その６）である。
【図８】本実施形態に係る半導体レーザの製造方法を説
明する模式断面図（その７）である。
明する模式断面図（その７）である。
【図９】本実施形態に係る半導体レーザの製造方法を説
明する模式断面図（その８）である。
明する模式断面図（その８）である。
【図１０】本実施形態に係る半導体レーザの製造方法を
説明する模式断面図（その９）である。
説明する模式断面図（その９）である。
【図１１】従来例を説明する模式断面図である。
１…半導体レーザ、１０ａ…凸領域、１０ｂ…凹領域、
１１…溝部、２０…機能層、２１…ｎ型クラッド層、２
２…活性層、２３…ｐ型クラッド層、３１…ｐ型コンタ
クト層、３２…ｐ電極、４１…ｎ電極、４２…はんだ、
５０…実装用基板
１１…溝部、２０…機能層、２１…ｎ型クラッド層、２
２…活性層、２３…ｐ型クラッド層、３１…ｐ型コンタ
クト層、３２…ｐ電極、４１…ｎ電極、４２…はんだ、
５０…実装用基板
Claims (4)
- 【請求項１】 凸領域と凹領域とが隣接して形成された
第１導電型の基板と、 前記基板の凹領域内に、第１導電型のクラッド層、活性
層、第２導電型のクラッド層の順に形成される機能層
と、 前記凸領域の側壁と前記機能層との間に形成される溝部
と、 前記基板の凸領域上に形成される第１導電型に対応した
第１電極と、 前記機能層上で、前記第１電極より前記基板側に近い位
置に形成される第２導電型に対応した第２電極と、 前記第１電極および前記第２電極と導電性材料を介して
接続される実装用基板とを備えることを特徴とする半導
体レーザ。 - 【請求項２】 前記凹領域が所定のピッチで複数設けら
れ、各凹領域に対応して前記機能層が各々設けられてい
ることを特徴とする請求項１記載の半導体レーザ。 - 【請求項３】 第１導電型の基板に凸領域と凹領域とを
隣接して形成する工程と、 前記基板の凹領域に第１導電型のクラッド層、活性層、
第２導電型のクラッド層を順に積層して機能層を構成す
る工程と、 前記凸領域の側壁と前記機能層との間に溝部を形成する
工程と、 前記基板の凸領域上に、第１導電型に対応した第１電極
を形成する工程と、 前記機能層上で、前記第１電極より前記基板側に近い位
置に、第２導電型に対応した第２電極を形成する工程
と、 前記第１電極および前記第２電極と導電性材料を介して
実装用基板に接続する工程とを備えることを特徴とする
半導体レーザの製造方法。 - 【請求項４】 前記凹領域を所定のピッチで複数設け、
各凹領域に対応して前記機能層を各々設けることを特徴
とする請求項３記載の半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000240564A JP2002057408A (ja) | 2000-08-09 | 2000-08-09 | 半導体レーザおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000240564A JP2002057408A (ja) | 2000-08-09 | 2000-08-09 | 半導体レーザおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002057408A true JP2002057408A (ja) | 2002-02-22 |
Family
ID=18731896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000240564A Pending JP2002057408A (ja) | 2000-08-09 | 2000-08-09 | 半導体レーザおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002057408A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003258300A (ja) * | 2002-02-28 | 2003-09-12 | Rohm Co Ltd | 半導体発光素子およびその製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113486A (ja) * | 1983-11-24 | 1985-06-19 | Toshiba Corp | 半導体レ−ザ装置及びその製造方法 |
| JPS6453489A (en) * | 1987-02-13 | 1989-03-01 | Nippon Telegraph & Telephone | Planar electrode type semiconductor element |
| JPH0267781A (ja) * | 1988-09-01 | 1990-03-07 | Mitsubishi Electric Corp | 光・電子集積回路装置の製造方法 |
| JPH04364084A (ja) * | 1991-06-11 | 1992-12-16 | Sony Corp | 波長多重レーザ |
| JP2000058965A (ja) * | 1998-08-17 | 2000-02-25 | Matsushita Electric Ind Co Ltd | 半導体レーザ装置及び半導体レーザ素子 |
-
2000
- 2000-08-09 JP JP2000240564A patent/JP2002057408A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113486A (ja) * | 1983-11-24 | 1985-06-19 | Toshiba Corp | 半導体レ−ザ装置及びその製造方法 |
| JPS6453489A (en) * | 1987-02-13 | 1989-03-01 | Nippon Telegraph & Telephone | Planar electrode type semiconductor element |
| JPH0267781A (ja) * | 1988-09-01 | 1990-03-07 | Mitsubishi Electric Corp | 光・電子集積回路装置の製造方法 |
| JPH04364084A (ja) * | 1991-06-11 | 1992-12-16 | Sony Corp | 波長多重レーザ |
| JP2000058965A (ja) * | 1998-08-17 | 2000-02-25 | Matsushita Electric Ind Co Ltd | 半導体レーザ装置及び半導体レーザ素子 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003258300A (ja) * | 2002-02-28 | 2003-09-12 | Rohm Co Ltd | 半導体発光素子およびその製造方法 |
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