JP2002056690A

JP2002056690A - 複合メモリ

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Publication number: JP2002056690A
Application number: JP2000243233A
Authority: JP
Inventors: Makoto Tsuji; 誠辻
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-08-10
Filing date: 2000-08-10
Publication date: 2002-02-22
Anticipated expiration: 2020-08-10
Also published as: JP3734075B2

Abstract

(57)【要約】【課題】パッケージ後に冗長救済を行うことができ、
製造コストを低減すると共にプロセス的な問題や特性の
変化も防ぐことができる複合メモリを提供する。【解決手段】フローティングゲートを有する不揮発性
半導体記憶素子ＦＭに、半導体記憶素子ＭＥＭの不良ア
ドレスを記憶する冗長救済アドレス記憶用メモリセルア
レイＲＣＡ〜ＲＣＮを設ける。半導体記憶素子ＭＥＭ
は、冗長救済信号ＲＳが入力された場合に、スペアのメ
モリセルＳＣがアクセスされる。これら２つの半導体記
憶素子を同一パッケージ内に封入し、半導体記憶素子Ｍ
ＥＭにおける不良アドレスが入力された場合に、不揮発
性半導体記憶素子ＦＭから冗長救済信号ＲＳを出力して
半導体記憶素子ＭＥＭに入力し、通常のメモリセルＳＭ
Ｃの代わりにスペアのメモリセルＳＣにアクセスする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフローティングゲー
トを有し、他の半導体記憶装置の不良アドレスを記憶す
ることが可能な不揮発性半導体記憶装置と、外部からの
信号により冗長救済用のスペアメモリにアクセスするこ
とが可能な半導体記憶装置とを、同一パッケージ内に封
入した複合メモリに関する。

【０００２】

【従来の技術】半導体記憶装置の製造工程では、歩留り
を向上させるためにテストで不良となったメモリセルを
スペアのメモリセルと置き換える冗長救済を行い、最終
的に良品とする手法が用いられる。これは、一般的には
ウエハテスト工程において、不良となったメモリセルの
アドレスが入力された場合にスペアのメモリセルを選択
するように、ヒューズをトリマなどでトリミングするこ
とにより行われる。

【０００３】図７に、従来の半導体記憶装置のウエハテ
ストフローを示す。まず、プリテスト工程において冗長
救済のためのデータを収集する。そして、次のトリミン
グ工程において、図８に示すような半導体記憶装置のチ
ップ内に設けられたヒューズを切断するためにトリミン
グを行う。このヒューズが切断されると、冗長救済信号
がＬＯＷレベルになり、スペアのメモリセルがアクセス
される。その後、不良となったメモリセルがスペアのメ
モリセルと置き換わったかどうかを確認するために、ポ
ストテストエ程を行う場合がある。

【０００４】しかし、このような冗長救済方法では、パ
ッケージ後にバーンインなどにより不良となったり、図
７のポストテスト工程を行っていない場合にスペアのメ
モリセルが不良であったときには、半導体記憶装置の冗
長救済を行うことができない。また、ウエハテスト工程
においてトリミングを行う必要があるため、テスト工数
が増え、製品のコストアップにつながる。さらに、ヒュ
ーズを切断しないとスペアのメモリセルにアクセスする
ことができないので、ウエハテスト時にスペアのメモリ
セルを試験することは非常に困難である。従って、ヒュ
ーズ切断後に不良となったメモリセルをスペアのメモリ
セルに置き換えても、スペアのメモリセルが不良である
場合があるので、救済率を低下させることになり、半導
体記憶装置の歩留り低下につながる。

【０００５】このような問題を解決するために、特開平
８−１６４８６に開示されているような方法が考案され
ている。これは、冗長救済用に新たなＬＳＩを開発して
半導体記憶装置と同一パッケージ内に封入し、半導体記
憶装置の不良部分と置き換えるというものである。ま
た、特開平１０−１４９６９４に開示されているような
方法も考案されている。これは、半導体記憶装置の内部
にＥＥＰＲＯＭを設けて不良アドレスをＥＥＰＲＯＭに
書き込み、パッケージ後も半導体記憶装置の冗長救済を
可能としたものである。

【０００６】

【発明が解決しようとする課題】しかしながら、特開平
８−１６４８６に開示されているような方法では、新た
に冗長救済用のＬＳＩを開発する必要があり、また、そ
の冗長救済用のＬＳＩの試験も必要である。さらに、従
来では半導体記憶装置を１チップのみパッケージ内に封
入していたものに、冗長救済用のＬＳＩを同一パッケー
ジ内に封入するための新たな技術や材料が必要となり、
製品のコストアップにつながる。また、特開平１０−１
４９６９４に開示されているような方法では、例えばＳ
ＲＡＭの冗長救済を行う場合には、ＳＲＡＭとＥＥＰＲ
ＯＭでは製造プロセスが全く異なるため、技術的に大変
困難であり、特性も異なってくる。すなわち、新たにプ
ロセスの構築が必要になるために、コストが掛かり、開
発期間も長くなるという問題があった。

【０００７】本発明は、このような従来技術の課題を解
決するためになされたものであり、パッケージ後に冗長
救済を行うことができ、製造コストを低減すると共にプ
ロセス的な問題や特性の変化も防ぐことができる複合メ
モリを提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明の複合メモリは、
フローティングゲートを有する不揮発性半導体記憶素子
と、他の半導体記憶素子とが同一のパッケージ内に封入
された複合メモリであって、該不揮発性半導体記憶素子
は、該他の半導体記憶素子の不良アドレスを記憶する冗
長救済アドレス記憶用メモリ部と、その不良アドレスが
入力されたときに冗長救済信号を出力する冗長救済信号
出力部とを有し、該他の半導体記憶素子は、通常メモリ
部と、スペアメモリ部と、冗長救済信号が入力される冗
長救済信号入力部とを有し、該冗長救済信号が入力され
たときに不良を有する通常メモリの代わりにスペアメモ
リが選択され、そのことにより上記目的が達成される。

【０００９】前記不揮発性半導体記憶素子は、前記冗長
救済アドレス記憶用メモリ部に加えて、通常メモリ部を
有していてもよい。

【００１０】前記他の半導体記憶素子からのデータ読み
出し時および書き込み時に、前記冗長救済アドレス記憶
用メモリ部に通常メモリセルアレイとは別に電源電圧が
供給されようにすることができる。

【００１１】以下、本発明の作用について説明する。

【００１２】近年、フローティングゲートを有する不揮
発性半導体記憶素子と、他の半導体記憶素子とを同一パ
ッケージ内に封入した複合メモリが開発されている。例
えば、ＦＬＡＳＨメモリとＳＲＡＭとを同一パッケージ
内に封入したものがある。そこで、本発明では、フロー
ティングゲートを有する不揮発性半導体記憶素子におい
て、他の半導体記憶素子の不良アドレスを記憶する部分
を設ける。また、他の半導体記憶素子において、外部か
ら冗長救済信号が入力された場合に、スペアのメモリセ
ルがアクセスされるように回路を設ける。これら２つの
半導体記憶素子を同一パッケージ内に封入し、他の半導
体記憶素子における不良アドレスが入力された場合に、
不揮発性半導体記憶素子から冗長救済信号を出力し、そ
の冗長救済信号を他の半導体記憶素子に入力して、通常
のメモリセルの代わりにスペアのメモリセルにアクセス
することにより、冗長救済が可能となる。ここで、上記
不揮発性半導体記憶素子は、電気的に書き換え可能な不
揮発性半導体記憶素子である必要があるため、マスクＲ
ＯＭ等の書き換えできないものは除く。また、他の半導
体記憶素子は、揮発性であっても不揮発性であってもよ
い。

【００１３】上記不揮発性半導体記憶素子に、冗長救済
アドレス記憶用メモリ部に加えて、通常メモリ部を設け
ることにより、通常の複合メモリとして携帯電話等のメ
モリにも使用することができる。

【００１４】さらに、他の半導体記憶素子からのデータ
読み出し時および書き込み時に、冗長救済アドレス記憶
用メモリ部に通常メモリセルアレイとは別に電源電圧が
供給されようにすれば、不揮発性半導体記憶装置がスタ
ンド状態のときでも冗長救済アドレス記憶用メモリ部を
動作させることができる。この電源電圧としては、他の
半導体記憶素子と共通の電源電圧を用いることができ
る。

【００１５】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照しながら説明する。

【００１６】図１に、本発明の一実施形態である複合メ
モリのブロック図を示す。この複合メモリは、フローテ
ィングゲートを有する不揮発性半導体記憶素子ＦＭ（本
実施形態ではＦＬＡＳＨメモリ）、冗長救済機能を有す
る半導体記憶素子ＭＥＭ（本実施形態ではＳＲＡＭ）と
を同一パッケージ内に封入したものである。

【００１７】不揮発性半導体記憶素子ＦＭは、通常のメ
モリセルアレイＦＭＣと、各々半導体記憶素子ＭＥＭの
不良アドレスが記憶される冗長救済アドレス記憶用メモ
リセルアレイＲＣＡ〜ＲＣＮを有している。通常のメモ
リセルアレイＦＭＣには電源ＦＶＣＣより電圧が供給さ
れ、冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜
ＲＣＮには電源ＳＶＣＣから電圧が供給される。

【００１８】アドレスＡＤＲは、不揮発性半導体記憶素
子ＦＭおよび半導体記憶素子ＭＥＭに共通に入力され
る。不揮発性半導体記憶素子ＦＭに入力されるアドレス
ＡＤＲは、通常のメモリセルアレイＦＭＣおよび冗長救
済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮに共
通に入力される。

【００１９】不揮発性半導体記憶素子ＦＭと半導体記憶
素子ＭＥＭを同時に動作させることはできないので、各
素子はチップイネーブル端子ＦＣＥおよびチップイネー
ブル端子ＳＣＥによりそれぞれ動作状態が制御される。
不揮発性半導体記憶素子ＦＭのチップイネーブル端子Ｆ
ＣＥがＨＩＧＨレベルのときには不揮発性半導体記憶素
子ＦＭの通常のメモリセルアレイＦＭＣはスタンバイ状
態であり、ＬＯＷレベルのときには動作状態である。同
様に、半導体記憶素子ＭＥＭのチップイネーブル端子Ｓ
ＣＥがＨＩＧＨレベルのときには半導体記憶素子ＭＥＭ
はスタンバイ状態であり、ＬＯＷレベルのときには動作
状態である。ここで、不揮発性半導体記憶素子ＦＭは、
半導体記憶素子ＭＥＭが動作状態にあるときに冗長救済
信号ＲＳを出力する必要があり、不揮発性半導体記憶素
子ＦＭの通常のメモリセルアレイＦＭＣ以外の部分は、
半導体記憶素子ＭＥＭが動作状態のときに動作させる必
要がある。従って、電源ＳＶＣＣは半導体記憶素子ＭＥ
Ｍと不揮発性半導体記憶素子ＦＭの通常のメモリセルア
レイＦＭＣ以外の部分で共通の電源となり、冗長救済ア
ドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮのチップ
イネーブル端子は半導体記憶素子ＭＥＭのチップイネー
ブル端子ＳＣＥと共通になっている。不揮発性半導体記
憶素子ＦＭの通常のメモリセルアレイＦＭＣをアクセス
するときには、冗長救済アドレス記憶用メモリセルアレ
イＲＣＡ〜ＲＣＮと半導体記憶素子ＭＥＭはスタンバイ
状態なので、使用上で何等不都合は生じない。

【００２０】この複合メモリにおいて、メモリテスタな
どにより半導体記憶素子ＭＥＭの試験を行って半導体記
憶素子ＭＥＭが不良と判断され、なおかつ救済可能とな
った場合には、チップイネーブル端子ＳＣＥをＬＯＷレ
ベルにし、アドレスＡＤＲよりコマンドを入力して冗長
救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮを
書き込み状態にする。そして、ライトイネーブル信号Ｆ
ＷＥにクロックを入力し、カウンタＣＮＴをカウントア
ップして、デマルチプレクサＤＭＵＸにより冗長救済ア
ドレス記憶用メモリセルアレイＲＣＡからＲＣＮまでを
順次選択し、救済するべき不良アドレスを書き込む。図
２に、デマルチプレクサＤＭＵＸの真理値表を示す。デ
マルチプレクサＤＭＵＸはカウンタＣＮＴの出力（図２
（ａ）および図２（ｂ）ではデマルチプレクサＤＭＵＸ
の入力Ａ〜Ｎ）の内容（ＬＯＷレベル（Ｌ）であるかＨ
ＩＧＨレベル（Ｈ）であるか）により、その出力Ｙ０〜
ＹｎのＬＯＷレベルがシフトする構造となっている。こ
のデマルチプレクサＤＭＵＸの例としては、ＳＮ７４Ｌ
Ｓ１３９（ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓ社ＴＴ
Ｌデータブック参照）などがある。

【００２１】冗長救済アドレス記憶用メモリセルアレイ
ＲＣＡ〜ＲＣＮのゲートＧＴＡ〜ＧＴＮは、ＬＯＷレベ
ルが入力された場合に開くゲートであり、ゲート選択ス
イッチ回路ＳＷＡ〜ＳＷＮにより選択されてデータが書
き込まれる。図３に、ゲート選択スイッチ回路ＳＷＡ〜
ＳＷＮの回路図を示す。このゲート選択スイッチ回路に
おいて、Ｐ型トランジスタＴＲ１およびＴＲ２はＬＯＷ
レベルがトランジスタのゲートに印加されるとＯＮす
る。そして、ライトイネーブル信号ＦＷＥがＬＯＷレベ
ルのときにはＰ型トランジスタＴＲ１がＯＮし、抵抗Ｒ
３を介して上記図２に示したデマルチプレクサＤＭＵＸ
の出力レベルがそのままゲートＧＴＡ〜ＧＴＮに入力さ
れる。このとき、図１に示した冗長救済アドレス記憶用
メモリセルアレイＲＣＡ〜ＲＣＮに書き込まれる救済す
べき不良アドレスのデータは、アドレスＡＤＲから入力
される。一方、ライトイネーブル信号ＦＷＥがＨＩＧＨ
レベルで、なおかつリードイネーブル信号ＦＯＥがＬＯ
Ｗレベルのときには、図３に示したＰ型トランジスタＴ
Ｒ２がＯＮし、プルダウン抵抗Ｒ４により全てのゲート
ＧＴＡ〜ＧＴＮにＬＯＷレベルが与えられる。これによ
り、全てのゲートＧＴＡ〜ＧＴＮが開き、冗長救済アド
レス記憶用メモリセルアレイＲＣＡ〜ＲＣＮに書き込ま
れているデータが全て冗長救済データ比較回路ＣＯＭＰ
に出力される。なお、図３に示した論理和回路ＯＲにお
いて、ライトイネーブル信号ＦＷＥは負入力になってい
るので、ライトイネーブル信号ＦＷＥとリードイネーブ
ル信号ＦＯＥが同時にＨＩＧＨレベルになっても、Ｐ型
トランジスタＴＲ１およびＴＲ２が両方同時にＯＮする
ことはない。

【００２２】半導体記憶素子ＭＥＭのアドレスがアドレ
スＡＤＲに入力されると、冗長救済アドレス記憶用メモ
リセルアレイＲＣＡ〜ＲＣＮに書き込まれた冗長救済ア
ドレスデータと入力されたアドレスＡＤＲは冗長救済デ
ータ比較回路ＣＯＭＰにより比較され、両者が一致した
場合には冗長救済信号ＲＳがＬＯＷレベルとなる。

【００２３】図４に、本実施形態における冗長救済デー
タ比較回路ＣＯＭＰの回路図を示す。冗長救済アドレス
記憶用メモリセルアレイＲＣＡ〜ＲＣＮに書き込まれた
各データは、入力されたアドレスＡＤＲと排他的論理和
回路ＸＯＲＡ〜ＸＯＲＮにより一致・不一致が判定さ
れ、一致した場合には論理和回路ＯＲＡ〜ＯＲＮにより
ＬＯＷレベルが出力される。論理和回路ＯＲＡ〜ＯＲＮ
は論理積回路ＡＮＤにより論理積が取られ、論理和回路
ＯＲＡ〜ＯＲＮまでのいずれか一つでもＬＯＷレベルを
出力すると、論理積回路ＡＮＤはＬＯＷレベルとなる。
この論理積回路ＡＮＤの出力が冗長救済信号ＲＳとな
る。例えば、冗長救済記憶用メモリセルアレイＲＣＡの
それぞれのビットＲＣＡ１〜ＲＣＡｎがアドレスＡＤＲ
のそれぞれのビットＡＤＲＡ１〜ＡＤＲＡｎと排他的論
理和回路ＸＯＲＡ１〜ＸＯＲＡｎで比較される。そし
て、ビットＲＣＡ１〜ＲＣＡｎのデータとビットＡＤＲ
Ａ１〜ＡＤＲＡｎのデータが全て一致した場合には、排
他的論理和回路ＸＯＲＡ１〜ＸＯＲＡｎが全てＬＯＷレ
ベルとなり、論理和回路ＯＲＡの出力はＬＯＷレベルと
なる。ＯＲＡの出力がＬＯＷレベルになると、論理積回
路ＡＮＤから出力される冗長救済信号ＲＳもＬＯＷレベ
ルとなる。

【００２４】図１において、半導体記憶素子ＭＥＭは、
通常のメモリセルＳＭＣと冗長救済用のスペアのメモリ
セルＳＣを有している。そして、冗長救済信号ＲＳがＬ
ＯＷレベルになると、半導体記憶素子ＭＥＭに入力され
るアドレスＡＤＲは、冗長救済用のスペアのメモリセル
ＳＣをアクセスし、不良となった通常のメモリセルをス
ペアのメモリセルに置き換える。通常は、冗長救済信号
ＲＳはプルアップ抵抗Ｒ１によりＨＩＧＨレベルである
ので、半導体記憶素子ＭＥＭの通常のメモリセルＳＭＣ
にアクセスすることになる。また、冗長救済アドレス記
憶用アドレスＲＣＡ〜ＲＣＮに記憶された冗長救済アド
レスデータの初期値が例えば０であったとしても、それ
はアドレスＡＤＲに０が入力されたときに冗長救済用の
スペアのメモリセルＳＣがアクセスされるだけであり、
使用上で何等不都合は生じない。なお、冗長救済信号Ｒ
Ｓは書き込み時および読み出し時の両方に出力されるの
で、書き込み時および読み出し時のいずれの場合にも半
導体記憶素子ＭＥＭのスペアメモリセルが選択される。

【００２５】以下に、上記不揮発性半導体記憶素子ＦＭ
および半導体記憶素子ＭＥＭの各々について、構成およ
び動作を説明する。

【００２６】図５に、本実施形態のフローティングゲー
トを有する不揮発性半導体記憶素子のブロック図を示
す。この不揮発性半導体記憶装置ＦＭは、通常のメモリ
セルアレイＦＭＣ（例えば携帯電話等に通常のＦＬＡＳ
Ｈメモリとして使用される）と冗長救済アドレス記憶用
メモリセルアレイＲＣＡ〜ＲＣＮを有している。通常の
メモリセルアレイＦＭＣとそれ以外の部分は別電源にな
っており、各々の電源ＦＶＣＣと電源ＳＶＣＣから電圧
が供給される。

【００２７】冗長救済アドレス記憶用メモリセルアレイ
ＲＣＡ〜ＲＣＮに冗長救済アドレスデータを書き込むと
きには、ライトイネーブル信号ＦＷＥからクロックを入
力してカウンタＣＮＴをカウントアップし、カウンタＣ
ＮＴの出力がデマルチプレクサＤＭＵＸに入力される。
そして、デマルチプレクサＤＭＵＸの出力によって、ゲ
ート選択スイッチ回路ＳＷＡ〜ＳＷＮがゲートＧＴＡ〜
ＧＴＮを選択し、ゲートＧＴＡ〜ＧＴＮが順次開いて、
冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣ
Ｎに冗長救済アドレスデータが書き込まれる。

【００２８】リードイネーブル信号ＦＯＥがＬＯＷレベ
ルで、なおかつライトイネーブル信号ＦＷＥがＨＩＧＨ
レベルになると、ゲートＧＴＡ〜ＧＴＮに同時にＬＯＷ
レベルが入力されてゲートＧＴＡ〜ＧＴＮが全て開く。
これにより、冗長救済アドレス記憶用メモリセルアレイ
ＲＣＡ〜ＲＣＮに書き込まれたデータが全て同時に出力
される。冗長救済アドレス記憶用メモリセルアレイＲＣ
Ａ〜ＲＣＮから出力されたデータは、冗長救済データ比
較回路ＣＯＭＰにより、アドレスＡＤＲと比較される。
そして、冗長救済アドレス記憶用メモリセルアレイＲＣ
Ａ〜ＲＣＮのデータのうちの一つでもアドレスＡＤＲと
一致した場合には、冗長救済信号ＲＳがＬＯＷレベルと
なる。この冗長救済信号ＲＳは、通常はプルアップ抵抗
Ｒ２によりＨＩＧＨレベルとなっている。なお、上記通
常のメモリセルアレイＦＭＣへの読み出しおよび書き込
みは、通常のＦＬＡＳＨメモリと同様にコマンド入力等
により行われる。

【００２９】図６に、本実施形態の冗長救済機能を有す
る半導体記憶素子のブロック図を示す。半導体記憶素子
ＭＥＭにアドレスＡＤＲが入力されたとき、冗長救済信
号ＲＳの状態によって、デコーダーを介して通常のメモ
リセルＳＭＣにアクセスされるか、または、冗長救済用
のスペアのメモリセルＳＣにアクセスされるかが決定さ
れる。冗長救済信号ＲＳによって、ＳＭＣのアドレスか
らＳＣのアドレスを選択するための制御方法について
は、通常のＳＲＡＭ等の冗長救済方法と同様であるの
で、ここでは説明を省略する。

【００３０】この冗長救済信号ＲＳは、図８に示した従
来技術における冗長救済信号と同じ役割をするものであ
り、通常はプルアップ抵抗Ｒ１によりＨＩＧＨレベルと
なっている。例えば、ウエハテスト時に冗長救済信号Ｒ
ＳをＬＯＷレベルとすることにより、従来ではヒューズ
切断による以外にはアクセスすることができなかったス
ペアのメモリセルＳＣに対してもアクセスすることがで
きるため、スペアのメモリセルＳＣの試験を行うことが
可能となる。

【００３１】なお、上記実施の形態において、フローテ
ィングゲートを有する不揮発性半導体記憶素子ＦＭとし
ては、ＦＬＡＳＨメモリ以外にも強誘電体メモリ（Ｆｅ
ＲＡＭ）、ＥＥＰＲＯＭ、磁性体メモリ（ＭＲＡＭ）等
を用いることが可能である。また、冗長救済機能を有す
る半導体記憶素子ＭＥＭとしては、ＳＲＡＭ以外にもＤ
ＲＡＭ、マスクＲＯＭ等を用いることが可能である。

【００３２】

【発明の効果】以上詳述したように、本発明によれば、
従来はウエハ状態で行っていた半導体記憶素子の冗長救
済をパッケージ後に行うことができるため、バーンイン
等で不良となったメモリセルが発生しても冗長救済する
ことにより良品とすることができ、歩留りが向上する。
また、半導体記憶素子のウエハテスト時に冗長救済を行
う必要がなくなるため、ウエハテスト工数を削減するこ
とができ、製造コストを低廉化することができる。ま
た、従来から用いられている複合メモリを用いることが
できるため、新たな技術開発を行う必要もない。さら
に、救済に使用するスペアのメモリセルとして、同じ半
導体記憶素子のものを使用するため、特性の変化もな
い。また、冗長救済のための不良アドレスを記憶する記
憶部についても、従来から使用されている複合メモリの
フローティングゲートを用いた不揮発性半導体記憶素子
に設けるため、プロセス的にも問題はなく、特性の変化
もない。また、ウエハテスト時に半導体記憶素子に冗長
救済信号を入力することにより、スペアのメモリセル部
分へのアクセスが可能となる。よって、ウエハテスト時
に冗長救済可能であってもスペアのメモリセルに不良が
存在するようなチップをスクリーニングすることが可能
となり、パッケージ後の冗長救済により不良となるのを
防ぐことができる。特に、複合メモリでは、パッケージ
後に不良となると、同時に封入された不揮発性半導体記
憶素子が良品であっても、複合メモリとして不良となっ
て不良品として処理されるので、パッケージ封入前に不
良品をスクリーニングすることは大変重要であり、大幅
なコストダウンにつながる。

【図面の簡単な説明】

【図１】本発明の一実施形態であるフローティングゲー
トを有する不揮発性半導体記憶素子と冗長救済機能を有
する半導体記憶素子とを同一パッケージ内に封入した複
合メモリのブロック図である。

【図２】（ａ）および（ｂ）は本発明の一実施形態であ
る複合メモリにおけるデマルチプレクサの真理値表であ
る。

【図３】本発明の一実施形態である複合メモリにおける
ゲート選択スイッチ回路である。

【図４】本発明の一実施形態である複合メモリにおける
冗長救済データ比較回路である。

【図５】本発明の一実施形態である複合メモリにおける
フローティングゲートを有する不揮発性半導体記憶素子
のブロック図である。

【図６】本発明の一実施形態である複合メモリにおける
冗長救済機能を有する半導体記憶素子のブロック図であ
る。

【図７】従来の半導体記憶装置のウエハテストフローで
ある。

【図８】ヒューズのトリミングにより冗長救済を行う従
来の半導体記憶装置について説明するための図である。

【符号の説明】

Ａ〜Ｎデマルチプレクサの入力ＡＤＲアドレスＡＤＲＡ１〜ＡＤＲＡｎ、ＡＤＲＢ１〜ＡＤＲＮ１ア
ドレスのそれぞれのビットＡＮＤ論理積回路ＣＮＴカウンタＣＯＭＰ冗長救済データ比較回路ＤＭＵＸデマルチプレクサＦＣＥ不揮発性半導体記憶素子のチップイネーブル端
子ＦＭ不揮発性半導体記憶素子ＦＭＣ不揮発性半導体記憶素子の通常のメモリセルア
レイＦＯＥリードイネーブル信号ＦＶＣＣ電源ＦＶＣＣＦＷＥライトイネーブル信号ＧＴＡ〜ＧＴＮゲートＭＥＭ半導体記憶素子ＯＲ論理和回路ＯＲＡ〜ＯＲＮ論理和回路Ｒ１、Ｒ２、Ｒ３、Ｒ４抵抗ＲＣＡ〜ＲＣＮ冗長救済アドレス記憶用メモリセルア
レイＲＣＡ１〜ＲＣＡｎ、ＲＣＢ１〜ＲＣＮ１冗長救済記
憶用メモリセルアレイのそれぞれのビットＲＳ冗長救済信号ＳＣ半導体記憶素子の通常のメモリセルＳＣＥ半導体記憶素子のチップイネーブル端子ＳＭＣ半導体記憶素子の冗長救済用のスペアのメモリ
セルＳＶＣＣ電源ＳＷＡ〜ＳＷＮゲート選択スイッチ回路ＴＲ１、ＴＲ２Ｐ型トランジスタＸＯＲＡ〜ＸＯＲＮ、ＸＯＲＡ１〜ＸＯＲＡｎ、ＸＯＲ
Ｂ１〜ＸＯＲＮ１排他的論理和回路Ｙ０〜Ｙｎデマルチプレクサの出力

Claims

【特許請求の範囲】

【請求項１】フローティングゲートを有する不揮発性
半導体記憶素子と、他の半導体記憶素子とが同一のパッ
ケージ内に封入された複合メモリであって、該不揮発性半導体記憶素子は、該他の半導体記憶素子の
不良アドレスを記憶する冗長救済アドレス記憶用メモリ
部と、その不良アドレスが入力されたときに冗長救済信
号を出力する冗長救済信号出力部とを有し、該他の半導体記憶素子は、通常メモリ部と、スペアメモ
リ部と、冗長救済信号が入力される冗長救済信号入力部
とを有し、該冗長救済信号が入力されたときに不良を有
する通常メモリの代わりにスペアメモリが選択される複
合メモリ。
【請求項２】前記不揮発性半導体記憶素子は、前記冗
長救済アドレス記憶用メモリ部に加えて、通常メモリ部
を有する請求項１に記載の複合メモリ。
【請求項３】前記他の半導体記憶素子からのデータ読
み出し時および書き込み時に、前記冗長救済アドレス記
憶用メモリ部に通常メモリセルアレイとは別に電源電圧
が供給される請求項１または請求項２に記載の複合メモ
リ。