JP2002051269A - 光検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力した光像における動体の輪郭を抽出する
光検出装置であって１画素当たりに占める回路部占有面
積が小さいものを提供する。 【解決手段】 Ｎ個のユニット１００₁〜１００_Nおよび
輪郭抽出回路４０を備える。各ユニット１００_nは、互
いに同様の構成であって、Ｍ個の光検出セル１０_{1 ,n}〜
１０_M,n、積分回路２０_n、Ａ／Ｄ変換回路３０_n、スイ
ッチ素子ＳＷ_n01、スイッチ素子ＳＷ_n02およびスイッチ
素子ＳＷ_n03を備える。Ｍ×Ｎ個の光検出セル１０_1,1〜
１０_M,NはＭ行Ｎ列に２次元配列されており、光検出セ
ル１０_m,nは第ｍ行第ｎ列に位置している。積分回路２
０_nの積分容量部の容量値は、光検出セル１０_m,nのセル
容量部の容量値と等しい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力した光像にお
ける動体の輪郭を抽出する光検出装置に関するものであ
る。

【０００２】

【従来の技術】ＣＭＯＳ技術を用いた光検出装置は、低
コストであって、Ａ／Ｄ変換回路や周辺デジタル回路を
も含めて１チップ化が可能である。このことから、単な
る光検出または撮像だけでなく種々の処理機能（例え
ば、動体抽出、輪郭抽出、動体の輪郭の抽出など）を含
んで１チップ化された光検出装置が開発されてきてい
る。動体抽出機能を有する光検出装置は、例えば文献
「石渡、他、”３次元ジェスチャ認識用ＣＭＯＳイメー
ジセンサ”、映像情報メディア学会技術報告、Vol.23，
No.30，pp.13-16 (1999)」に記載されている。

【０００３】この文献に記載されている光検出装置は、
１画素あたり２つの容量素子および多数のスイッチ素子
を設け、或るフレームの撮像の際には画素データを第１
の容量素子に記憶し、次のフレームの撮像の際には画素
データを第２の容量素子に記憶して、その後、第１およ
び第２の容量素子それぞれに記憶されている画素データ
の差分を求める。このようにして、この光検出装置は、
チップ上で画像処理を行って動体抽出を行うものであ
る。また、この文献に記載されている光検出装置に対し
て輪郭抽出回路を付加することで、動体の輪郭を抽出す
ることが可能となる。従来では別に設けた画像メモリに
画像データを蓄積した後に画像処理をせざるを得なかっ
たが、この光検出装置によれば画像メモリを別に設ける
必要がない。

【０００４】

【発明が解決しようとする課題】しかしながら、上記文
献に記載された光検出装置は、１画素あたり２つの容量
素子および多数のスイッチ素子を設け、更に、第１およ
び第２の容量素子それぞれに記憶されている画素データ
の差分を求める為の差分回路を設ける必要がある。した
がって、この光検出装置は、１画素当たりに占める回路
部占有面積が大きく、このことから、センサの光応答特
性を支配する開口率を高めることができないという致命
的な欠点があり、このため、高画質の画像を得ることが
できない。

【０００５】本発明は、上記問題点を解消する為になさ
れたものであり、入力した光像における動体の輪郭を抽
出する光検出装置であって、１画素当たりに占める回路
部占有面積が小さく、開口率が高く光応答特性が優れた
ものを提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明に係る第１の光検
出装置は、(1) 入射光強度に応じた電荷を発生する光検
出素子と、容量値Ｃ_dを有し光検出素子で発生した電荷
を蓄積するセル容量部と、を各々有し２次元配列された
複数の光検出セルと、(2) アンプと容量値Ｃ_f2の積分容
量部（ただし、Ｃ_f2＝Ｃ_d）とが入力端子と出力端子と
の間に並列的に設けられ、入力端子に入力した電荷を積
分容量部に蓄積して、その蓄積された電荷の量に応じた
値の積分信号を出力端子より出力する積分回路と、(3)
光検出セルと積分回路の入力端子との間に設けられた第
１のスイッチ素子と、(4) 積分回路の出力端子と光検出
セルとの間に設けられた第２のスイッチ素子と、(5) 積
分回路から出力された積分信号を入力して、この積分信
号の値に応じた値のデジタル信号を出力するＡ／Ｄ変換
回路と、(6) Ａ／Ｄ変換回路から出力されたデジタル信
号に基づいて、複数の光検出セルへ入力した光の像のう
ちの動体の輪郭を抽出する輪郭抽出回路と、を備えるこ
とを特徴とする。

【０００７】この第１の光検出装置によれば、或る一定
期間に、光検出セルの光検出素子が入射光強度に応じて
発生した電荷はセル容量部に蓄積されていく。この一定
期間が経過した時点で第１のスイッチ素子が閉じると、
それまでセル容量部に蓄積されていた電荷は、積分回路
の積分容量部に移動する。その結果、光検出素子の一方
の端子の電位は、ΔＶだけ変化してリセットレベルとな
り、積分回路から出力される積分信号は、積分容量部に
蓄積された電荷に応じたレベルとなる。第１のスイッチ
素子が開いた後に第２のスイッチ素子が閉じると、積分
回路から出力される積分信号の値に応じた電圧がセル容
量部に設定される。積分容量部の容量値はセル容量部の
容量値と等しいので、この結果、光検出素子の一方の端
子の電位は、リセットレベルからΔＶだけ変化する。

【０００８】その後の一定期間に、光検出素子が入射光
強度に応じて発生した電荷はセル容量部に蓄積されてい
く。この一定期間が経過した時点でセル容量部に蓄積さ
れている電荷は、以前に第２のスイッチ素子が閉じたと
きに積分信号の値に応じて設定された電圧に比例した電
荷と、この一定期間に入射光によって光検出素子が発生
した電荷とが、重畳されたものである。ただし、重畳さ
れる電荷の符号は互いに異なる。したがって、この一定
期間が経過した時点で第１のスイッチ素子が閉じると、
積分回路から出力される積分信号は、光検出素子へ入射
する光強度の増減に応じたものである。

【０００９】そして、この積分回路から出力された積分
信号は、Ａ／Ｄ変換回路によりデジタル信号に変換され
る。Ａ／Ｄ変換回路から出力されたデジタル信号に基づ
いて、輪郭抽出回路により、入力した光の像のうちの動
体の輪郭が抽出される。

【００１０】本発明に係る第２の光検出装置は、(1) 入
射光強度に応じた電荷を発生する光検出素子と、容量値
Ｃ_dを有し光検出素子で発生した電荷を蓄積するセル容
量部と、を各々有し２次元配列された複数の光検出セル
と、(2) アンプと積分容量部とが入力端子と出力端子と
の間に並列的に設けられ、積分容量部の容量値を容量値
Ｃ_dおよびこれより小さい値の何れかに切り替える容量
値切替手段を有し、入力端子に入力した電荷を積分容量
部に蓄積して、その蓄積された電荷の量に応じた値の積
分信号を出力端子より出力する積分回路と、(3) 光検出
セルと積分回路の入力端子との間に設けられた第１のス
イッチ素子と、(4) 積分回路の出力端子と光検出セルと
の間に設けられた第２のスイッチ素子と、(5) 積分回路
から出力された積分信号を入力して、この積分信号の値
に応じた値のデジタル信号を出力するＡ／Ｄ変換回路
と、(6) Ａ／Ｄ変換回路から出力されたデジタル信号に
基づいて、入力した光の像のうちの動体の輪郭を抽出す
る輪郭抽出回路と、を備えることを特徴とする。

【００１１】この第２の光検出装置によれば、或る一定
期間に、光検出セルの光検出素子が入射光強度に応じて
発生した電荷はセル容量部に蓄積されていく。この一定
期間が経過した時点で第１のスイッチ素子が閉じると、
それまでセル容量部に蓄積されていた電荷は、積分回路
の積分容量部に移動する。その結果、光検出素子の一方
の端子の電位は、ΔＶだけ変化してリセットレベルとな
り、積分回路から出力される積分信号は、積分容量部に
蓄積された電荷に応じたレベルとなる。第１のスイッチ
素子が開いた後に第２のスイッチ素子が閉じると、積分
回路から出力される積分信号の値に応じた電圧がセル容
量部に設定される。このとき、容量値切替手段により、
積分容量部の容量値はセル容量部の容量値と等しくされ
ており、この結果、光検出素子の一方の端子の電位は、
リセットレベルからΔＶだけ変化する。

【００１２】その後の一定期間に、光検出素子が入射光
強度に応じて発生した電荷はセル容量部に蓄積されてい
く。この一定期間が経過した時点でセル容量部に蓄積さ
れている電荷は、以前に第２のスイッチ素子が閉じたと
きに積分信号の値に応じて設定された電圧に比例した電
荷と、この一定期間に入射光によって光検出素子が発生
した電荷とが、重畳されたものである。ただし、重畳さ
れる電荷の符号は互いに異なる。このとき、容量値切替
手段により、積分容量部の容量値はセル容量部の容量値
より小さい値とされている。したがって、この一定期間
が経過した時点で第１のスイッチ素子が閉じると、積分
回路から出力される積分信号は、光検出素子へ入射する
光強度の増減に応じたものであり、しかも、光強度変化
を高感度に検出するものである。

【００１３】そして、この積分回路から出力された積分
信号は、Ａ／Ｄ変換回路によりデジタル信号に変換され
る。Ａ／Ｄ変換回路から出力されたデジタル信号に基づ
いて、輪郭抽出回路により、入力した光の像のうちの動
体の輪郭が抽出される。

【００１４】また、本発明に係る第１または第２の光検
出装置では、Ａ／Ｄ変換回路は、積分回路から出力され
た積分信号の値が所定値より大きいか否かに応じた値の
１ビットのデジタル信号を出力する、ことを特徴とす
る。Ａ／Ｄ変換回路は、多ビットのデジタル信号を出力
してもよいが、１ビットのデジタル信号を出力するもの
とすることにより、光検出装置の回路規模は更に小さく
なる。

【００１５】また、本発明に係る第１または第２の光検
出装置は、複数の光検出セルがＭ行Ｎ列（Ｍ≧２，Ｎ≧
２）に２次元配列され、積分回路、第１のスイッチ素
子、第２のスイッチ素子およびＡ／Ｄ変換回路それぞれ
が複数の光検出セルの列毎に設けられている、ことを特
徴とする。積分回路、第１のスイッチ素子、第２のスイ
ッチ素子およびＡ／Ｄ変換回路それぞれは、光検出セル
毎に設けられていてもよいが、光検出セルの列毎に設け
られていることにより、光検出装置の回路規模は更に小
さくなる。

【００１６】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を詳細に説明する。なお、図面の説明にお
いて同一の要素には同一の符号を付し、重複する説明を
省略する。以下で、ＭおよびＮそれぞれは２以上の整数
であり、ｍは１以上Ｍ以下の任意の整数であり、ｎは１
以上Ｎ以下の任意の整数である。

【００１７】（第１の実施形態）先ず、第１の実施形態
に係る光検出装置１の構成について図１〜図５を用いて
説明する。図１は、第１の実施形態に係る光検出装置１
の概略構成図である。この光検出装置１は、Ｎ個のユニ
ット１００₁〜１００_Nおよび輪郭抽出回路４０を備え
る。各ユニット１００_nは、互いに同様の構成であっ
て、Ｍ個の光検出セル１０_1,n〜１０_M,n、積分回路２０
_n、Ａ／Ｄ変換回路３０_n、スイッチ素子ＳＷ_{n0 1}、スイ
ッチ素子ＳＷ_n02およびスイッチ素子ＳＷ_n03を備える。
Ｍ×Ｎ個の光検出セル１０_1,1〜１０_M,NはＭ行Ｎ列に２
次元配列されており、光検出セル１０_{m, n}は第ｍ行第ｎ
列に位置している。

【００１８】各ユニット１００_nにおいて、Ｍ個の光検
出セル１０_1,n〜１０_M,nそれぞれは、スイッチ素子ＳＷ
_n01を介して積分回路２０_nの入力端子と接続され、スイ
ッチ素子ＳＷ_n02を介して積分回路２０_nの出力端子と接
続されている。積分回路２０ _nの出力端子は、Ａ／Ｄ変
換回路３０_nの入力端子と接続されている。Ａ／Ｄ変換
回路３０_nの出力端子は、スイッチ素子ＳＷ_n03を介して
輪郭抽出回路４０の入力端子と接続されている。ユニッ
ト１００₁〜１００_Nそれぞれのスイッチ素子ＳＷ _n03が
順次に閉じて、ユニット１００₁〜１００_NそれぞれのＡ
／Ｄ変換回路３０_nの出力端子は輪郭抽出回路４０の入
力端子と接続される。

【００１９】図２は、第１の実施形態に係る光検出装置
１の各光検出セル１０_m,nの回路図である。各光検出セ
ル１０_m,nは、フォトダイオード（光検出素子）ＰＤ、
セル容量部Ｃ_dおよびスイッチ素子ＳＷ₀を有する。フォ
トダイオードＰＤのアノード端子は接地されている。フ
ォトダイオードＰＤのカソード端子は、セル容量部Ｃ _d
を介して接地され、また、スイッチ素子ＳＷ₀を介し
て、スイッチ素子ＳＷ_n01およびスイッチ素子ＳＷ_n02と
接続されている。各ユニット１００_nにおいて、Ｍ個の
光検出セル１０_1,n〜１０_M,nそれぞれのスイッチ素子Ｓ
Ｗ₀が順次に閉じて、光検出セル１０_1,n〜１０_M,nそれ
ぞれのフォトダイオードＰＤのカソード端子は、順次に
スイッチ素子ＳＷ_n01およびスイッチ素子ＳＷ_n02と接続
される。光検出セル１０_1,1〜１０_M,Nそれぞれのセル容
量部Ｃ_dの容量値は互いに等しい。なお、セル容量部Ｃ_d
は、フォトダイオードＰＤの接合容量であってもよい
し、これとは別に設けたものであってもよい。

【００２０】図３は、第１の実施形態に係る光検出装置
１の各積分回路２０_nの回路図である。各積分回路２０_n
は、入力端子と出力端子との間に互いに並列にアンプＡ
₂、積分容量部Ｃ_f2およびスイッチ素子ＳＷ₂₁が接続さ
れている。アンプＡ₂は、その反転入力端子がスイッチ
素子ＳＷ_n01と接続され、非反転入力端子が基準電圧値
Ｖ_inp1とされ、出力端子がスイッチ素子ＳＷ_n02と接続
されている。積分容量部Ｃ_f2およびスイッチ素子ＳＷ₂₁
は、アンプＡ₂の反転入力端子と出力端子との間に設け
られている。積分容量部Ｃ_f2の容量値は、各光検出セル
１０_m,nのセル容量部Ｃ_dの容量値と等しい。積分回路２
０_nは、スイッチ素子ＳＷ₂₁が閉じているときには、積
分容量部Ｃ_f2を放電して初期化する。一方、積分回路２
０_nは、スイッチ素子ＳＷ₂₁が開いているときには、入
力端子に入力した電荷を積分容量部Ｃ_f2に蓄積して、そ
の蓄積された電荷の量に応じた値の電圧信号（これを積
分信号と呼ぶ。）を出力端子から出力する。

【００２１】図４は、第１の実施形態に係る光検出装置
１の各Ａ／Ｄ変換回路３０_nの回路図である。各Ａ／Ｄ
変換回路３０_nは、積分回路２０_nの出力端子から出力さ
れた積分信号（アナログ信号）を入力してＡ／Ｄ変換
し、この積分信号の値に応じた値のデジタル信号を、ス
イッチ素子ＳＷ_n03を介して輪郭抽出回路４０へ出力す
る。このＡ／Ｄ変換回路３０_nから出力されるデジタル
信号は、一般に多ビットであってもよいが、１ビットで
あってもよい。図４に示したＡ／Ｄ変換回路３０ _nは、
積分回路２０_nから出力された積分信号の値と所定電圧
値Ｖ_thとを大小比較して、その積分信号の値が所定電圧
値Ｖ_thより大きいか否かに応じた値の１ビットのデジタ
ル信号を出力するものである。

【００２２】図５は、第１の実施形態に係る光検出装置
１の輪郭抽出回路４０の回路図である。輪郭抽出回路４
０は、ルックアップテーブルＬＵＴを用いて、

【数１】

【００２３】なる式で表されるフィルタリング処理を行
って、動体の輪郭を抽出するものである。ここで、ｇ
(m,n)は、ユニット１００_nの光検出セル１０_m,nの入射
光強度に応じてＡ／Ｄ変換回路３０_nから出力される１
ビット信号である。また、ｆ(i,j)は、マスクサイズが
３×３であるフィルタマスク中の位置（i,j）における
フィルタ係数である。

【００２４】輪郭抽出回路４０は、少なくともＮビット
の記憶容量を各々有している３個の記憶素子ＲＡＭ１〜
ＲＡＭ３、３個のトライステートバッファＴ１〜Ｔ３、
１８個の１ビットレジスタＲ１１〜Ｒ１９およびＲ２１
〜Ｒ２９、１８個の３入力マルチプレクサＭ１１〜Ｍ１
９およびＭ２１〜Ｍ２９、ならびに、ルックアップテー
ブルＬＵＴを有する。

【００２５】記憶素子ＲＡＭ１、トライステートバッフ
ァＴ１および３個のレジスタＲ１１〜Ｒ１３は、Ｍ行Ｎ
列に２次元配列された光検出セル１０_1,1〜１０_M,Nのう
ち第(3k+1)行の光検出セル１０_3k+1,1〜１０_3k+1,Nそれ
ぞれの入射光強度に応じてＡ／Ｄ変換回路３０₁〜３０_N
から順次に出力される１ビット信号ｇ(3k+1,1)〜ｇ(3k+
1,N)を入力し一時的に記憶する為のものである（ｋは０
以上の整数）。記憶素子ＲＡＭ１は、第(3k+1)行の１ビ
ット信号ｇ(3k+1,1)〜ｇ(3k+1,N)を記憶する。レジスタ
Ｒ１１〜Ｒ１３は、記憶素子ＲＡＭ１またはトライステ
ートバッファＴ１から出力された第(3k+1)行の１ビット
信号ｇ(3k+1,1)〜ｇ(3k+1,N)を順次に入力し、このうち
の連続する３つの１ビット信号ｇ(3k+1,n-1)，ｇ(3k+1,
n)およびｇ(3k+1,n+1)を保持し出力する。

【００２６】ただし、レジスタＲ１１〜Ｒ１３により保
持される３つの１ビット信号の順序は一定ではない。そ
こで、３個のマルチプレクサＭ１１〜Ｍ１３は、各々に
入力するセレクト信号sel1〜sel3の値に従って、レジス
タＲ１１〜Ｒ１３により保持され出力されている３つの
１ビット信号ｇ(3k+1,n-1)，ｇ(3k+1,n)およびｇ(3k+1,
n+1)を並べ替えて出力する。これにより、マルチプレク
サＭ１１は１ビット信号ｇ(3k+1,n-1)を出力し、マルチ
プレクサＭ１２は１ビット信号ｇ(3k+1,n)を出力し、マ
ルチプレクサＭ１３は１ビット信号ｇ(3k+1,n+1)を出力
する。

【００２７】記憶素子ＲＡＭ２、トライステートバッフ
ァＴ２および３個のレジスタＲ１４〜Ｒ１６は、Ｍ行Ｎ
列に２次元配列された光検出セル１０_1,1〜１０_M,Nのう
ち第(3k+2)行の光検出セル１０_3k+2,1〜１０_3k+2,Nそれ
ぞれの入射光強度に応じてＡ／Ｄ変換回路３０₁〜３０_N
から順次に出力される１ビット信号ｇ(3k+2,1)〜ｇ(3k+
2,N)を入力し一時的に記憶する為のものである（ｋは０
以上の整数）。記憶素子ＲＡＭ２は、第(3k+2)行の１ビ
ット信号ｇ(3k+2,1)〜ｇ(3k+2,N)を記憶する。レジスタ
Ｒ１４〜Ｒ１６は、記憶素子ＲＡＭ２またはトライステ
ートバッファＴ２から出力された第(3k+2)行の１ビット
信号ｇ(3k+2,1)〜ｇ(3k+2,N)を順次に入力し、このうち
の連続する３つの１ビット信号ｇ(3k+2,n-1)，ｇ(3k+2,
n)およびｇ(3k+2,n+1)を保持し出力する。

【００２８】ただし、レジスタＲ１４〜Ｒ１６により保
持される３つの１ビット信号の順序は一定ではない。そ
こで、３個のマルチプレクサＭ１４〜Ｍ１６は、各々に
入力するセレクト信号sel1〜sel3の値に従って、レジス
タＲ１４〜Ｒ１６により保持され出力されている３つの
１ビット信号ｇ(3k+2,n-1)，ｇ(3k+2,n)およびｇ(3k+2,
n+1)を並べ替えて出力する。これにより、マルチプレク
サＭ１４は１ビット信号ｇ(3k+2,n-1)を出力し、マルチ
プレクサＭ１５は１ビット信号ｇ(3k+2,n)を出力し、マ
ルチプレクサＭ１６は１ビット信号ｇ(3k+2,n+1)を出力
する。

【００２９】記憶素子ＲＡＭ３、トライステートバッフ
ァＴ３および３個のレジスタＲ１７〜Ｒ１９は、Ｍ行Ｎ
列に２次元配列された光検出セル１０_1,1〜１０_M,Nのう
ち第3k行の光検出セル１０_3k,1〜１０_3k,Nそれぞれの入
射光強度に応じてＡ／Ｄ変換回路３０₁〜３０_Nから順次
に出力される１ビット信号ｇ(3k,1)〜ｇ(3k,N)を入力し
一時的に記憶する為のものである（ｋは１以上の整
数）。記憶素子ＲＡＭ３は、第3k行の１ビット信号ｇ(3
k,1)〜ｇ(3k,N)を記憶する。レジスタＲ１７〜Ｒ１９
は、記憶素子ＲＡＭ３またはトライステートバッファＴ
３から出力された第3k行の１ビット信号ｇ(3k,1)〜ｇ(3
k,N)を順次に入力し、このうちの連続する３つの１ビッ
ト信号ｇ(3k,n-1)，ｇ(3k,n)およびｇ(3k,n+1)を保持し
出力する。

【００３０】ただし、レジスタＲ１７〜Ｒ１９により保
持される３つの１ビット信号の順序は一定ではない。そ
こで、３個のマルチプレクサＭ１７〜Ｍ１９は、各々に
入力するセレクト信号sel1〜sel3の値に従って、レジス
タＲ１７〜Ｒ１９により保持され出力されている３つの
１ビット信号ｇ(3k,n-1)，ｇ(3k,n)およびｇ(3k,n+1)を
並べ替えて出力する。これにより、マルチプレクサＭ１
７は１ビット信号ｇ(3k,n-1)を出力し、マルチプレクサ
Ｍ１８は１ビット信号ｇ(3k,n)を出力し、マルチプレク
サＭ１９は１ビット信号ｇ(3k,n+1)を出力する。

【００３１】以上のように、３個のマルチプレクサＭ１
１〜Ｍ１３は、第(3k+1)行の３つの１ビット信号ｇ(3k+
1,n-1)，ｇ(3k+1,n)およびｇ(3k+1,n+1)を出力する。３
個のマルチプレクサＭ１４〜Ｍ１６は、第(3k+2)行の３
つの１ビット信号ｇ(3k+2,n-1)，ｇ(3k+2,n)およびｇ(3
k+2,n+1)を出力する。また、３個のマルチプレクサＭ１
７〜Ｍ１９は、第3k行の３つの１ビット信号ｇ(3k,n-
1)，ｇ(3k,n)およびｇ(3k,n+1)を出力する。すなわち、
これら９つのマルチプレクサＭ１１〜Ｍ１９は、Ｍ行Ｍ
列の１ビット信号ｇ(1,1)〜ｇ(M,N)のうちの３行３列分
の１ビット信号ｇ(m+i,n+j)を出力する（ただし、i=-1,
0,+1，j=-1,0,+1）。

【００３２】ただし、これらにより保持される３行３列
分の１ビット信号ｇ(m+i,n+j)の行の順序は一定ではな
い。そこで、後段の９個のマルチプレクサＭ２１〜Ｍ２
９は、各々に入力するセレクト信号selA〜selCの値に従
って、前段の９個のマルチプレクサＭ１１〜Ｍ１９より
出力されている３行３列分の１ビット信号ｇ(m+i,n+j)
を並べ替えて出力する。これにより、マルチプレクサＭ
２１は１ビット信号ｇ(m-1,n-1)を出力し、マルチプレ
クサＭ２２は１ビット信号ｇ(m-1,n)を出力し、マルチ
プレクサＭ２３は１ビット信号ｇ(m-1,n+1)を出力す
る。マルチプレクサＭ２４は１ビット信号ｇ(m,n-1)を
出力し、マルチプレクサＭ２５は１ビット信号ｇ(m,n)
を出力し、マルチプレクサＭ２６は１ビット信号ｇ(m,n
+1)を出力する。また、マルチプレクサＭ２７は１ビッ
ト信号ｇ(m+1,n-1)を出力し、マルチプレクサＭ２８は
１ビット信号ｇ(m+1,n)を出力し、マルチプレクサＭ２
９は１ビット信号ｇ(m+1,n+1)を出力する。

【００３３】９個のレジスタＲ２１〜Ｒ２９それぞれ
は、９個のマルチプレクサＭ２１〜Ｍ２９と１対１に接
続されており、対応するマルチプレクサから出力された
１ビット信号を保持し出力する。ルックアップテーブル
ＬＵＴは、９個のレジスタＲ２１〜Ｒ２９から出力され
た９個の１ビット信号を９ビットのアドレスとして入力
し、そのアドレスに記憶されているデータを出力する。
これにより、このルックアップテーブルＬＵＴは、上記
(1)式で表されるフィルタリング処理を行う。

【００３４】次に、第１の実施形態に係る光検出装置１
の動作について図６〜図１０を用いて説明する。なお、
各スイッチ素子の開閉を制御する制御信号、輪郭抽出回
路４０の各記憶素子におけるデータの書込／読出を制御
する制御信号およびアドレス信号、輪郭抽出回路４０の
各トライステートバッファの出力状態を制御する制御信
号、輪郭抽出回路４０の各マルチプレクサに入力するセ
レクタ信号、ならびに、輪郭抽出回路４０の各レジスタ
における入力データ保持のタイミングを指示するクロッ
ク信号は、図示しない制御回路から所定のタイミングで
出力される。以下に説明する光検出装置１の動作は、こ
の制御回路による制御の下に行われる。

【００３５】図６は、第１の実施形態に係る光検出装置
１の各光検出セル１０_m,nのスイッチ素子ＳＷ₀の開閉タ
イミングを示すタイミングチャートである。この図に示
すように、各フレーム期間内に、各ユニット１００_nに
おいて、Ｍ個の光検出セル１０_1,n〜１０_M,nそれぞれの
スイッチ素子ＳＷ₀は順次に閉じる。各光検出セル１０
_m,nのフォトダイオードＰＤおよびセル容量部Ｃ_dは、自
己のスイッチ素子ＳＷ₀が閉じている期間には、スイッ
チ素子ＳＷ_n01を介して積分回路２０_nの入力端子と接続
され、スイッチ素子ＳＷ_n02を介して積分回路２０_nの出
力端子と接続される。また、各光検出セル１０_m,nは、
自己のスイッチ素子ＳＷ₀が開いている期間には、自己
のフォトダイオードＰＤが入射光により発生させた電荷
を、自己のセル容量部Ｃ_dに蓄積する。

【００３６】図７は、第１の実施形態に係る光検出装置
１の各ユニット１００_nの動作タイミングを示すタイミ
ングチャートである。同図（ａ）は、各スイッチ素子の
開閉タイミングを示す。同図（ｂ）は、第１フレームと
第２フレームとで光検出セル１０_m,nへ入射する光の強
度が等しい場合の各信号レベルを示す。また、同図
（ｃ）は、第１フレームより第２フレームで光検出セル
１０_m,nへ入射する光の強度が大きい場合の各信号レベ
ルを示す。

【００３７】第１フレームと第２フレームとで光検出セ
ル１０_m,nへ入射する光の強度が等しい場合における動
作を、図７（ａ）および（ｂ）を参照して説明する。

【００３８】時刻ｔ０に光検出セル１０_m,nのスイッチ
素子ＳＷ₀は開く。時刻ｔ０では、光検出セル１０_m,nの
セル容量部Ｃ_dに蓄積されている電荷は無く、光検出セ
ル１０ _m,nのフォトダイオードＰＤのカソード端子の電
位はリセットレベルである。時刻ｔ０以降、スイッチ素
子ＳＷ₀が閉じる時刻ｔ２まで、光検出セル１０_m,nで
は、自己のフォトダイオードＰＤが入射光により発生し
た電荷は、自己のセル容量部Ｃ_dに蓄積されていく。時
刻ｔ０と時刻ｔ２との間の時刻ｔ１に、積分回路２０_n
のスイッチ素子ＳＷ_n21が一旦閉じた後に開くことで、
積分回路２０_nは、積分容量部Ｃ_f2の電荷が放電されて
初期化され、出力される積分信号はリセットレベルとな
る。

【００３９】第１フレームにおける時刻ｔ２から時刻ｔ
４までの期間、光検出セル１０_m,nのスイッチ素子ＳＷ₀
は閉じる。この期間中に、先ず時刻ｔ２にスイッチ素子
ＳＷ_n01が一旦閉じた後に開き、続いて時刻ｔ３にスイ
ッチ素子ＳＷ_n02が一旦閉じた後に開く。スイッチ素子
ＳＷ_n01が閉じている期間には、それまで光検出セル１
０_m,nのセル容量部Ｃ_dに蓄積されていた電荷は、積分回
路２０_nの積分容量部Ｃ_f2に移動する。その結果、光検
出セル１０_m,nのフォトダイオードＰＤのカソード端子
の電位は、ΔＶだけ変化してリセットレベルとなり、ま
た、積分回路２０_nから出力される積分信号は、積分容
量部Ｃ_f2に蓄積された電荷に応じたレベルとなる。その
後のスイッチ素子ＳＷ_n02が閉じている期間には、光検
出セル１０_m,nのセル容量部Ｃ_dに、積分回路２０_nから
出力される積分信号の値に応じた電荷が蓄積される。積
分容量部Ｃ_f2の容量値は光検出セル１０_m,nのセル容量
部Ｃ_dの容量値と等しいので、この結果、光検出セル１
０_m,nのフォトダイオードＰＤのカソード端子の電位
は、リセットレベルからΔＶだけ変化する。

【００４０】時刻ｔ４に光検出セル１０_m,nのスイッチ
素子ＳＷ₀は開く。時刻ｔ４では、光検出セル１０_m,nの
フォトダイオードＰＤのカソード端子の電位はΔＶであ
る。時刻ｔ４以降、スイッチ素子ＳＷ₀が閉じる時刻ｔ
６まで、光検出セル１０_m,nでは、自己のフォトダイオ
ードＰＤが入射光により発生した電荷は、自己のセル容
量部Ｃ_dに蓄積されていく。時刻ｔ４と時刻ｔ６との間
の時刻ｔ５に、積分回路２０_nのスイッチ素子ＳＷ₂₁が
一旦閉じた後に開くことで、積分回路２０_nは、積分容
量部Ｃ_f2の電荷が放電されて初期化され、出力される積
分信号はリセットレベルとなる。

【００４１】時刻ｔ０〜ｔ２までの時間と時刻ｔ４〜ｔ
６までの時間とが等しく、第１フレームと第２フレーム
とで光検出セル１０_m,nへ入射する光の強度が等しけれ
ば、時刻ｔ６において光検出セル１０_m,nのセル容量部
Ｃ_dに蓄積されている電荷は、時刻ｔ３に積分回路２０_n
から出力される積分信号の値に応じて蓄積された電荷
と、時刻ｔ４から時刻ｔ６までの期間にフォトダイオー
ドＰＤが入射光により発生した電荷とが相殺されてい
る。したがって、時刻ｔ６では、光検出セル１０_{m, n}の
フォトダイオードＰＤのカソード端子の電位はリセット
レベルとなる。

【００４２】第２フレームにおける時刻ｔ６から時刻ｔ
８までの期間、光検出セル１０_m,nのスイッチ素子ＳＷ₀
は閉じる。この期間中の時刻ｔ６にスイッチ素子ＳＷ
_n01が一旦閉じた後に開く。スイッチ素子ＳＷ_n01が閉じ
る時刻ｔ６においては、光検出セル１０_m,nのセル容量
部Ｃ_dに蓄積されていた電荷は無く、光検出セル１０_{m, n}
のフォトダイオードＰＤのカソード端子の電位はリセッ
トレベルであるので、積分回路２０_nから出力される積
分信号はリセットレベルのままである。すなわち、第１
フレームと第２フレームとで光検出セル１０_m,nへ入射
する光の強度が等しければ、第２フレームの時刻ｔ６以
降において、積分回路２０_nから出力される積分信号は
リセットレベルとなる。

【００４３】次に、第１フレームより第２フレームで光
検出セル１０_m,nへ入射する光の強度が大きい場合にお
ける動作を、図７（ａ）および（ｃ）を参照して説明す
る。

【００４４】各スイッチ素子の開閉動作は、既に説明し
たものと同様である。時刻ｔ０〜ｔ２までの時間と時刻
ｔ４〜ｔ６までの時間とが等しく、第１フレームより第
２フレームで光検出セル１０_m,nへ入射する光の強度が
大きければ、時刻ｔ６において光検出セル１０_m,nのセ
ル容量部Ｃ_dに蓄積されている電荷は、時刻ｔ３に積分
回路２０_nから出力される積分信号の値に応じて蓄積さ
れた電荷と、時刻ｔ４から時刻ｔ６までの期間にフォト
ダイオードＰＤが入射光により発生した電荷とが相殺さ
れることはない。したがって、時刻ｔ６では、光検出セ
ル１０_m,nのフォトダイオードＰＤのカソード端子の電
位はリセットレベルより小さいレベルとなる。

【００４５】第２フレームにおける時刻ｔ６から時刻ｔ
８までの期間、光検出セル１０_m,nのスイッチ素子ＳＷ₀
は閉じる。この期間中の時刻ｔ６にスイッチ素子ＳＷ
_n01が一旦閉じた後に開く。スイッチ素子ＳＷ_n01が閉じ
る時刻ｔ６においては、光検出セル１０_m,nのフォトダ
イオードＰＤのカソード端子の電位はリセットレベルよ
り小さいので、積分回路２０_nから出力される積分信号
はリセットレベルより大きくなる。すなわち、第１フレ
ームと第２フレームとで光検出セル１０_m,nへ入射する
光の強度が異なれば、第２フレームの時刻ｔ６以降にお
いて、積分回路２０_nから出力される積分信号は、リセ
ットレベルとは異なるレベルとなる。そして、時刻ｔ６
以降の積分信号が読み出された後、時刻ｔ７に積分回路
２０_nのスイッチ素子ＳＷ₂₁は一旦閉じた後に開き、積
分回路２０_nはリセットされる。

【００４６】積分回路２０_nから時刻ｔ６以降に出力さ
れる積分信号は、光検出セル１０_m,nのフォトダイオー
ドＰＤが或るフレームおよび次のフレームそれぞれで入
射光強度の差に応じたものである。すなわち、この積分
信号は、入力した光像における画素毎の入射光強度の増
減を表し、動体を抽出した結果を表す。この積分回路２
０_nから出力された積分信号は、Ａ／Ｄ変換回路３０_nに
より１ビットのデジタル信号に変換される。このＡ／Ｄ
変換回路３０_nから出力されるデジタル信号が、上記(1)
式における１ビット信号ｇ(m,n)である。そして、Ｎ個
のユニット１００ ₁〜１００_Nそれぞれのスイッチ素子Ｓ
Ｗ_n03が順次に閉じて、１ビット信号ｇ(m,1)〜ｇ(m,N)
が順次に輪郭抽出回路４０へ入力する。すなわち、輪郭
抽出回路４０へ入力する１ビット信号の順序は、第１行
の１ビット信号ｇ(1,1)〜ｇ(1,N)、第２行の１ビット信
号ｇ(2,1)〜ｇ(2,N)、……、第ｍ行の１ビット信号ｇ
(m,1)〜ｇ(m,N)、……、第Ｍ行の１ビット信号ｇ(M,1)
〜ｇ(M,N) の順となる。

【００４７】図８〜図１０それぞれは、第１の実施形態
に係る光検出装置１の輪郭抽出回路４０における各レジ
スタおよび各マルチプレクサから出力される１ビット信
号を説明する図である。図８は、第３行第３列の１ビッ
ト信号ｇ(3,3)が輪郭抽出回路４０に入力した場合を示
す。図９は、第３行第５列の１ビット信号ｇ(3,5)が輪
郭抽出回路４０に入力した場合を示す。また、図１０
は、第４行第５列の１ビット信号ｇ(4,5)が輪郭抽出回
路４０に入力した場合を示す。

【００４８】輪郭抽出回路４０に順次に入力した第１行
の１ビット信号ｇ(1,1)〜ｇ(1,N)は記憶素子ＲＡＭ１に
記憶される。続いて輪郭抽出回路４０に順次に入力した
第２行の１ビット信号ｇ(2,1)〜ｇ(2,N)は記憶素子ＲＡ
Ｍ２に記憶される。さらに続いて輪郭抽出回路４０に順
次に入力した第３行の１ビット信号ｇ(3,1)〜ｇ(3,N)
は、記憶素子ＲＡＭ３に記憶されるとともに、トライス
テートバッファＴ３を経てレジスタＲ１７〜Ｒ１９の何
れかに入力し保持される。

【００４９】例えば、第３行第１列の１ビット信号ｇ
(3,1)は、記憶素子ＲＡＭ３に記憶されるとともに、レ
ジスタＲ１７に入力して保持される。このとき、第１行
第１列の１ビット信号ｇ(1,1)は、記憶素子ＲＡＭ１か
ら出力され、レジスタＲ１１に入力して保持される。第
２行第１列の１ビット信号ｇ(2,1)は、記憶素子ＲＡＭ
２から出力され、レジスタＲ１４に入力して保持され
る。

【００５０】また、第３行第２列の１ビット信号ｇ(3,
2)は、記憶素子ＲＡＭ３に記憶されるとともに、レジス
タＲ１８に入力して保持される。このとき、第１行第２
列の１ビット信号ｇ(1,2)は、記憶素子ＲＡＭ１から出
力され、レジスタＲ１２に入力して保持される。第２行
第２列の１ビット信号ｇ(2,2)は、記憶素子ＲＡＭ２か
ら出力され、レジスタＲ１５に入力して保持される。

【００５１】また、第３行第３列の１ビット信号ｇ(3,
3)は、記憶素子ＲＡＭ３に記憶されるとともに、レジス
タＲ１９に入力して保持される。このとき、第１行第３
列の１ビット信号ｇ(1,3)は、記憶素子ＲＡＭ１から出
力され、レジスタＲ１３に入力して保持される。第２行
第３列の１ビット信号ｇ(2,3)は、記憶素子ＲＡＭ２か
ら出力され、レジスタＲ１６に入力して保持される。

【００５２】図８に示すように、第３行第３列の１ビッ
ト信号ｇ(3,3)が輪郭抽出回路４０に入力すると、レジ
スタＲ１１に１ビット信号ｇ(1,1)が出力され、レジス
タＲ１２に１ビット信号ｇ(1,2)が出力され、レジスタ
Ｒ１３に１ビット信号ｇ(1,3)が出力され、レジスタＲ
１４に１ビット信号ｇ(2,1)が出力され、レジスタＲ１
５に１ビット信号ｇ(2,2)が出力され、レジスタＲ１６
に１ビット信号ｇ(2,3)が出力され、レジスタＲ１７に
１ビット信号ｇ(3,1)が出力され、レジスタＲ１８に１
ビット信号ｇ(3,2)が出力され、また、レジスタＲ１９
に１ビット信号ｇ(3,3)が出力される。この場合、レジ
スタＲ１１〜Ｒ１９から出力されている３行３列分の１
ビット信号は、行および列の双方に関して順に並んでい
るので、並べ替えられることなく、マルチプレクサＭ１
１〜Ｍ１９からそのままの順で出力され、マルチプレク
サＭ２１〜Ｍ２９からそのままの順で出力される。

【００５３】その後、第３行第４列の１ビット信号ｇ
(3,4)は、記憶素子ＲＡＭ３に記憶されるとともに、レ
ジスタＲ１７に入力して保持される。このとき、第１行
第４列の１ビット信号ｇ(1,4)は、記憶素子ＲＡＭ１か
ら出力され、レジスタＲ１１に入力して保持される。第
２行第４列の１ビット信号ｇ(2,4)は、記憶素子ＲＡＭ
２から出力され、レジスタＲ１４に入力して保持され
る。

【００５４】また、第３行第５列の１ビット信号ｇ(3,
5)は、記憶素子ＲＡＭ３に記憶されるとともに、レジス
タＲ１８に入力して保持される。このとき、第１行第５
列の１ビット信号ｇ(1,5)は、記憶素子ＲＡＭ１から出
力され、レジスタＲ１２に入力して保持される。第２行
第５列の１ビット信号ｇ(2,5)は、記憶素子ＲＡＭ２か
ら出力され、レジスタＲ１５に入力して保持される。

【００５５】図９に示すように、第３行第５列の１ビッ
ト信号ｇ(3,5)が輪郭抽出回路４０に入力すると、レジ
スタＲ１１に１ビット信号ｇ(1,4)が出力され、レジス
タＲ１２に１ビット信号ｇ(1,5)が出力され、レジスタ
Ｒ１３に１ビット信号ｇ(1,3)が出力され、レジスタＲ
１４に１ビット信号ｇ(2,4)が出力され、レジスタＲ１
５に１ビット信号ｇ(2,5)が出力され、レジスタＲ１６
に１ビット信号ｇ(2,3)が出力され、レジスタＲ１７に
１ビット信号ｇ(3,4)が出力され、レジスタＲ１８に１
ビット信号ｇ(3,5)が出力され、また、レジスタＲ１９
に１ビット信号ｇ(3,3)が出力される。この場合、レジ
スタＲ１１〜Ｒ１９から出力されている３行３列分の１
ビット信号は、行に関しては順に並んでいるが、列に関
しては順に並んでいないので、マルチプレクサＭ１１〜
Ｍ１９により列に関して並べ替えられて出力され、マル
チプレクサＭ２１〜Ｍ２９によりそのままの順で出力さ
れる。

【００５６】第３行の１ビット信号ｇ(3,1)〜ｇ(3,N)に
続いて輪郭抽出回路４０に順次に入力する第４行の１ビ
ット信号ｇ(4,1)〜ｇ(4,N)は、記憶素子ＲＡＭ１に記憶
されるとともに、トライステートバッファＴ１を経てレ
ジスタＲ１１〜Ｒ１３の何れかに入力し保持される。

【００５７】例えば、第４行第１列の１ビット信号ｇ
(4,1)は、記憶素子ＲＡＭ１に記憶されるとともに、レ
ジスタＲ１１に入力して保持される。このとき、第２行
第１列の１ビット信号ｇ(2,1)は、記憶素子ＲＡＭ２か
ら出力され、レジスタＲ１４に入力して保持される。第
３行第１列の１ビット信号ｇ(3,1)は、記憶素子ＲＡＭ
３から出力され、レジスタＲ１７に入力して保持され
る。

【００５８】また、第４行第２列の１ビット信号ｇ(4,
2)は、記憶素子ＲＡＭ１に記憶されるとともに、レジス
タＲ１２に入力して保持される。このとき、第２行第２
列の１ビット信号ｇ(2,2)は、記憶素子ＲＡＭ２から出
力され、レジスタＲ１５に入力して保持される。第３行
第２列の１ビット信号ｇ(3,2)は、記憶素子ＲＡＭ３か
ら出力され、レジスタＲ１８に入力して保持される。

【００５９】また、第４行第３列の１ビット信号ｇ(4,
3)は、記憶素子ＲＡＭ１に記憶されるとともに、レジス
タＲ１３に入力して保持される。このとき、第２行第３
列の１ビット信号ｇ(2,3)は、記憶素子ＲＡＭ２から出
力され、レジスタＲ１６に入力して保持される。第３行
第３列の１ビット信号ｇ(3,3)は、記憶素子ＲＡＭ３か
ら出力され、レジスタＲ１９に入力して保持される。

【００６０】また、第４行第４列の１ビット信号ｇ(4,
4)は、記憶素子ＲＡＭ１に記憶されるとともに、レジス
タＲ１１に入力して保持される。このとき、第２行第４
列の１ビット信号ｇ(2,4)は、記憶素子ＲＡＭ２から出
力され、レジスタＲ１４に入力して保持される。第３行
第４列の１ビット信号ｇ(3,4)は、記憶素子ＲＡＭ３か
ら出力され、レジスタＲ１７に入力して保持される。

【００６１】また、第４行第５列の１ビット信号ｇ(4,
5)は、記憶素子ＲＡＭ１に記憶されるとともに、レジス
タＲ１２に入力して保持される。このとき、第２行第５
列の１ビット信号ｇ(2,5)は、記憶素子ＲＡＭ２から出
力され、レジスタＲ１５に入力して保持される。第３行
第５列の１ビット信号ｇ(3,5)は、記憶素子ＲＡＭ３か
ら出力され、レジスタＲ１８に入力して保持される。

【００６２】図１０に示すように、第４行第５列の１ビ
ット信号ｇ(4,5)が輪郭抽出回路４０に入力すると、レ
ジスタＲ１１に１ビット信号ｇ(4,4)が出力され、レジ
スタＲ１２に１ビット信号ｇ(4,5)が出力され、レジス
タＲ１３に１ビット信号ｇ(4,3)が出力され、レジスタ
Ｒ１４に１ビット信号ｇ(2,4)が出力され、レジスタＲ
１５に１ビット信号ｇ(2,5)が出力され、レジスタＲ１
６に１ビット信号ｇ(2,3)が出力され、レジスタＲ１７
に１ビット信号ｇ(3,4)が出力され、レジスタＲ１８に
１ビット信号ｇ(3,5)が出力され、また、レジスタＲ１
９に１ビット信号ｇ(3,3)が出力される。この場合、レ
ジスタＲ１１〜Ｒ１９から出力されている３行３列分の
１ビット信号は、行および列の双方に関して順に並んで
いないので、マルチプレクサＭ１１〜Ｍ１９により列に
関して並べ替えられて出力され、マルチプレクサＭ２１
〜Ｍ２９により行に関して並べ替えられて出力される。

【００６３】以上のようにして、マルチプレクサＭ１１
〜Ｍ１９およびＭ２１〜Ｍ２９により３行３列分の１ビ
ット信号が並べ替えられる。すなわち、マルチプレクサ
Ｍ２１から１ビット信号ｇ(m-1,n-1)が出力され、マル
チプレクサＭ２２から１ビット信号ｇ(m-1,n)が出力さ
れ、マルチプレクサＭ２３から１ビット信号ｇ(m-1,n+
1)が出力される。マルチプレクサＭ２４から１ビット信
号ｇ(m,n-1)が出力され、マルチプレクサＭ２５から１
ビット信号ｇ(m,n)が出力され、マルチプレクサＭ２６
から１ビット信号ｇ(m,n+1)が出力される。また、マル
チプレクサＭ２７から１ビット信号ｇ(m+1,n-1)が出力
され、マルチプレクサＭ２８から１ビット信号ｇ(m+1,
n)が出力され、マルチプレクサＭ２９から１ビット信号
ｇ(m+1,n+1)が出力される。そして、９個のマルチプレ
クサＭ２１〜Ｍ２９から出力された３行３列分の１ビッ
ト信号は、９個のレジスタＲ２１〜Ｒ２９により保持さ
れ、ルックアップテーブルＬＵＴへアドレスとして出力
される。このルックアップテーブルＬＵＴからは、その
アドレスに記憶されているデータが出力されて、これに
より、上記(1)式で表されるフィルタリング処理が行わ
れる。

【００６４】以上のように、本実施形態に係る光検出装
置１は、１画素当たりに必要な素子がフォトダイオード
ＰＤ、セル容量部Ｃ_dおよびスイッチ素子ＳＷ₀のみであ
り、従来技術のものと比べて回路規模が格段に小さい。
特に、セル容量部Ｃ_dとしてフォトダイオードＰＤの接
合容量を利用する場合には、更に回路規模が小さい。し
たがって、この光検出装置１は、１画素当たりに占める
回路部占有面積が小さく、各画素の開口率が高く、光応
答特性が優れたものとなる。

【００６５】（第２の実施形態）次に、第２の実施形態
に係る光検出装置について説明する。第２の実施形態に
係る光検出装置は、第１の実施形態に係る光検出装置１
と比べて積分回路２０_nの構成が異なる。図１１は、第
２の実施形態に係る光検出装置の各積分回路２０ _nの回
路図である。積分回路２０_nは、入力端子と出力端子と
の間に互いに並列に、アンプＡ₂、積分容量部Ｃ_f21、ス
イッチ素子ＳＷ₂₁、ならびに、互いに直列的に接続され
たスイッチ素子ＳＷ₂₂（容量値切替手段）および積分容
量部Ｃ_f22が接続されている。アンプＡ₂は、その反転入
力端子がスイッチ素子ＳＷ_n01と接続され、非反転入力
端子が基準電圧値Ｖ_inp1とされている。積分容量部Ｃ
_f21、スイッチ素子ＳＷ₂₁、ならびに、互いに直列的に
接続されたスイッチ素子ＳＷ₂₂および積分容量部Ｃ_f22
は、アンプＡ₂の反転入力端子と出力端子との間に設け
られている。積分容量部Ｃ_f21および積分容量部Ｃ_f22そ
れぞれの容量値の和は、各光検出セル１０_m,nそれぞれ
のセル容量部Ｃ_dの容量値と等しい。

【００６６】第２の実施形態に係る光検出装置の各積分
回路２０_nの動作について説明する。図１２は、第２の
実施形態に係る光検出装置の各ユニット１００_nの動作
タイミングを示すタイミングチャートである。同図
（ａ）は、各スイッチ素子の開閉タイミングを示す。同
図（ｂ）は、第１フレームと第２フレームとで光検出セ
ル１０_m,nへ入射する光の強度が等しい場合の各信号レ
ベルを示す。また、同図（ｃ）は、第１フレームより第
２フレームで光検出セル１０_m,nへ入射する光の強度が
大きい場合の各信号レベルを示す。第２の実施形態に係
る光検出装置の動作は、第１の実施形態に係る光検出装
置１の動作と略同様である。本実施形態では、積分回路
２０_nのスイッチ素子ＳＷ₂₂は、第１フレームでは閉じ
ていて、第２フレームでは開いている。

【００６７】積分回路２０_nのスイッチ素子ＳＷ₂₂が閉
じている第１フレーム（時刻ｔ４を経過するまで）で
は、積分回路２０_nにおいて電荷を蓄積するものは、互
いに並列的に設けられた積分容量部Ｃ_f21および積分容
量部Ｃ_f22の双方である。また、積分容量部Ｃ_f21および
積分容量部Ｃ_f22それぞれの容量値の和は、光検出セル
１０_m,nのセル容量部Ｃ_dの容量値と等しい。したがっ
て、この第１フレームでは、光検出装置の動作は、図７
を用いて説明したものと同様である。

【００６８】一方、積分回路２０_nのスイッチ素子ＳＷ
₂₂が開いている第２フレーム（時刻ｔ８を経過するま
で）では、積分回路２０_nにおいて電荷を蓄積するもの
は、積分容量部Ｃ_f21のみであって、その容量値が小さ
くなる。したがって、第１の実施形態の場合と同様の入
射光強度変化があるとすると、第２の実施形態に係る光
検出装置では、時刻ｔ６以降に積分回路２０_nから出力
される積分信号は、第１の実施形態の場合と比較して
（（Ｃ_f21＋Ｃ_f22）／Ｃ_f21）倍だけ大きくなり、感度
が高くなる。

【００６９】以上のように、第２実施形態に係る光検出
装置は、第１の実施形態に係る光検出装置１が奏する効
果と同様の効果を奏する他、第１フレームよりも第２フ
レームにおいて積分回路２０_nの積分容量部の容量値を
小さくすることにより、入力した光像における画素毎の
入射光強度の増減を高感度に検出することができ、これ
により動体の輪郭を高感度に抽出することができる。

【００７０】

【発明の効果】以上、詳細に説明したとおり、本発明に
係る光検出装置によれば、或る一定期間に、光検出セル
の光検出素子が入射光強度に応じて発生した電荷はセル
容量部に蓄積されていく。この一定期間が経過した時点
で第１のスイッチ素子が閉じると、それまでセル容量部
に蓄積されていた電荷は、積分回路の積分容量部に移動
する。その結果、光検出素子の一方の端子の電位は、Δ
Ｖだけ変化してリセットレベルとなり、積分回路から出
力される積分信号は、積分容量部に蓄積された電荷に応
じたレベルとなる。第１のスイッチ素子が開いた後に第
２のスイッチ素子が閉じると、積分回路から出力される
積分信号の値に応じた電圧がセル容量部に設定される。
積分容量部の容量値はセル容量部の容量値と等しいの
で、この結果、光検出素子の一方の端子の電位は、リセ
ットレベルからΔＶだけ変化する。

【００７１】その後の一定期間に、光検出素子へ入射し
た光強度に応じて発生した電荷はセル容量部に蓄積され
ていく。この一定期間が経過した時点でセル容量部に蓄
積されている電荷は、以前に第２のスイッチ素子が閉じ
たときに積分信号の値に応じて設定された電圧に比例し
た電荷と、この一定期間に光検出素子が入射光により発
生した電荷とが、重畳されたものである。ただし、重畳
される電荷の符号は互いに異なる。したがって、この一
定期間が経過した時点で第１のスイッチ素子が閉じる
と、積分回路から出力される積分信号は、光検出素子へ
入射した光強度の増減に応じたものである。

【００７２】そして、この積分回路から出力された積分
信号は、Ａ／Ｄ変換回路によりデジタル信号に変換され
る。Ａ／Ｄ変換回路から出力されたデジタル信号に基づ
いて、輪郭抽出回路により、入力した光の像のうちの動
体の輪郭が抽出される。この光検出装置は、２次元配列
された複数の光検出セルを備えており、入力した光像に
おける画素毎の入射光強度の増減を検出することがで
き、これにより動体の輪郭を抽出することができる。

【００７３】このように本発明に係る光検出装置は、１
画素当たりの回路規模が従来技術のものと比べて格段に
小さい。特に、セル容量部として光検出素子の接合容量
を利用する場合には、更に回路規模が小さい。したがっ
て、この光検出装置は、１画素当たりに占める回路部占
有面積が小さく、各画素の開口率が高く、光応答特性が
優れる。

【００７４】また、積分回路の積分容量部の容量値を切
替可能とする場合には、入力した光像における画素毎の
入射光強度の増減を高感度に検出することができ、これ
により動体の輪郭を高感度に抽出することができる。

【００７５】また、Ａ／Ｄ変換回路は、積分回路から出
力された積分信号の値が所定値より大きいか否かに応じ
た値の１ビットのデジタル信号を出力する場合には、光
検出装置の回路規模は更に小さくなる。また、複数の光
検出セルがＭ行Ｎ列（Ｍ≧２，Ｎ≧２）に２次元配列さ
れ、積分回路、第１のスイッチ素子、第２のスイッチ素
子およびＡ／Ｄ変換回路それぞれが複数の光検出セルの
列毎に設けられている場合にも、光検出装置の回路規模
は更に小さくなる。

【図面の簡単な説明】

【図１】第１の実施形態に係る光検出装置１の概略構成
図である。

【図２】第１の実施形態に係る光検出装置１の各光検出
セル１０_m,nの回路図である。

【図３】第１の実施形態に係る光検出装置１の各積分回
路２０_nの回路図である。

【図４】第１の実施形態に係る光検出装置１の各Ａ／Ｄ
変換回路３０_nの回路図である。

【図５】第１の実施形態に係る光検出装置１の輪郭抽出
回路４０の回路図である。

【図６】第１の実施形態に係る光検出装置１の各光検出
セル１０_m,nのスイッチ素子ＳＷ₀の開閉タイミングを示
すタイミングチャートである。

【図７】第１の実施形態に係る光検出装置１の各ユニッ
ト１００_nの動作タイミングを示すタイミングチャート
である。

【図８】第１の実施形態に係る光検出装置１の輪郭抽出
回路４０における各レジスタおよび各マルチプレクサか
ら出力される１ビット信号を説明する図である。

【図９】第１の実施形態に係る光検出装置１の輪郭抽出
回路４０における各レジスタおよび各マルチプレクサか
ら出力される１ビット信号を説明する図である。

【図１０】第１の実施形態に係る光検出装置１の輪郭抽
出回路４０における各レジスタおよび各マルチプレクサ
から出力される１ビット信号を説明する図である。

【図１１】第２の実施形態に係る光検出装置の各積分回
路２０_nの回路図である。

【図１２】第２の実施形態に係る光検出装置の各ユニッ
ト１００_nの動作タイミングを示すタイミングチャート
である。

【符号の説明】 １…光検出装置、１０_1,1〜１０_M,N…光検出セル、２０
₁〜２０_M…積分回路、３０₁〜３０_M…Ａ／Ｄ変換回路、
４０…輪郭抽出回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） // Ｇ０１Ｂ 11/24 Ｇ０１Ｂ 11/24 Ｚ (72)発明者 藤田 一樹 静岡県浜松市市野町1126番地の１ 浜松ホ トニクス株式会社内 (72)発明者 山本 洋夫 静岡県浜松市市野町1126番地の１ 浜松ホ トニクス株式会社内 (72)発明者 水野 誠一郎 静岡県浜松市市野町1126番地の１ 浜松ホ トニクス株式会社内 Ｆターム(参考） 2F065 AA51 BB15 DD03 FF04 GG10 JJ05 JJ18 QQ03 QQ14 QQ24 QQ33 UU05 2G065 AA04 AB04 BA09 BA34 BC03 BC11 BC15 BC28 BE08 DA18 4M118 AA10 AB10 BA06 CA02 DD09 DD11 5C024 CY25 GX03 GX21 GY32 GY36 GZ01 HX23 HX31 HX50 5F049 MA01 NB05 UA01 UA20

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入射光強度に応じた電荷を発生する光検
   出素子と、容量値Ｃ _dを有し前記光検出素子で発生した
   電荷を蓄積するセル容量部と、を各々有し２次元配列さ
   れた複数の光検出セルと、 アンプと容量値Ｃ_f2の積分容量部（ただし、Ｃ_f2＝
   Ｃ_d）とが入力端子と出力端子との間に並列的に設けら
   れ、前記入力端子に入力した電荷を前記積分容量部に蓄
   積して、その蓄積された電荷の量に応じた値の積分信号
   を前記出力端子より出力する積分回路と、 前記光検出セルと前記積分回路の前記入力端子との間に
   設けられた第１のスイッチ素子と、 前記積分回路の前記出力端子と前記光検出セルとの間に
   設けられた第２のスイッチ素子と、 前記積分回路から出力された積分信号を入力して、この
   積分信号の値に応じた値のデジタル信号を出力するＡ／
   Ｄ変換回路と、 前記Ａ／Ｄ変換回路から出力されたデジタル信号に基づ
   いて、複数の前記光検出セルへ入力した光の像のうちの
   動体の輪郭を抽出する輪郭抽出回路と、 を備えることを特徴とする光検出装置。
2. 【請求項２】 入射光強度に応じた電荷を発生する光検
   出素子と、容量値Ｃ _dを有し前記光検出素子で発生した
   電荷を蓄積するセル容量部と、を各々有し２次元配列さ
   れた複数の光検出セルと、 アンプと積分容量部とが入力端子と出力端子との間に並
   列的に設けられ、前記積分容量部の容量値を容量値Ｃ_d
   およびこれより小さい値の何れかに切り替える容量値切
   替手段を有し、前記入力端子に入力した電荷を前記積分
   容量部に蓄積して、その蓄積された電荷の量に応じた値
   の積分信号を前記出力端子より出力する積分回路と、 前記光検出セルと前記積分回路の前記入力端子との間に
   設けられた第１のスイッチ素子と、 前記積分回路の前記出力端子と前記光検出セルとの間に
   設けられた第２のスイッチ素子と、 前記積分回路から出力された積分信号を入力して、この
   積分信号の値に応じた値のデジタル信号を出力するＡ／
   Ｄ変換回路と、 前記Ａ／Ｄ変換回路から出力されたデジタル信号に基づ
   いて、複数の前記光検出セルへ入力した光の像のうちの
   動体の輪郭を抽出する輪郭抽出回路と、 を備えることを特徴とする光検出装置。
3. 【請求項３】 前記Ａ／Ｄ変換回路は、前記積分回路か
   ら出力された積分信号の値が所定値より大きいか否かに
   応じた値の１ビットのデジタル信号を出力する、ことを
   特徴とする請求項１または２に記載の光検出装置。
4. 【請求項４】 前記複数の光検出セルがＭ行Ｎ列（Ｍ≧
   ２，Ｎ≧２）に２次元配列され、 前記積分回路、前記第１のスイッチ素子、前記第２のス
   イッチ素子および前記Ａ／Ｄ変換回路それぞれが前記複
   数の光検出セルの列毎に設けられている、 ことを特徴とする請求項１または２に記載の光検出装
   置。