JP2002050726A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はペルチェ効果素子を
用いた半導体装置に関する。The present invention relates to a semiconductor device using a Peltier effect element.
【０００２】[0002]
【従来の技術】近年、半導体集積回路チップは、大規模
なゲート数を有し、高集積化している。これにより、配
線に流れる電流と配線抵抗によって起こるジュール熱が
半導体集積回路チップに悪影響を及ぼすため、無視出来
ない状況にあり、半導体集積回路チップの温度上昇を抑
制したり、放射、冷却、吸収するために様々な方法や検
討がなされてきた。2. Description of the Related Art In recent years, semiconductor integrated circuit chips have a large number of gates and are highly integrated. As a result, the current flowing through the wiring and the Joule heat generated by the wiring resistance have a bad influence on the semiconductor integrated circuit chip, and therefore cannot be ignored. Various methods and studies have been made for this purpose.
【０００３】従来、半導体集積回路チップの温度上昇を
抑制したり、放射、冷却、吸収する機能を有する半導体
装置としては、次の（１）〜（９）に示すようなものが
ある。なお、（１）〜（９）において、同一部材には同
一番号を用いて説明を省略する。Conventionally, as a semiconductor device having a function of suppressing a temperature rise of a semiconductor integrated circuit chip, and radiating, cooling and absorbing, there are the following devices (1) to (9). In (1) to (9), the same members are denoted by the same reference numerals and description thereof will be omitted.
【０００４】（１） 図４に示すように、半導体集積回
路チップ３７がアイランド３３に搭載され、半導体集積
回路チップ３７とリードフレーム３２がワイヤー４５で
接続されている。上記半導体集積回路チップ３７を封止
する半導体集積回路チップパッケージ３１の材質をプラ
スチックモールドからセラミックに変更したり、リード
フレーム３２の材質を４２アロイから他の金属に変更し
たりすることで半導体集積回路チップ３７に発生するジ
ュール熱を低減する。(1) As shown in FIG. 4, a semiconductor integrated circuit chip 37 is mounted on an island 33, and the semiconductor integrated circuit chip 37 and the lead frame 32 are connected by wires 45. By changing the material of the semiconductor integrated circuit chip package 31 for sealing the semiconductor integrated circuit chip 37 from plastic mold to ceramic, or changing the material of the lead frame 32 from 42 alloy to another metal, Joule heat generated in the chip 37 is reduced.
【０００５】（２） 特開平８−１５３８３７号や特開
平８−４６０９５号公報では、図５に示すように、半導
体集積回路チップ３７をアイランド３３に搭載し、半導
体集積回路チップ３７とリードフレーム３２をワイヤー
４５で接続し、半導体集積回路チップ３７とアイランド
３３を接合し、そのアイランド３３とヒートスプレッタ
ー４６を接合している。そして、上記半導体集積回路チ
ップ３７を封止する半導体集積回路チップパッケージ３
１の上部にフィン４７を取り付けて、半導体集積回路チ
ップ３７の熱放射の効率を上げている。このフィン４７
は、熱抵抗を考慮した様々な方向に設置され、熱放射に
効率の良い形状を有している。(2) In JP-A-8-153837 and JP-A-8-46095, as shown in FIG. 5, a semiconductor integrated circuit chip 37 is mounted on an island 33, and the semiconductor integrated circuit chip 37 and the lead frame 32 are mounted. Are connected by wires 45, the semiconductor integrated circuit chip 37 and the island 33 are joined, and the island 33 and the heat spreader 46 are joined. Then, the semiconductor integrated circuit chip package 3 for sealing the semiconductor integrated circuit chip 37 is provided.
Fins 47 are attached to the upper part of the semiconductor chip 1 to increase the heat radiation efficiency of the semiconductor integrated circuit chip 37. This fin 47
Are installed in various directions in consideration of thermal resistance, and have a shape that is efficient for heat radiation.
【０００６】（３） 実開平６−２９１４８号や特開平
５−２９５１４号公報では、図６に示すように、図５の
フィン４７の代わりにファンユニット４８を用いること
により、半導体集積回路チップ３７の熱を逸早く外部へ
逃がしている。または、上記ファンユニット４８をシス
テム基板上に取りつけ、半導体集積回路チップパッケー
ジ３１や基幹部品にファンユニット４８で風を送り、半
導体集積回路チップパッケージ３１や基幹部品の冷却を
行っている。(3) In Japanese Unexamined Utility Model Publication No. 6-29148 and Japanese Unexamined Patent Application Publication No. Hei 5-29514, as shown in FIG. 6, a fan unit 48 is used in place of the fin 47 in FIG. Is quickly escaping to the outside. Alternatively, the fan unit 48 is mounted on a system board, and the fan unit 48 blows air to the semiconductor integrated circuit chip package 31 and the main components to cool the semiconductor integrated circuit chip package 31 and the main components.
【０００７】（４） 特開平５−２９４９４号公報で
は、図７に示すように、半導体集積回路チップパッケー
ジ３１上にリキュール管４９を設けて、そのリキュール
管４９に水や冷却溶液などを注入し、半導体集積回路チ
ップ３７を冷却している。また、上記リキュール管４９
において水や冷却溶液などの代わりに空気を流動させ、
空冷にて対処することもある。(4) In Japanese Patent Application Laid-Open No. 5-29494, as shown in FIG. 7, a liqueur pipe 49 is provided on a semiconductor integrated circuit chip package 31, and water or a cooling solution is injected into the liqueur pipe 49. The semiconductor integrated circuit chip 37 is cooled. The liqueur pipe 49
In place of flowing water or cooling solution in the air,
In some cases, air cooling is used.
【０００８】（５） 特開平９−２９３８１４号公報で
は、図８に示すように、半導体集積回路チップパッケー
ジ３１にヒートパイプ５０を設置することにより、半導
体集積回路チップ３７を冷却している。(5) In JP-A-9-293814, the semiconductor integrated circuit chip 37 is cooled by installing a heat pipe 50 in the semiconductor integrated circuit chip package 31 as shown in FIG.
【０００９】（６） 特開平１０−４１４６６号公報で
は、図９に示すように、半導体集積回路チップ３７内で
熱対策を行っている。この半導体集積回路チップ３７上
において、発熱源となる回路素子を分離した発熱源素子
８１,８２,…,９２が配置されている。すなわち、上記
発熱源となる回路素子を分散配置して放熱効果を高めて
いる。(6) In JP-A-10-41466, as shown in FIG. 9, measures against heat are taken in the semiconductor integrated circuit chip 37. On the semiconductor integrated circuit chip 37, heat source elements 81, 82,..., 92 separated from circuit elements serving as heat sources are arranged. That is, the circuit elements serving as the heat sources are dispersedly arranged to enhance the heat radiation effect.
【００１０】（７） 特開平３−１６７８７０号公報で
は、図１０に示すように、半導体集積回路チップ９７内
部にて、ペルチェ効果素子９６を半導体集積回路９３下
部に形成し、半導体集積回路チップ９７に発生するジュ
ール熱をダイレクトに吸収している。(7) In JP-A-3-167870, a Peltier effect element 96 is formed below a semiconductor integrated circuit 93 inside a semiconductor integrated circuit chip 97 as shown in FIG. Directly absorbs the Joule heat generated.
【００１１】（８） 特開平１−２５８４４９号では、
図１１に示すように、半導体集積回路チップパッケージ
３１内部にて、半導体集積回路チップ３７とアイランド
３３との間にペルチェ効果素子１０６を設けることによ
り、半導体集積回路チップ３７で発生するジュール熱の
吸収を行っている。また、上記ペルチェ効果素子１０６
の電源は、半導体集積回路チップ３７の電源を直接流用
している。(8) In Japanese Patent Application Laid-Open No. 1-258449,
As shown in FIG. 11, by providing the Peltier effect element 106 between the semiconductor integrated circuit chip 37 and the island 33 inside the semiconductor integrated circuit chip package 31, the Joule heat generated in the semiconductor integrated circuit chip 37 is absorbed. It is carried out. Further, the Peltier effect element 106
Is directly diverted from the power supply of the semiconductor integrated circuit chip 37.
【００１２】（９） 特開平４−２１６６５５号公報で
は、図１２に示すように、アイランド３３の下部に半導
体集積回路チップ３７を配設する一方、アイランド３３
の上部にペルチェ効果素子１１６を配設することによ
り、半導体集積回路チップ３７で発生するジュール熱の
吸収を行っている。上記ペルチェ効果素子１１６の電源
は半導体集積回路チップパッケージ３１外部に設けられ
いる。(9) In Japanese Unexamined Patent Publication No. Hei 4-216655, while a semiconductor integrated circuit chip 37 is disposed below an island 33 as shown in FIG.
By disposing the Peltier effect element 116 on the upper part, Joule heat generated in the semiconductor integrated circuit chip 37 is absorbed. The power supply for the Peltier effect element 116 is provided outside the semiconductor integrated circuit chip package 31.
【００１３】（１０） 図示しないが、特開平８−５１
２３６号公報では、（２）,（３）,（７）,（８）,
（９）の内容を組み合わせて、半導体集積回路チップか
ら発生するジュール熱を吸収、放射、冷却を行ってい
る。(10) Although not shown, JP-A-8-51
No. 236 discloses that (2), (3), (7), (8),
By combining the contents of (9), Joule heat generated from the semiconductor integrated circuit chip is absorbed, radiated, and cooled.
【００１４】[0014]
【発明が解決しようとする課題】ところで、近年どのよ
うな製品においても低価格化が進み、高信頼性の要求が
高まっており、尚且つ、半導体集積回路チップ３７,９
７における熱対策は、高集積化に伴い、不可欠な要素と
なっている。In recent years, the cost of any product has been reduced and the demand for high reliability has been increased. In addition, semiconductor integrated circuit chips 37, 9
7 has become an indispensable element with high integration.
【００１５】しかしながら、上記（１）〜（６）の半導
体装置では、フィン４７、ファンユニット４８、リキュ
ール管４９およびヒートパイプ５０などを設けるために
パッケージ加工が大掛かりになるために、製造工程数の
増加に伴う高コストおよび製造時間の増大などの問題が
あった。したがって、販売価格の高い製品のみに適用さ
れてきた。However, in the semiconductor devices of (1) to (6), the fins 47, the fan units 48, the liqueur pipes 49, the heat pipes 50, and the like are required to be package-processed. There were problems such as high cost and increase in manufacturing time accompanying the increase. Therefore, it has been applied only to products with high selling prices.
【００１６】また、安価な材料では熱対策の効果が不十
分になることが多いために、製品によっては用いられな
い場合があった。したがって、あらゆる製品に使用でき
るようにするには、つまり汎用性を高めるには、高価な
材料を用いる必要が生じ、材料のコストが高くなるとい
う問題もあった。In addition, since inexpensive materials often have insufficient heat-response effects, they may not be used depending on the product. Therefore, in order to be able to use it for all products, that is, to increase versatility, it is necessary to use an expensive material, and there has been a problem that the material cost increases.
【００１７】また、上記以外の問題点として、フィン４
７などは、形状および位置によっては、熱対策に効果を
発揮しない場合もあり、形状および位置の検討が必要で
あるため、設計に要する時間が長くなってしまう。Another problem other than the above is that the fin 4
In the case of 7 and the like, depending on the shape and position, there is a case where the effect of the heat countermeasure is not exerted, and the shape and position need to be studied, so that the time required for the design becomes long.
【００１８】また、上記（７）の半導体装置では、半導
体集積回路チップ３７そのものに熱対策を行っている
が、製造工程の増加や製造の難しさから、頻繁に用いら
れない。In the semiconductor device (7), the semiconductor integrated circuit chip 37 is provided with a heat countermeasure, but is not frequently used due to an increase in manufacturing steps and difficulty in manufacturing.
【００１９】また、上記（８）,（９）,（１０）の半導
体装置では、半導体集積回路チップパッケージ３１内部
にて、ペルチェ効果素子９６を半導体集積回路９３下部
に形成したり、ペルチェ効果素子１０６を半導体集積回
路チップ３７とアイランド３３との間に挿入したり、ア
イランド３３の上部にペルチェ効果素子１１６を接合し
ているが、熱吸収において不充分な場合があるという問
題があった。In the semiconductor device of (8), (9), or (10), the Peltier effect element 96 is formed below the semiconductor integrated circuit 93 inside the semiconductor integrated circuit chip package 31 or the Peltier effect element is formed. Although 106 is inserted between the semiconductor integrated circuit chip 37 and the island 33 or the Peltier effect element 116 is joined to the upper part of the island 33, there is a problem that heat absorption may be insufficient.
【００２０】また、上記ペルチェ効果素子９６,１０６,
１１６の電源においては、直接、半導体集積回路チップ
３７,９７の電源を流用することが多い。このように、
上記半導体集積回路チップ３７の電源を直接流用する
と、半導体集積回路チップ３７,９７の電源の電圧降下
を招くという問題があった。また、上記半導体集積回路
チップパッケージ３１外部の別電源からペルチェ効果素
子９６,１０６,１１６に電流を供給すると、ペルチェ効
果用電源の端子が半導体集積回路チップパッケージ３１
に必要となるという問題があった。The Peltier effect elements 96, 106,
In many cases, the power supply of the semiconductor integrated circuit chips 37 and 97 is directly used as the power supply of the semiconductor integrated circuit chip 37. in this way,
If the power supply of the semiconductor integrated circuit chip 37 is directly diverted, there is a problem that a voltage drop of the power supply of the semiconductor integrated circuit chips 37 and 97 occurs. When a current is supplied to the Peltier effect elements 96, 106, and 116 from another power supply outside the semiconductor integrated circuit chip package 31, the terminals of the Peltier effect power supply are connected to the semiconductor integrated circuit chip package 31.
Was necessary.
【００２１】そこで、本発明の目的は、製造コストを低
減できると共に、十分な熱吸収を得ることができ、さら
に、半導体集積回路チップの電源の電圧降下を防止でき
て、半導体集積回路チップパッケージにペルチェ効果素
子用の端子を必要としない半導体装置を提供することに
ある。Therefore, an object of the present invention is to reduce the manufacturing cost, obtain sufficient heat absorption, prevent a voltage drop of the power supply of the semiconductor integrated circuit chip, and provide a semiconductor integrated circuit chip package. An object of the present invention is to provide a semiconductor device which does not require a terminal for a Peltier effect element.
【００２２】[0022]
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、リードフレームのアイラン
ドに搭載された半導体集積回路チップを有する半導体装
置において、上記アイランドと上記半導体集積回チップ
の裏面との間に形成された第１ペルチェ効果素子と、上
記半導体集積回路チップ上に形成された第２ペルチェ効
果素子とを備えたことを特徴としている。To achieve the above object, the present invention provides a semiconductor device having a semiconductor integrated circuit chip mounted on an island of a lead frame. The semiconductor device is characterized by comprising a first Peltier effect element formed between the back surface and the second Peltier effect element formed on the semiconductor integrated circuit chip.
【００２３】本発明の半導体装置によれば、上記半導体
集積回路チップの一方の表面に第１ペルチェ効果素子を
設け、半導体集積回路チップの他方の表面に第２ペルチ
ェ効果素子を設けているから、第１,第２ペルチェ効果
素子に電流を流すことにより、半導体集積回路チップの
両面において熱が吸収される。したがって、例えば半導
体集積回路チップパッケージに従来のフィン等を設けな
くても、半導体集積回路チップに対する熱吸収の効率が
向上し、十分な熱吸収を得ることができる。According to the semiconductor device of the present invention, the first Peltier effect element is provided on one surface of the semiconductor integrated circuit chip, and the second Peltier effect element is provided on the other surface of the semiconductor integrated circuit chip. By passing a current through the first and second Peltier effect elements, heat is absorbed on both sides of the semiconductor integrated circuit chip. Therefore, for example, even if a conventional fin or the like is not provided in the semiconductor integrated circuit chip package, the efficiency of heat absorption for the semiconductor integrated circuit chip is improved, and sufficient heat absorption can be obtained.
【００２４】また、上記半導体集積回路チップパッケー
ジに加工施す必要がないから、製造工程数が増加せず、
製造コストの増大を阻止することができる。Further, since there is no need to process the semiconductor integrated circuit chip package, the number of manufacturing steps does not increase.
An increase in manufacturing cost can be prevented.
【００２５】また、一実施形態の発明の半導体装置は、
請求項１の半導体装置において、上記半導体集積回路チ
ップは、上記第１,第２ペルチェ効果素子に電流を供給
するペルチェ効果素子用電源回路を有していることを特
徴としている。In one embodiment of the present invention, a semiconductor device comprises:
2. The semiconductor device according to claim 1, wherein the semiconductor integrated circuit chip includes a Peltier effect element power supply circuit for supplying a current to the first and second Peltier effect elements.
【００２６】上記一実施形態の発明の半導体装置によれ
ば、上記第１,第２ペルチェ効果素子に対しては、半導
体集積回路チップに形成されたペルチェ効果素子用電源
回路を用いて電流を供給している。したがって、上記半
導体集積回路チップの電源を直接流用していないので、
半導体集積回路チップの電源における電圧降下を防止で
きる。According to the semiconductor device of one embodiment of the present invention, a current is supplied to the first and second Peltier effect elements using a Peltier effect element power supply circuit formed on a semiconductor integrated circuit chip. are doing. Therefore, since the power supply of the semiconductor integrated circuit chip is not directly diverted,
Voltage drop in the power supply of the semiconductor integrated circuit chip can be prevented.
【００２７】また、上記半導体集積回路チップがペルチ
ェ効果素子用電源回路を有しているから、第１,第２ペ
ルチェ効果素子部に電流を供給するための端子を半導体
集積回路チップパッケージに設けなくてもよい。Since the semiconductor integrated circuit chip has a Peltier effect element power supply circuit, terminals for supplying current to the first and second Peltier effect element portions are not provided in the semiconductor integrated circuit chip package. You may.
【００２８】[0028]
【発明の実施の形態】以下、本発明の半導体装置を図示
の実施の形態により詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a semiconductor device according to the present invention will be described in detail with reference to the illustrated embodiments.
【００２９】図１は本発明の実施の一形態の半導体装置
の概略断面図である。この半導体装置は、図１に示すよ
うに、リードフレーム２のアイランド３に搭載された半
導体集積回路チップ７と、半導体集積回路チップ７にお
いてアイランド３側の表面に設けられた第１ペルチェ効
果素子６と、半導体集積回路チップ７において第１ペル
チェ効果素子６と反対側の表面に設けられた第２ペルチ
ェ効果素子１６とを備えている。上記半導体集積回路チ
ップ７,第１ペルチェ効果素子６および第２ペルチェ効
果素子１６は半導体集積回路チップパッケージ１で封止
されている。なお、１５は、半導体集積回路チップ７と
リードフレーム２とを接続するワイヤーである。FIG. 1 is a schematic sectional view of a semiconductor device according to an embodiment of the present invention. As shown in FIG. 1, this semiconductor device includes a semiconductor integrated circuit chip 7 mounted on an island 3 of a lead frame 2 and a first Peltier effect element 6 provided on the surface of the semiconductor integrated circuit chip 7 on the island 3 side. And a second Peltier effect element 16 provided on the surface of the semiconductor integrated circuit chip 7 opposite to the first Peltier effect element 6. The semiconductor integrated circuit chip 7, the first Peltier effect element 6, and the second Peltier effect element 16 are sealed with the semiconductor integrated circuit chip package 1. Reference numeral 15 denotes a wire connecting the semiconductor integrated circuit chip 7 and the lead frame 2.
【００３０】上記第１ペルチェ効果素子６は、図２に示
すように、アイランド３に接続する銅薄膜４と、この銅
薄膜４の下部に接続された第１ペルチェ素子部１７とを
有してる。上記第１ペルチェ素子部１７は、銅薄膜４を
介してアイランド３に接続されていると共に、半導体集
積回路チップ７に接続されている。As shown in FIG. 2, the first Peltier effect element 6 has a copper thin film 4 connected to the island 3 and a first Peltier element portion 17 connected below the copper thin film 4. . The first Peltier element unit 17 is connected to the island 3 via the copper thin film 4 and to the semiconductor integrated circuit chip 7.
【００３１】また、上記半導体集積回路チップ７は、バ
ルク基板５と、バルク基板５の表面を覆う表面保護(サ
イロックス)膜１８とを有している。ここで、上記バル
ク基板５の表面とは、回路パターンが形成されている面
のことであり、バルク基板５の裏面とは、回路パターン
が形成されていない面のことであり、このバルク基板５
の裏面が第１ペルチェ素子部１７に密接している。ま
た、上記表面保護膜１８には、回路パターンが露出しな
いようにホール９を形成している。また、上記ホール９
は、ワイヤーボンディングを行う箇所となるパッド周辺
８(図１参照)を避けて形成されている。The semiconductor integrated circuit chip 7 has the bulk substrate 5 and a surface protection (silox) film 18 covering the surface of the bulk substrate 5. Here, the surface of the bulk substrate 5 refers to a surface on which a circuit pattern is formed, and the back surface of the bulk substrate 5 refers to a surface on which a circuit pattern is not formed.
Is in close contact with the first Peltier element unit 17. Further, holes 9 are formed in the surface protection film 18 so that the circuit pattern is not exposed. In addition, the hole 9
Are formed so as to avoid the pad periphery 8 (see FIG. 1) where the wire bonding is to be performed.
【００３２】また、上記第２ペルチェ効果素子１６は、
銅薄膜１９と、その銅薄膜１９に接続された第２ペルチ
ェ素子部２０とを有している。この第２ペルチェ効果素
子１６の銅薄膜１９は、表面保護膜１８に接触し、表面
保護膜１８のホール９を埋めている。これにより、上記
第２ペルチェ素子部２０とバルク基板５とが銅薄膜１９
を介して接続される。The second Peltier effect element 16 is
It has a copper thin film 19 and a second Peltier element unit 20 connected to the copper thin film 19. The copper thin film 19 of the second Peltier effect element 16 is in contact with the surface protection film 18 and fills the holes 9 of the surface protection film 18. Thereby, the second Peltier element unit 20 and the bulk substrate 5 are
Connected via
【００３３】図３は上記半導体装置の要部を下方から見
た図である。図３に示すように、上記半導体集積回路チ
ップ７における電源の電圧降下を防ぐために、半導体集
積回路チップ７の電源回路１０に昇圧回路１１を接続し
て、ペルチェ効果用電源回路１２を形成している。ま
た、上記半導体集積回路チップ７は、ペルチェ効果素子
６の電源用に新たに設けた電源パッド１３を有してい
る。また、上記第１,第２ペルチェ素子部１７,２０に
は、第１,第２ペルチェ効果用電源接合部１４,２４を設
けている。この電源パット１３は、ワイヤー２１を介し
て第１,第２ペルチェ効果用電源接合部１４,2４に接続
されている。また、上記半導体集積回路チップ７,第１
ペルチェ素子部１７および第２ペルチェ素子部２０には
グランド用パッド２６,２７,２８が形成されており、そ
のグランド用パッド２６,２７,２８がワイヤー２５でグ
ランドに接続されている。FIG. 3 is a view of a main part of the semiconductor device viewed from below. As shown in FIG. 3, in order to prevent a voltage drop of a power supply in the semiconductor integrated circuit chip 7, a booster circuit 11 is connected to a power supply circuit 10 of the semiconductor integrated circuit chip 7 to form a Peltier effect power supply circuit 12. I have. Further, the semiconductor integrated circuit chip 7 has a power supply pad 13 newly provided for a power supply of the Peltier effect element 6. The first and second Peltier device sections 17 and 20 are provided with first and second Peltier effect power supply junction sections 14 and 24, respectively. The power supply pad 13 is connected to first and second power supply junctions 14 and 24 for the Peltier effect via wires 21. Further, the semiconductor integrated circuit chip 7, the first
Ground pads 26, 27, 28 are formed in the Peltier element section 17 and the second Peltier element section 20, and the ground pads 26, 27, 28 are connected to the ground by wires 25.
【００３４】上記構成の半導体装置によれば、半導体集
積回路チップ７の動作時、ペルチェ効果用電源回路１２
からの電流が、ワイヤー２１を介して第１ペルチェ素子
部１７および第２ペルチェ素子部２０に流れることによ
り、半導体集積回路チップ７に発生したジュール熱が第
１,第２ペルチェ素子部１７,２０に吸収される。このよ
うに、上記半導体集積回路チップ７の両側においてジュ
ール熱が吸収されるので、半導体集積回路チップ７の温
度上昇をより確実に押さえることができる。According to the semiconductor device having the above configuration, when the semiconductor integrated circuit chip 7 operates, the Peltier effect power supply circuit 12
From the first Peltier device 17 and the second Peltier device 20 via the wire 21, Joule heat generated in the semiconductor integrated circuit chip 7 is generated by the first and second Peltier devices 17, 20. Is absorbed by As described above, since Joule heat is absorbed on both sides of the semiconductor integrated circuit chip 7, the temperature rise of the semiconductor integrated circuit chip 7 can be suppressed more reliably.
【００３５】また、上記半導体集積回路チップ７にはペ
ルチェ効果用電源回路１２を内蔵しているから、外部の
専用の電源から第１,第２ペルチェ素子部１７,２０に電
流を供給する必要が無く、また、半導体集積回路チップ
７の電源における電圧降下を防げる。また、上記上記半
導体集積回路チップ７がペルチェ効果用電源回路１２を
有しているから、第１,第２ペルチェ素子部１７,２０に
電流を供給するための端子を半導体集積回路チップパッ
ケージ１に設ける必要もない。Since the semiconductor integrated circuit chip 7 has a built-in Peltier effect power supply circuit 12, it is necessary to supply a current to the first and second Peltier element sections 17 and 20 from an external power supply. In addition, a voltage drop in the power supply of the semiconductor integrated circuit chip 7 can be prevented. Further, since the semiconductor integrated circuit chip 7 has the Peltier effect power supply circuit 12, terminals for supplying current to the first and second Peltier element units 17 and 20 are provided in the semiconductor integrated circuit chip package 1. There is no need to provide.
【００３６】また、上記第１ペルチェ素子部１７の上面
に銅薄膜４を接続しているから、第１ペルチェ素子部１
７の熱を外部に効率良く放出することができる。また、
上記バルク基板５とペルチェ素子部２０とが銅薄膜１９
で接続されてるから、第２ペルチェ素子部２０がバルク
基板５の熱を効率よく吸収できる。Further, since the copper thin film 4 is connected to the upper surface of the first Peltier element section 17, the first Peltier element section 1
7 can be efficiently released to the outside. Also,
The bulk substrate 5 and the Peltier element section 20 are made of a copper thin film 19.
, The second Peltier device 20 can efficiently absorb the heat of the bulk substrate 5.
【００３７】上記実施の実施の形態では、第１ペルチェ
効果素子６,半導体集積回路チップ７および第２ペルチ
ェ効果素子１６をアイランド３の下方に設置したが、第
１ペルチェ効果素子６,半導体集積回路チップ７および
第２ペルチェ効果素子１６をアイランド３の上方に設置
してもよい。In the above embodiment, the first Peltier effect element 6, the semiconductor integrated circuit chip 7, and the second Peltier effect element 16 are provided below the island 3, but the first Peltier effect element 6, the semiconductor integrated circuit The chip 7 and the second Peltier effect element 16 may be provided above the island 3.
【００３８】また、上記実施の形態では、アイランド３
と第１ペルチェ素子部１７とを銅薄膜４で接続していた
が、銅以外の導体で接続してもよい。同様に、上記バル
ク基板５と第２ペルチェ素子部２０とを銅以外の導体で
接続してもよい。In the above embodiment, the island 3
And the first Peltier element section 17 are connected by the copper thin film 4, but they may be connected by a conductor other than copper. Similarly, the bulk substrate 5 and the second Peltier element unit 20 may be connected by a conductor other than copper.
【００３９】また、上記実施の形態では、アイランド３
の材料は特に限定しなかったが、アイランド３が銅で形
成されている場合、アイランド３と第１ペルチェ素子部
１７とを接続する銅薄膜４はなくてもよい。つまり、銅
薄膜を省くことができる。In the above embodiment, the island 3
The material is not particularly limited, but when the island 3 is formed of copper, the copper thin film 4 for connecting the island 3 to the first Peltier device 17 may not be provided. That is, the copper thin film can be omitted.
【００４０】[0040]
【発明の効果】以上より明らかなように、本発明の半導
体装置は、半導体集積回路チップの一方の表面に第１ペ
ルチェ効果素子を設け、半導体集積回路チップの他方の
表面に第２ペルチェ効果素子を設けているから、第１,
第２ペルチェ効果素子に電流を流すことにより、半導体
集積回路チップの両面において熱が吸収されて、例えば
半導体集積回路チップパッケージに従来のフィン等を設
けなくても、半導体集積回路チップに対する十分な熱吸
収を得ることができる。As is clear from the above, the semiconductor device of the present invention has a first Peltier effect element provided on one surface of a semiconductor integrated circuit chip and a second Peltier effect element provided on the other surface of the semiconductor integrated circuit chip. The first,
By passing a current through the second Peltier effect element, heat is absorbed on both sides of the semiconductor integrated circuit chip, and sufficient heat is applied to the semiconductor integrated circuit chip without providing a conventional fin or the like in the semiconductor integrated circuit chip package. Absorption can be obtained.
【００４１】また、上記半導体集積回路チップパッケー
ジに加工施す必要がないから、製造工程数が増加せず、
製造コストの増大を防止できる。Since there is no need to process the semiconductor integrated circuit chip package, the number of manufacturing steps does not increase.
An increase in manufacturing cost can be prevented.
【００４２】一実施形態の発明の半導体装置は、上記第
１,第２ペルチェ効果素子に対しては、半導体集積回路
チップに形成されたペルチェ効果素子用電源回路を用い
て電流を供給しているから、半導体集積回路チップにお
ける電源降下を防止できる。In one embodiment of the present invention, a current is supplied to the first and second Peltier effect elements using a Peltier effect element power supply circuit formed on a semiconductor integrated circuit chip. Therefore, a power supply drop in the semiconductor integrated circuit chip can be prevented.
【００４３】また、上記半導体集積回路チップがペルチ
ェ効果素子用電源回路を有しているから、第１,第２ペ
ルチェ効果素子部に電流を供給するための端子を半導体
集積回路チップパッケージに設けなくてもよい。Also, since the semiconductor integrated circuit chip has a Peltier effect element power supply circuit, terminals for supplying current to the first and second Peltier effect element portions need not be provided in the semiconductor integrated circuit chip package. You may.
【図１】 図１は本発明の実施の一形態の半導体装置の
概略断面図である。FIG. 1 is a schematic sectional view of a semiconductor device according to an embodiment of the present invention.
【図２】 図２は上記半導体装置の要部を拡大した概略
断面図である。FIG. 2 is an enlarged schematic sectional view of a main part of the semiconductor device.
【図３】 図３は上記半導体装置の要部を下方から見た
図である。FIG. 3 is a view of a main part of the semiconductor device as viewed from below.
【図４】 図４は従来の半導体装置の概略断面図であ
る。FIG. 4 is a schematic sectional view of a conventional semiconductor device.
【図５】 図５は従来の半導体装置の概略断面図であ
る。FIG. 5 is a schematic sectional view of a conventional semiconductor device.
【図６】 図６は従来の半導体装置の概略断面図であ
る。FIG. 6 is a schematic sectional view of a conventional semiconductor device.
【図７】 図７は従来の半導体装置の概略断面図であ
る。FIG. 7 is a schematic sectional view of a conventional semiconductor device.
【図８】 図８は従来の半導体装置の概略断面図であ
る。FIG. 8 is a schematic sectional view of a conventional semiconductor device.
【図９】 図９は従来の半導体装置の概略構成図であ
る。FIG. 9 is a schematic configuration diagram of a conventional semiconductor device.
【図１０】 図１０は従来の半導体装置の模式図であ
る。FIG. 10 is a schematic view of a conventional semiconductor device.
【図１１】 図１１は従来の半導体装置の概略断面図で
ある。FIG. 11 is a schematic sectional view of a conventional semiconductor device.
【図１２】 図１２は従来の半導体装置の概略断面図で
ある。FIG. 12 is a schematic sectional view of a conventional semiconductor device.
２ リードフレーム ３ アイランド ６ 第１ペルチェ効果素子 ７ 半導体集積回路チップ １２ ペルチェ効果用電源回路 １６ 第２ペルチェ効果素子 2 Lead frame 3 Island 6 First Peltier effect element 7 Semiconductor integrated circuit chip 12 Peltier effect power supply circuit 16 Second Peltier effect element
Claims (2)
た半導体集積回路チップを有する半導体装置において、 上記半導体集積回路チップの一方の表面に第１ペルチェ
効果素子を設けると共に、上記半導体集積回路チップの
他方の表面に第２ペルチェ効果素子を設けていることを
特徴とする半導体装置。1. A semiconductor device having a semiconductor integrated circuit chip mounted on an island of a lead frame, wherein a first Peltier effect element is provided on one surface of the semiconductor integrated circuit chip and the other of the semiconductor integrated circuit chip is provided. A semiconductor device comprising a second Peltier effect element provided on a surface.
効果素子に電流を供給するペルチェ効果素子用電源回路
を有していることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the semiconductor integrated circuit chip has a Peltier effect element power supply circuit for supplying a current to the first and second Peltier effect elements. Semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000235632A JP2002050726A (en) | 2000-08-03 | 2000-08-03 | Semiconductor device |
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|---|---|
| JP2002050726A true JP2002050726A (en) | 2002-02-15 |
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| JP (1) | JP2002050726A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8850957B2 (en) | 2008-04-22 | 2014-10-07 | Nestec S.A. | Modular assembly of a beverage preparation machine |
| US8915177B2 (en) | 2008-08-08 | 2014-12-23 | Nestec S.A. | Beverage machine with carrying handle and configurable appearance and side functions |
| US9398829B2 (en) | 2007-10-04 | 2016-07-26 | Nestec S.A. | Integrated heater for a beverage preparation device |
| US9439533B2 (en) | 2007-10-04 | 2016-09-13 | Nestec S.A. | Heating device with an integrated thermoblock for a beverage preparation machine |
-
2000
- 2000-08-03 JP JP2000235632A patent/JP2002050726A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10413116B2 (en) | 2007-10-04 | 2019-09-17 | Societe Des Produits Nestle S.A. | Heating device with an integrated thermoblock for a beverage preparation machine |
| US10413115B2 (en) | 2007-10-04 | 2019-09-17 | Societe Des Produits Nestle S.A. | Heating device with an integrated thermoblock for a beverage preparation machine |
| US8850957B2 (en) | 2008-04-22 | 2014-10-07 | Nestec S.A. | Modular assembly of a beverage preparation machine |
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