JP2002048507A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】静電耐圧が向上され、静電気などによるスイッ
チング素子あるいは検出回路の破壊を防止できる半導体
装置およびその製造方法を提供する。 【解決手段】半導体基板１１に形成された複数のスイッ
チング素子と、スイッチング素子に接続され、検出対象
物との間の静電容量値に応じた量の電荷が蓄積される複
数の電荷蓄積電極２と、少なくとも電荷蓄積電極２上に
形成された絶縁性保護膜３７と、隣接する電荷蓄積電極
の間に形成され、表面が電荷蓄積電極２の表面よりも検
出対象物に近接し、スイッチング素子と電気的に独立し
て半導体基板１１に接続する柱状導電体４とを有する半
導体装置、およびその製造方法。
チング素子あるいは検出回路の破壊を防止できる半導体
装置およびその製造方法を提供する。 【解決手段】半導体基板１１に形成された複数のスイッ
チング素子と、スイッチング素子に接続され、検出対象
物との間の静電容量値に応じた量の電荷が蓄積される複
数の電荷蓄積電極２と、少なくとも電荷蓄積電極２上に
形成された絶縁性保護膜３７と、隣接する電荷蓄積電極
の間に形成され、表面が電荷蓄積電極２の表面よりも検
出対象物に近接し、スイッチング素子と電気的に独立し
て半導体基板１１に接続する柱状導電体４とを有する半
導体装置、およびその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、静電容量式の指紋
センサとして用いることができる半導体装置およびその
製造方法に関し、特に、静電耐圧が向上され、静電気な
どによるスイッチング素子の破壊を防止できる半導体装
置およびその製造方法に関する。
センサとして用いることができる半導体装置およびその
製造方法に関し、特に、静電耐圧が向上され、静電気な
どによるスイッチング素子の破壊を防止できる半導体装
置およびその製造方法に関する。
【０００２】
【従来の技術】従来、入退室管理などの用途に利用され
ることが多かった指紋照合システムは、近年、コンピュ
ータネットワーク上のセキュリティシステムや、携帯端
末などにおける本人認証ツールとして注目されてきてい
る。指紋照合システムにおいて採用されている指紋検出
方法としては、例えば、指紋表面における光の反射をＣ
ＣＤ（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）
を用いて検出する光学式検出方法が挙げられる。また、
圧電薄膜（感圧シート）を利用して圧力差の分布から指
紋の検出を行う方法が挙げられる。さらに、指の接触に
よる電気特性の変化、具体的には抵抗値の変化または静
電容量の変化を、電気信号の分布に置き換えて指紋を検
出する方法が挙げられる。
ることが多かった指紋照合システムは、近年、コンピュ
ータネットワーク上のセキュリティシステムや、携帯端
末などにおける本人認証ツールとして注目されてきてい
る。指紋照合システムにおいて採用されている指紋検出
方法としては、例えば、指紋表面における光の反射をＣ
ＣＤ（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）
を用いて検出する光学式検出方法が挙げられる。また、
圧電薄膜（感圧シート）を利用して圧力差の分布から指
紋の検出を行う方法が挙げられる。さらに、指の接触に
よる電気特性の変化、具体的には抵抗値の変化または静
電容量の変化を、電気信号の分布に置き換えて指紋を検
出する方法が挙げられる。
【０００３】上記の指紋検出方法のうち、指紋の圧力差
を利用する方法は、圧電薄膜の材料が特殊であり、圧電
薄膜の加工が比較的困難であることと、検出感度および
解像度の向上が難しく、指紋照合の信頼性が低いことか
ら実用化は遅れている。光学式検出方法は、光源とＣＣ
Ｄを含む指紋照合システムの小型化が難しいため、用途
が限定されている。それに対し、指の接触による静電容
量の変化を検出する静電容量式の指紋センサは、装置の
小型化および軽量化が比較的容易であるため、携帯端末
などに搭載するのに適している。
を利用する方法は、圧電薄膜の材料が特殊であり、圧電
薄膜の加工が比較的困難であることと、検出感度および
解像度の向上が難しく、指紋照合の信頼性が低いことか
ら実用化は遅れている。光学式検出方法は、光源とＣＣ
Ｄを含む指紋照合システムの小型化が難しいため、用途
が限定されている。それに対し、指の接触による静電容
量の変化を検出する静電容量式の指紋センサは、装置の
小型化および軽量化が比較的容易であるため、携帯端末
などに搭載するのに適している。
【０００４】図１５に、従来の静電容量式指紋センサの
平面図の一部を示す。図１５に示すように、指紋センサ
は例えば正方形のセル１がマトリクス状に配置された構
造を有する。各セル１は電荷蓄積電極２を有し、隣接す
るセル１の電荷蓄積電極２は絶縁膜３によって相互に分
離されている。図１５に示すようなセル１のマトリクス
は、例えば数ｃｍ2 程度の面積内に配置され、指紋認識
面を構成する。指紋ピッチは通常５００μｍ程度であ
り、セル１は指紋ピッチよりも小さいサイズ、例えば数
１０μｍ程度で形成される。また、隣接する電荷蓄積電
極２の間隔は例えば数μｍ〜数１０μｍ程度である。し
たがって、数ｃｍ2 程度の指紋認識面にセル１は例えば
数万〜数十万個のオーダーで形成される。
平面図の一部を示す。図１５に示すように、指紋センサ
は例えば正方形のセル１がマトリクス状に配置された構
造を有する。各セル１は電荷蓄積電極２を有し、隣接す
るセル１の電荷蓄積電極２は絶縁膜３によって相互に分
離されている。図１５に示すようなセル１のマトリクス
は、例えば数ｃｍ2 程度の面積内に配置され、指紋認識
面を構成する。指紋ピッチは通常５００μｍ程度であ
り、セル１は指紋ピッチよりも小さいサイズ、例えば数
１０μｍ程度で形成される。また、隣接する電荷蓄積電
極２の間隔は例えば数μｍ〜数１０μｍ程度である。し
たがって、数ｃｍ2 程度の指紋認識面にセル１は例えば
数万〜数十万個のオーダーで形成される。
【０００５】図１６に図１５のＸ−Ｘ’における断面図
を示す。図１６に示すように、指紋センサの各セル１
は、半導体基板１１上にゲート絶縁膜１２を介してワー
ド線となるゲート電極１３を有し、ゲート電極１３両側
の半導体基板１１表層にソース／ドレイン領域１４ａ、
１４ｂを有する。以上の構成を有するスイッチング用ト
ランジスタＴｒは、半導体基板１１の表面に形成された
素子分離絶縁膜１５によって、隣接するセルのスイッチ
ング用トランジスタＴｒと分離されている。上記のトラ
ンジスタＴｒは、半導体基板１１表層の不純物拡散層３
１に形成されている。
を示す。図１６に示すように、指紋センサの各セル１
は、半導体基板１１上にゲート絶縁膜１２を介してワー
ド線となるゲート電極１３を有し、ゲート電極１３両側
の半導体基板１１表層にソース／ドレイン領域１４ａ、
１４ｂを有する。以上の構成を有するスイッチング用ト
ランジスタＴｒは、半導体基板１１の表面に形成された
素子分離絶縁膜１５によって、隣接するセルのスイッチ
ング用トランジスタＴｒと分離されている。上記のトラ
ンジスタＴｒは、半導体基板１１表層の不純物拡散層３
１に形成されている。
【０００６】トランジスタＴｒのソース／ドレイン領域
１４ａ、１４ｂおよび素子分離絶縁膜１５上に第１層間
絶縁膜１６が形成され、第１層間絶縁膜１６上にビット
線１７（ＢＬ）および接続層１８が形成されている。ソ
ース／ドレイン領域１４ａ、１４ｂの一方は、プラグ１
９を介してビット線１７に接続されている。同様に、ソ
ース／ドレイン領域１４ａ、１４ｂの他方は、プラグ１
９を介して接続層１８に接続されている。
１４ａ、１４ｂおよび素子分離絶縁膜１５上に第１層間
絶縁膜１６が形成され、第１層間絶縁膜１６上にビット
線１７（ＢＬ）および接続層１８が形成されている。ソ
ース／ドレイン領域１４ａ、１４ｂの一方は、プラグ１
９を介してビット線１７に接続されている。同様に、ソ
ース／ドレイン領域１４ａ、１４ｂの他方は、プラグ１
９を介して接続層１８に接続されている。
【０００７】ビット線１７、接続層１８および第１層間
絶縁膜１６の上層に、第２層間絶縁膜２０が形成されて
いる。第２層間絶縁膜２０上にバリアメタル層２１を介
して、電荷蓄積電極２が形成されている。バリアメタル
層２１としては例えばＴｉ層が用いられ、電荷蓄積電極
２としては例えばＡｌまたはＡｌ合金からなる層が用い
られる。電荷蓄積電極２を被覆するように、指紋認識面
の全面に例えばシリコン窒化膜からなる絶縁性保護膜２
２が形成されている。
絶縁膜１６の上層に、第２層間絶縁膜２０が形成されて
いる。第２層間絶縁膜２０上にバリアメタル層２１を介
して、電荷蓄積電極２が形成されている。バリアメタル
層２１としては例えばＴｉ層が用いられ、電荷蓄積電極
２としては例えばＡｌまたはＡｌ合金からなる層が用い
られる。電荷蓄積電極２を被覆するように、指紋認識面
の全面に例えばシリコン窒化膜からなる絶縁性保護膜２
２が形成されている。
【０００８】図１７に、上記のようなセルが複数形成さ
れた半導体チップ３０を含み、指紋センサとして用いら
れる従来の半導体装置の断面図を示す。図１７に示すよ
うに、半導体基板１１の表層に素子形成領域として不純
物拡散層３１が形成されている。不純物拡散層３１には
図１６に示すようなスイッチング用トランジスタ（不図
示）が形成されており、その上部に電荷蓄積電極２が形
成されている。絶縁膜３７は図１６における素子分離絶
縁膜１５、第１層間絶縁膜１６、第２層間絶縁膜２０お
よび絶縁性保護膜２２に対応する。パッド電極３２は電
荷蓄積電極２と同一の層からなり、パッド電極３２上の
絶縁膜３７には開口部が設けられている。
れた半導体チップ３０を含み、指紋センサとして用いら
れる従来の半導体装置の断面図を示す。図１７に示すよ
うに、半導体基板１１の表層に素子形成領域として不純
物拡散層３１が形成されている。不純物拡散層３１には
図１６に示すようなスイッチング用トランジスタ（不図
示）が形成されており、その上部に電荷蓄積電極２が形
成されている。絶縁膜３７は図１６における素子分離絶
縁膜１５、第１層間絶縁膜１６、第２層間絶縁膜２０お
よび絶縁性保護膜２２に対応する。パッド電極３２は電
荷蓄積電極２と同一の層からなり、パッド電極３２上の
絶縁膜３７には開口部が設けられている。
【０００９】上記の構成を有する半導体チップ３０が、
リード３３を有するリードフレーム（不図示）のダイパ
ッド３４上に固定されている。パッド電極３２とリード
３３とがワイヤボンディング３５により接続されてい
る。上記の指紋認識用半導体チップの指紋認識面を露出
させながら、ワイヤボンディング部分３５がモールド樹
脂３６によって封止されている。モールド樹脂３６とし
ては例えば熱硬化性樹脂が用いられる。
リード３３を有するリードフレーム（不図示）のダイパ
ッド３４上に固定されている。パッド電極３２とリード
３３とがワイヤボンディング３５により接続されてい
る。上記の指紋認識用半導体チップの指紋認識面を露出
させながら、ワイヤボンディング部分３５がモールド樹
脂３６によって封止されている。モールド樹脂３６とし
ては例えば熱硬化性樹脂が用いられる。
【００１０】次に、上記の指紋センサの動作について説
明する。図４は、指紋認識時の指紋センサ（図１６参
照）の電荷蓄積電極２部分を拡大した断面図である。図
４に示すように、スイッチング用トランジスタ等の半導
体素子（不図示）が形成された半導体基板１１に、例え
ばＴｉ等からなるバリアメタル層２１が形成されてい
る。その上層に、例えばＡｌまたはＡｌ合金等からな
り、基板１１に形成された半導体素子に接続する電荷蓄
積電極２が形成されている。電荷蓄積電極２は絶縁性保
護膜２２により被覆されている。
明する。図４は、指紋認識時の指紋センサ（図１６参
照）の電荷蓄積電極２部分を拡大した断面図である。図
４に示すように、スイッチング用トランジスタ等の半導
体素子（不図示）が形成された半導体基板１１に、例え
ばＴｉ等からなるバリアメタル層２１が形成されてい
る。その上層に、例えばＡｌまたはＡｌ合金等からな
り、基板１１に形成された半導体素子に接続する電荷蓄
積電極２が形成されている。電荷蓄積電極２は絶縁性保
護膜２２により被覆されている。
【００１１】指紋認識面に指４１が接触すると、電荷蓄
積電極２−絶縁性保護膜２２−指４１の間で静電容量
（キャパシタ）が形成される。このとき、絶縁性保護膜
２２はキャパシタ絶縁膜の一部として機能する。基準電
位が与えられた指４１が、ｎ番目のセルの電荷蓄積電極
２から距離ｄnの位置にあるとき、ｎ番目のセルの電荷
蓄積電極２と指４１との間の静電容量Ｃ Snは、次式
（１）によって表される。
積電極２−絶縁性保護膜２２−指４１の間で静電容量
（キャパシタ）が形成される。このとき、絶縁性保護膜
２２はキャパシタ絶縁膜の一部として機能する。基準電
位が与えられた指４１が、ｎ番目のセルの電荷蓄積電極
２から距離ｄnの位置にあるとき、ｎ番目のセルの電荷
蓄積電極２と指４１との間の静電容量Ｃ Snは、次式
（１）によって表される。
【００１２】ＣSn＝ε・ε0 ・Ｓ／ｄn ・・・（１）
【００１３】ここで、εはキャパシタ誘電体の比誘電率
を表し、ε0 は真空の誘電率を表し、Ｓはキャパシタ電
極の有効面積（電荷蓄積電極のキャパシタに寄与する面
積）を表す。式（１）から、指４１が指紋認識面に接触
していない状態では、指紋センサの全セルにおいてｄ＝
∞となり、全セルで静電容量値ＣS ＝０となる。
を表し、ε0 は真空の誘電率を表し、Ｓはキャパシタ電
極の有効面積（電荷蓄積電極のキャパシタに寄与する面
積）を表す。式（１）から、指４１が指紋認識面に接触
していない状態では、指紋センサの全セルにおいてｄ＝
∞となり、全セルで静電容量値ＣS ＝０となる。
【００１４】図４に示すように、電荷蓄積電極２と指４
１との距離ｄn （例えばｄ1 、ｄ2）は、指紋の凹凸４
２に応じて変動する。指紋の凸部が接触しているセルで
は、キャパシタ絶縁膜の厚さが絶縁性保護膜２２の膜厚
とほぼ一致し、キャパシタの容量値が最大となる。指紋
を横切る方向において、容量最大のセルから離れるにし
たがってキャパシタの容量値は漸減し、指紋の凹部の中
心に対応するセルで容量値は最小値となる。このような
容量値の分布を、マトリクス状に配置されたセルを用い
て二次元的に測定することにより、指紋の検出が行われ
る。
１との距離ｄn （例えばｄ1 、ｄ2）は、指紋の凹凸４
２に応じて変動する。指紋の凸部が接触しているセルで
は、キャパシタ絶縁膜の厚さが絶縁性保護膜２２の膜厚
とほぼ一致し、キャパシタの容量値が最大となる。指紋
を横切る方向において、容量最大のセルから離れるにし
たがってキャパシタの容量値は漸減し、指紋の凹部の中
心に対応するセルで容量値は最小値となる。このような
容量値の分布を、マトリクス状に配置されたセルを用い
て二次元的に測定することにより、指紋の検出が行われ
る。
【００１５】図５に、静電容量検出用セルの回路構成を
示す。図５に示すように、各セルの電荷蓄積電極２は、
スイッチング用トランジスタＴｒを介して列方向の選択
線であるビット線ＢＬに接続されている。例えば、電荷
蓄積電極２（１）−絶縁性保護膜２２−指４１の間で形
成されるキャパシタと、スイッチング用トランジスタＴ
ｒ１のソース／ドレイン領域の一方とが接続され、スイ
ッチング用トランジスタＴｒ１のソース／ドレイン領域
の他方がビット線ＢＬ１に接続されている。スイッチン
グ用トランジスタＴｒ１のゲートは行方向の選択線であ
るワード線ＷＬ１に接続されている。
示す。図５に示すように、各セルの電荷蓄積電極２は、
スイッチング用トランジスタＴｒを介して列方向の選択
線であるビット線ＢＬに接続されている。例えば、電荷
蓄積電極２（１）−絶縁性保護膜２２−指４１の間で形
成されるキャパシタと、スイッチング用トランジスタＴ
ｒ１のソース／ドレイン領域の一方とが接続され、スイ
ッチング用トランジスタＴｒ１のソース／ドレイン領域
の他方がビット線ＢＬ１に接続されている。スイッチン
グ用トランジスタＴｒ１のゲートは行方向の選択線であ
るワード線ＷＬ１に接続されている。
【００１６】同様に、電荷蓄積電極２（２）−絶縁性保
護膜２２−指４１の間で形成されるキャパシタと、スイ
ッチング用トランジスタＴｒ２のソース／ドレイン領域
の一方とが接続され、スイッチング用トランジスタＴｒ
２のソース／ドレイン領域の他方がビット線ＢＬ２に接
続されている。スイッチング用トランジスタＴｒ２のゲ
ートは行方向の選択線であるワード線ＷＬ２に接続され
ている。
護膜２２−指４１の間で形成されるキャパシタと、スイ
ッチング用トランジスタＴｒ２のソース／ドレイン領域
の一方とが接続され、スイッチング用トランジスタＴｒ
２のソース／ドレイン領域の他方がビット線ＢＬ２に接
続されている。スイッチング用トランジスタＴｒ２のゲ
ートは行方向の選択線であるワード線ＷＬ２に接続され
ている。
【００１７】上記の構成において、ビット線ＢＬに所定
電位（例えば電源電圧ＶCC）を印加しておく（ＶCCプリ
チャージ）。指紋検出時に、選択されたワード線ＷＬに
電圧を印加して、ワード線ＷＬに接続されたスイッチン
グ用トランジスタＴｒを一斉にオンとする。各電荷蓄積
電極２（１）、２（２）には距離ｄ1 、ｄ2 によって決
定される静電容量ＣS1、ＣS2に応じた電荷がビット線Ｂ
Ｌから供給されて蓄積される。したがって、これらの電
荷量に応じてビット線ＢＬの電位が変化する。ビット線
ＢＬの電位変化量ΔＶは、ビット線ＢＬの負荷容量をＣ
B とすると、次式（２）で表される。
電位（例えば電源電圧ＶCC）を印加しておく（ＶCCプリ
チャージ）。指紋検出時に、選択されたワード線ＷＬに
電圧を印加して、ワード線ＷＬに接続されたスイッチン
グ用トランジスタＴｒを一斉にオンとする。各電荷蓄積
電極２（１）、２（２）には距離ｄ1 、ｄ2 によって決
定される静電容量ＣS1、ＣS2に応じた電荷がビット線Ｂ
Ｌから供給されて蓄積される。したがって、これらの電
荷量に応じてビット線ＢＬの電位が変化する。ビット線
ＢＬの電位変化量ΔＶは、ビット線ＢＬの負荷容量をＣ
B とすると、次式（２）で表される。
【００１８】 ΔＶ＝｛ＣSn／（ＣB ＋ＣSn）｝・ＶCC ・・・（２）
【００１９】あるいは、ビット線ＢＬを接地電位にプリ
チャージしておくことも可能である。その場合には、選
択されたワード線ＷＬに接続されたトランジスタＴｒを
一斉にオンとすることにより、各セルの電荷蓄積電極２
（１）、２（２）に誘起されていた電荷がビット線ＢＬ
に放出される。
チャージしておくことも可能である。その場合には、選
択されたワード線ＷＬに接続されたトランジスタＴｒを
一斉にオンとすることにより、各セルの電荷蓄積電極２
（１）、２（２）に誘起されていた電荷がビット線ＢＬ
に放出される。
【００２０】ビット線群には、選択されたワード線方向
の一次元指紋パターンに対応した電位変化が現れる。こ
の電位変化を、例えば増幅してからデジタル信号に変換
し、所定の記憶手段の対応アドレスに蓄積する。この動
作を、ワード線数だけ短時間で連続して行うと、二次元
の指紋パターンに対応した画像データを得ることができ
る。
の一次元指紋パターンに対応した電位変化が現れる。こ
の電位変化を、例えば増幅してからデジタル信号に変換
し、所定の記憶手段の対応アドレスに蓄積する。この動
作を、ワード線数だけ短時間で連続して行うと、二次元
の指紋パターンに対応した画像データを得ることができ
る。
【００２１】
【発明が解決しようとする課題】しかしながら、上記の
従来の指紋認識用半導体装置においては、指が指紋認識
面に接触する際に、人体に帯電した静電気が電荷蓄積電
極２に放電し、電荷蓄積電極２を介して、同一の半導体
基板上に形成された検出回路に大電流が流れるという問
題があった。この大電流により検出回路が破壊される
と、半導体装置が指紋センサとして作動しなくなる。
従来の指紋認識用半導体装置においては、指が指紋認識
面に接触する際に、人体に帯電した静電気が電荷蓄積電
極２に放電し、電荷蓄積電極２を介して、同一の半導体
基板上に形成された検出回路に大電流が流れるという問
題があった。この大電流により検出回路が破壊される
と、半導体装置が指紋センサとして作動しなくなる。
【００２２】一方、静電気の放電による回路の損傷を防
止する目的で、指紋認識面の絶縁性保護膜２２の膜厚を
厚くしたり、材質を変更したりすることはできない。こ
れは、絶縁性保護膜２２が電荷蓄積電極２−絶縁性保護
膜２２−指４１の間で形成されるキャパシタのキャパシ
タ絶縁膜の一部として機能するためである。
止する目的で、指紋認識面の絶縁性保護膜２２の膜厚を
厚くしたり、材質を変更したりすることはできない。こ
れは、絶縁性保護膜２２が電荷蓄積電極２−絶縁性保護
膜２２−指４１の間で形成されるキャパシタのキャパシ
タ絶縁膜の一部として機能するためである。
【００２３】本発明は上記の問題点に鑑みてなされたも
のであり、したがって本発明は、静電耐圧が向上され、
スイッチング素子を含む検出回路の破壊を防止できる半
導体装置およびその製造方法を提供することを目的とす
る。
のであり、したがって本発明は、静電耐圧が向上され、
スイッチング素子を含む検出回路の破壊を防止できる半
導体装置およびその製造方法を提供することを目的とす
る。
【００２４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、半導体基板に形成された複
数のスイッチング素子と、前記スイッチング素子に接続
され、検出対象物との間の静電容量値に応じた量の電荷
が蓄積される複数の電荷蓄積電極と、少なくとも前記電
荷蓄積電極上に形成された絶縁性保護膜と、隣接する前
記電荷蓄積電極の間に形成され、表面が前記電荷蓄積電
極の表面よりも前記検出対象物に近接し、前記スイッチ
ング素子と電気的に独立して前記半導体基板に接続する
柱状導電体とを有することを特徴とする。
め、本発明の半導体装置は、半導体基板に形成された複
数のスイッチング素子と、前記スイッチング素子に接続
され、検出対象物との間の静電容量値に応じた量の電荷
が蓄積される複数の電荷蓄積電極と、少なくとも前記電
荷蓄積電極上に形成された絶縁性保護膜と、隣接する前
記電荷蓄積電極の間に形成され、表面が前記電荷蓄積電
極の表面よりも前記検出対象物に近接し、前記スイッチ
ング素子と電気的に独立して前記半導体基板に接続する
柱状導電体とを有することを特徴とする。
【００２５】本発明の半導体装置は、好適には、前記柱
状導電体は前記絶縁性保護膜により被覆されていること
を特徴とする。あるいは、本発明の半導体装置は、好適
には、前記柱状導電体の表面は前記絶縁性保護膜の表面
とほぼ同一平面上にあり、前記柱状導電体は前記検出対
象物に露出していることを特徴とする。あるいは、本発
明の半導体装置は、好適には、前記柱状導電体の表面は
前記絶縁性保護膜の表面よりも突出していることを特徴
とする。
状導電体は前記絶縁性保護膜により被覆されていること
を特徴とする。あるいは、本発明の半導体装置は、好適
には、前記柱状導電体の表面は前記絶縁性保護膜の表面
とほぼ同一平面上にあり、前記柱状導電体は前記検出対
象物に露出していることを特徴とする。あるいは、本発
明の半導体装置は、好適には、前記柱状導電体の表面は
前記絶縁性保護膜の表面よりも突出していることを特徴
とする。
【００２６】本発明の半導体装置は、好適には、前記柱
状導電体は少なくとも第１層と前記第１層上に形成され
た第２層とを有し、前記第２層は前記電荷蓄積電極と同
一の層からなることを特徴とする。本発明の半導体装置
は、好適には、前記スイッチング素子は、ゲートに印加
する制御電圧に応じてオンまたはオフとなる絶縁ゲート
電界効果トランジスタを含むことを特徴とする。
状導電体は少なくとも第１層と前記第１層上に形成され
た第２層とを有し、前記第２層は前記電荷蓄積電極と同
一の層からなることを特徴とする。本発明の半導体装置
は、好適には、前記スイッチング素子は、ゲートに印加
する制御電圧に応じてオンまたはオフとなる絶縁ゲート
電界効果トランジスタを含むことを特徴とする。
【００２７】これにより、指などの検出対象物に帯電し
た静電気を柱状導電体を介して半導体基板、さらに半導
体基板の外部に引き抜くことが可能となる。したがっ
て、静電気の放電等に起因するスイッチング素子あるい
は検出回路の破壊を防止することが可能となる。本発明
の半導体装置において、柱状導電体を絶縁性保護膜によ
り被覆せず、露出した構造とすることにより、さらに静
電気の引き抜きの効果を高くすることができる。
た静電気を柱状導電体を介して半導体基板、さらに半導
体基板の外部に引き抜くことが可能となる。したがっ
て、静電気の放電等に起因するスイッチング素子あるい
は検出回路の破壊を防止することが可能となる。本発明
の半導体装置において、柱状導電体を絶縁性保護膜によ
り被覆せず、露出した構造とすることにより、さらに静
電気の引き抜きの効果を高くすることができる。
【００２８】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、半導体基板に複数のスイ
ッチング素子を形成する工程と、検出対象物との間の静
電容量値に応じた量の電荷が蓄積される複数の電荷蓄積
電極を、前記スイッチング素子に接続するように形成す
る工程と、隣接する前記電荷蓄積電極の間に、表面が前
記電荷蓄積電極の表面よりも前記検出対象物に近接し、
前記スイッチング素子と電気的に独立して前記半導体基
板に接続する柱状導電体を形成する工程と、少なくとも
前記電荷蓄積電極上に絶縁性保護膜を形成する工程とを
有することを特徴とする。
明の半導体装置の製造方法は、半導体基板に複数のスイ
ッチング素子を形成する工程と、検出対象物との間の静
電容量値に応じた量の電荷が蓄積される複数の電荷蓄積
電極を、前記スイッチング素子に接続するように形成す
る工程と、隣接する前記電荷蓄積電極の間に、表面が前
記電荷蓄積電極の表面よりも前記検出対象物に近接し、
前記スイッチング素子と電気的に独立して前記半導体基
板に接続する柱状導電体を形成する工程と、少なくとも
前記電荷蓄積電極上に絶縁性保護膜を形成する工程とを
有することを特徴とする。
【００２９】本発明の半導体装置の製造方法は、好適に
は、前記絶縁性保護膜を形成する工程は、前記柱状導電
体を前記絶縁性保護膜により被覆する工程を含むことを
特徴とする。本発明の半導体装置の製造方法は、好適に
は、前記絶縁性保護膜を形成する工程は、前記電荷蓄積
電極および前記柱状導電体の上部に前記絶縁性保護膜を
形成する工程と、前記柱状導電体の表面が露出するまで
前記絶縁性保護膜の表層を除去する工程とを含むことを
特徴とする。本発明の半導体装置の製造方法は、さらに
好適には、前記絶縁性保護膜の表層を除去する工程は、
化学機械研磨工程を含むことを特徴とする。
は、前記絶縁性保護膜を形成する工程は、前記柱状導電
体を前記絶縁性保護膜により被覆する工程を含むことを
特徴とする。本発明の半導体装置の製造方法は、好適に
は、前記絶縁性保護膜を形成する工程は、前記電荷蓄積
電極および前記柱状導電体の上部に前記絶縁性保護膜を
形成する工程と、前記柱状導電体の表面が露出するまで
前記絶縁性保護膜の表層を除去する工程とを含むことを
特徴とする。本発明の半導体装置の製造方法は、さらに
好適には、前記絶縁性保護膜の表層を除去する工程は、
化学機械研磨工程を含むことを特徴とする。
【００３０】本発明の半導体装置の製造方法は、好適に
は、前記柱状導電体の表面が露出するまで前記絶縁性保
護膜の表層を除去した後、前記絶縁性保護膜の表層をエ
ッチングにより除去する工程をさらに有することを特徴
とする。本発明の半導体装置の製造方法は、好適には、
前記柱状導電体を形成する工程は、少なくとも第１層を
形成する工程と、前記第１層上に第２層を形成する工程
とを含むことを特徴とする。本発明の半導体装置の製造
方法は、さらに好適には、前記電荷蓄積電極を形成する
工程は、前記柱状導電体の第２層を形成する工程と同一
の工程であることを特徴とする。
は、前記柱状導電体の表面が露出するまで前記絶縁性保
護膜の表層を除去した後、前記絶縁性保護膜の表層をエ
ッチングにより除去する工程をさらに有することを特徴
とする。本発明の半導体装置の製造方法は、好適には、
前記柱状導電体を形成する工程は、少なくとも第１層を
形成する工程と、前記第１層上に第２層を形成する工程
とを含むことを特徴とする。本発明の半導体装置の製造
方法は、さらに好適には、前記電荷蓄積電極を形成する
工程は、前記柱状導電体の第２層を形成する工程と同一
の工程であることを特徴とする。
【００３１】本発明の半導体装置の製造方法は、好適に
は、前記スイッチング素子を形成する工程は、ゲートに
印加する制御電圧に応じてオンまたはオフとなる絶縁ゲ
ート電界効果トランジスタを形成する工程を含むことを
特徴とする。
は、前記スイッチング素子を形成する工程は、ゲートに
印加する制御電圧に応じてオンまたはオフとなる絶縁ゲ
ート電界効果トランジスタを形成する工程を含むことを
特徴とする。
【００３２】これにより、静電耐圧が向上され、静電気
等の放電によるスイッチング素子あるいは検出回路の破
壊を防止することが可能である半導体装置を製造するこ
とが可能となる。また、本発明の半導体装置の製造方法
によれば、柱状導電体の一部を電荷蓄積電極の製造工程
で形成することが可能であり、製造工程の増加が抑制さ
れる。
等の放電によるスイッチング素子あるいは検出回路の破
壊を防止することが可能である半導体装置を製造するこ
とが可能となる。また、本発明の半導体装置の製造方法
によれば、柱状導電体の一部を電荷蓄積電極の製造工程
で形成することが可能であり、製造工程の増加が抑制さ
れる。
【００３３】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。 （実施形態１）図１に、本実施形態の指紋認識用半導体
装置の平面図の一部を示す。図１に示すように、指紋セ
ンサは例えば正方形のセル１がマトリクス状に配置され
た構造を有する。各セル１は電荷蓄積電極２を有し、隣
接するセル１の電荷蓄積電極２は絶縁膜３によって相互
に分離されている。さらに、各電荷蓄積電極２のコーナ
ー部分に柱状導電体４が形成されている。柱状導電体４
は電荷蓄積電極２と電気的に独立している。
びその製造方法の実施の形態について、図面を参照して
説明する。 （実施形態１）図１に、本実施形態の指紋認識用半導体
装置の平面図の一部を示す。図１に示すように、指紋セ
ンサは例えば正方形のセル１がマトリクス状に配置され
た構造を有する。各セル１は電荷蓄積電極２を有し、隣
接するセル１の電荷蓄積電極２は絶縁膜３によって相互
に分離されている。さらに、各電荷蓄積電極２のコーナ
ー部分に柱状導電体４が形成されている。柱状導電体４
は電荷蓄積電極２と電気的に独立している。
【００３４】図１に示すようなセル１のマトリクスは、
例えば数ｃｍ2 程度の面積内に配置され、指紋認識面を
構成する。指紋ピッチは通常５００μｍ程度であり、セ
ル１は指紋ピッチよりも小さいサイズ、例えば数１０μ
ｍ程度で形成される。また、隣接する電荷蓄積電極２の
間隔は例えば数μｍ〜数１０μｍ程度である。したがっ
て、数ｃｍ2 程度の指紋認識面にセル１は例えば数万〜
数十万個のオーダーで形成される。
例えば数ｃｍ2 程度の面積内に配置され、指紋認識面を
構成する。指紋ピッチは通常５００μｍ程度であり、セ
ル１は指紋ピッチよりも小さいサイズ、例えば数１０μ
ｍ程度で形成される。また、隣接する電荷蓄積電極２の
間隔は例えば数μｍ〜数１０μｍ程度である。したがっ
て、数ｃｍ2 程度の指紋認識面にセル１は例えば数万〜
数十万個のオーダーで形成される。
【００３５】図２に図１のＸ−Ｘ’における断面図を示
す。但し、説明を容易とするため柱状導電体４がＸ−
Ｘ’にあるものとした。図２に示すように、指紋センサ
の各セル１は、半導体基板１１上にゲート絶縁膜１２を
介してワード線となるゲート電極１３を有し、ゲート電
極１３両側の半導体基板１１表層にソース／ドレイン領
域１４ａ、１４ｂを有する。以上の構成を有するスイッ
チング用トランジスタＴｒは、半導体基板１１の表面に
形成された素子分離絶縁膜１５によって、隣接するセル
のスイッチング用トランジスタと分離されている。
す。但し、説明を容易とするため柱状導電体４がＸ−
Ｘ’にあるものとした。図２に示すように、指紋センサ
の各セル１は、半導体基板１１上にゲート絶縁膜１２を
介してワード線となるゲート電極１３を有し、ゲート電
極１３両側の半導体基板１１表層にソース／ドレイン領
域１４ａ、１４ｂを有する。以上の構成を有するスイッ
チング用トランジスタＴｒは、半導体基板１１の表面に
形成された素子分離絶縁膜１５によって、隣接するセル
のスイッチング用トランジスタと分離されている。
【００３６】素子分離絶縁膜１５には開口部が形成され
ており、開口部に柱状導電体４が形成されている。スイ
ッチング用トランジスタＴｒを半導体基板１１の表層に
形成された不純物拡散層（ウェル）３１に形成し、柱状
導電体４を不純物拡散層３１以外の部分の半導体基板１
１に接続させることにより、柱状導電体４を検出回路か
ら電気的に独立させることができる。
ており、開口部に柱状導電体４が形成されている。スイ
ッチング用トランジスタＴｒを半導体基板１１の表層に
形成された不純物拡散層（ウェル）３１に形成し、柱状
導電体４を不純物拡散層３１以外の部分の半導体基板１
１に接続させることにより、柱状導電体４を検出回路か
ら電気的に独立させることができる。
【００３７】柱状導電体４は例えば第１層４ａと、バリ
アメタル層５と、第２層４ｂが順に積層された構造とす
ることができる。この場合、バリアメタル層５は電荷蓄
積電極２のバリアメタル層２１と同一の層を用いて形成
することが可能である。同様に、第２層４ｂは電荷蓄積
電極２と同一の層を用いて形成することが可能である。
第１層４ａおよび第２層４ｂとしては、例えばＡｌまた
はＡｌ−Ｓｉ合金等からなる層が用いられる。
アメタル層５と、第２層４ｂが順に積層された構造とす
ることができる。この場合、バリアメタル層５は電荷蓄
積電極２のバリアメタル層２１と同一の層を用いて形成
することが可能である。同様に、第２層４ｂは電荷蓄積
電極２と同一の層を用いて形成することが可能である。
第１層４ａおよび第２層４ｂとしては、例えばＡｌまた
はＡｌ−Ｓｉ合金等からなる層が用いられる。
【００３８】トランジスタＴｒのソース／ドレイン領域
１４ａ、１４ｂおよび素子分離絶縁膜１５上に第１層間
絶縁膜１６が形成され、第１層間絶縁膜１６上にビット
線１７（ＢＬ）および接続層１８が形成されている。ソ
ース／ドレイン領域１４ａ、１４ｂの一方は、ビット線
１７に接続されている。ビット線１７、接続層１８およ
び第１層間絶縁膜１６の上層に、第２層間絶縁膜２０が
形成されている。第２層間絶縁膜２０上にバリアメタル
層２１を介して、電荷蓄積電極２が形成されている。バ
リアメタル層２１としては例えばＴｉ層が用いられ、電
荷蓄積電極２としては例えばＡｌまたはＡｌ合金からな
る層が用いられる。電荷蓄積電極２を被覆するように、
指紋認識面の全面に例えばシリコン窒化膜からなる絶縁
性保護膜２２が形成されている。
１４ａ、１４ｂおよび素子分離絶縁膜１５上に第１層間
絶縁膜１６が形成され、第１層間絶縁膜１６上にビット
線１７（ＢＬ）および接続層１８が形成されている。ソ
ース／ドレイン領域１４ａ、１４ｂの一方は、ビット線
１７に接続されている。ビット線１７、接続層１８およ
び第１層間絶縁膜１６の上層に、第２層間絶縁膜２０が
形成されている。第２層間絶縁膜２０上にバリアメタル
層２１を介して、電荷蓄積電極２が形成されている。バ
リアメタル層２１としては例えばＴｉ層が用いられ、電
荷蓄積電極２としては例えばＡｌまたはＡｌ合金からな
る層が用いられる。電荷蓄積電極２を被覆するように、
指紋認識面の全面に例えばシリコン窒化膜からなる絶縁
性保護膜２２が形成されている。
【００３９】図３に本実施形態の指紋認識用半導体装置
の断面図を示す。図３に示すように、半導体基板１１の
表層に素子形成領域として不純物拡散層３１が形成され
ており、不純物拡散層３１には図２に示すようなスイッ
チング用トランジスタ（不図示）が形成されている。ス
イッチング用トランジスタの上部には、トランジスタに
接続する電荷蓄積電極２が形成されている。不純物拡散
層３１以外の領域の半導体基板１１上に、柱状導電体４
が形成されている。柱状導電体４は第１層４ａおよび第
２層４ｂを有する。図３において、図２の素子分離絶縁
膜１６、第１層間絶縁膜１６、第２層間絶縁膜２０およ
び絶縁性保護膜２２は絶縁膜３７に対応する。
の断面図を示す。図３に示すように、半導体基板１１の
表層に素子形成領域として不純物拡散層３１が形成され
ており、不純物拡散層３１には図２に示すようなスイッ
チング用トランジスタ（不図示）が形成されている。ス
イッチング用トランジスタの上部には、トランジスタに
接続する電荷蓄積電極２が形成されている。不純物拡散
層３１以外の領域の半導体基板１１上に、柱状導電体４
が形成されている。柱状導電体４は第１層４ａおよび第
２層４ｂを有する。図３において、図２の素子分離絶縁
膜１６、第１層間絶縁膜１６、第２層間絶縁膜２０およ
び絶縁性保護膜２２は絶縁膜３７に対応する。
【００４０】さらに、半導体基板１１上には電荷蓄積電
極２および柱状導電体の第２層４ｂと同一の層からなる
パッド電極３２が形成されている。柱状導電体４は電荷
蓄積電極２およびパッド電極３２よりも突出した状態と
なっている。柱状導電体４、電荷蓄積電極２およびパッ
ド電極３２は絶縁膜３７によって被覆されており、パッ
ド電極３２上の絶縁膜３７には開口部が設けられてい
る。
極２および柱状導電体の第２層４ｂと同一の層からなる
パッド電極３２が形成されている。柱状導電体４は電荷
蓄積電極２およびパッド電極３２よりも突出した状態と
なっている。柱状導電体４、電荷蓄積電極２およびパッ
ド電極３２は絶縁膜３７によって被覆されており、パッ
ド電極３２上の絶縁膜３７には開口部が設けられてい
る。
【００４１】上記の構成を有する半導体チップ３０が、
リード３３を有するリードフレーム（不図示）のダイパ
ッド３４上に固定されている。パッド電極３２とリード
３３とがワイヤボンディング３５により接続されてい
る。上記の指紋認識用半導体チップの指紋認識面を露出
させながら、ワイヤボンディング部分３５がモールド樹
脂３６によって封止されている。モールド樹脂３６とし
ては例えば熱硬化性樹脂が用いられる。
リード３３を有するリードフレーム（不図示）のダイパ
ッド３４上に固定されている。パッド電極３２とリード
３３とがワイヤボンディング３５により接続されてい
る。上記の指紋認識用半導体チップの指紋認識面を露出
させながら、ワイヤボンディング部分３５がモールド樹
脂３６によって封止されている。モールド樹脂３６とし
ては例えば熱硬化性樹脂が用いられる。
【００４２】上記の本実施形態の指紋認識用半導体装置
において、指紋認識時に指は接地電位となっていること
が望ましい。本実施形態の指紋認識用半導体装置によれ
ば、半導体チップ３０が固着されるダイパッド３４を接
地電位とすることにより、柱状導電体４を接地電位とす
ることができる。指紋認識面に接触した指は、同時に柱
状導電体４に接触するため、確実に指を接地電位とする
ことができる。
において、指紋認識時に指は接地電位となっていること
が望ましい。本実施形態の指紋認識用半導体装置によれ
ば、半導体チップ３０が固着されるダイパッド３４を接
地電位とすることにより、柱状導電体４を接地電位とす
ることができる。指紋認識面に接触した指は、同時に柱
状導電体４に接触するため、確実に指を接地電位とする
ことができる。
【００４３】次に、上記の本実施形態の指紋認識用半導
体装置の動作について説明する。図４は、指紋認識時の
指紋センサの電荷蓄積電極２部分を拡大した断面図であ
る。図４に示すように、スイッチング用トランジスタ等
の半導体素子（不図示）が形成された半導体基板１１上
に、例えばＴｉ等からなるバリアメタル層２１が形成さ
れている。その上層に、例えばＡｌまたはＡｌ合金等か
らなり、半導体基板１１に形成された半導体素子に接続
する電荷蓄積電極２が形成されている。電荷蓄積電極２
は絶縁性保護膜２２により被覆されている。
体装置の動作について説明する。図４は、指紋認識時の
指紋センサの電荷蓄積電極２部分を拡大した断面図であ
る。図４に示すように、スイッチング用トランジスタ等
の半導体素子（不図示）が形成された半導体基板１１上
に、例えばＴｉ等からなるバリアメタル層２１が形成さ
れている。その上層に、例えばＡｌまたはＡｌ合金等か
らなり、半導体基板１１に形成された半導体素子に接続
する電荷蓄積電極２が形成されている。電荷蓄積電極２
は絶縁性保護膜２２により被覆されている。
【００４４】指紋認識面に指が接触すると、電荷蓄積電
極２−絶縁性保護膜２２−指４１の間で静電容量（キャ
パシタ）が形成される。このとき、絶縁性保護膜２２は
キャパシタ絶縁膜の一部として機能する。基準電位が与
えられた指４１が、ｎ番目のセルの電荷蓄積電極２から
距離ｄnの位置にあるとき、ｎ番目のセルの電荷蓄積電
極２と指４１との間の静電容量Ｃ Snは、次式（１）によ
って表される。
極２−絶縁性保護膜２２−指４１の間で静電容量（キャ
パシタ）が形成される。このとき、絶縁性保護膜２２は
キャパシタ絶縁膜の一部として機能する。基準電位が与
えられた指４１が、ｎ番目のセルの電荷蓄積電極２から
距離ｄnの位置にあるとき、ｎ番目のセルの電荷蓄積電
極２と指４１との間の静電容量Ｃ Snは、次式（１）によ
って表される。
【００４５】ＣSn＝ε・ε0 ・Ｓ／ｄn ・・・（１）
【００４６】ここで、εはキャパシタ誘電体の比誘電率
を表し、ε0 は真空の誘電率を表し、Ｓはキャパシタ電
極の有効面積（電荷蓄積電極のキャパシタに寄与する面
積）を表す。式（１）から、指４１が指紋認識面に接触
していない状態では、指紋センサの全セルにおいてｄ＝
∞となり、全セルで静電容量値ＣS ＝０となる。
を表し、ε0 は真空の誘電率を表し、Ｓはキャパシタ電
極の有効面積（電荷蓄積電極のキャパシタに寄与する面
積）を表す。式（１）から、指４１が指紋認識面に接触
していない状態では、指紋センサの全セルにおいてｄ＝
∞となり、全セルで静電容量値ＣS ＝０となる。
【００４７】図４に示すように、電荷蓄積電極２と指４
１との距離ｄn （例えばｄ1 、ｄ2）は、指紋の凹凸４
２に応じて変動する。指紋の凸部が接触しているセルで
は、キャパシタ絶縁膜の厚さが絶縁性保護膜２２の膜厚
とほぼ一致し、キャパシタの容量値が最大となる。指紋
を横切る方向において、容量最大のセルから離れるにし
たがってキャパシタの容量値は漸減し、指紋の凹部の中
心に対応するセルで容量値は最小値となる。このような
容量値の分布を、マトリクス状に配置されたセルを用い
て二次元的に測定することにより、指紋の検出が行われ
る。
１との距離ｄn （例えばｄ1 、ｄ2）は、指紋の凹凸４
２に応じて変動する。指紋の凸部が接触しているセルで
は、キャパシタ絶縁膜の厚さが絶縁性保護膜２２の膜厚
とほぼ一致し、キャパシタの容量値が最大となる。指紋
を横切る方向において、容量最大のセルから離れるにし
たがってキャパシタの容量値は漸減し、指紋の凹部の中
心に対応するセルで容量値は最小値となる。このような
容量値の分布を、マトリクス状に配置されたセルを用い
て二次元的に測定することにより、指紋の検出が行われ
る。
【００４８】図５に、静電容量検出用セルの回路構成を
示す。図５に示すように、各セルの電荷蓄積電極２は、
スイッチング用トランジスタＴｒを介して列方向の選択
線であるビット線ＢＬに接続されている。例えば、電荷
蓄積電極２（１）−絶縁性保護膜２２−指４１の間で形
成されるキャパシタと、スイッチング用トランジスタＴ
ｒ１のソース／ドレイン領域の一方とが接続され、スイ
ッチング用トランジスタＴｒ１のソース／ドレイン領域
の他方がビット線ＢＬ１に接続されている。スイッチン
グ用トランジスタＴｒ１のゲートは行方向の選択線であ
るワード線ＷＬ１に接続されている。
示す。図５に示すように、各セルの電荷蓄積電極２は、
スイッチング用トランジスタＴｒを介して列方向の選択
線であるビット線ＢＬに接続されている。例えば、電荷
蓄積電極２（１）−絶縁性保護膜２２−指４１の間で形
成されるキャパシタと、スイッチング用トランジスタＴ
ｒ１のソース／ドレイン領域の一方とが接続され、スイ
ッチング用トランジスタＴｒ１のソース／ドレイン領域
の他方がビット線ＢＬ１に接続されている。スイッチン
グ用トランジスタＴｒ１のゲートは行方向の選択線であ
るワード線ＷＬ１に接続されている。
【００４９】同様に、電荷蓄積電極２（２）−絶縁性保
護膜２２−指４１の間で形成されるキャパシタと、スイ
ッチング用トランジスタＴｒ２のソース／ドレイン領域
の一方とが接続され、スイッチング用トランジスタＴｒ
２のソース／ドレイン領域の他方がビット線ＢＬ２に接
続されている。スイッチング用トランジスタＴｒ２のゲ
ートは行方向の選択線であるワード線ＷＬ２に接続され
ている。
護膜２２−指４１の間で形成されるキャパシタと、スイ
ッチング用トランジスタＴｒ２のソース／ドレイン領域
の一方とが接続され、スイッチング用トランジスタＴｒ
２のソース／ドレイン領域の他方がビット線ＢＬ２に接
続されている。スイッチング用トランジスタＴｒ２のゲ
ートは行方向の選択線であるワード線ＷＬ２に接続され
ている。
【００５０】上記の構成において、ビット線ＢＬに所定
電位（例えば電源電圧ＶCC）を印加しておく（ＶCCプリ
チャージ）。指紋検出時に、選択されたワード線ＷＬに
電圧を印加して、ワード線ＷＬに接続されたスイッチン
グ用トランジスタＴｒを一斉にオンとする。各電荷蓄積
電極２（１）、２（２）には距離ｄ1 、ｄ2 によって決
定される静電容量ＣS1、ＣS2に応じた電荷がビット線Ｂ
Ｌから供給されて蓄積される。したがって、これらの電
荷量に応じてビット線ＢＬの電位が変化する。ビット線
ＢＬの電位変化量ΔＶは、ビット線ＢＬの負荷容量をＣ
B とすると、次式（２）で表される。
電位（例えば電源電圧ＶCC）を印加しておく（ＶCCプリ
チャージ）。指紋検出時に、選択されたワード線ＷＬに
電圧を印加して、ワード線ＷＬに接続されたスイッチン
グ用トランジスタＴｒを一斉にオンとする。各電荷蓄積
電極２（１）、２（２）には距離ｄ1 、ｄ2 によって決
定される静電容量ＣS1、ＣS2に応じた電荷がビット線Ｂ
Ｌから供給されて蓄積される。したがって、これらの電
荷量に応じてビット線ＢＬの電位が変化する。ビット線
ＢＬの電位変化量ΔＶは、ビット線ＢＬの負荷容量をＣ
B とすると、次式（２）で表される。
【００５１】 ΔＶ＝｛ＣSn／（ＣB ＋ＣSn）｝・ＶCC ・・・（２）
【００５２】あるいは、ビット線ＢＬを接地電位にプリ
チャージしておくことも可能である。その場合には、選
択されたワード線ＷＬに接続されたトランジスタＴｒを
一斉にオンとすることにより、各セルの電荷蓄積電極２
（１）、２（２）に誘起されていた電荷がビット線ＢＬ
に放出される。
チャージしておくことも可能である。その場合には、選
択されたワード線ＷＬに接続されたトランジスタＴｒを
一斉にオンとすることにより、各セルの電荷蓄積電極２
（１）、２（２）に誘起されていた電荷がビット線ＢＬ
に放出される。
【００５３】ビット線群には、選択されたワード線方向
の一次元指紋パターンに対応した電位変化が現れる。こ
の電位変化を、例えば増幅してからデジタル信号に変換
し、所定の記憶手段の対応アドレスに蓄積する。この動
作を、ワード線数だけ短時間で連続して行うと、二次元
の指紋パターンに対応した画像データを得ることができ
る。
の一次元指紋パターンに対応した電位変化が現れる。こ
の電位変化を、例えば増幅してからデジタル信号に変換
し、所定の記憶手段の対応アドレスに蓄積する。この動
作を、ワード線数だけ短時間で連続して行うと、二次元
の指紋パターンに対応した画像データを得ることができ
る。
【００５４】次に、上記の本実施形態の指紋認識用半導
体装置の製造方法について説明する。以下、半導体チッ
プの形成工程については図６（ａ）〜図１１（ｌ）を参
照して説明し、半導体チップのパッケージング工程につ
いては図１２（ａ）および（ｂ）を参照して説明する。
体装置の製造方法について説明する。以下、半導体チッ
プの形成工程については図６（ａ）〜図１１（ｌ）を参
照して説明し、半導体チップのパッケージング工程につ
いては図１２（ａ）および（ｂ）を参照して説明する。
【００５５】半導体チップの形成工程においては、ま
ず、図６（ａ）に示すように、半導体基板１１の表面に
セル間を分離する素子分離絶縁膜１５を形成する。素子
分離絶縁膜１５は例えばＬＯＣＯＳ（ｌｏｃａｌ ｏｘ
ｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により形成
する。素子分離絶縁膜１５によって分離された半導体基
板表層に不純物拡散層３１を形成する。不純物拡散層３
１は例えば不純物をイオン注入することにより形成され
る。
ず、図６（ａ）に示すように、半導体基板１１の表面に
セル間を分離する素子分離絶縁膜１５を形成する。素子
分離絶縁膜１５は例えばＬＯＣＯＳ（ｌｏｃａｌ ｏｘ
ｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により形成
する。素子分離絶縁膜１５によって分離された半導体基
板表層に不純物拡散層３１を形成する。不純物拡散層３
１は例えば不純物をイオン注入することにより形成され
る。
【００５６】次に、図６（ｂ）に示すように、不純物拡
散層３１上にゲート絶縁膜１２を介してゲート電極１３
を形成する。ゲート電極１３はスイッチング用トランジ
スタのワード線となる。さらに、ゲート電極１３をマス
クとして不純物拡散層３１の表層に不純物を拡散させ、
ソース／ドレイン領域１４ａ、１４ｂを形成する。
散層３１上にゲート絶縁膜１２を介してゲート電極１３
を形成する。ゲート電極１３はスイッチング用トランジ
スタのワード線となる。さらに、ゲート電極１３をマス
クとして不純物拡散層３１の表層に不純物を拡散させ、
ソース／ドレイン領域１４ａ、１４ｂを形成する。
【００５７】次に、図７（ｃ）に示すように、不純物拡
散層３１を被覆する第１層間絶縁膜１６を形成する。続
いて、ソース／ドレイン領域１４ａ、１４ｂ上の第１層
間絶縁膜１６に開口部を形成してから、開口部に金属層
を埋め込んでプラグ１９を形成する。次に、図７（ｄ）
に示すように、プラグ１９に接続するビット線１７（Ｂ
Ｌ）と接続層１８とを形成する。さらに、ビット線１
７、接続層１８およびゲート電極１３を被覆する第２層
間絶縁膜２０を形成する。
散層３１を被覆する第１層間絶縁膜１６を形成する。続
いて、ソース／ドレイン領域１４ａ、１４ｂ上の第１層
間絶縁膜１６に開口部を形成してから、開口部に金属層
を埋め込んでプラグ１９を形成する。次に、図７（ｄ）
に示すように、プラグ１９に接続するビット線１７（Ｂ
Ｌ）と接続層１８とを形成する。さらに、ビット線１
７、接続層１８およびゲート電極１３を被覆する第２層
間絶縁膜２０を形成する。
【００５８】次に、図８（ｅ）に示すように、接続層１
８上部の第２層間絶縁膜２０に開口部を形成してから、
開口部に金属層を埋め込んでプラグ２３を形成する。続
いて、図８（ｆ）に示すように、不純物拡散層３１以外
の領域すなわちセル間の素子分離絶縁膜１５、第１層間
絶縁膜１６および第２層間絶縁膜２０に、柱状導電体の
第１層４ａを形成するための開口部２４を形成する。開
口部２４の形成は例えばドライエッチングにより行うこ
とができる。
８上部の第２層間絶縁膜２０に開口部を形成してから、
開口部に金属層を埋め込んでプラグ２３を形成する。続
いて、図８（ｆ）に示すように、不純物拡散層３１以外
の領域すなわちセル間の素子分離絶縁膜１５、第１層間
絶縁膜１６および第２層間絶縁膜２０に、柱状導電体の
第１層４ａを形成するための開口部２４を形成する。開
口部２４の形成は例えばドライエッチングにより行うこ
とができる。
【００５９】次に、図９（ｇ）に示すように、例えばス
パッタリングにより全面にＡｌまたはＡｌ−Ｓｉなどの
Ａｌ系合金からなる金属層２５を１．５μｍ程度の膜厚
で堆積させる。次に、図９（ｈ）に示すように、フォト
リソグラフィー工程により開口部２４の上部にレジスト
２６を形成する。
パッタリングにより全面にＡｌまたはＡｌ−Ｓｉなどの
Ａｌ系合金からなる金属層２５を１．５μｍ程度の膜厚
で堆積させる。次に、図９（ｈ）に示すように、フォト
リソグラフィー工程により開口部２４の上部にレジスト
２６を形成する。
【００６０】図１０（ｉ）に示すように、レジスト２６
をマスクとして金属層２５に例えば反応性イオンエッチ
ング（ＲＩＥ；ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉ
ｎｇ）を行う。これにより、開口部２４内に柱状導電体
の第１層４ａが形成される。その後、レジスト２６を除
去する。
をマスクとして金属層２５に例えば反応性イオンエッチ
ング（ＲＩＥ；ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉ
ｎｇ）を行う。これにより、開口部２４内に柱状導電体
の第１層４ａが形成される。その後、レジスト２６を除
去する。
【００６１】次に、図１０（ｊ）に示すように、バリア
メタル層となる金属層２７を例えばスパッタリングによ
り全面に形成する。金属層２７としては例えばＴｉ層や
Ｔｉ／ＴｉＮ／Ｔｉの積層膜などを形成する。金属層２
７の上層に電荷蓄積電極２、柱状導電体の第２層４ｂお
よび図示しないがパッド電極となる金属層２８を、例え
ばスパッタリングにより全面に０．５μｍ程度の膜厚で
形成する。金属層２８としては例えばＡｌまたはＡｌ−
Ｓｉ等のＡｌ系合金からなる層を形成する。
メタル層となる金属層２７を例えばスパッタリングによ
り全面に形成する。金属層２７としては例えばＴｉ層や
Ｔｉ／ＴｉＮ／Ｔｉの積層膜などを形成する。金属層２
７の上層に電荷蓄積電極２、柱状導電体の第２層４ｂお
よび図示しないがパッド電極となる金属層２８を、例え
ばスパッタリングにより全面に０．５μｍ程度の膜厚で
形成する。金属層２８としては例えばＡｌまたはＡｌ−
Ｓｉ等のＡｌ系合金からなる層を形成する。
【００６２】次に、図１１（ｋ）に示すように、柱状導
電体の第１層４ａおよび電荷蓄積電極形成領域の上部に
レジスト２９を形成する。図１１（ｌ）に示すように、
レジスト２９をマスクとして金属層２７、２８にエッチ
ングを行うことにより、柱状導電体の第２層４ｂ、電荷
蓄積電極２およびパッド電極（不図示）が形成される。
その後、レジスト２９を除去する。
電体の第１層４ａおよび電荷蓄積電極形成領域の上部に
レジスト２９を形成する。図１１（ｌ）に示すように、
レジスト２９をマスクとして金属層２７、２８にエッチ
ングを行うことにより、柱状導電体の第２層４ｂ、電荷
蓄積電極２およびパッド電極（不図示）が形成される。
その後、レジスト２９を除去する。
【００６３】次に、図２に示すように、全面に例えば化
学気相成長（ＣＶＤ；ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ）により、絶縁性保護膜２２とし
てシリコン窒化膜を例えば膜厚１μｍ程度堆積させる。
シリコン窒化膜のかわりにシリコン酸化膜の積層膜など
を絶縁性保護膜２２として用いることもできる。その
後、パッド電極上の絶縁性保護膜２２をエッチングによ
り除去する。
学気相成長（ＣＶＤ；ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ）により、絶縁性保護膜２２とし
てシリコン窒化膜を例えば膜厚１μｍ程度堆積させる。
シリコン窒化膜のかわりにシリコン酸化膜の積層膜など
を絶縁性保護膜２２として用いることもできる。その
後、パッド電極上の絶縁性保護膜２２をエッチングによ
り除去する。
【００６４】以上の工程の後、ダイシング処理などを施
すことにより、電荷蓄積電極２および検出回路が形成さ
れた半導体チップ３０が得られる。以降のパッケージン
グ工程については、図１２を参照して説明する。図１２
において、絶縁膜３７は図２の素子分離絶縁膜１５、第
１層間絶縁膜１６および第２層間絶縁膜２０に対応す
る。また、不純物拡散層３１に形成されたスイッチング
用トランジスタ等は適宜省略した。
すことにより、電荷蓄積電極２および検出回路が形成さ
れた半導体チップ３０が得られる。以降のパッケージン
グ工程については、図１２を参照して説明する。図１２
において、絶縁膜３７は図２の素子分離絶縁膜１５、第
１層間絶縁膜１６および第２層間絶縁膜２０に対応す
る。また、不純物拡散層３１に形成されたスイッチング
用トランジスタ等は適宜省略した。
【００６５】パッケージング工程においては、まず、図
１２（ａ）に示すように、リードフレームのダイパッド
３４上に、例えば銀ペースト等を用いて半導体チップ３
０を固着する。次に、図１２（ｂ）に示すように、例え
ば金線などを用いたワイヤボンディング３５により半導
体チップ３０のパッド電極３２とリード３３とを結線す
る。リード３３には予め銀めっき処理などを施してお
く。
１２（ａ）に示すように、リードフレームのダイパッド
３４上に、例えば銀ペースト等を用いて半導体チップ３
０を固着する。次に、図１２（ｂ）に示すように、例え
ば金線などを用いたワイヤボンディング３５により半導
体チップ３０のパッド電極３２とリード３３とを結線す
る。リード３３には予め銀めっき処理などを施してお
く。
【００６６】次に、図３に示すように、半導体チップ３
０の指紋認識面を露出させながら、例えば熱硬化性樹脂
からなるモールド樹脂３６を用いて、半導体チップ３０
およびワイヤボンディング３５を封止する。続いて、モ
ールド樹脂３６のバリ取り処理を行ってから、樹脂封止
された状態のパッケージをリードフレームの枠から切り
離す（トリミング工程）。その後、リードを所望の形状
に折り曲げる（フォーミング工程）ことにより、所望の
指紋認識用半導体装置が得られる。
０の指紋認識面を露出させながら、例えば熱硬化性樹脂
からなるモールド樹脂３６を用いて、半導体チップ３０
およびワイヤボンディング３５を封止する。続いて、モ
ールド樹脂３６のバリ取り処理を行ってから、樹脂封止
された状態のパッケージをリードフレームの枠から切り
離す（トリミング工程）。その後、リードを所望の形状
に折り曲げる（フォーミング工程）ことにより、所望の
指紋認識用半導体装置が得られる。
【００６７】上記の本実施形態の製造方法に従って製造
された指紋認識用半導体装置によれば、静電気が帯電し
た指などが指紋認識面に接近したときに、電荷蓄積電極
２ではなく柱状導電体４に静電気が放電する。柱状導電
体４の厚さは約２μｍであり、厚さ約０．５μｍの電荷
蓄積電極２に比べて厚いため、柱状導電体４は指紋認識
面の表面でわずかに突出した形状となっている。柱状導
電体４に放電された電荷は、検出回路以外の部分の半導
体基板１１からダイパッド３４を介して、ダイパッド３
４に接続されたリード３３に流れ、指紋認識用半導体装
置の外部に引き抜かれる。したがって、半導体基板１１
に形成された検出回路の破壊が防止される。また、本実
施形態の半導体装置によれば、指紋認識面に形成される
絶縁性保護膜２２の膜厚や材質を変更する必要がないた
め、指紋認識の精度等は低下しない。
された指紋認識用半導体装置によれば、静電気が帯電し
た指などが指紋認識面に接近したときに、電荷蓄積電極
２ではなく柱状導電体４に静電気が放電する。柱状導電
体４の厚さは約２μｍであり、厚さ約０．５μｍの電荷
蓄積電極２に比べて厚いため、柱状導電体４は指紋認識
面の表面でわずかに突出した形状となっている。柱状導
電体４に放電された電荷は、検出回路以外の部分の半導
体基板１１からダイパッド３４を介して、ダイパッド３
４に接続されたリード３３に流れ、指紋認識用半導体装
置の外部に引き抜かれる。したがって、半導体基板１１
に形成された検出回路の破壊が防止される。また、本実
施形態の半導体装置によれば、指紋認識面に形成される
絶縁性保護膜２２の膜厚や材質を変更する必要がないた
め、指紋認識の精度等は低下しない。
【００６８】（実施形態２）図１３（ａ）に本実施形態
の半導体装置の断面図を示す。本実施形態の半導体装置
は柱状導電体部分を除き、実施形態１の半導体装置と共
通の構造を有する。本実施形態の半導体装置は、図１に
示す実施形態１の半導体装置と同様に、電荷蓄積電極２
のコーナー部分に柱状導電体４を有する。
の半導体装置の断面図を示す。本実施形態の半導体装置
は柱状導電体部分を除き、実施形態１の半導体装置と共
通の構造を有する。本実施形態の半導体装置は、図１に
示す実施形態１の半導体装置と同様に、電荷蓄積電極２
のコーナー部分に柱状導電体４を有する。
【００６９】図１３（ａ）の断面図に示すように、柱状
導電体４は第１層４ａと、その上層に形成された第２層
４ｂとを有し、柱状導電体４の表面は指紋認識面に露出
している。柱状導電体の第２層４ｂは電荷蓄積電極２お
よびパッド電極３２と同一の層からなる。柱状導電体４
以外の部分は、実施形態１の半導体装置と同様に絶縁膜
３７によって被覆されている。
導電体４は第１層４ａと、その上層に形成された第２層
４ｂとを有し、柱状導電体４の表面は指紋認識面に露出
している。柱状導電体の第２層４ｂは電荷蓄積電極２お
よびパッド電極３２と同一の層からなる。柱状導電体４
以外の部分は、実施形態１の半導体装置と同様に絶縁膜
３７によって被覆されている。
【００７０】上記の本実施形態の指紋認識用半導体装置
において、指紋認識時に指は接地電位となっていること
が望ましい。本実施形態の指紋認識用半導体装置によれ
ば、半導体基板１１が固着されるダイパッド３４を接地
電位とすることにより、柱状導電体４を接地電位とする
ことができる。指紋認識面に接触した指は、同時に柱状
導電体４に接触するため、確実に指を接地電位とするこ
とができる。
において、指紋認識時に指は接地電位となっていること
が望ましい。本実施形態の指紋認識用半導体装置によれ
ば、半導体基板１１が固着されるダイパッド３４を接地
電位とすることにより、柱状導電体４を接地電位とする
ことができる。指紋認識面に接触した指は、同時に柱状
導電体４に接触するため、確実に指を接地電位とするこ
とができる。
【００７１】上記の本実施形態の半導体装置の製造方法
は、柱状導電体の第２層４ｂ、電荷蓄積電極２およびパ
ッド電極３２の形成工程まで、実施形態１の半導体装置
の製造方法と共通する。したがって、続く工程について
図１３（ｂ）〜（ｄ）を参照して説明する。
は、柱状導電体の第２層４ｂ、電荷蓄積電極２およびパ
ッド電極３２の形成工程まで、実施形態１の半導体装置
の製造方法と共通する。したがって、続く工程について
図１３（ｂ）〜（ｄ）を参照して説明する。
【００７２】図１３（ｂ）に示すように、柱状導電体の
第２層４ｂ、電荷蓄積電極２およびパッド電極３２を形
成後、全面に例えばＣＶＤにより絶縁膜３７の一部（図
２の絶縁性保護膜２２に対応する。）を例えば厚さ３μ
ｍ程度堆積させる。堆積させる絶縁膜の厚さは、下地の
段差が概ね解消される程度とする。絶縁膜３７としては
例えばシリコン窒化膜やシリコン酸化膜の積層膜を形成
する。
第２層４ｂ、電荷蓄積電極２およびパッド電極３２を形
成後、全面に例えばＣＶＤにより絶縁膜３７の一部（図
２の絶縁性保護膜２２に対応する。）を例えば厚さ３μ
ｍ程度堆積させる。堆積させる絶縁膜の厚さは、下地の
段差が概ね解消される程度とする。絶縁膜３７としては
例えばシリコン窒化膜やシリコン酸化膜の積層膜を形成
する。
【００７３】次に、図１３（ｃ）に示すように、ＣＭＰ
を柱状導電体４ｂの表面が露出するまで行う。次に、図
１３（ｄ）に示すように、パッド電極３２上の絶縁膜３
７をエッチングにより除去し、パッド電極３２を露出さ
せる。以降のパッケージング工程については、図１２に
示す実施形態１と同様に行うことができる。
を柱状導電体４ｂの表面が露出するまで行う。次に、図
１３（ｄ）に示すように、パッド電極３２上の絶縁膜３
７をエッチングにより除去し、パッド電極３２を露出さ
せる。以降のパッケージング工程については、図１２に
示す実施形態１と同様に行うことができる。
【００７４】上記の本実施形態の半導体装置の製造方法
に従って製造された指紋認識用半導体装置は、指紋認識
面に露出した柱状導電体４を有する。したがって、指か
ら柱状導電体４に効率よく静電気を放電させることがで
きる。これにより、半導体基板に形成されたトランジス
タあるいは検出回路の破壊を防止することが可能とな
る。
に従って製造された指紋認識用半導体装置は、指紋認識
面に露出した柱状導電体４を有する。したがって、指か
ら柱状導電体４に効率よく静電気を放電させることがで
きる。これにより、半導体基板に形成されたトランジス
タあるいは検出回路の破壊を防止することが可能とな
る。
【００７５】（実施形態３）図１４（ａ）に本実施形態
の半導体装置の断面図を示す。本実施形態の半導体装置
は柱状導電体部分を除き、実施形態１の半導体装置と共
通の構造を有する。本実施形態の半導体装置は、図１に
示す実施形態１の半導体装置と同様に、電荷蓄積電極２
のコーナー部分に柱状導電体４を有する。
の半導体装置の断面図を示す。本実施形態の半導体装置
は柱状導電体部分を除き、実施形態１の半導体装置と共
通の構造を有する。本実施形態の半導体装置は、図１に
示す実施形態１の半導体装置と同様に、電荷蓄積電極２
のコーナー部分に柱状導電体４を有する。
【００７６】図１４（ａ）の断面図に示すように、柱状
導電体４は第１層４ａと、その上層に形成された第２層
４ｂとを有し、柱状導電体４の表面は露出し、かつ絶縁
性保護膜２２上に突出している。柱状導電体の第２層４
ｂは電荷蓄積電極２およびパッド電極３２と同一の層か
らなる。柱状導電体４以外の部分は、実施形態１の半導
体装置と同様に絶縁膜３７によって被覆されている。
導電体４は第１層４ａと、その上層に形成された第２層
４ｂとを有し、柱状導電体４の表面は露出し、かつ絶縁
性保護膜２２上に突出している。柱状導電体の第２層４
ｂは電荷蓄積電極２およびパッド電極３２と同一の層か
らなる。柱状導電体４以外の部分は、実施形態１の半導
体装置と同様に絶縁膜３７によって被覆されている。
【００７７】上記の本実施形態の指紋認識用半導体装置
において、指紋認識時に指は接地電位となっていること
が望ましい。本実施形態の指紋認識用半導体装置によれ
ば、半導体基板１１が固着されるダイパッド３４を接地
電位とすることにより、柱状導電体４を接地電位とする
ことができる。指は、指紋認識面（絶縁性保護膜２２の
表面）に接触する前に柱状導電体４に接触するため、確
実に指を接地電位とすることができる。
において、指紋認識時に指は接地電位となっていること
が望ましい。本実施形態の指紋認識用半導体装置によれ
ば、半導体基板１１が固着されるダイパッド３４を接地
電位とすることにより、柱状導電体４を接地電位とする
ことができる。指は、指紋認識面（絶縁性保護膜２２の
表面）に接触する前に柱状導電体４に接触するため、確
実に指を接地電位とすることができる。
【００７８】上記の本実施形態の半導体装置の製造方法
は、絶縁性保護膜２２にＣＭＰを施し、パッド電極３２
上の絶縁膜３７を除去する工程まで、実施形態２の半導
体装置の製造方法と共通する。したがって、続く工程に
ついて図１４（ｂ）を参照して説明する。図１４（ｂ）
に示すように、絶縁膜３７の全面に例えばＲＩＥを行
い、絶縁膜３７を例えば０．５μｍ程度薄くする。これ
により、柱状導電体４ｂの表面を絶縁膜３７の表面に対
して、例えば厚さ０．５μｍ程度突出させることができ
る。以降のパッケージング工程については、図１２に示
す実施形態１と同様に行うことができる。
は、絶縁性保護膜２２にＣＭＰを施し、パッド電極３２
上の絶縁膜３７を除去する工程まで、実施形態２の半導
体装置の製造方法と共通する。したがって、続く工程に
ついて図１４（ｂ）を参照して説明する。図１４（ｂ）
に示すように、絶縁膜３７の全面に例えばＲＩＥを行
い、絶縁膜３７を例えば０．５μｍ程度薄くする。これ
により、柱状導電体４ｂの表面を絶縁膜３７の表面に対
して、例えば厚さ０．５μｍ程度突出させることができ
る。以降のパッケージング工程については、図１２に示
す実施形態１と同様に行うことができる。
【００７９】上記の本実施形態の半導体装置の製造方法
に従って製造された指紋認識用半導体装置は、指紋認識
面に露出し、かつ絶縁性保護膜２２上に突出した柱状導
電体４を有する。したがって、指から柱状導電体４に効
率よく静電気を放電させることができる。これにより、
半導体基板に形成されたトランジスタあるいは検出回路
の破壊を防止することが可能となる。
に従って製造された指紋認識用半導体装置は、指紋認識
面に露出し、かつ絶縁性保護膜２２上に突出した柱状導
電体４を有する。したがって、指から柱状導電体４に効
率よく静電気を放電させることができる。これにより、
半導体基板に形成されたトランジスタあるいは検出回路
の破壊を防止することが可能となる。
【００８０】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、柱状
導電体４の形状は、図１に示すような四角柱に限定され
ず、例えば円柱状とすることも可能である。また、柱状
導電体４を電荷蓄積電極のすべてのコーナー部分でな
く、一部のコーナー部分に形成することもできる。その
他、本発明の要旨を逸脱しない範囲で、種々の変更が可
能である。
実施形態は、上記の説明に限定されない。例えば、柱状
導電体４の形状は、図１に示すような四角柱に限定され
ず、例えば円柱状とすることも可能である。また、柱状
導電体４を電荷蓄積電極のすべてのコーナー部分でな
く、一部のコーナー部分に形成することもできる。その
他、本発明の要旨を逸脱しない範囲で、種々の変更が可
能である。
【００８１】
【発明の効果】本発明の半導体装置によれば、検出対象
物に帯電した静電気が柱状導電体に放電されるため、半
導体装置の静電耐圧が向上し、静電気などによるスイッ
チング素子の破壊を防止することが可能となる。本発明
の半導体装置の製造方法によれば、静電気などによるス
イッチング素子あるいは検出回路の破壊を防止できる半
導体装置の製造が可能となる。
物に帯電した静電気が柱状導電体に放電されるため、半
導体装置の静電耐圧が向上し、静電気などによるスイッ
チング素子の破壊を防止することが可能となる。本発明
の半導体装置の製造方法によれば、静電気などによるス
イッチング素子あるいは検出回路の破壊を防止できる半
導体装置の製造が可能となる。
【図１】図１は本発明の実施形態１に係る半導体装置の
平面図である。
平面図である。
【図２】図２は本発明の実施形態１に係る半導体装置の
断面図であり、図１のＸ−Ｘ’に対応する。
断面図であり、図１のＸ−Ｘ’に対応する。
【図３】図３は本発明の実施形態１に係る半導体装置の
断面図である。
断面図である。
【図４】図４は本発明および従来の指紋認識用半導体装
置の指紋認識時の電荷蓄積電極部分を拡大した断面図で
ある。
置の指紋認識時の電荷蓄積電極部分を拡大した断面図で
ある。
【図５】図５は本発明および従来の指紋認識用半導体装
置の回路構成を示す図である。
置の回路構成を示す図である。
【図６】図６（ａ）および（ｂ）は本発明の実施形態１
に係る半導体装置の製造方法の製造工程を示す断面図で
あり、スイッチング用トランジスタの形成工程までを示
す。
に係る半導体装置の製造方法の製造工程を示す断面図で
あり、スイッチング用トランジスタの形成工程までを示
す。
【図７】図７（ｃ）および（ｄ）は本発明の実施形態１
に係る半導体装置の製造方法の製造工程を示す断面図で
あり、第２層間絶縁膜形成工程までを示す。
に係る半導体装置の製造方法の製造工程を示す断面図で
あり、第２層間絶縁膜形成工程までを示す。
【図８】図８（ｅ）および（ｆ）は本発明の実施形態１
に係る半導体装置の製造方法の製造工程を示す断面図で
あり、柱状導電体用の開口部の形成工程までを示す。
に係る半導体装置の製造方法の製造工程を示す断面図で
あり、柱状導電体用の開口部の形成工程までを示す。
【図９】図９（ｇ）および（ｈ）は本発明の実施形態１
に係る半導体装置の製造方法の製造工程を示す断面図で
あり、柱状導電体の第１層を形成するためのフォトリソ
グラフィ工程までを示す。
に係る半導体装置の製造方法の製造工程を示す断面図で
あり、柱状導電体の第１層を形成するためのフォトリソ
グラフィ工程までを示す。
【図１０】図１０（ｉ）および（ｊ）は本発明の実施形
態１に係る半導体装置の製造方法の製造工程を示す断面
図であり、柱状導電体の第２層となる金属層の形成工程
までを示す。
態１に係る半導体装置の製造方法の製造工程を示す断面
図であり、柱状導電体の第２層となる金属層の形成工程
までを示す。
【図１１】図１１（ｋ）および（ｌ）は本発明の実施形
態１に係る半導体装置の製造方法の製造工程を示す断面
図であり、柱状導電体の第２層および電荷蓄積電極の形
成工程までを示す。
態１に係る半導体装置の製造方法の製造工程を示す断面
図であり、柱状導電体の第２層および電荷蓄積電極の形
成工程までを示す。
【図１２】図１２（ａ）および（ｂ）は本発明の実施形
態１に係る半導体装置の製造方法の製造工程を示す断面
図であり、ワイヤボンディング工程までを示す。
態１に係る半導体装置の製造方法の製造工程を示す断面
図であり、ワイヤボンディング工程までを示す。
【図１３】図１３（ａ）は本発明の実施形態２に係る半
導体装置の断面図であり、図１３（ｂ）〜（ｄ）は本発
明の実施形態２に係る半導体装置の製造方法の製造工程
を示す断面図である。
導体装置の断面図であり、図１３（ｂ）〜（ｄ）は本発
明の実施形態２に係る半導体装置の製造方法の製造工程
を示す断面図である。
【図１４】図１４（ａ）は本発明の実施形態３に係る半
導体装置の断面図であり、図１４（ｂ）は本発明の実施
形態３に係る半導体装置の製造方法の製造工程を示す断
面図である。
導体装置の断面図であり、図１４（ｂ）は本発明の実施
形態３に係る半導体装置の製造方法の製造工程を示す断
面図である。
【図１５】図１５は従来の指紋認識用半導体装置の平面
図である。
図である。
【図１６】図１６は従来の指紋認識用半導体装置の断面
図であり、図１５のＸ−Ｘ’に対応する。
図であり、図１５のＸ−Ｘ’に対応する。
【図１７】図１７は従来の指紋認識用半導体装置の断面
図である。
図である。
１…セル、２…電荷蓄積電極、３…絶縁膜、４…柱状導
電体、４ａ…柱状導電体の第１層、４ｂ…柱状導電体の
第２層、５…バリアメタル層、１１…半導体基板、１２
…ゲート絶縁膜、１３…ゲート電極、１４ａ、１４ｂ…
ソース／ドレイン領域、１５…素子分離絶縁膜、１６…
第１層間絶縁膜、１７…ビット線、１８…接続層、１９
…プラグ、２０…第２層間絶縁膜、２１…バリアメタル
層、２２…絶縁性保護膜、２３…プラグ、２４…開口
部、２５…金属層、２６…レジスト、２７、２８…金属
層、２９…レジスト、３０…半導体チップ、３１…不純
物拡散層、３２…パッド電極、３３…リード、３４…ダ
イパッド、３５…ワイヤボンディング、３６…モールド
樹脂、３７…絶縁膜、４１…指、４２…指紋の凹凸。
電体、４ａ…柱状導電体の第１層、４ｂ…柱状導電体の
第２層、５…バリアメタル層、１１…半導体基板、１２
…ゲート絶縁膜、１３…ゲート電極、１４ａ、１４ｂ…
ソース／ドレイン領域、１５…素子分離絶縁膜、１６…
第１層間絶縁膜、１７…ビット線、１８…接続層、１９
…プラグ、２０…第２層間絶縁膜、２１…バリアメタル
層、２２…絶縁性保護膜、２３…プラグ、２４…開口
部、２５…金属層、２６…レジスト、２７、２８…金属
層、２９…レジスト、３０…半導体チップ、３１…不純
物拡散層、３２…パッド電極、３３…リード、３４…ダ
イパッド、３５…ワイヤボンディング、３６…モールド
樹脂、３７…絶縁膜、４１…指、４２…指紋の凹凸。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2F063 AA41 BA29 BD20 CA17 DA02 DA05 DD07 EA20 KA03 LA11 LA19 LA22 LA25 LA29 4M112 AA01 BA03 BA07 CA46 CA51 CA54 DA03 DA09 DA10 DA11 DA12 EA03 GA01 5B047 AA25 AB02 BA02 BB04 BC01
Claims (14)
- 【請求項１】半導体基板に形成された複数のスイッチン
グ素子と、 前記スイッチング素子に接続され、検出対象物との間の
静電容量値に応じた量の電荷が蓄積される複数の電荷蓄
積電極と、 少なくとも前記電荷蓄積電極上に形成された絶縁性保護
膜と、 隣接する前記電荷蓄積電極の間に形成され、表面が前記
電荷蓄積電極の表面よりも前記検出対象物に近接し、前
記スイッチング素子と電気的に独立して前記半導体基板
に接続する柱状導電体とを有する半導体装置。 - 【請求項２】前記柱状導電体は前記絶縁性保護膜により
被覆されている請求項１記載の半導体装置。 - 【請求項３】前記柱状導電体の表面は前記絶縁性保護膜
の表面とほぼ同一平面上にあり、前記柱状導電体は前記
検出対象物に露出している請求項１記載の半導体装置。 - 【請求項４】前記柱状導電体の表面は前記絶縁性保護膜
の表面よりも突出している請求項１記載の半導体装置。 - 【請求項５】前記柱状導電体は少なくとも第１層と前記
第１層上に形成された第２層とを有し、前記第２層は前
記電荷蓄積電極と同一の層からなる請求項１記載の半導
体装置。 - 【請求項６】前記スイッチング素子は、ゲートに印加す
る制御電圧に応じてオンまたはオフとなる絶縁ゲート電
界効果トランジスタを含む請求項１記載の半導体装置。 - 【請求項７】半導体基板に複数のスイッチング素子を形
成する工程と、 検出対象物との間の静電容量値に応じた量の電荷が蓄積
される複数の電荷蓄積電極を、前記スイッチング素子に
接続するように形成する工程と、 隣接する前記電荷蓄積電極の間に、表面が前記電荷蓄積
電極の表面よりも前記検出対象物に近接し、前記スイッ
チング素子と電気的に独立して前記半導体基板に接続す
る柱状導電体を形成する工程と、 少なくとも前記電荷蓄積電極上に絶縁性保護膜を形成す
る工程とを有する半導体装置の製造方法。 - 【請求項８】前記絶縁性保護膜を形成する工程は、前記
柱状導電体を前記絶縁性保護膜により被覆する工程を含
む請求項７記載の半導体装置の製造方法。 - 【請求項９】前記絶縁性保護膜を形成する工程は、前記
電荷蓄積電極および前記柱状導電体の上部に前記絶縁性
保護膜を形成する工程と、 前記柱状導電体の表面が露出するまで前記絶縁性保護膜
の表層を除去する工程とを含む請求項７記載の半導体装
置の製造方法。 - 【請求項１０】前記絶縁性保護膜の表層を除去する工程
は、化学機械研磨（ＣＭＰ；ｃｈｅｍｉｃａｌ ｍｅｃ
ｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程を含む請求
項９記載の半導体装置の製造方法。 - 【請求項１１】前記柱状導電体の表面が露出するまで前
記絶縁性保護膜の表層を除去した後、前記絶縁性保護膜
の表層をエッチングにより除去する工程をさらに有する
請求項９記載の半導体装置の製造方法。 - 【請求項１２】前記柱状導電体を形成する工程は、少な
くとも第１層を形成する工程と、 前記第１層上に第２層を形成する工程とを含む請求項７
記載の半導体装置の製造方法。 - 【請求項１３】前記電荷蓄積電極を形成する工程は、前
記柱状導電体の第２層を形成する工程と同一の工程であ
る請求項１２記載の半導体装置の製造方法。 - 【請求項１４】前記スイッチング素子を形成する工程
は、ゲートに印加する制御電圧に応じてオンまたはオフ
となる絶縁ゲート電界効果トランジスタを形成する工程
を含む請求項７記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000233099A JP2002048507A (ja) | 2000-08-01 | 2000-08-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000233099A JP2002048507A (ja) | 2000-08-01 | 2000-08-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002048507A true JP2002048507A (ja) | 2002-02-15 |
Family
ID=18725671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000233099A Pending JP2002048507A (ja) | 2000-08-01 | 2000-08-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002048507A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN104538379A (zh) * | 2014-12-31 | 2015-04-22 | 华天科技（西安）有限公司 | 一种基于局部塑封工艺的指纹设计封装结构及其制备方法 |
-
2000
- 2000-08-01 JP JP2000233099A patent/JP2002048507A/ja active Pending
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| CN104538379A (zh) * | 2014-12-31 | 2015-04-22 | 华天科技（西安）有限公司 | 一种基于局部塑封工艺的指纹设计封装结构及其制备方法 |
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