JP2002043021A - チップ型サージアブソーバ - Google Patents
チップ型サージアブソーバInfo
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Abstract
(57)【要約】
【課題】 低電圧化でき、かつ高周波回路に使用できる
チップ型サージアブソーバを提供することを目的とす
る。 【解決手段】 サージ電圧が印加された場合、放電電極
３，４を介し誘電体層１０，１１に電界が集中し、両誘
電体層１０，１１間で電界電子の放出が行われ、そのた
め、放電電極３，４間で低電圧で初期電子放電させるこ
とができ、従来のように放電電極３，４の仕事関数やガ
スの材質に制約を受けることなく、低電圧でも確実に動
作できる。しかも、絶縁性基板２上に放電電極３，４と
対応する部位にのみ誘電体層１０，１１を設けるだけで
よく、全体の静電容量が増大するおそれもないので、高
周波回路にも使用可能となる。
チップ型サージアブソーバを提供することを目的とす
る。 【解決手段】 サージ電圧が印加された場合、放電電極
３，４を介し誘電体層１０，１１に電界が集中し、両誘
電体層１０，１１間で電界電子の放出が行われ、そのた
め、放電電極３，４間で低電圧で初期電子放電させるこ
とができ、従来のように放電電極３，４の仕事関数やガ
スの材質に制約を受けることなく、低電圧でも確実に動
作できる。しかも、絶縁性基板２上に放電電極３，４と
対応する部位にのみ誘電体層１０，１１を設けるだけで
よく、全体の静電容量が増大するおそれもないので、高
周波回路にも使用可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、サージから種々の
電子機器を保護し、事故を未然に防ぐために使用される
チップ型サージアブソーバに関するものである。
電子機器を保護し、事故を未然に防ぐために使用される
チップ型サージアブソーバに関するものである。
【０００２】
【従来の技術】チップ型サージアブソーバは、電話機，
モデムなどの電子機器が通信線と接続する部分、或いは
ＣＲＴ駆動回路など、雷サージや静電気等の異常電圧に
よる電撃を受けやすい部分に接続され、異常電圧によっ
て電子機器が破壊されるのを防ぐために使用されてい
る。
モデムなどの電子機器が通信線と接続する部分、或いは
ＣＲＴ駆動回路など、雷サージや静電気等の異常電圧に
よる電撃を受けやすい部分に接続され、異常電圧によっ
て電子機器が破壊されるのを防ぐために使用されてい
る。
【０００３】従来のチップ型サージアブソーバは、図４
に示すように、アルミナ基板（絶縁性基板）２１の板面
に対向配置された放電電極２２，２３と、放電電極２２
と放電電極２３との間に形成されるマイクロギャップと
称される放電間隙２４とを備えている。これら放電電極
２２，２３は箱状をなすガラス製（絶縁物製）の蓋体２
６に覆われており、この蓋体２６の周縁部は絶縁性基板
２１上に接着されている。そして、放電電極２２，２３
と蓋体２６との間に形成された内部空間２５には放電に
好適な所定のガスが満たされる。また、蓋体２６と絶縁
性基板２１との両端部には、これらを被覆するように形
成された端子電極２７，２８が設置されており、各放電
電極２２，２３に接続されている。
に示すように、アルミナ基板（絶縁性基板）２１の板面
に対向配置された放電電極２２，２３と、放電電極２２
と放電電極２３との間に形成されるマイクロギャップと
称される放電間隙２４とを備えている。これら放電電極
２２，２３は箱状をなすガラス製（絶縁物製）の蓋体２
６に覆われており、この蓋体２６の周縁部は絶縁性基板
２１上に接着されている。そして、放電電極２２，２３
と蓋体２６との間に形成された内部空間２５には放電に
好適な所定のガスが満たされる。また、蓋体２６と絶縁
性基板２１との両端部には、これらを被覆するように形
成された端子電極２７，２８が設置されており、各放電
電極２２，２３に接続されている。
【０００４】そして、放電電極２２，２３間に放電間隙
２４を介してサージ電圧が印加された際には、図４の符
号ａで示すように、グロー放電が放電間隙２４を介して
放電電極２２，２３の先端側間でトリガされる。そし
て、この放電は、矢印ｂで示すように、空間２５内を沿
面放電の形態で両放電電極２２，２３の基端側まで次第
に伸展し、符号ｃで示すように、両放電電極２２，２３
の基端側の間でアーク放電する。以上によって、サージ
電圧は吸収されるようになっている（以上、第１従来
例）。
２４を介してサージ電圧が印加された際には、図４の符
号ａで示すように、グロー放電が放電間隙２４を介して
放電電極２２，２３の先端側間でトリガされる。そし
て、この放電は、矢印ｂで示すように、空間２５内を沿
面放電の形態で両放電電極２２，２３の基端側まで次第
に伸展し、符号ｃで示すように、両放電電極２２，２３
の基端側の間でアーク放電する。以上によって、サージ
電圧は吸収されるようになっている（以上、第１従来
例）。
【０００５】また、他の従来技術として、例えば特開２
０００−１２１８６号公報に示されるものがある。これ
は、放電電極の下にダイヤモンドからなる放電開始電極
が形成されているものであって、このダイヤモンド固有
の特性、即ち、仕事関数が小さく、電子を放出しやすい
といった特性から、サージ電圧の発生時において、ダイ
ヤモンド製の放電開始電極からの電界電子放出によって
低電圧でも容易に初期電子を放出し、低電圧で動作でき
るようになっている（以上、第２従来例）。
０００−１２１８６号公報に示されるものがある。これ
は、放電電極の下にダイヤモンドからなる放電開始電極
が形成されているものであって、このダイヤモンド固有
の特性、即ち、仕事関数が小さく、電子を放出しやすい
といった特性から、サージ電圧の発生時において、ダイ
ヤモンド製の放電開始電極からの電界電子放出によって
低電圧でも容易に初期電子を放出し、低電圧で動作でき
るようになっている（以上、第２従来例）。
【０００６】
【発明が解決しようとする課題】ところで、チップ型サ
ージアブソーバは、低電圧化にも対処でき、かつ高周波
回路にも使用できることが要請されている。しかしなが
ら、図４に示す第１従来例のチップ型サージアブソーバ
は、絶縁性基板２１の比誘電率が一定であって、絶縁性
基板２１内において電界を強める働きが顕著ではなく、
使用される放電電極２２，２３の仕事関数と、蓋体２６
の内部空間２５内に使用されるガスとによってのみ放電
開始電圧を決定するようにしており、低電圧化を達成す
るためには、放電電極２３，２３やガスの材質が特定さ
れてしまい、それ以外の材質で放電開始電圧を下げるこ
とができない問題があった。
ージアブソーバは、低電圧化にも対処でき、かつ高周波
回路にも使用できることが要請されている。しかしなが
ら、図４に示す第１従来例のチップ型サージアブソーバ
は、絶縁性基板２１の比誘電率が一定であって、絶縁性
基板２１内において電界を強める働きが顕著ではなく、
使用される放電電極２２，２３の仕事関数と、蓋体２６
の内部空間２５内に使用されるガスとによってのみ放電
開始電圧を決定するようにしており、低電圧化を達成す
るためには、放電電極２３，２３やガスの材質が特定さ
れてしまい、それ以外の材質で放電開始電圧を下げるこ
とができない問題があった。
【０００７】また、上記第２従来例では、ダイヤモンド
によって放電開始電極が形成されるが、このような技術
では、例えばＣＶＤ法，スラリー法等によりダイヤモン
ド薄膜を形成すると、装置が大がかりとなってしまうば
かりでなく、厳密な製造管理が必要となり、容易に製作
しにくい問題があった。
によって放電開始電極が形成されるが、このような技術
では、例えばＣＶＤ法，スラリー法等によりダイヤモン
ド薄膜を形成すると、装置が大がかりとなってしまうば
かりでなく、厳密な製造管理が必要となり、容易に製作
しにくい問題があった。
【０００８】さらに図示しないが、絶縁性基板２１を誘
電体によって形成し、その誘電率を増大させることで電
界を集中して低電圧化することが容易に考えられるが、
このような構成にすると、全体の静電容量が増大し、絶
縁性基板２１がローパスフィルタとして機能してしまう
ことから、低電圧で動作可能でかつ高周波回路にも使用
可能なサージアブソーバを作製することが困難であつ
た。
電体によって形成し、その誘電率を増大させることで電
界を集中して低電圧化することが容易に考えられるが、
このような構成にすると、全体の静電容量が増大し、絶
縁性基板２１がローパスフィルタとして機能してしまう
ことから、低電圧で動作可能でかつ高周波回路にも使用
可能なサージアブソーバを作製することが困難であつ
た。
【０００９】本発明は、このような事情に鑑みてなされ
たものであって、低電圧化に対処できるとともに、高周
波回路にも使用可能なチップ型サージアブソーバを提供
することを目的とする。
たものであって、低電圧化に対処できるとともに、高周
波回路にも使用可能なチップ型サージアブソーバを提供
することを目的とする。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
め、本発明のチップ型サージアブソーバは、絶縁性基板
上に、放電間隙を介して互いに対向配置された放電電極
を備えるチップ型サージアブソーバにおいて、前記絶縁
性基板と前記それぞれの放電電極との間に、前記絶縁性
基板の比誘電率より大きな比誘電率を持つ誘電体層を備
え、前記放電間隙に前記誘電体層の少なくとも一部が露
出していることを特徴とする。
め、本発明のチップ型サージアブソーバは、絶縁性基板
上に、放電間隙を介して互いに対向配置された放電電極
を備えるチップ型サージアブソーバにおいて、前記絶縁
性基板と前記それぞれの放電電極との間に、前記絶縁性
基板の比誘電率より大きな比誘電率を持つ誘電体層を備
え、前記放電間隙に前記誘電体層の少なくとも一部が露
出していることを特徴とする。
【００１１】本発明によれば、絶縁性基板とその上に形
成された放電電極とのそれぞれの間に、絶縁性基板の比
誘電率より高い比誘電率を持つ誘電体層が放電間隙に露
出して設けられているので、サージ電圧が印加された場
合、放電電極を介し誘電体層に電界が集中し、両誘電体
層に接する電極から電界電子の放出が行われる。したが
って、放電電極間で低電圧で初期電子放電させることが
できるので、従来のように放電電極の仕事関数やガスの
材質に制約を受けることなく、低電圧でも確実に動作す
ることができる。しかも、誘電体層は、放電間隙に露出
するように、すなわち、絶縁性基板上に放電電極と対応
する部位にのみ設けられるだけでよく、全体の静電容量
が増大するおそれもないので、高周波回路にも使用可能
となる。
成された放電電極とのそれぞれの間に、絶縁性基板の比
誘電率より高い比誘電率を持つ誘電体層が放電間隙に露
出して設けられているので、サージ電圧が印加された場
合、放電電極を介し誘電体層に電界が集中し、両誘電体
層に接する電極から電界電子の放出が行われる。したが
って、放電電極間で低電圧で初期電子放電させることが
できるので、従来のように放電電極の仕事関数やガスの
材質に制約を受けることなく、低電圧でも確実に動作す
ることができる。しかも、誘電体層は、放電間隙に露出
するように、すなわち、絶縁性基板上に放電電極と対応
する部位にのみ設けられるだけでよく、全体の静電容量
が増大するおそれもないので、高周波回路にも使用可能
となる。
【００１２】このとき、前記誘電体層は、絶縁性基板の
比誘電率より少なくとも２倍以上の比誘電率を有する材
質とすることが好ましい。このように、誘電体層の比誘
電率が絶縁性基板の比誘電率より一桁値が大きいと、誘
電体層に電界が集中し、放電電極間に低電圧でも確実に
動作させることができる。
比誘電率より少なくとも２倍以上の比誘電率を有する材
質とすることが好ましい。このように、誘電体層の比誘
電率が絶縁性基板の比誘電率より一桁値が大きいと、誘
電体層に電界が集中し、放電電極間に低電圧でも確実に
動作させることができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を、図
１〜図３に基づいて説明する。図１は本発明のチップ型
サージアブソーバの一実施形態を示す全体斜視図、図２
は図１の縦断面図、図３は図２の一部拡大図である。図
１、図２に示すように、チップ型サージアブソーバ１
は、アルミナ等からなる絶縁性基板２と、この絶縁性基
板２上に設けられた放電電極３，４と、絶縁性基板２と
それぞれの放電電極３，４との間に設けられた誘電体層
１０，１１と、放電電極３と放電電極４との間に所定の
寸法をもって形成された放電間隙５とを備えている。
１〜図３に基づいて説明する。図１は本発明のチップ型
サージアブソーバの一実施形態を示す全体斜視図、図２
は図１の縦断面図、図３は図２の一部拡大図である。図
１、図２に示すように、チップ型サージアブソーバ１
は、アルミナ等からなる絶縁性基板２と、この絶縁性基
板２上に設けられた放電電極３，４と、絶縁性基板２と
それぞれの放電電極３，４との間に設けられた誘電体層
１０，１１と、放電電極３と放電電極４との間に所定の
寸法をもって形成された放電間隙５とを備えている。
【００１４】図１に示すように、放電電極３，４及び放
電間隙５を備えた絶縁性基板２上には、ガラス製（絶縁
物製）の蓋体６が被着されている。この蓋体６は、その
周縁部が絶縁性基板２の外周部にガラス製（絶縁物製）
の接着剤によって被着されており、絶縁性基板２と蓋体
６との間には内部空間７が形成される。この内部空間７
は、放電に好適な所定のガスが満たされるように封止さ
れており、内部空間７に配置されている両放電電極３，
４及び放電間隙５は前記所定のガス雰囲気に晒されるよ
うになっている。
電間隙５を備えた絶縁性基板２上には、ガラス製（絶縁
物製）の蓋体６が被着されている。この蓋体６は、その
周縁部が絶縁性基板２の外周部にガラス製（絶縁物製）
の接着剤によって被着されており、絶縁性基板２と蓋体
６との間には内部空間７が形成される。この内部空間７
は、放電に好適な所定のガスが満たされるように封止さ
れており、内部空間７に配置されている両放電電極３，
４及び放電間隙５は前記所定のガス雰囲気に晒されるよ
うになっている。
【００１５】図２に示すように、放電電極３，４の基端
部３ａ，４ａは、絶縁性基板２と蓋体６との外端面まで
延びており、これら絶縁性基板２及び蓋体６の両端部を
被覆する端子電極８，９に接続されて、チップ型サージ
アブソーバ１が構成される。したがって、放電電極３，
４の基端部３ａ，４ａ及び絶縁性基板２の外周部上に蓋
体６が被着されている。
部３ａ，４ａは、絶縁性基板２と蓋体６との外端面まで
延びており、これら絶縁性基板２及び蓋体６の両端部を
被覆する端子電極８，９に接続されて、チップ型サージ
アブソーバ１が構成される。したがって、放電電極３，
４の基端部３ａ，４ａ及び絶縁性基板２の外周部上に蓋
体６が被着されている。
【００１６】絶縁性基板２と、放電電極３，４とのそれ
ぞれの間には誘電体層１０，１１が設けられている。こ
の誘電体層１０，１１は、絶縁性基板２の上面に放電電
極３，４と対応する位置を含むように積層されており、
絶縁性基板２の比誘電率より値が２倍以上大きな比誘電
率を有する材質からなっている。このとき、誘電体層１
０，１１の一部は放電間隙５に露出している。本実施形
態では、絶縁性基板２としてアルミナ基板（比誘電率ε
r：１０程度）を用い、誘電体層１０，１１の比誘電率
は３５０００となっている。
ぞれの間には誘電体層１０，１１が設けられている。こ
の誘電体層１０，１１は、絶縁性基板２の上面に放電電
極３，４と対応する位置を含むように積層されており、
絶縁性基板２の比誘電率より値が２倍以上大きな比誘電
率を有する材質からなっている。このとき、誘電体層１
０，１１の一部は放電間隙５に露出している。本実施形
態では、絶縁性基板２としてアルミナ基板（比誘電率ε
r：１０程度）を用い、誘電体層１０，１１の比誘電率
は３５０００となっている。
【００１７】以上、説明したような構成を有するチップ
型サージアブソーバを製造するには、まず、絶縁性基板
２の上に印刷によって誘電体層１０，１１を予め形成
し、さらにその上に重ねて放電電極３，４を印刷によっ
て形成する。そして、放電電極３，４間にレーザを照射
することによって放電間隙５を形成する。このとき、誘
電体層１０，１１は、その放電間隙５と同様の間隙を形
成されることにより、コンデンサとして機能しないよう
になっている。
型サージアブソーバを製造するには、まず、絶縁性基板
２の上に印刷によって誘電体層１０，１１を予め形成
し、さらにその上に重ねて放電電極３，４を印刷によっ
て形成する。そして、放電電極３，４間にレーザを照射
することによって放電間隙５を形成する。このとき、誘
電体層１０，１１は、その放電間隙５と同様の間隙を形
成されることにより、コンデンサとして機能しないよう
になっている。
【００１８】このようなチップ型サージアブソーバ１
は、サージ電圧が印加されると、放電間隙５を介して放
電電極３，４の先端部間でグロー放電がトリガされ、こ
の放電が沿面放電の形態で放電電極３，４の基端部３
ａ，４ａにまで伸展し、これら基端部３ａ，４ａ間でア
ーク放電することにより、サージ電圧を吸収する（図４
参照）。
は、サージ電圧が印加されると、放電間隙５を介して放
電電極３，４の先端部間でグロー放電がトリガされ、こ
の放電が沿面放電の形態で放電電極３，４の基端部３
ａ，４ａにまで伸展し、これら基端部３ａ，４ａ間でア
ーク放電することにより、サージ電圧を吸収する（図４
参照）。
【００１９】上記放電時において、絶縁性基板２と放電
電極３，４とのそれぞれの間に、絶縁性基板２の比誘電
率より高い比誘電率を持つ誘電体層１０，１１が設けら
れているので、サージ電圧が印加された場合、放電電極
３，４を介して誘電体層１０，１１に電界が集中し、両
誘電体層１０，１１に接する電極３，４から電界電子の
放出が行われる。したがって、放電電極３，４間で低電
圧で初期電子放電させることができ、従来のように放電
電極３，４の仕事関数やガスの材質に制約を受けること
なく、低電圧でも確実に動作することができる。
電極３，４とのそれぞれの間に、絶縁性基板２の比誘電
率より高い比誘電率を持つ誘電体層１０，１１が設けら
れているので、サージ電圧が印加された場合、放電電極
３，４を介して誘電体層１０，１１に電界が集中し、両
誘電体層１０，１１に接する電極３，４から電界電子の
放出が行われる。したがって、放電電極３，４間で低電
圧で初期電子放電させることができ、従来のように放電
電極３，４の仕事関数やガスの材質に制約を受けること
なく、低電圧でも確実に動作することができる。
【００２０】しかも、絶縁性基板２上に放電電極３，４
と対応する部位にのみに誘電体層１０，１１を設けるだ
けでよく、この誘電体層１０，１１にもギャップが設け
られるために、全体の静電容量が増大するおそれもない
ので、高周波回路にも使用可能となる。さらに、絶縁性
基板２と放電電極３，４との間に誘電体層１０，１１を
設けるだけであるので、第２従来例のようなＣＤＶ法や
スラリー法等によってダイヤモンドを形成するのに比較
し、容易に形成することができる。
と対応する部位にのみに誘電体層１０，１１を設けるだ
けでよく、この誘電体層１０，１１にもギャップが設け
られるために、全体の静電容量が増大するおそれもない
ので、高周波回路にも使用可能となる。さらに、絶縁性
基板２と放電電極３，４との間に誘電体層１０，１１を
設けるだけであるので、第２従来例のようなＣＤＶ法や
スラリー法等によってダイヤモンドを形成するのに比較
し、容易に形成することができる。
【００２１】なお、本実施形態において、絶縁性基板２
としてアルミナ基板を用い、これに比誘電率が３５００
の誘電体層１０，１１を５μｍの厚さで形成するととも
に、ＢａＡｌからなる放電電極３，４を１０μｍの厚さ
で形成し、幅２０μｍでかつ深さ２０μｍの放電間隙５
を設けてチップ型サージアブソーバを作製した場合、静
電容量が１ｐＦ以下で、直流放電開始電圧を１００Ｖに
することができた。
としてアルミナ基板を用い、これに比誘電率が３５００
の誘電体層１０，１１を５μｍの厚さで形成するととも
に、ＢａＡｌからなる放電電極３，４を１０μｍの厚さ
で形成し、幅２０μｍでかつ深さ２０μｍの放電間隙５
を設けてチップ型サージアブソーバを作製した場合、静
電容量が１ｐＦ以下で、直流放電開始電圧を１００Ｖに
することができた。
【００２２】比較例１として、上述と同寸法のアルミナ
基板，放電電極を用い、誘電体層１０，１１を有しない
チップ型サージアブソーバを作製すると、静電容量が１
ｐＦであっても直流放電開始電圧が２００Ｖとなってし
まい、また比較例２として、アルミナ基板を比誘電率ε
ｒが３５００の誘電体に置き換えて作製すると、静電容
量が５ｐＦで、直流放電開始電圧が１４０Ｖであった。
これより、誘電体層を設けることにより確実に低電圧化
を達成できることが確認できる。
基板，放電電極を用い、誘電体層１０，１１を有しない
チップ型サージアブソーバを作製すると、静電容量が１
ｐＦであっても直流放電開始電圧が２００Ｖとなってし
まい、また比較例２として、アルミナ基板を比誘電率ε
ｒが３５００の誘電体に置き換えて作製すると、静電容
量が５ｐＦで、直流放電開始電圧が１４０Ｖであった。
これより、誘電体層を設けることにより確実に低電圧化
を達成できることが確認できる。
【００２３】本実施形態においては、絶縁性基板２とし
てアルミナ基板を用いている関係上、比誘電率（εr）
が３５００の誘電体層１０，１１を用いた例を示した
が、絶縁性基板２の材料によっては比誘電率が１０〜１
０００００の範囲であってもよく、特に１０００〜３０
０００程度が好ましい。また、誘電体層１０，１１の厚
さとして１〜１０００μｍ程度の厚みでもよいが、容量
的には１０〜２０μｍ程度が望ましい。
てアルミナ基板を用いている関係上、比誘電率（εr）
が３５００の誘電体層１０，１１を用いた例を示した
が、絶縁性基板２の材料によっては比誘電率が１０〜１
０００００の範囲であってもよく、特に１０００〜３０
０００程度が好ましい。また、誘電体層１０，１１の厚
さとして１〜１０００μｍ程度の厚みでもよいが、容量
的には１０〜２０μｍ程度が望ましい。
【００２４】
【発明の効果】本発明のチップ型サージアブソーバは以
下のような効果を有するものである。請求項１に記載の
発明によれば、サージ電圧が印加された場合、放電電極
を介し誘電体層に電界が集中し、放電間隙に露出した両
誘電体層に接する電極上で電界電子の放出が行われるよ
うに構成したので、放電電極間で低電圧で初期電子放電
させることができ、従来のように放電電極の仕事関数や
ガスの材質に制約を受けることなく、低電圧でも確実に
動作することができ、しかも高周波回路にも使用可能と
なる効果がある。
下のような効果を有するものである。請求項１に記載の
発明によれば、サージ電圧が印加された場合、放電電極
を介し誘電体層に電界が集中し、放電間隙に露出した両
誘電体層に接する電極上で電界電子の放出が行われるよ
うに構成したので、放電電極間で低電圧で初期電子放電
させることができ、従来のように放電電極の仕事関数や
ガスの材質に制約を受けることなく、低電圧でも確実に
動作することができ、しかも高周波回路にも使用可能と
なる効果がある。
【００２５】請求項２に記載の発明によれば、誘電体層
の比誘電率が絶縁性基板の比誘電率より一桁値が大きい
と、誘電体層に電界が集中し、放電電極間に低電圧でも
確実に動作させることができる効果がある。
の比誘電率が絶縁性基板の比誘電率より一桁値が大きい
と、誘電体層に電界が集中し、放電電極間に低電圧でも
確実に動作させることができる効果がある。
【図１】 本発明にチップ型サージアブソーバの一実施
形態を示す全体斜視図である。
形態を示す全体斜視図である。
【図２】 図１の縦断面図である。
【図３】 図２の一部拡大説明図である。
【図４】 従来のチップ型サージアブソーバを示す縦断
面図である。
面図である。
１ チップ型サージアブソーバ ２ 絶縁性基板 ３，４ 放電電極 ５ 放電間隙 ６ 蓋体 ７ 内部空間 ８，９ 端子電極 １０，１１ 誘電体層
フロントページの続き (72)発明者 原田 宏一郎 埼玉県秩父郡横瀬町大字横瀬2270 三菱マ テリアル株式会社電子デバイス開発センタ ー内 (72)発明者 社藤 康弘 埼玉県秩父郡横瀬町大字横瀬2270 三菱マ テリアル株式会社電子デバイス開発センタ ー内 Ｆターム(参考） 5E338 AA01 AA18 BB63 BB75 CC07 CD11 EE12
Claims (2)
- 【請求項１】 絶縁性基板上に、放電間隙を介して互い
に対向配置された放電電極を備えるチップ型サージアブ
ソーバにおいて、 前記絶縁性基板と前記それぞれの放電電極との間に、前
記絶縁性基板の比誘電率より大きな比誘電率を持つ誘電
体層を備え、 前記放電間隙に前記誘電体層の少なくとも一部が露出し
ていることを特徴とするチップ型サージアブソーバ。 - 【請求項２】 請求項１に記載のチップ型サージアブソ
ーバにおいて、 前記誘電体層は、絶縁性基板の比誘電率より少なくとも
２倍以上の比誘電率を有する材質からなることを特徴と
するチップ型サージアブソーバ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000232208A JP4221885B2 (ja) | 2000-07-31 | 2000-07-31 | チップ型サージアブソーバ |
| TW89125381A TW478229B (en) | 1999-11-30 | 2000-11-29 | Chip type surge absorbing device and its manufacturing method |
| CN2006101110930A CN1929220B (zh) | 1999-11-30 | 2000-11-30 | 片型浪涌吸收器 |
| KR1020000071993A KR100723572B1 (ko) | 1999-11-30 | 2000-11-30 | 칩형 서지 흡수재 및 그 제조 방법 |
| CNB001206990A CN1319230C (zh) | 1999-11-30 | 2000-11-30 | 片型浪涌吸收器 |
| US09/745,472 US6606230B2 (en) | 2000-06-30 | 2000-12-26 | Chip-type surge absorber and method for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000232208A JP4221885B2 (ja) | 2000-07-31 | 2000-07-31 | チップ型サージアブソーバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043021A true JP2002043021A (ja) | 2002-02-08 |
| JP4221885B2 JP4221885B2 (ja) | 2009-02-12 |
Family
ID=18724924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2000232208A Expired - Lifetime JP4221885B2 (ja) | 1999-11-30 | 2000-07-31 | チップ型サージアブソーバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4221885B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004031016A (ja) * | 2002-06-24 | 2004-01-29 | Mitsubishi Materials Corp | サージアブソーバおよびそのマイクロギャップ形成方法 |
| CN103988380A (zh) * | 2011-12-12 | 2014-08-13 | Tdk株式会社 | 静电应对元件 |
| WO2014188792A1 (ja) * | 2013-05-23 | 2014-11-27 | 株式会社村田製作所 | Ｅｓｄ保護装置 |
| JP2020098706A (ja) * | 2018-12-18 | 2020-06-25 | 三菱マテリアル株式会社 | サージ防護素子およびその製造方法 |
-
2000
- 2000-07-31 JP JP2000232208A patent/JP4221885B2/ja not_active Expired - Lifetime
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| JPWO2014188792A1 (ja) * | 2013-05-23 | 2017-02-23 | 株式会社村田製作所 | Ｅｓｄ保護装置 |
| US10193332B2 (en) | 2013-05-23 | 2019-01-29 | Murata Manufacturing Co., Ltd. | ESD protection device |
| JP2020098706A (ja) * | 2018-12-18 | 2020-06-25 | 三菱マテリアル株式会社 | サージ防護素子およびその製造方法 |
| JP7227462B2 (ja) | 2018-12-18 | 2023-02-22 | 三菱マテリアル株式会社 | サージ防護素子およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4221885B2 (ja) | 2009-02-12 |
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| A977 | Report on retrieval |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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