JP2002031819A - Liquid crystal device, manufacturing method therefor, and electronic equipment - Google Patents

Liquid crystal device, manufacturing method therefor, and electronic equipment

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JP2002031819A JP2000217701A JP2000217701A JP2002031819A JP 2002031819 A JP2002031819 A JP 2002031819A JP 2000217701 A JP2000217701 A JP 2000217701A JP 2000217701 A JP2000217701 A JP 2000217701A JP 2002031819 A JP2002031819 A JP 2002031819A
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Abstract

PROBLEM TO BE SOLVED: To provide a liquid crystal device with a high contrast ratio and a high aperture ratio by controlling deterioration in picture quality caused by disclination in a vertical alignment liquid crystal device. SOLUTION: In the liquid crystal device of this invention, a liquid crystal of a vertical alignment mode is held between a pair of substrates, and a TFT array substrate which is one of the pair of substrates is provided with a plurality of scanning lines 5 and data lines 4, TFTs 3 arranged correspondingly to the scanning lines 5 and the data lines 4, an interlayer insulating film arranged on the TFTs 3, pixel contact holes 14 formed in the interlayer insulating film, and pixel electrodes 2 electrically connected with a drain area 11 via the pixel contact holes 14. The pixel contact holes 14 are extended along the scanning lines 5 and capacitance lines 7 from the data lines 4 connected with the TFTs 3 up to the vicinity of the data lines 4.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、液晶装置およびそ
の製造方法ならびに電子機器に関し、特に垂直配向モー
ドの液晶装置の構成に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal device, a method of manufacturing the same, and an electronic apparatus, and more particularly to a structure of a liquid crystal device of a vertical alignment mode.

【0002】[0002]

【従来の技術】液晶装置の配向モードには、電圧無印加
状態で液晶分子が基板面に平行に配向した水平配向モー
ドと、垂直に配向した垂直配向モードとがある。信頼性
等の面から従来は水平配向モードが主流であったが、垂
直配向モードがいくつかの優れた特性を持っていること
から、近年、垂直配向型の液晶装置が注目されてきてい
る。
2. Description of the Related Art An alignment mode of a liquid crystal device includes a horizontal alignment mode in which liquid crystal molecules are aligned in parallel with a substrate surface in a state where no voltage is applied, and a vertical alignment mode in which liquid crystal molecules are vertically aligned. Conventionally, the horizontal alignment mode has been the mainstream in terms of reliability and the like, but since the vertical alignment mode has some excellent characteristics, a vertical alignment type liquid crystal device has recently attracted attention.

【0003】例えば、垂直配向モードでは、液晶分子が
基板面に対して垂直に配列された状態(法線方向から見
た光学的リターデーションが無い)を黒表示として用い
るため、黒表示の質が良く、高いコントラストが得られ
る。また、正面コントラストに優れる垂直配向型LCD
では、一定のコントラストが得られる視角範囲は水平配
向モードのTN(Twisted Nematic)液晶に比較して広
くなる。さらに、画素内の液晶の配向状態を多分割化す
るマルチドメイン化の技術を採用すれば、極めて広い視
野角を得ることができる。また、垂直配向型液晶装置に
おいては、応答速度と配向制御とが他の液晶表示モード
に比較してより密接な関係にあり、その配向状態により
得られる応答速度が大きく異なるが、初期配向にバイア
スを与えることにより応答速度が大幅に改善される、と
いった特性を有している。
For example, in the vertical alignment mode, a state in which liquid crystal molecules are arranged perpendicular to the substrate surface (no optical retardation as viewed from the normal direction) is used as a black display, so that the quality of the black display is low. Good and high contrast can be obtained. In addition, vertical alignment LCD with excellent front contrast
In this case, the viewing angle range in which a certain contrast is obtained is wider than that of a TN (Twisted Nematic) liquid crystal in a horizontal alignment mode. Furthermore, if a multi-domain technique for dividing the alignment state of the liquid crystal in the pixel into multiples is adopted, an extremely wide viewing angle can be obtained. In the vertical alignment type liquid crystal device, the response speed and the alignment control are more closely related to each other than the other liquid crystal display modes, and the obtained response speed differs greatly depending on the alignment state. , The response speed is greatly improved.

【0004】[0004]

【発明が解決しようとする課題】垂直配向型液晶装置は
このような利点を有する反面、以下のような問題点を有
している。一般に垂直配向モードは、水平配向モードに
比較して配向規制力が弱いという特性を有している(上
述したような垂直配向型液晶装置における応答速度の強
い配向状態依存性も、この特性に起因していると考えら
れる)。配向規制力が弱いことで、電圧印加時の液晶は
過渡的に数々の配向方向を容易にとり、不安定なドメイ
ン構造が形成されやすくなる。特にプレチルト角が小さ
い場合、液晶に横電界が作用しなければ液晶分子が立っ
た状態から全て一様な方向に倒れるが、駆動方法として
ライン反転、ドット反転等を用いると液晶に横電界が印
加されるために、例えばドット反転駆動の場合、液晶分
子が矩形の画素の各辺の外周部から中心部に向けてそれ
ぞれ倒れていき、ライン反転駆動の場合、隣り合う画素
電極間で電気的に極性差のある側の辺から中心部に向け
て倒れていく傾向にある。
While the vertical alignment type liquid crystal device has such advantages, it has the following problems. Generally, the vertical alignment mode has a characteristic that the alignment regulating force is weaker than the horizontal alignment mode. (The above-mentioned characteristic also causes the strong dependence of the response speed in the vertical alignment type liquid crystal device on the alignment state. it seems to do). Since the alignment control force is weak, the liquid crystal during voltage application easily transitions to various alignment directions easily, and an unstable domain structure is easily formed. Especially when the pretilt angle is small, the liquid crystal molecules all fall in a uniform direction from the standing state unless a horizontal electric field acts on the liquid crystal. For example, in the case of the dot inversion drive, the liquid crystal molecules fall from the outer peripheral portion of each side of the rectangular pixel toward the center thereof, and in the case of the line inversion drive, the liquid crystal molecules are electrically connected between the adjacent pixel electrodes. It tends to fall from the side with the polarity difference toward the center.

【0005】液晶分子が画素の各辺の外周部から中心部
に向けて倒れていった結果、矩形の画素の対角線に沿っ
てドメインの境界ができ、この部分が透過率の低い領
域、いわゆるディスクリネーションラインとなる。つま
り、画素の中央に対角線上の2本のディスクリネーショ
ンラインができるが、垂直配向型液晶装置では、もとも
と配向規制力が弱く、不安定なドメイン構造が形成され
やすいため、例えば基板上の配向処理のわずかな乱れや
その時々の電圧印加状態のバラツキなどによって、上述
した画素中央のディスクリネーションラインがふらつく
という現象が生じることがある。それ程大きくないディ
スクリネーションラインであれば、常に同じ箇所に発生
している限りあまり大きな問題にならないが、ディスク
リネーションラインの動きは、使用者の目には画像のち
らつきとして視認される、という点で問題があった。
As a result of the liquid crystal molecules falling from the outer periphery to the center of each side of the pixel, a domain boundary is formed along a diagonal line of the rectangular pixel, and this portion is a region having a low transmittance, that is, a so-called disk. It becomes a ligation line. In other words, two diagonal disclination lines are formed at the center of the pixel. However, in the vertical alignment type liquid crystal device, the alignment control force is originally weak, and an unstable domain structure is easily formed. The above-described phenomenon that the disclination line at the center of the pixel fluctuates may occur due to a slight disturbance in the processing, a variation in the voltage application state at each time, or the like. If the disclination line is not so large, it does not cause a big problem as long as it always occurs at the same place, but the movement of the disclination line is recognized as flickering of the image to the user's eyes. There was a problem in point.

【0006】さらに、ディスクリネーションラインの領
域が大きい場合には、画面のコントラストが大幅に低下
するという問題もあった。従来から、様々な手法により
ディスクリネーションによる画質の低下を回避する手段
が提案されているが、遮光層等を用いてディスクリネー
ションの発生領域を隠す方法では、開口率が低下し、画
面の明るさが低下してしまう。したがって、ある程度の
開口率を確保した上でディスクリネーションによる画質
の低下を抑制する手段の提供が望まれている。
Further, when the area of the disclination line is large, there is a problem that the contrast of the screen is greatly reduced. Hitherto, various methods have been proposed to avoid image quality deterioration due to disclination.However, a method of hiding the area where disclination occurs by using a light shielding layer or the like reduces the aperture ratio and reduces the screen area. Brightness decreases. Therefore, it is desired to provide a means for suppressing a decrease in image quality due to disclination while securing a certain aperture ratio.

【0007】本発明は、上記の課題を解決するためにな
されたものであって、垂直配向型の液晶装置においてデ
ィスクリネーションに起因する画質の低下を抑制し、高
コントラスト比、高開口率の液晶装置を提供することを
目的とする。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to suppress a decrease in image quality due to disclination in a vertical alignment type liquid crystal device, and achieve a high contrast ratio and a high aperture ratio. It is an object to provide a liquid crystal device.

【0008】[0008]

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の液晶装置は、一対の基板間に垂直配向モ
ードの液晶が挟持されてなり、一対の基板の一方の基板
は、複数の走査線と、複数の走査線に交差するデータ線
と、走査線とデータ線とに対応して配置されたスイッチ
ング素子と、スイッチング素子のドレイン領域上に設け
られた層間絶縁膜と、層間絶縁膜に形成された画素コン
タクトホールと、画素コンタクトホールを介してドレイ
ン領域と電気的に接続された画素電極とを具備し、画素
コンタクトホールは、走査線に沿って、スイッチング素
子に接続されたデータ線から該データ線に隣接するデー
タ線の近傍まで延在されてなることを特徴とする。
In order to achieve the above object, a liquid crystal device according to the present invention comprises a vertical alignment mode liquid crystal sandwiched between a pair of substrates. A plurality of scanning lines; a data line intersecting the plurality of scanning lines; a switching element arranged corresponding to the scanning line and the data line; an interlayer insulating film provided on a drain region of the switching element; A pixel contact hole formed in the insulating film; and a pixel electrode electrically connected to the drain region through the pixel contact hole. The pixel contact hole is connected to the switching element along the scan line. It is characterized in that it extends from a data line to the vicinity of a data line adjacent to the data line.

【0009】上述したように、垂直配向モードでは液晶
の配向規制力が弱いため、液晶は、例えば配向膜の凹凸
や電界の印加方向によって種々の配向方向を容易にとる
傾向にある。ところで、液晶装置における画素の構成を
見ると、画素の中央は画素電極と層間絶縁膜のみが積層
されているために比較的平坦であるが、周辺部は走査
線、データ線などの各種配線が形成されているために土
手状に盛り上がっている。また、画素コンタクトホール
の部分は、上層にある画素電極が下層のスイッチング素
子のドレイン領域と電気的な接続をとるために深く窪ん
だ形状となっている。つまり、従来一般の液晶装置の場
合、画素コンタクトホールは画素領域の大きさに比べて
充分に小さい矩形状に設計するのが普通であるから、画
素コンタクトホールの部分の画素電極、ひいては配向膜
が極めて局所的に落ち窪んだ形状となっている(実際に
製造した素子では画素コンタクトホールは正方形ではな
く、円形のすり鉢状に窪んだ形状となる)。よって、垂
直方向に起立していた液晶分子は、電界印加時に円形の
画素コンタクトホールを中心として様々な方向に向けて
倒れるため、液晶分子が様々な方向に向いたドメイン構
造が形成され、画素内にディスクリネーションが生じて
いた。
As described above, in the vertical alignment mode, the alignment regulating force of the liquid crystal is weak. Therefore, the liquid crystal tends to easily take various alignment directions depending on, for example, the unevenness of the alignment film and the direction of application of the electric field. By the way, looking at the configuration of the pixel in the liquid crystal device, the center of the pixel is relatively flat because only the pixel electrode and the interlayer insulating film are stacked, but the peripheral portion is provided with various wirings such as scanning lines and data lines. It is raised like a bank because it is formed. The pixel contact hole has a deeply concave shape so that the upper pixel electrode is electrically connected to the drain region of the lower switching element. In other words, in the case of a conventional general liquid crystal device, the pixel contact hole is usually designed to have a rectangular shape sufficiently smaller than the size of the pixel region, so that the pixel electrode in the pixel contact hole portion and, consequently, the alignment film are formed. It has an extremely locally depressed shape (in a device actually manufactured, the pixel contact hole is not a square but a circular conical shape). Therefore, the liquid crystal molecules standing in the vertical direction fall in various directions around the circular pixel contact hole when an electric field is applied, so that a domain structure in which the liquid crystal molecules are oriented in various directions is formed. Had a disclination.

【0010】このように、本発明者は、従来の垂直配向
型液晶装置においては画素コンタクトホールの形状に起
因してディスクリネーションが発生することに着目し
た。そこで、画素コンタクトホールの形状を、走査線に
沿って当該画素のスイッチング素子に接続されたデータ
線の近傍から隣のデータ線の近傍まで延在する細長い形
状に変更した。このような形状にすると、画素コンタク
トホールの部分の配向膜は画素の一辺に沿って細長く窪
んだ状態となるため、液晶分子の倒れ方が画素コンタク
トホールの長手方向に延びる縁の部分の落ち込みに支配
される。その結果、画素コンタクトホールの近傍に存在
する液晶分子は、その大部分が画素コンタクトホールが
形成された側の一辺から平坦な画素の中央に向けて倒れ
ようとするので、従来のように液晶分子が様々な方向に
向いたドメイン構造が形成されにくくなり、ディスクリ
ネーションの発生を抑制することができる。これによ
り、画質の向上およびコントラスト比の向上が図れると
ともに、余計なディスクリネーションを隠す遮光層を小
さくできることで開口率の向上が図れる。
As described above, the present inventor has paid attention to the fact that disclination occurs in the conventional vertical alignment type liquid crystal device due to the shape of the pixel contact hole. Therefore, the shape of the pixel contact hole is changed to an elongated shape extending from the vicinity of the data line connected to the switching element of the pixel to the vicinity of the adjacent data line along the scanning line. With such a shape, the alignment film in the pixel contact hole portion is elongated and recessed along one side of the pixel, so that the liquid crystal molecules fall down at the edge portion extending in the longitudinal direction of the pixel contact hole. Ruled. As a result, most of the liquid crystal molecules existing in the vicinity of the pixel contact hole tend to fall from one side on the side where the pixel contact hole is formed toward the center of a flat pixel. However, it is difficult to form domain structures oriented in various directions, and it is possible to suppress the occurrence of disclination. As a result, the image quality and the contrast ratio can be improved, and the aperture ratio can be improved by reducing the size of the light-shielding layer that hides unnecessary disclination.

【0011】本発明の他の液晶装置は、一対の基板間に
垂直配向モードの液晶が挟持されてなり、一対の基板の
一方の基板は、複数の走査線と、複数の走査線に交差す
るデータ線と、走査線とデータ線とに対応して配置され
たスイッチング素子と、スイッチング素子のドレイン領
域上に設けられた層間絶縁膜と、層間絶縁膜に形成され
た画素コンタクトホールと、画素コンタクトホールを介
してドレイン領域と電気的に接続された画素電極および
蓄積容量とを具備し、蓄積容量は、ドレイン領域から延
設されてなる一方の電極と、一方の電極上にゲート絶縁
膜を介して配置されるとともに走査線と同一膜からなる
他方の電極とからなり、他方の電極は、走査線に沿っ
て、走査線よりも画素電極の中央側に配置されてなり、
画素コンタクトホールが形成される領域は、一方の電極
よりも画素電極の中央側に配置されてなり、画素コンタ
クトホールは、走査線に沿って、スイッチング素子に接
続されたデータ線と該データ線に隣接するデータ線の近
傍まで延在されてなることを特徴とする。
In another liquid crystal device of the present invention, liquid crystal in a vertical alignment mode is sandwiched between a pair of substrates, and one of the pair of substrates intersects a plurality of scanning lines and a plurality of scanning lines. A data line, a switching element arranged corresponding to the scanning line and the data line, an interlayer insulating film provided on a drain region of the switching element, a pixel contact hole formed in the interlayer insulating film, and a pixel contact. A pixel electrode electrically connected to the drain region through the hole; and a storage capacitor. The storage capacitor includes one electrode extending from the drain region, and a gate insulating film provided on one electrode. And the other electrode formed of the same film as the scanning line, and the other electrode is arranged along the scanning line and closer to the center of the pixel electrode than the scanning line,
The region where the pixel contact hole is formed is located closer to the center of the pixel electrode than one of the electrodes, and the pixel contact hole extends along the scan line between the data line connected to the switching element and the data line. It is characterized by extending to the vicinity of an adjacent data line.

【0012】上記の本発明の他の液晶装置は、スイッチ
ング素子のドレイン領域から延設された一方の電極と、
一方の電極上にゲート絶縁膜を介して配置されるととも
に走査線と同一膜からなる他方の電極(容量線)とから
なる蓄積容量を有するものである。この構成において
は、画素の周辺側から中央側に向けて走査線、蓄積容量
の他方の電極、画素コンタクトホールが形成されるドレ
イン領域の順に配置されている。よって、画素の周辺部
が高く、画素コンタクトホールの部分が走査線に沿って
細長く窪んでいる構造を実現することができ、この構造
により画素コンタクトホール近傍の液晶分子の倒れ方を
制御してディスクリネーションを抑制することができ
る。
[0012] In another liquid crystal device according to the present invention, one electrode extending from the drain region of the switching element includes:
It has a storage capacitance which is arranged on one of the electrodes via a gate insulating film and which is composed of a scanning line and the other electrode (capacity line) of the same film. In this configuration, the scanning line, the other electrode of the storage capacitor, and the drain region where the pixel contact hole is formed are arranged in this order from the peripheral side to the central side of the pixel. Therefore, it is possible to realize a structure in which the peripheral portion of the pixel is high and the portion of the pixel contact hole is elongated and depressed along the scanning line. Ligation can be suppressed.

【0013】本発明の他の液晶装置は、一対の基板間に
垂直配向モードの液晶が挟持されてなり、一対の基板の
一方の基板は、複数の走査線と、複数の走査線に交差す
るデータ線と、走査線とデータ線とに対応して配置され
たスイッチング素子と、少なくともスイッチング素子の
ドレイン領域上に設けられた第1層間絶縁膜と、第1層
間絶縁膜上に設けられた導電性のバリア層と、バリア層
上に設けられた第2層間絶縁膜と、第2層間絶縁膜上に
配置された画素電極と、画素電極とバリア層とを電気的
に接続するための画素コンタクトホールと、バリア層と
ドレイン領域とを電気的に接続するためのドレインコン
タクトホールとを具備し、画素コンタクトホールは、走
査線に沿ってスイッチング素子に接続されたデータ線と
該データ線に隣接するデータ線の近傍まで延在されてな
ることを特徴とする。
In another liquid crystal device of the present invention, liquid crystal in a vertical alignment mode is sandwiched between a pair of substrates, and one of the pair of substrates intersects a plurality of scanning lines and a plurality of scanning lines. A data line, a switching element corresponding to the scanning line and the data line, a first interlayer insulating film provided at least on a drain region of the switching element, and a conductive layer provided on the first interlayer insulating film. Barrier layer, a second interlayer insulating film provided on the barrier layer, a pixel electrode disposed on the second interlayer insulating film, and a pixel contact for electrically connecting the pixel electrode and the barrier layer And a drain contact hole for electrically connecting the barrier layer and the drain region, wherein the pixel contact hole is adjacent to the data line connected to the switching element along the scanning line and the data line. Characterized by comprising extends to the vicinity of that data line.

【0014】上述した液晶装置では画素電極がスイッチ
ング素子のドレイン領域に直接接続されていたのに対
し、上記の本発明の他の液晶装置は、画素電極とスイッ
チング素子のドレイン領域とが第1層間絶縁膜上に設け
られたバリア層を介して電気的に接続されている。この
構造であれば、積層構造の途中にバリア層が介在する
分、画素電極をドレイン領域に直接接続する構造に比べ
て画素コンタクトホール部分の窪みが浅くなるが、それ
でも画素電極の他の部分に比べて画素コンタクトホール
の部分が窪むことは確かである。よって、この構成にお
いても、画素コンタクトホールを走査線に沿ってスイッ
チング素子に接続されたデータ線と隣接するデータ線の
近傍まで延在させる形状とすることによって、上述の作
用により、ディスクリネーションを抑制することができ
る。
In the above-described liquid crystal device, the pixel electrode is directly connected to the drain region of the switching element. On the other hand, in the other liquid crystal device of the present invention, the pixel electrode and the drain region of the switching element are connected to the first interlayer. They are electrically connected via a barrier layer provided on the insulating film. With this structure, the depression in the pixel contact hole portion becomes shallower than the structure in which the pixel electrode is directly connected to the drain region due to the barrier layer interposed in the middle of the stacked structure, but it is still formed in the other portion of the pixel electrode. It is certain that the portion of the pixel contact hole is depressed in comparison. Therefore, also in this configuration, the pixel contact hole extends along the scanning line to the vicinity of the data line adjacent to the data line connected to the switching element. Can be suppressed.

【0015】本発明の他の液晶装置は、一対の基板間に
垂直配向モードの液晶が挟持されてなり、一対の基板の
一方の基板は、複数の走査線と、複数の走査線に交差す
るデータ線と、走査線とデータ線とに対応して配置され
たスイッチング素子と、スイッチング素子のドレイン領
域および蓄積容量の一方の電極上に設けられたゲート絶
縁膜と、ゲート絶縁膜上に設けられたゲート電極および
蓄積容量の他方の電極と、ゲート電極上および他方の電
極上に設けられた第1層間絶縁膜と、第1層間絶縁膜上
に設けられたバリア層と、バリア層上に設けられた第2
層間絶縁膜と、第2層間絶縁膜上に設けられた画素電極
と、画素電極とバリア層とを電気的に接続するための画
素コンタクトホールと、バリア層とドレイン領域とを電
気的に接続するためのドレインコンタクトホールとを具
備し、他方の電極およびバリア層は、走査線に沿って、
走査線よりも画素電極の中央側に配置されてなり、画素
コンタクトホールは、走査線に沿って、スイッチング素
子に接続されたデータ線と該データ線に隣接するデータ
線の近傍まで延在されてなることを特徴とする。
In another liquid crystal device of the present invention, liquid crystal in a vertical alignment mode is sandwiched between a pair of substrates, and one of the pair of substrates intersects a plurality of scanning lines and a plurality of scanning lines. A data line, a switching element arranged corresponding to the scan line and the data line, a gate insulating film provided on one electrode of a drain region and a storage capacitor of the switching element, and provided on the gate insulating film. The other electrode of the gate electrode and the storage capacitor, a first interlayer insulating film provided on the gate electrode and the other electrode, a barrier layer provided on the first interlayer insulating film, and a barrier layer provided on the first interlayer insulating film. The second
An interlayer insulating film, a pixel electrode provided on the second interlayer insulating film, a pixel contact hole for electrically connecting the pixel electrode to the barrier layer, and an electrical connection between the barrier layer and the drain region. And a drain contact hole for the other electrode and the barrier layer, along the scanning line,
The pixel contact hole is disposed closer to the center of the pixel electrode than the scanning line, and the pixel contact hole extends along the scanning line to a vicinity of a data line connected to the switching element and a data line adjacent to the data line. It is characterized by becoming.

【0016】上記本発明の他の液晶装置は、画素電極と
ドレイン領域との間にバリア層を介在させた液晶装置に
おいて、ドレイン領域から延設された一方の電極と、走
査線と同一膜からなる他方の電極(容量線)とからなる
蓄積容量を有するものである。この構成においては、他
方の電極およびバリア層が走査線に沿って走査線よりも
画素電極の中央側に配置されており、画素の周辺部が高
く、画素コンタクトホールの部分が走査線に沿って細長
く窪んでいる構造を実現することができる。この構造に
より、画素コンタクトホール近傍の液晶分子の倒れ方を
制御してディスクリネーションを抑制することができ
る。
According to another aspect of the present invention, there is provided a liquid crystal device in which a barrier layer is interposed between a pixel electrode and a drain region. And the other electrode (capacitance line). In this configuration, the other electrode and the barrier layer are arranged along the scanning line on the center side of the pixel electrode with respect to the scanning line, the peripheral portion of the pixel is higher, and the portion of the pixel contact hole extends along the scanning line. An elongated concave structure can be realized. With this structure, disclination can be suppressed by controlling how the liquid crystal molecules fall near the pixel contact hole.

【0017】上記本発明の液晶装置において、画素電極
の周縁部は、一つの画素のスイッチング素子に接続され
たデータ線と、このデータ線に隣接するデータ線と、当
該画素のスイッチング素子に接続された走査線に隣接す
る走査線とに平面的に見て重なるように配置することが
望ましい。
In the liquid crystal device of the present invention, the periphery of the pixel electrode is connected to the data line connected to the switching element of one pixel, the data line adjacent to the data line, and the switching element of the pixel. It is desirable to arrange the scanning line so as to overlap the scanning line adjacent to the scanning line in plan view.

【0018】上述したように、データ線や走査線等の配
線が形成された領域は画素電極の中央部に比べて高くな
っているので、この構成においては、例えば画素電極が
四角形型である場合、図22に示すように、画素電極2
の周縁を構成する4つの辺2b,2c,2d,2eのう
ち、1つの辺2bを除く残り3つの辺2c,2d,2e
に対応する画素電極2の周縁部に平面視コ字状の凸部2
aが形成されており、この部分が他の部分(画素電極2
の辺2b側と中央部)よりも高く突出した状態となる。
As described above, the area where the wiring such as the data line and the scanning line is formed is higher than the central portion of the pixel electrode. As shown in FIG.
Of the four sides 2b, 2c, 2d, and 2e that form the periphery of the remaining three sides 2c, 2d, and 2e excluding one side 2b
Is formed on the peripheral portion of the pixel electrode 2 corresponding to
a is formed, and this portion is replaced with another portion (pixel electrode 2).
(Side 2b side and the center).

【0019】図23は、このような形状を持つ画素電極
2と対向基板19の共通電極29間に電界を印加したと
きの等電位線を示す。この図に示すように、画素電極2
の凸部2aを有する周縁部において等電位線は傾斜す
る。垂直配向モードの液晶の場合、このように等電位線
が画素電極2の周縁部で傾斜していると、画素電極2の
周縁部においては画素の外側から内側に向けて倒れよう
とする液晶分子の力が緩和される。これに対して、画素
電極のうちの辺2bに沿った部分だけは凸部2aが形成
されていないので、傾斜していない等電位線に沿って他
の部分よりも優先的に液晶分子が倒れようとする。その
結果、まず辺2bに沿った周縁部分の液晶分子が優先的
に配向し始め、その他の部分の液晶分子がそれに続いて
配向するので、凸部を有していない従来の画素電極に比
べて液晶の配向方向が揃いやすくなる。
FIG. 23 shows equipotential lines when an electric field is applied between the pixel electrode 2 having such a shape and the common electrode 29 of the counter substrate 19. As shown in FIG.
The equipotential line is inclined at the peripheral portion having the convex portion 2a. In the case of the liquid crystal in the vertical alignment mode, when the equipotential lines are inclined at the peripheral edge of the pixel electrode 2, the liquid crystal molecules which tend to fall from the outside to the inside of the pixel at the peripheral edge of the pixel electrode 2. The power of is relaxed. On the other hand, only the portion along the side 2b of the pixel electrode is not formed with the convex portion 2a, so that the liquid crystal molecules fall over the other portion along the non-inclined equipotential lines over other portions. To try. As a result, first, the liquid crystal molecules in the peripheral portion along the side 2b start to be preferentially oriented, and the liquid crystal molecules in the other portions are subsequently oriented. Therefore, compared to the conventional pixel electrode having no convex portion. The alignment directions of the liquid crystals are easily aligned.

【0020】その上、本発明の液晶装置においては、デ
ータ線間で走査線に沿って延びる細長の画素コンタクト
ホールが設けられているので、上述したように、この画
素コンタクトホールの形状による配向制御効果と、画素
電極周縁部の3辺に凸部を設けたことによる配向制御効
果とが相俟って、画素コンタクトホール近傍の液晶分子
が、画素の辺のうち、凸部のない1辺側からこの辺と対
向する辺側に向けて倒れる傾向がより強まり、ディスク
リネーションをより確実に抑制することができる。
In addition, in the liquid crystal device of the present invention, since the elongated pixel contact holes extending along the scanning lines between the data lines are provided, as described above, the alignment control by the shape of the pixel contact holes is performed. The liquid crystal molecules in the vicinity of the pixel contact hole are combined with the liquid crystal molecules near the pixel contact hole on one side of the pixel without the convex portion, in combination with the effect and the alignment control effect provided by the convex portions on the three peripheral edges of the pixel electrode. Therefore, the tendency to fall toward the side opposite to this side becomes stronger, and disclination can be suppressed more reliably.

【0021】本発明の他の液晶装置は、一対の基板間に
垂直配向モードの液晶が挟持されてなり、一対の基板の
一方の基板は、複数の走査線と、複数の走査線に交差す
るデータ線と、走査線とデータ線とに対応して配置され
たスイッチング素子と、スイッチング素子のドレイン領
域上に設けられた第1層間絶縁膜と、第1層間絶縁膜上
に設けられたバリア層と、バリア層上に設けられた第2
層間絶縁膜と、第2層間絶縁膜上に設けられた画素電極
と、画素電極とバリア層とを電気的に接続するための画
素コンタクトホールと、バリア層とドレイン領域とを電
気的に接続するためのドレインコンタクトホールとを具
備し、画素コンタクトホールは、走査線に沿って、スイ
ッチング素子に接続されたデータ線と該データ線に隣接
するデータ線の近傍まで延在されてなり、画素電極は四
角形型であり、画素電極の3辺の周縁部は、それぞれス
イッチング素子に接続されるデータ線と、前記データ線
に隣接するデータ線と、スイッチング素子に接続された
走査線に隣接する走査線とに平面的に見て重なるように
配置されてなり、画素電極の残りの1辺の周縁部は画素
コンタクトホール上に配置されてなり、画素電極の3辺
の周縁部が残りの1辺の周縁部よりも突出していること
を特徴とする。
In another liquid crystal device of the present invention, liquid crystal in a vertical alignment mode is sandwiched between a pair of substrates, and one of the pair of substrates intersects a plurality of scanning lines and a plurality of scanning lines. A data line, a switching element corresponding to the scanning line and the data line, a first interlayer insulating film provided on a drain region of the switching element, and a barrier layer provided on the first interlayer insulating film And a second layer provided on the barrier layer.
An interlayer insulating film, a pixel electrode provided on the second interlayer insulating film, a pixel contact hole for electrically connecting the pixel electrode to the barrier layer, and an electrical connection between the barrier layer and the drain region. The pixel contact hole extends along the scanning line to the vicinity of the data line connected to the switching element and the data line adjacent to the data line. Each of the pixel electrodes has a rectangular shape, and the periphery of each of the three sides of the pixel electrode includes a data line connected to the switching element, a data line adjacent to the data line, and a scanning line adjacent to the scanning line connected to the switching element. Are arranged so as to overlap with each other when viewed two-dimensionally, the periphery of the remaining one side of the pixel electrode is arranged on the pixel contact hole, and the periphery of the three sides of the pixel electrode is Characterized in that it protrudes from the peripheral edge of the sides.

【0022】上記本発明の他の液晶装置は、上述した通
り、画素コンタクトホールの形状による配向制御効果
と、画素電極の3辺の周縁部が残りの1辺よりも突出し
ていることによる配向制御効果が相俟って、画素コンタ
クトホール近傍の液晶分子が画素の周辺側から中央側に
向けて倒れる傾向がより強まり、ディスクリネーション
をより確実に抑制することができる。
As described above, the other liquid crystal device of the present invention has an alignment control effect by the shape of the pixel contact hole and an alignment control by the three peripheral edges of the pixel electrode protruding from the remaining one side. Together with the effect, the tendency of the liquid crystal molecules in the vicinity of the pixel contact hole to fall from the peripheral side to the central side of the pixel becomes stronger, and disclination can be suppressed more reliably.

【0023】上記本発明の液晶装置において、画素コン
タクトホールのテーパ角を所望の液晶のプレチルト角と
ほぼ同じに設定することが望ましい。
In the liquid crystal device according to the present invention, it is desirable that the taper angle of the pixel contact hole is set to be substantially the same as the desired pretilt angle of the liquid crystal.

【0024】画素コンタクトホールの断面形状に関して
は、ドライエッチングなどの異方性の強いエッチング法
を用いて画素コンタクトホールを形成すると、孔の内壁
が基板面に対して垂直に近く切り立った形状となり、ウ
ェットエッチング等の等方性を持つエッチング法を用い
ると、孔の内壁が上方側に開いたテーパ形状となる。通
常、垂直配向モードの液晶においても、液晶分子を基板
面に完全に垂直に起立させるのではなく、水平配向モー
ドと同様、所定の角度でプレチルトさせている。よっ
て、本発明においては、画素コンタクトホールのテーパ
角(基板面に垂直な面に対する孔の内壁面の角度)を液
晶のプレチルト角とほぼ同じに設定しておけば、孔の内
壁の角度に沿って液晶分子を整列させることができ、所
望のプレチルト角を得ることができる。
With respect to the cross-sectional shape of the pixel contact hole, if the pixel contact hole is formed by using a highly anisotropic etching method such as dry etching, the inner wall of the hole will have a shape which is almost perpendicular to the substrate surface. When an isotropic etching method such as wet etching is used, the inner wall of the hole has a tapered shape opened upward. Normally, even in the liquid crystal in the vertical alignment mode, the liquid crystal molecules are not completely erected perpendicularly to the substrate surface, but are pretilted at a predetermined angle as in the horizontal alignment mode. Therefore, in the present invention, if the taper angle of the pixel contact hole (the angle of the inner wall surface of the hole with respect to the plane perpendicular to the substrate surface) is set to be substantially the same as the pretilt angle of the liquid crystal, the angle along the inner wall angle of the hole will increase. Thus, liquid crystal molecules can be aligned, and a desired pretilt angle can be obtained.

【0025】また上述したように、画素の周縁部は走査
線、データ線などが形成されているために土手状に盛り
上がっているが、それだけでは画素周縁部の4辺全てが
中央部に対して突出してしまい、図22に示したような
画素周縁部の3辺だけが突出した凸部を形成することが
できない。そこで、画素の周縁部のうち、1辺側だけは
画素中央部とともに平坦化するか、もしくは逆に画素中
央部に対して窪ませる必要がある。それには以下の3つ
の手段が考えられる。
As described above, the periphery of the pixel is raised in a bank-like shape due to the formation of the scanning lines and the data lines, but by itself, all four sides of the periphery of the pixel are at the center. As a result, it is impossible to form a convex portion protruding only on three sides of the pixel peripheral portion as shown in FIG. Therefore, it is necessary to flatten only one side of the peripheral portion of the pixel together with the central portion of the pixel, or conversely, to depress the central portion of the pixel. The following three means can be considered for that.

【0026】第1の手段は、基板に、画素コンタクトホ
ールの位置に対応して窪みを形成しておく方法である。
基板自体に予め窪みを形成しておくことによりその上に
積層する配線等をその窪みの中に埋め込むことができ、
画素周縁部の1辺側のみを平坦化した図22のような構
造を実現することができる。そして、その窪みの位置に
画素コンタクトホールを配置すれば、平坦面上に細長い
溝状の画素コンタクトホールを形成することができる。
The first means is a method in which a depression is formed in the substrate corresponding to the position of the pixel contact hole.
By forming a depression in advance on the substrate itself, wiring and the like laminated thereon can be embedded in the depression,
A structure as shown in FIG. 22 in which only one side of the pixel peripheral portion is flattened can be realized. By arranging the pixel contact holes at the positions of the depressions, it is possible to form the elongated groove-shaped pixel contact holes on the flat surface.

【0027】第2の手段は、スイッチング素子を、層間
絶縁膜または第2層間絶縁膜に形成したソースコンタク
トホールを介してデータ線に電気的に接続した構成とし
た上で、データ線と同一膜からなる第2導電層を走査線
の上方に設ける方法である。その場合、層間絶縁膜また
は第2層間絶縁膜の表面を予め平坦化しておくことが望
ましい。すなわち、この方法は、第1の手段のように配
線部分を埋め込むのではなく、データ線を構成する膜を
用いてデータ線および導電層を形成し、土手となる部分
を作るというものである。つまり、データ線により画素
周縁部の凸部のうちの平行な2辺の部分を作ることがで
き、走査線上に設けた導電層により残りの1辺側の凸部
を作ることができる。したがって、データ線の形成前に
層間絶縁膜または第2層間絶縁膜の表面を一旦平坦化し
ておくと、データ線および導電層の部分が平坦面から確
実に突出した形状となるため、好ましい。
The second means is that the switching element is electrically connected to the data line via a source contact hole formed in the interlayer insulating film or the second interlayer insulating film, Is a method in which a second conductive layer made of is provided above the scanning line. In that case, it is desirable to previously planarize the surface of the interlayer insulating film or the second interlayer insulating film. That is, in this method, instead of embedding a wiring portion as in the first means, a data line and a conductive layer are formed using a film constituting a data line, and a portion serving as a bank is formed. That is, two parallel portions of the convex portion at the pixel peripheral portion can be formed by the data line, and the remaining one convex portion can be formed by the conductive layer provided on the scanning line. Therefore, it is preferable that the surface of the interlayer insulating film or the second interlayer insulating film is once flattened before forming the data line, since the data line and the conductive layer portion surely protrude from the flat surface.

【0028】第3の手段は、基板上のスイッチング素子
に対応する領域に遮光膜を設け、遮光膜上に下地絶縁膜
を設け、下地絶縁膜上にスイッチング素子を配置する構
成とした上で、下地絶縁膜に、画素コンタクトホールの
位置に対応する領域において薄くなるように窪みを設け
る方法である。この場合においても、第1の手段と同
様、下地絶縁膜に設けた窪みに配線等を埋め込むことが
でき、画素周縁部の1辺側のみを平坦化した図22のよ
うな構造を実現することができる。
The third means is to provide a light-shielding film in a region corresponding to the switching element on the substrate, provide a base insulating film on the light-shielding film, and arrange the switching element on the base insulating film. In this method, a depression is provided in the base insulating film so as to be thin in a region corresponding to the position of the pixel contact hole. Also in this case, similarly to the first means, a wiring or the like can be embedded in the depression provided in the base insulating film, and a structure as shown in FIG. 22 in which only one side of the pixel peripheral portion is flattened is realized. Can be.

【0029】さらにこの第3の手段を採用した場合に
は、上記の本来の効果に付随して別の効果も得られる。
すなわち、画素コンタクトホールの形成領域の下地絶縁
膜が薄くなっているが、この部分はまたスイッチング素
子のドレイン領域が配置される領域である。よって、こ
の領域では遮光膜とドレイン領域とが薄い下地絶縁膜を
介して対峙した状態となる。また、スイッチング素子の
下方に位置する遮光膜を電位的に浮遊状態としておくと
スイッチング素子の特性に悪影響を及ぼすため、遮光膜
は通常定電位に固定しておく。したがって、本構成にお
いては、薄い下地絶縁膜を介して対峙した遮光膜とドレ
イン領域とが一対の電極をなし、この部分に蓄積容量が
形成されることになる。その結果、本来の蓄積容量に加
えて、この部分で蓄積容量が稼げるため、蓄積容量全体
の占有面積を小さくすることができる。
Further, when the third means is adopted, another effect can be obtained in addition to the above-mentioned original effect.
That is, the underlying insulating film in the region where the pixel contact hole is formed is thinner, and this portion is also the region where the drain region of the switching element is arranged. Therefore, in this region, the light-shielding film and the drain region face each other via the thin base insulating film. In addition, if the light-shielding film located below the switching element is set in a floating state in terms of potential, the characteristics of the switching element are adversely affected. Therefore, the light-shielding film is usually fixed at a constant potential. Therefore, in this configuration, the light-shielding film and the drain region which face each other with the thin base insulating film interposed therebetween form a pair of electrodes, and a storage capacitor is formed in this portion. As a result, in addition to the original storage capacity, the storage capacity can be obtained in this portion, so that the occupation area of the entire storage capacity can be reduced.

【0030】本発明の液晶装置の製造方法は、後で形成
する画素コンタクトホールの位置に合わせて基板の表面
に窪みを形成する工程と、前記基板上にスイッチング素
子の一部をなす半導体層を形成する工程と、前記半導体
層を覆うゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上に複数の走査線を形成する工程と、前記半導体層
に前記スイッチング素子のソース領域およびドレイン領
域を形成する工程と、前記走査線および前記スイッチン
グ素子を覆う第1層間絶縁膜を形成する工程と、前記第
1層間絶縁膜上に複数のデータ線を形成する工程と、前
記第1層間絶縁膜上に前記複数のデータ線を覆う第2層
間絶縁膜を形成する工程と、前記スイッチング素子のド
レイン領域に対応する位置に、前記走査線に沿って、前
記スイッチング素子に接続されたデータ線と該データ線
に隣接するデータ線の近傍まで延在する画素コンタクト
ホールを形成する工程と、前記画素コンタクトホールを
介して前記スイッチング素子のドレイン領域に電気的に
接続された画素電極を形成する工程とを有することを特
徴とする。
According to the method of manufacturing a liquid crystal device of the present invention, a step of forming a depression on the surface of a substrate in accordance with the position of a pixel contact hole to be formed later, and a step of forming a semiconductor layer forming a part of a switching element on the substrate are performed. Forming, forming a gate insulating film covering the semiconductor layer, forming a plurality of scanning lines on the gate insulating film, and forming a source region and a drain region of the switching element in the semiconductor layer Forming a first interlayer insulating film covering the scanning lines and the switching elements; forming a plurality of data lines on the first interlayer insulating film; and forming a plurality of data lines on the first interlayer insulating film. Forming a second interlayer insulating film covering the plurality of data lines; and providing the switching element along a scanning line at a position corresponding to a drain region of the switching element. Forming a pixel contact hole extending to the vicinity of a data line connected to the data line and a data line adjacent to the data line, and electrically connected to a drain region of the switching element via the pixel contact hole. Forming a pixel electrode.

【0031】本発明の液晶装置の製造方法は、画素電極
に図22に示した平面視コ字状の凸部を形成するための
3つの手段のうち、第1の手段を実現するための方法で
ある。この方法によれば、画素電極の3辺に対応する平
面視コ字状の凸部と残りの1辺に対応する細長い溝状の
画素コンタクトホールとを形成することができ、ディス
クリネーションの発生の少ない液晶装置を提供すること
ができる。
The method for manufacturing a liquid crystal device according to the present invention is a method for realizing the first of the three means for forming a U-shaped convex portion as shown in FIG. 22 on the pixel electrode. It is. According to this method, a U-shaped convex portion corresponding to three sides of the pixel electrode and an elongated groove-shaped pixel contact hole corresponding to the remaining one side can be formed, and disclination occurs. , A liquid crystal device with less noise can be provided.

【0032】本発明の他の液晶装置の製造方法は、後で
形成する画素コンタクトホールの位置に合わせて基板の
表面に窪みを形成する工程と、前記基板上にスイッチン
グ素子の一部をなす半導体層を形成する工程と、前記半
導体層を覆うゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上に複数の走査線を形成する工程と、前記半導
体層に前記スイッチング素子のソース領域およびドレイ
ン領域を形成する工程と、前記走査線および前記スイッ
チング素子を覆う第1層間絶縁膜を形成する工程と、前
記スイッチング素子のドレイン領域上に対応する位置に
前記第1層間絶縁膜を貫通して前記ドレイン領域に達す
るドレインコンタクトホールを形成する工程と、前記第
1層間絶縁膜上に前記ドレインコンタクトホールを介し
てドレイン領域に電気的に接続されるバリア層を形成す
る工程と、前記第1層間絶縁膜上に前記バリア層を覆う
下層側第2層間絶縁膜を形成する工程と、前記下層側第
2層間絶縁膜上に複数のデータ線を形成する工程と、前
記下層側第2層間絶縁膜上に前記複数のデータ線を覆う
上層側第2層間絶縁膜を形成する工程と、前記スイッチ
ング素子のドレイン領域に対応する位置に、前記走査線
に沿って、前記スイッチング素子に接続されたデータ線
と該データ線に隣接するデータ線の近傍まで延在する画
素コンタクトホールを形成する工程と、前記画素コンタ
クトホールを介して前記バリア層に電気的に接続される
画素電極を形成する工程とを有することを特徴とする。
According to another method of manufacturing a liquid crystal device of the present invention, a step of forming a depression on a surface of a substrate in accordance with a position of a pixel contact hole to be formed later, and a step of forming a semiconductor forming a part of a switching element on the substrate Forming a layer, forming a gate insulating film covering the semiconductor layer, forming a plurality of scanning lines on the gate insulating film, and forming a source region and a drain region of the switching element in the semiconductor layer. Forming a first interlayer insulating film covering the scanning line and the switching element; and forming the drain through the first interlayer insulating film at a position corresponding to a drain region of the switching element. Forming a drain contact hole reaching the region; and forming a drain contact hole on the first interlayer insulating film through the drain contact hole. A step of forming a barrier layer that is electrically connected, a step of forming a lower-layer-side second interlayer insulating film covering the barrier layer on the first interlayer insulating film, and a step of forming a lower-layer second interlayer insulating film on the lower-layer second interlayer insulating film. Forming a plurality of data lines, forming an upper second interlayer insulating film covering the plurality of data lines on the lower second interlayer insulating film, and a position corresponding to a drain region of the switching element Forming a pixel line along the scanning line and a pixel contact hole extending to the vicinity of a data line connected to the switching element and a data line adjacent to the data line; and forming the pixel contact hole through the pixel contact hole. Forming a pixel electrode electrically connected to the barrier layer.

【0033】上記本発明の液晶装置の製造方法も、上記
第1の手段を実現するための方法であり、特にスイッチ
ング素子のドレイン領域と画素電極との間に介在するバ
リア層を有する液晶装置の製造方法である。本方法にお
いても、ディスクリネーションの発生の少ない液晶装置
を提供することができる。
The method of manufacturing a liquid crystal device according to the present invention is also a method for realizing the first means. In particular, the method of manufacturing a liquid crystal device having a barrier layer interposed between a drain region of a switching element and a pixel electrode is provided. It is a manufacturing method. Also in this method, a liquid crystal device with less disclination can be provided.

【0034】本発明の他の液晶装置の製造方法は、基板
上にスイッチング素子の一部をなす半導体層を形成する
工程と、前記半導体層を覆うゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上に複数の走査線を形成する工
程と、前記半導体層に前記スイッチング素子のソース領
域およびドレイン領域を形成する工程と、前記走査線お
よび前記スイッチング素子を覆う第1層間絶縁膜を形成
する工程と、前記第1層間絶縁膜上に複数のデータ線を
形成するとともに前記走査線に沿って導電層を形成する
工程と、前記第1層間絶縁膜上に前記複数のデータ線お
よび前記導電層を覆う第2層間絶縁膜を形成する工程
と、前記スイッチング素子のドレイン領域に対応する位
置に、前記走査線に沿って、前記スイッチング素子に接
続されるデータ線と該データ線に隣接するデータ線の近
傍まで延在する画素コンタクトホールを形成する工程
と、前記画素コンタクトホールを介して前記スイッチン
グ素子のドレイン領域に電気的に接続される画素電極を
形成する工程とを有することを特徴とする。
According to another method of manufacturing a liquid crystal device of the present invention, a step of forming a semiconductor layer forming a part of a switching element on a substrate; a step of forming a gate insulating film covering the semiconductor layer; Forming a plurality of scanning lines on a film; forming source and drain regions of the switching element in the semiconductor layer; and forming a first interlayer insulating film covering the scanning line and the switching element. Forming a plurality of data lines on the first interlayer insulating film and forming a conductive layer along the scanning lines; and forming the plurality of data lines and the conductive layer on the first interlayer insulating film. Forming a covering second interlayer insulating film; and forming a data line connected to the switching element along the scanning line at a position corresponding to a drain region of the switching element. Forming a pixel contact hole extending to the vicinity of the data line adjacent to the data line; and forming a pixel electrode electrically connected to the drain region of the switching element via the pixel contact hole. It is characterized by having.

【0035】上記本発明の他の液晶装置の製造方法は、
画素電極に図22に示した平面視コ字状の凸部を形成す
るための3つの手段のうち、第2の手段を実現するため
の方法である。この方法によれば、画素電極の3辺に対
応する平面視コ字状の凸部と残りの1辺に対応する細長
い溝状の画素コンタクトホールとを形成することがで
き、ディスクリネーションの発生の少ない液晶装置を提
供することができる。
According to another method for manufacturing a liquid crystal device of the present invention,
This is a method for realizing the second means among the three means for forming the U-shaped convex portion shown in FIG. 22 on the pixel electrode. According to this method, a U-shaped convex portion corresponding to three sides of the pixel electrode and an elongated groove-shaped pixel contact hole corresponding to the remaining one side can be formed, and disclination occurs. , A liquid crystal device with less noise can be provided.

【0036】本発明の他の液晶装置の製造方法は、基板
上にスイッチング素子の一部をなす半導体層を形成する
工程と、前記半導体層を覆うゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上に複数の走査線を形成する工
程と、前記半導体層に前記スイッチング素子のソース領
域およびドレイン領域を形成する工程と、前記走査線お
よび前記スイッチング素子を覆う第1層間絶縁膜を形成
する工程と、前記スイッチング素子のドレイン領域に対
応する位置に前記第1層間絶縁膜を貫通して前記ドレイ
ン領域に達するドレインコンタクトホールを形成する工
程と、前記第1層間絶縁膜上に前記ドレインコンタクト
ホールを介して前記ドレイン領域に電気的に接続される
バリア層を形成する工程と、前記第1層間絶縁膜上に前
記バリア層を覆う下層側第2層間絶縁膜を形成する工程
と、前記下層側第2層間絶縁膜上に複数のデータ線を形
成するとともに前記走査線に沿って導電層を形成する工
程と、前記下層側第2層間絶縁膜上に前記複数のデータ
線および前記導電層を覆う上層側第2層間絶縁膜を形成
する工程と、前記スイッチング素子のドレイン領域に対
応する位置に、前記走査線に沿って、前記スイッチング
素子に接続されたデータ線と該データ線に隣接するデー
タ線の近傍まで延在する画素コンタクトホールを形成す
る工程と、前記画素コンタクトホールを介して前記バリ
ア層に電気的に接続される画素電極を形成する工程とを
有することを特徴とする。
According to another method of manufacturing a liquid crystal device of the present invention, a step of forming a semiconductor layer forming a part of a switching element on a substrate; a step of forming a gate insulating film covering the semiconductor layer; Forming a plurality of scanning lines on a film; forming source and drain regions of the switching element in the semiconductor layer; and forming a first interlayer insulating film covering the scanning line and the switching element. Forming a drain contact hole reaching the drain region through the first interlayer insulating film at a position corresponding to the drain region of the switching element; and forming the drain contact hole on the first interlayer insulating film. Forming a barrier layer electrically connected to the drain region through the first interlayer insulating film; and covering the barrier layer on the first interlayer insulating film. Forming a layer side second interlayer insulating film, forming a plurality of data lines on the lower layer side second interlayer insulating film, and forming a conductive layer along the scanning lines; Forming an upper-layer-side second interlayer insulating film covering the plurality of data lines and the conductive layer on the interlayer insulating film; and performing the switching along the scanning line at a position corresponding to a drain region of the switching element. Forming a data line connected to the element and a pixel contact hole extending to the vicinity of the data line adjacent to the data line; and a pixel electrode electrically connected to the barrier layer via the pixel contact hole. And a step of forming

【0037】上記本発明の液晶装置の製造方法も、上記
第2の手段を実現するための方法であり、特にスイッチ
ング素子のドレイン領域と画素電極との間に介在する導
電層を有する液晶装置の製造方法である。本方法におい
ても、ディスクリネーションの発生の少ない液晶装置を
提供することができる。
The method of manufacturing a liquid crystal device according to the present invention is also a method for realizing the second means. In particular, the method of manufacturing a liquid crystal device having a conductive layer interposed between a drain region of a switching element and a pixel electrode is provided. It is a manufacturing method. Also in this method, a liquid crystal device with less disclination can be provided.

【0038】上記本発明の液晶装置の製造方法におい
て、前記第1層間絶縁膜または前記下層側第2層間絶縁
膜の表面を平坦化した後、前記平坦化した第1層間絶縁
膜または前記下層側第2層間絶縁膜上に導電層を形成す
ることが望ましい。このようにすれば、データ線および
第2導電層の部分が平坦面から確実に突出した形状を作
ることができる。
In the method of manufacturing a liquid crystal device according to the present invention, after the surface of the first interlayer insulating film or the lower second interlayer insulating film is flattened, the flattened first interlayer insulating film or the lower layer side is removed. It is desirable to form a conductive layer on the second interlayer insulating film. With this configuration, it is possible to form a shape in which the data line and the second conductive layer portion protrude from the flat surface without fail.

【0039】本発明の他の液晶装置の製造方法は、後で
スイッチング素子を形成する基板上の一部の領域に遮光
膜を形成する工程と、前記基板上に前記遮光膜を覆う下
地絶縁膜を形成する工程と、後で画素コンタクトホール
を形成する領域の前記下地絶縁膜を薄くする工程と、前
記下地絶縁膜上にスイッチング素子の一部をなす半導体
層を形成する工程と、前記半導体層を覆うゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上に複数の走査線
を形成する工程と、前記半導体層に前記スイッチング素
子のソース領域およびドレイン領域を形成する工程と、
前記走査線および前記スイッチング素子を覆う第1層間
絶縁膜を形成する工程と、前記第1層間絶縁膜上に複数
のデータ線を形成する工程と、前記第1層間絶縁膜上に
前記複数のデータ線を覆う第2層間絶縁膜を形成する工
程と、前記スイッチング素子のドレイン領域に対応する
位置に、前記走査線に沿って、前記スイッチング素子に
接続されるデータ線と該データ線に隣接するデータ線の
近傍まで延在する画素コンタクトホールを形成する工程
と、前記画素コンタクトホールを介して前記スイッチン
グ素子のドレイン領域に電気的に接続される画素電極を
形成する工程とを有することを特徴とする。
According to another method of manufacturing a liquid crystal device of the present invention, a step of forming a light shielding film in a partial region on a substrate on which a switching element is to be formed later, and a base insulating film covering the light shielding film on the substrate Forming a thin film of the underlying insulating film in a region where a pixel contact hole is to be formed later; forming a semiconductor layer forming a part of a switching element on the underlying insulating film; Forming a gate insulating film covering the semiconductor device, forming a plurality of scanning lines on the gate insulating film, and forming a source region and a drain region of the switching element in the semiconductor layer;
Forming a first interlayer insulating film covering the scanning lines and the switching elements; forming a plurality of data lines on the first interlayer insulating film; and forming the plurality of data lines on the first interlayer insulating film. Forming a second interlayer insulating film covering the line, and, at a position corresponding to the drain region of the switching element, a data line connected to the switching element and data adjacent to the data line along the scanning line. Forming a pixel contact hole extending to the vicinity of the line; and forming a pixel electrode electrically connected to the drain region of the switching element through the pixel contact hole. .

【0040】上記本発明の他の液晶装置の製造方法は、
画素電極に図22に示した平面視コ字状の凸部を形成す
るための3つの手段のうち、第3の手段を実現するため
の方法である。この方法によれば、画素電極の3辺に対
応する平面視コ字状の凸部と残りの1辺に対応する細長
い溝状の画素コンタクトホールとを形成することがで
き、ディスクリネーションの発生の少ない液晶装置を提
供することができる。
According to another method for manufacturing a liquid crystal device of the present invention,
This is a method for realizing the third means among the three means for forming the convex portion having the U-shape in plan view shown in FIG. 22 on the pixel electrode. According to this method, a U-shaped convex portion corresponding to three sides of the pixel electrode and an elongated groove-shaped pixel contact hole corresponding to the remaining one side can be formed, and disclination occurs. , A liquid crystal device with less noise can be provided.

【0041】本発明の他の液晶装置の製造方法は、後で
スイッチング素子を形成する基板上の一部の領域に遮光
膜を形成する工程と、前記基板上に前記遮光膜を覆う下
地絶縁膜を形成する工程と、後で画素コンタクトホール
を形成する領域の前記下地絶縁膜を薄くする工程と、前
記下地絶縁膜上にスイッチング素子の一部をなす半導体
層を形成する工程と、前記半導体層を覆うゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上に複数の走査線
を形成する工程と、前記半導体層に前記スイッチング素
子のソース領域およびドレイン領域を形成する工程と、
前記走査線および前記スイッチング素子を覆う第1層間
絶縁膜を形成する工程と、前記スイッチング素子のドレ
イン領域に対応する位置に前記第1層間絶縁膜を貫通し
て前記ドレイン領域に達するドレインコンタクトホール
を形成する工程と、前記第1層間絶縁膜上に前記ドレイ
ンコンタクトホールを介して前記ドレイン領域に電気的
に接続されるバリア層を形成する工程と、前記第1層間
絶縁膜上に前記バリア層を覆う下層側第2層間絶縁膜を
形成する工程と、前記下層側第2層間絶縁膜上に複数の
データ線を形成する工程と、前記下層側第2層間絶縁膜
上に前記複数のデータ線を覆う上層側第2層間絶縁膜を
形成する工程と、前記スイッチング素子のドレイン領域
に対応する位置に、前記走査線に沿って、前記スイッチ
ング素子に接続されるデータ線と該データ線に隣接する
データ線の近傍まで延在する画素コンタクトホールを形
成する工程と、前記画素コンタクトホールを介して前記
バリア層に電気的に接続される画素電極を形成する工程
とを有することを特徴とする。
According to another method of manufacturing a liquid crystal device of the present invention, a step of forming a light shielding film in a partial region on a substrate on which a switching element is to be formed later, and a base insulating film covering the light shielding film on the substrate Forming a thin film of the underlying insulating film in a region where a pixel contact hole is to be formed later; forming a semiconductor layer forming a part of a switching element on the underlying insulating film; Forming a gate insulating film covering the semiconductor device, forming a plurality of scanning lines on the gate insulating film, and forming a source region and a drain region of the switching element in the semiconductor layer;
Forming a first interlayer insulating film covering the scanning line and the switching element; and forming a drain contact hole reaching the drain region through the first interlayer insulating film at a position corresponding to a drain region of the switching element. Forming, forming a barrier layer electrically connected to the drain region via the drain contact hole on the first interlayer insulating film, and forming the barrier layer on the first interlayer insulating film. Forming a lower second interlayer insulating film to cover, forming a plurality of data lines on the lower second interlayer insulating film, forming the plurality of data lines on the lower second interlayer insulating film; Forming an upper-layer-side second interlayer insulating film to cover, and connecting to the switching element along the scanning line at a position corresponding to a drain region of the switching element. Forming a pixel contact hole extending to the vicinity of a data line and a data line adjacent to the data line, and forming a pixel electrode electrically connected to the barrier layer through the pixel contact hole. And characterized in that:

【0042】上記本発明の液晶装置の製造方法も、上記
第3の手段を実現するための方法であり、特にスイッチ
ング素子のドレイン領域と画素電極との間に介在するバ
リア層を有する液晶装置の製造方法である。本方法にお
いても、ディスクリネーションの発生の少ない液晶装置
を提供することができる。
The method of manufacturing a liquid crystal device according to the present invention is also a method for realizing the third means. In particular, the method of manufacturing a liquid crystal device having a barrier layer interposed between a drain region of a switching element and a pixel electrode is described. It is a manufacturing method. Also in this method, a liquid crystal device with less disclination can be provided.

【0043】本発明の電子機器は、上記本発明の液晶装
置を備えたことを特徴とするものである。本発明の電子
機器は、上記本発明の液晶装置を備えたことによって、
ディスクリネーションに起因する画質の低下が少なく、
高コントラスト比、高開口率の画像表示部を実現するこ
とができる。
An electronic apparatus according to the present invention includes the liquid crystal device according to the present invention. The electronic device of the present invention includes the liquid crystal device of the present invention,
There is little degradation in image quality due to disclination,
An image display unit having a high contrast ratio and a high aperture ratio can be realized.

【0044】[0044]

【発明の実施の形態】[第1の実施の形態]以下、本発
明の第1の実施の形態の液晶装置について図1〜図4を
参照して説明する。図1は、液晶装置の画像表示領域を
構成するマトリクス状に形成された複数の画素における
各種素子、配線等の等価回路図である。図2は、液晶装
置を構成する一対の基板のうち、一方の基板をなすTF
Tアレイ基板の隣接する複数の画素群の平面図であり、
図3は、図2のA−A’断面図である。なお、図1の等
価回路図は、以下の実施の形態全ての液晶装置に共通の
ものである。また、以下の全ての図面においては、各層
や各部材を図面上で認識可能な程度の大きさとするた
め、各層や各部材毎に縮尺を異ならしめてある。
DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] A liquid crystal device according to a first embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is an equivalent circuit diagram of various elements, wirings, and the like in a plurality of pixels formed in a matrix forming an image display area of a liquid crystal device. FIG. 2 shows a TF forming one of a pair of substrates constituting a liquid crystal device.
FIG. 3 is a plan view of a plurality of pixel groups adjacent to each other on a T array substrate,
FIG. 3 is a sectional view taken along line AA ′ of FIG. Note that the equivalent circuit diagram of FIG. 1 is common to all the liquid crystal devices in the following embodiments. In all the drawings, the scale of each layer and each member is different in order to make each layer and each member have a size recognizable in the drawings.

【0045】図1に示すように、本実施の形態の液晶装
置において、画像表示領域を構成するマトリクス状に形
成された複数の画素1は、画素電極2と当該画素電極2
を制御するための薄膜トランジスタ(Thin Film Transi
stor, 以下、TFTと略記する、スイッチング素子)3
がマトリクス状に複数形成されており、画像信号を供給
するデータ線4が当該TFT3のソース領域に電気的に
接続されている。データ線4に書き込む画像信号S1、
S2、…、Snは、この順に線順次に供給しても構わな
いし、相隣接する複数のデータ線4同士に対して、グル
ープ毎に供給するようにしても良い。また、TFT3の
ゲートに走査線5が電気的に接続されており、所定のタ
イミングで、走査線5にパルス的に走査信号G1、G
2、…、Gmを、この順に線順次で印加するように構成
されている。画素電極2は、TFT3のドレイン領域に
電気的に接続されており、スイッチング素子であるTF
T3を一定期間だけそのスイッチを閉じることにより、
データ線4から供給される画像信号S1、S2、…、S
nを所定のタイミングで書き込む。
As shown in FIG. 1, in the liquid crystal device of the present embodiment, a plurality of pixels 1 formed in a matrix forming an image display area include a pixel electrode 2 and the pixel electrode 2.
Thin Film Transi
stor, hereinafter abbreviated as TFT, switching element) 3
Are formed in a matrix, and a data line 4 for supplying an image signal is electrically connected to a source region of the TFT 3. The image signal S1 to be written to the data line 4,
S2,..., Sn may be supplied line-sequentially in this order, or may be supplied to a plurality of adjacent data lines 4 for each group. Further, the scanning line 5 is electrically connected to the gate of the TFT 3, and the scanning signals G1 and G are pulsed to the scanning line 5 at a predetermined timing.
, Gm are applied line-sequentially in this order. The pixel electrode 2 is electrically connected to the drain region of the TFT 3 and has a switching element TF
By closing the switch for a certain period of time T3,
The image signals S1, S2,..., S supplied from the data lines 4
n is written at a predetermined timing.

【0046】画素電極2を介して液晶に書き込まれた所
定レベルの画像信号S1、S2、…、Snは、対向基板
(後述する)に形成された共通電極(後述する)との間
で一定期間保持される。ここで、保持された画像信号が
リークするのを防ぐために、画素電極2と共通電極との
間に形成される液晶容量と並列に蓄積容量6を付加す
る。例えば画素電極2の電圧は、蓄積容量6によりソー
ス電圧が印加された時間よりも3桁も長い時間だけ保持
される。これにより、保持特性はさらに改善され、コン
トラスト比の高い液晶装置が実現できる。本実施の形態
では、蓄積容量6を形成するための配線である容量線7
を設けている。また、容量線7を設ける代わりに、画素
電極2と前段の走査線5との間で蓄積容量を形成しても
良い。
The image signals S1, S2,..., Sn of a predetermined level written in the liquid crystal via the pixel electrode 2 are exchanged with a common electrode (to be described later) formed on a counter substrate (to be described later) for a certain period of time. Will be retained. Here, in order to prevent the held image signal from leaking, a storage capacitor 6 is added in parallel with a liquid crystal capacitor formed between the pixel electrode 2 and the common electrode. For example, the voltage of the pixel electrode 2 is held by the storage capacitor 6 for a time that is three orders of magnitude longer than the time during which the source voltage is applied. Thereby, the holding characteristics are further improved, and a liquid crystal device having a high contrast ratio can be realized. In the present embodiment, a capacitance line 7 which is a wiring for forming the storage capacitance 6 is used.
Is provided. Instead of providing the capacitor line 7, a storage capacitor may be formed between the pixel electrode 2 and the preceding scanning line 5.

【0047】図2は、本実施の形態の液晶装置を構成す
る一方の基板であるTFTアレイ基板のパターンレイア
ウトを示す平面図である。この図に示すように、TFT
アレイ基板上には、インジウム錫酸化物(Indium Tin O
xide, 以下、ITOと略記する)等の透明導電膜からな
る複数の画素電極2(輪郭を点線で示す)がマトリクス
状に配置されており、画素電極2の紙面縦方向に延びる
辺に沿ってデータ線4(輪郭を実線で示す)が設けら
れ、紙面横方向に延びる辺に沿って走査線5および容量
線7(ともに輪郭を実線で示す)が設けられている。
FIG. 2 is a plan view showing a pattern layout of a TFT array substrate which is one of the substrates constituting the liquid crystal device of the present embodiment. As shown in this figure, the TFT
Indium tin oxide (Indium Tin O)
A plurality of pixel electrodes 2 (contours are indicated by dotted lines) made of a transparent conductive film such as xide (hereinafter abbreviated as ITO) are arranged in a matrix, and along the sides of the pixel electrodes 2 extending in the vertical direction on the paper surface. A data line 4 (contour is shown by a solid line) is provided, and a scanning line 5 and a capacitor line 7 (both are shown by a solid line) are provided along a side extending in the lateral direction of the paper.

【0048】本実施の形態において、ポリシリコン膜か
らなる半導体層9(輪郭を破線で示す)は、データ線4
と走査線5の交差点の近傍に走査線5に跨って配置さ
れ、図2において走査線5の下側がTFT3のソース領
域10、上側がドレイン領域11、走査線5の直下がチ
ャネル領域12(右下がりの斜線を施した部分)となっ
ている。なお、本実施の形態のTFT3では走査線5が
そのままゲート電極として機能する。そして、半導体層
9は、ドレイン領域11側の一端が当該画素1に隣接す
る画素1のデータ線4の方向(紙面右方向)と当該画素
1のデータ線4に沿う方向(紙面上方向)とに分岐して
延びている。
In this embodiment, the semiconductor layer 9 made of a polysilicon film (the outline is shown by a broken line) is
In FIG. 2, the lower side of the scanning line 5 is disposed on the source region 10 of the TFT 3, the upper side thereof is the drain region 11, and the lower side of the scanning line 5 is the channel region 12 (right side). It is a part with a downward diagonal line). Note that in the TFT 3 of the present embodiment, the scanning line 5 functions as a gate electrode as it is. The semiconductor layer 9 has one end on the drain region 11 side in the direction of the data line 4 of the pixel 1 adjacent to the pixel 1 (right direction on the paper) and the direction along the data line 4 of the pixel 1 (upward in the paper). The branch extends.

【0049】半導体層9のソース領域10上には、デー
タ線4とソース領域10とを電気的に接続するためのソ
ースコンタクトホール13が形成されている。一方、半
導体層9のドレイン領域11上には、画素電極2とドレ
イン領域11とを電気的に接続するための画素コンタク
トホール14(図2において網掛けの部分)が形成され
ている。この画素コンタクトホール14の形状および形
成位置が本発明の一つの特徴点であり、当該画素1の容
量線7よりも画素1の中央寄りの位置に、当該画素1の
TFT3に接続されたデータ線4の近傍から隣接するデ
ータ線4の近傍まで走査線5および容量線7に沿って延
在するように細長く形成されている。
On the source region 10 of the semiconductor layer 9, a source contact hole 13 for electrically connecting the data line 4 and the source region 10 is formed. On the other hand, on the drain region 11 of the semiconductor layer 9, a pixel contact hole 14 (hatched portion in FIG. 2) for electrically connecting the pixel electrode 2 and the drain region 11 is formed. The shape and the formation position of the pixel contact hole 14 are one feature of the present invention. The data line connected to the TFT 3 of the pixel 1 is located at a position closer to the center of the pixel 1 than the capacitance line 7 of the pixel 1. 4 is formed so as to extend along the scanning line 5 and the capacitance line 7 from the vicinity of the adjacent data line 4 to the vicinity of the adjacent data line 4.

【0050】さらに、図2に示すように、画素電極2の
周縁部はデータ線4や走査線5、容量線7等の配線と平
面的に少なくとも部分的に重なっている。すなわち、画
素電極2の上側の紙面横方向に延びる辺は隣接する画素
1の走査線5と重なり、画素電極2の左側の紙面縦方向
に延びる辺は自身の画素1のデータ線4と重なり、画素
電極2の右側の紙面縦方向に延びる辺は隣接する画素1
のデータ線4と重なり、画素電極2の下側の紙面横方向
に延びる辺は自身の画素1の容量線7と重なっている。
したがって、本実施の形態の場合、図4に示すように、
画素電極2の中央が平坦な光透過領域であり、画素電極
2の4辺に沿う平面視ロ字状の周縁部が上記各配線の上
に乗り上げて土手状に突出した凸部2aとなっている。
ただし、画素電極2の下側の辺に沿う容量線7の画素中
央寄りには上述の画素コンタクトホール14が形成され
ているので、この部分は深く窪んだ形状となっている。
Further, as shown in FIG. 2, the peripheral portion of the pixel electrode 2 at least partially overlaps the wiring such as the data line 4, the scanning line 5, and the capacitance line 7 in plan. That is, the side extending in the horizontal direction on the paper above the pixel electrode 2 overlaps the scanning line 5 of the adjacent pixel 1, the side extending in the vertical direction on the left of the pixel electrode 2 overlaps the data line 4 of the own pixel 1, The side extending in the vertical direction on the right side of the pixel electrode 2 is adjacent to the pixel 1
And the side extending below the pixel electrode 2 in the horizontal direction of the drawing overlaps with the capacitance line 7 of the pixel 1 itself.
Therefore, in the case of the present embodiment, as shown in FIG.
The center of the pixel electrode 2 is a flat light-transmitting region, and the periphery of the pixel electrode 2 in a rectangular shape in plan view along the four sides is a convex portion 2a that runs on each of the wirings and protrudes in a bank shape. I have.
However, since the above-described pixel contact hole 14 is formed near the pixel center of the capacitance line 7 along the lower side of the pixel electrode 2, this portion has a deeply concave shape.

【0051】また、容量線7は走査線5に沿って紙面横
方向に並ぶ画素1を貫くように延びるとともに、分岐し
た一部7aがデータ線4に沿って紙面縦方向に延びてい
る。そこで、データ線4および走査線5に沿って長く延
び、平面的に重なった位置にある半導体層9と容量線7
とによって蓄積容量6が形成されている。
The capacitance line 7 extends along the scanning line 5 so as to penetrate the pixels 1 arranged in the horizontal direction on the paper, and the branched part 7a extends along the data line 4 in the vertical direction on the paper. Therefore, the semiconductor layer 9 and the capacitor line 7 which extend long along the data line 4 and the scanning line 5 and are overlapped in a plane.
Form a storage capacitor 6.

【0052】本実施の形態の液晶装置は、図3に示すよ
うに、一対の基板16,17を有しており、その一方の
基板をなすTFTアレイ基板18と、これに対向配置さ
れる他方の基板をなす対向基板19とを備え、これら基
板18,19間に液晶20が挟持されている。基板1
6,17は、例えばガラスや石英等の透明基板、もしく
はシリコン基板等からなるものである。
As shown in FIG. 3, the liquid crystal device according to the present embodiment has a pair of substrates 16 and 17, one of which is a TFT array substrate 18 and the other is disposed to face the other. And an opposing substrate 19 serving as a substrate. A liquid crystal 20 is sandwiched between the substrates 18 and 19. Substrate 1
Reference numerals 6 and 17 are made of, for example, a transparent substrate such as glass or quartz, or a silicon substrate.

【0053】図3に示すように、TFTアレイ基板18
上にTFT3の形成位置に対応して例えばクロム等の金
属膜からなる第1遮光層21が設けられ、その上にシリ
コン酸化膜等からなる下地絶縁膜22が設けられてい
る。第1遮光層21は、液晶装置への入射光の戻り光が
TFT3に入射されるのを防止するためのもの、下地絶
縁膜22は、第1遮光層21とTFT3の半導体層9と
の電気的短絡を防止するためのもの、である。そして、
下地絶縁膜22上には各画素電極2をスイッチング制御
するTFT3が設けられている。具体的には、下地絶縁
膜22上に例えば膜厚50nm程度のポリシリコン膜か
らなる半導体層9が設けられ、この半導体層9を覆うよ
うに膜厚10〜150nm程度のゲート絶縁膜23が形
成されている。
As shown in FIG. 3, the TFT array substrate 18
A first light-shielding layer 21 made of a metal film of, for example, chromium is provided thereon corresponding to the position where the TFT 3 is formed, and a base insulating film 22 made of a silicon oxide film or the like is provided thereon. The first light-shielding layer 21 is for preventing return light of incident light to the liquid crystal device from being incident on the TFT 3, and the underlying insulating film 22 is for electrically connecting the first light-shielding layer 21 and the semiconductor layer 9 of the TFT 3. This is for preventing a short circuit. And
On the base insulating film 22, a TFT 3 for controlling switching of each pixel electrode 2 is provided. Specifically, a semiconductor layer 9 made of, for example, a polysilicon film having a thickness of about 50 nm is provided on the base insulating film 22, and a gate insulating film 23 having a thickness of about 10 to 150 nm is formed so as to cover the semiconductor layer 9. Have been.

【0054】TFT3は、例えばポリシリコン膜からな
るゲート電極を含む走査線5、当該走査線5からの電界
によりチャネルが形成される半導体層9のチャネル領域
12、走査線5と半導体層9とを絶縁するゲート絶縁膜
23、アルミニウム等の金属からなるデータ線4、半導
体層9のソース領域10をなす高濃度ソース領域10a
およびドレイン領域11をなす高濃度ドレイン領域11
aを備えている。さらに本実施の形態のTFT3は、L
DD(Lightly Doped Drain)構造を採用しており、ソ
ース領域10およびドレイン領域11の高濃度領域10
a,11aとチャネル領域12との間に低濃度領域10
b,11bが形成されている。
The TFT 3 includes, for example, a scanning line 5 including a gate electrode made of a polysilicon film, a channel region 12 of a semiconductor layer 9 in which a channel is formed by an electric field from the scanning line 5, and the scanning line 5 and the semiconductor layer 9. A gate insulating film 23 to be insulated, a data line 4 made of a metal such as aluminum, and a high-concentration source region 10a forming a source region 10 of the semiconductor layer 9
And high-concentration drain region 11 forming drain region 11
a. Further, the TFT 3 according to the present embodiment has L
A DD (Lightly Doped Drain) structure is adopted, and the high concentration regions 10 of the source region 10 and the drain region 11 are formed.
a, 11a and the channel region 12
b, 11b are formed.

【0055】また、下地絶縁膜22上には、TFT3の
ドレイン領域11と一体の蓄積容量電極24(一方の電
極)と、蓄積容量電極24上にゲート絶縁膜23を介し
て配置され、走査線5と同一膜で形成された容量線7
(他方の電極)とからなる蓄積容量6が設けられてい
る。そして、これらTFT3および蓄積容量6を覆うよ
うに第1層間絶縁膜25が形成され、第1層間絶縁膜2
5上には、第1層間絶縁膜25およびゲート絶縁膜23
を貫通するソースコンタクトホール13を通じてTFT
3のソース領域10と電気的に接続されたデータ線4が
形成されている。
A storage capacitor electrode 24 (one electrode) integral with the drain region 11 of the TFT 3 is disposed on the base insulating film 22, and a scanning line is disposed on the storage capacitor electrode 24 via the gate insulating film 23. Capacitance line 7 formed of the same film as 5
(The other electrode). Then, a first interlayer insulating film 25 is formed so as to cover the TFT 3 and the storage capacitor 6.
5, a first interlayer insulating film 25 and a gate insulating film 23
Through the source contact hole 13 penetrating the TFT
A data line 4 electrically connected to the third source region 10 is formed.

【0056】そして、第1層間絶縁膜25上にデータ線
4を覆うように第2層間絶縁膜26が形成され、第2層
間絶縁膜26上には、第2層間絶縁膜26、第1層間絶
縁膜25およびゲート絶縁膜23を貫通する深さのある
画素コンタクトホール14を通じてTFT3のドレイン
領域11と電気的に接続された画素電極2が形成されて
いる。さらに、TFTアレイ基板18の最上層の全面に
は配向膜27が形成されている。配向膜27は、例えば
ポリイミド薄膜などの垂直配向モードを適用可能な有機
薄膜、より具体的な配向膜材料の一例としてはMX96
1210(商品名、メルクジャパン社製)等を用いるこ
とができ、この配向膜にラビング処理を施して用いれば
良い。
Then, a second interlayer insulating film 26 is formed on the first interlayer insulating film 25 so as to cover the data lines 4. On the second interlayer insulating film 26, the second interlayer insulating film 26 and the first interlayer insulating film 26 are formed. The pixel electrode 2 is formed which is electrically connected to the drain region 11 of the TFT 3 through the pixel contact hole 14 having a depth penetrating the insulating film 25 and the gate insulating film 23. Further, an alignment film 27 is formed on the entire upper surface of the TFT array substrate 18. The alignment film 27 is, for example, an organic thin film to which a vertical alignment mode can be applied, such as a polyimide thin film.
1210 (trade name, manufactured by Merck Japan Ltd.) or the like can be used, and the alignment film may be subjected to a rubbing treatment.

【0057】他方、対向基板19側は、基板17上に、
TFTアレイ基板18上の第1遮光層21の形成位置に
対応して例えばクロム等の金属膜、樹脂ブラックレジス
ト等からなる第2遮光層28が形成されている。第2遮
光層28は、液晶装置への入射光がTFT3に入射され
るのを防止するためのものである。そして、基板17全
面に、画素電極2と同様のITO等の透明導電膜からな
る共通電極29、配向膜30が順次形成されている。こ
の配向膜30についても、TFTアレイ基板19側と同
様の材料を用いれば良い。
On the other hand, the opposite substrate 19 side
A second light-shielding layer 28 made of, for example, a metal film of chromium or the like, a resin black resist, or the like is formed at a position where the first light-shielding layer 21 is formed on the TFT array substrate 18. The second light shielding layer 28 is for preventing light incident on the liquid crystal device from being incident on the TFT 3. Then, on the entire surface of the substrate 17, a common electrode 29 and an alignment film 30 made of a transparent conductive film such as ITO similar to the pixel electrode 2 are sequentially formed. This alignment film 30 may be made of the same material as that of the TFT array substrate 19.

【0058】また、本実施の形態では、液晶20は、電
界を印加していない状態で各液晶分子がその長軸を基板
16,17に対して垂直な向きに起立し、画素電極2−
共通電極29間に電界を印加した状態において基板1
6,17に対して平行になるように配向するタイプの垂
直配向モードの液晶が選定される。ただし、液晶にプレ
チルト角を導入する場合は、基板に対して完全に垂直配
向ではなく、基板面に垂直な線(法線)に対してある程
度の傾斜をもって配向する。このような垂直配向モード
の液晶の例としては、負の誘電異方性を有するネマチッ
ク液晶、コレステリック液晶等を挙げることができる。
In the present embodiment, the liquid crystal molecules 20 of the liquid crystal 20 stand with their major axes perpendicular to the substrates 16 and 17 in a state where no electric field is applied.
When an electric field is applied between the common electrodes 29, the substrate 1
A liquid crystal of a vertical alignment mode of a type which is oriented so as to be parallel to 6, 17 is selected. However, when a pretilt angle is introduced into the liquid crystal, the liquid crystal is not completely vertically aligned with the substrate but is oriented with a certain inclination with respect to a line (normal) perpendicular to the substrate surface. Examples of such a vertical alignment mode liquid crystal include a nematic liquid crystal having a negative dielectric anisotropy, a cholesteric liquid crystal, and the like.

【0059】本実施の形態の液晶装置においては、TF
Tアレイ基板18における画素コンタクトホール14の
形状が、図2に示したように、走査線5および容量線7
に沿って当該画素1のデータ線4の近傍から隣のデータ
線4の近傍まで延在するように細長くなっているので、
画素コンタクトホール14の部分の配向膜27が画素1
の一辺に沿って細長く落ち窪んだ状態となっている。そ
の結果、画素コンタクトホール14の近傍に存在する液
晶分子は、その大部分が画素コンタクトホール14が形
成された側の一辺からほぼ平坦な画素1の中央に向けて
倒れようとするので、液晶分子が様々な方向に向いたド
メイン構造が形成されにくくなり、従来に比べてディス
クリネーションの発生を抑制することができる。これに
より、画質の向上およびコントラスト比の向上が図れる
とともに、余計なディスクリネーションを隠す遮光層を
小さくできることで開口率の向上が図れる。
In the liquid crystal device of the present embodiment, TF
As shown in FIG. 2, the shape of the pixel contact hole 14 in the T array substrate 18 is changed to the scanning line 5 and the capacitor line 7.
Along the line from the vicinity of the data line 4 of the pixel 1 to the vicinity of the adjacent data line 4,
The alignment film 27 in the portion of the pixel contact hole 14 is
Is elongated along one side. As a result, most of the liquid crystal molecules existing in the vicinity of the pixel contact hole 14 tend to fall from one side on which the pixel contact hole 14 is formed toward the center of the substantially flat pixel 1. However, it is difficult to form domain structures oriented in various directions, and it is possible to suppress the occurrence of disclination as compared with the related art. As a result, the image quality and the contrast ratio can be improved, and the aperture ratio can be improved by reducing the size of the light-shielding layer that hides unnecessary disclination.

【0060】また、本実施の形態の液晶装置は、駆動方
法として1H反転駆動を用いた際に好適である。1H反
転とは、隣接する走査線5毎に逆極性の電圧を印加する
駆動方法であり、この駆動方法を採用した場合、隣接す
る走査線5間に横方向に電界が発生する。本実施の形態
の液晶装置においては、液晶分子がこの電界に沿って画
素コンタクトホール14が形成された画素の一辺側から
中央側に向けて倒れようとするので、ドメイン構造がよ
り形成されにくくなり、ディスクリネーションの発生を
抑制することができる。
The liquid crystal device of the present embodiment is suitable when 1H inversion driving is used as a driving method. The 1H inversion is a driving method in which a voltage of opposite polarity is applied to each adjacent scanning line 5. When this driving method is adopted, an electric field is generated in the horizontal direction between the adjacent scanning lines 5. In the liquid crystal device of the present embodiment, the liquid crystal molecules tend to fall from one side to the center of the pixel where the pixel contact hole 14 is formed along the electric field, so that the domain structure is less likely to be formed. Thus, occurrence of disclination can be suppressed.

【0061】また、本実施の形態の構成は、画素コンタ
クトホール14の位置と形状を変更しただけであるか
ら、製造プロセスは従来と変える必要がないという利点
を有している。
Further, the configuration of the present embodiment has an advantage that the manufacturing process does not need to be changed from the conventional one because only the position and the shape of the pixel contact hole 14 are changed.

【0062】[第2の実施の形態]以下、本発明の第2
の実施の形態の液晶装置について図5〜図13を参照し
て説明する。図5は、本実施の形態の液晶装置のTFT
アレイ基板の隣接する複数の画素群の平面図であり、図
6は、図5のB−B’断面図である。
[Second Embodiment] Hereinafter, a second embodiment of the present invention will be described.
The liquid crystal device according to the embodiment will be described with reference to FIGS. FIG. 5 shows a TFT of the liquid crystal device of the present embodiment.
FIG. 6 is a plan view of a plurality of pixel groups adjacent to each other on the array substrate, and FIG. 6 is a sectional view taken along line BB ′ of FIG.

【0063】図5、図6に示すように、本実施の形態の
TFTアレイ基板18の構成は、図2、図3に示した第
1の実施の形態のTFTアレイ基板18と基本的には類
似している。したがって、図5、図6において図2、図
3と共通の構成要素については同一の符号を付し、その
部分の詳細な説明は省略する。そして、本実施の形態の
TFTアレイ基板18が第1の実施の形態のTFTアレ
イ基板18と異なる点は、第1の実施の形態ではTFT
のドレイン領域と画素電極とが直接接続されていたのに
対し、本実施の形態ではTFTのドレイン領域と画素電
極とが他の導電層(バリア層)を介して電気的に接続さ
れている点であり、それに伴ってコンタクトホールの構
成も異なっている。
As shown in FIGS. 5 and 6, the structure of the TFT array substrate 18 of the present embodiment is basically the same as that of the TFT array substrate 18 of the first embodiment shown in FIGS. Similar. Therefore, in FIGS. 5 and 6, the same reference numerals are given to the same components as those in FIGS. 2 and 3, and detailed description of those portions will be omitted. The difference between the TFT array substrate 18 of the present embodiment and the TFT array substrate 18 of the first embodiment is that the TFT array substrate 18 of the first embodiment is different from the TFT array substrate 18 of the first embodiment.
In this embodiment, the drain region and the pixel electrode are electrically connected via another conductive layer (barrier layer), while the drain region is directly connected to the pixel electrode. Accordingly, the configuration of the contact hole is also different.

【0064】すなわち、図5に示すように、TFT3の
半導体層9のうち、ドレイン領域11と平面的に重な
り、さらに容量線7とも重なる部分に導電性のバリア層
32(導電層、右上がりの斜線で示す部分)が設けられ
ている。バリア層32は、TFT3のドレイン領域11
と画素電極2とを電気的に接続する際の中継層となるも
のであり、バリア層32の存在によって第1の実施の形
態(図3)で示したような深い画素コンタクトホール1
4を形成する必要がなくなり、深い画素コンタクトホー
ル14を形成する際のエッチングに伴う半導体層9の突
き抜け等の問題を回避することができる。
That is, as shown in FIG. 5, a portion of the semiconductor layer 9 of the TFT 3 which overlaps the drain region 11 in a plane and also overlaps the capacitor line 7 is provided with a conductive barrier layer 32 (a conductive layer, (A portion indicated by oblique lines). The barrier layer 32 is formed on the drain region 11 of the TFT 3.
And a pixel electrode 2 are electrically connected to each other, and serve as a relay layer. Due to the presence of the barrier layer 32, the deep pixel contact hole 1 as shown in the first embodiment (FIG. 3) is formed.
This eliminates the need to form the semiconductor layer 9, thereby avoiding problems such as penetration of the semiconductor layer 9 due to etching when forming the deep pixel contact hole 14.

【0065】図5における画素電極2の下側の辺に沿う
周縁部の中央に、TFT3のドレイン領域11とバリア
層32とを電気的に接続するためのドレインコンタクト
ホール33が形成されている。このドレインコンタクト
ホール33は、走査線5と容量線7との間に配置されて
いるが、これらの配線がドレイン領域11やバリア層3
2と短絡しないように容量線7の一部が切り欠かれ、こ
の切欠部7bの中にドレインコンタクトホール33が配
置されている。そして、紙面横方向に延びるドレイン領
域11、容量線7、バリア層32の全てに平面的に重な
るように、画素コンタクトホール34が設けられてい
る。本実施の形態の場合も、画素コンタクトホール34
は、走査線5および容量線7に沿う方向に延びるととも
に、互いに隣接する2本のデータ線4の近傍まで長く延
びている。
A drain contact hole 33 for electrically connecting the drain region 11 of the TFT 3 and the barrier layer 32 is formed at the center of the peripheral portion along the lower side of the pixel electrode 2 in FIG. The drain contact hole 33 is disposed between the scanning line 5 and the capacitance line 7.
A portion of the capacitance line 7 is cut out so as not to short-circuit with the drain line 2, and a drain contact hole 33 is arranged in the cutout 7 b. The pixel contact hole 34 is provided so as to overlap the drain region 11, the capacitor line 7, and the barrier layer 32 extending in the horizontal direction of the paper in a plan view. Also in the case of the present embodiment, the pixel contact hole 34
Extend in the direction along the scanning line 5 and the capacitance line 7 and extend long to the vicinity of two data lines 4 adjacent to each other.

【0066】本実施の形態の場合も第1の実施の形態と
同様、図4に示したように、画素電極2の中央が平坦な
光透過領域であり、画素電極2の4辺に沿う周縁部が土
手状に高い凸部2aとなっており、画素電極2の下側の
辺に沿う画素コンタクトホール34の部分が窪んだ形状
となっている。
In the present embodiment, as in the first embodiment, as shown in FIG. 4, the center of the pixel electrode 2 is a flat light transmitting area, and the periphery along the four sides of the pixel electrode 2 The portion is a bank-shaped high convex portion 2a, and the portion of the pixel contact hole 34 along the lower side of the pixel electrode 2 has a concave shape.

【0067】図6に示す断面構造も、図3に示す第1の
実施の形態とほぼ同様である。異なる点は、TFT3お
よび蓄積容量6を覆うように第1層間絶縁膜25が形成
され、第1層間絶縁膜25上には、第1層間絶縁膜25
およびゲート絶縁膜23を貫通するドレインコンタクト
ホール33を通じてTFT3のドレイン領域11と電気
的に接続されたバリア層32が形成されている。さら
に、第1層間絶縁膜25上にバリア層32を覆うように
下層側第2層間絶縁膜26aが形成され、下層側第2層
間絶縁膜26a上には、下層側第2層間絶縁膜26a、
第1層間絶縁膜25およびゲート絶縁膜23を貫通する
ソースコンタクトホール13を通じてTFT3のソース
領域10と電気的に接続されたデータ線4が形成されて
いる。
The sectional structure shown in FIG. 6 is almost the same as that of the first embodiment shown in FIG. The difference is that a first interlayer insulating film 25 is formed so as to cover the TFT 3 and the storage capacitor 6, and the first interlayer insulating film 25 is formed on the first interlayer insulating film 25.
And a barrier layer 32 electrically connected to the drain region 11 of the TFT 3 through a drain contact hole 33 penetrating the gate insulating film 23. Further, a lower second interlayer insulating film 26a is formed on the first interlayer insulating film 25 so as to cover the barrier layer 32, and the lower second interlayer insulating film 26a is formed on the lower second interlayer insulating film 26a.
The data line 4 electrically connected to the source region 10 of the TFT 3 is formed through the source contact hole 13 penetrating the first interlayer insulating film 25 and the gate insulating film 23.

【0068】そして、下層側第2層間絶縁膜26a上に
データ線4を覆うように上層側第2層間絶縁膜26bが
形成され、上層側第2層間絶縁膜26b上には、上層側
第2層間絶縁膜26bおよび下層側第2層間絶縁膜26
aを貫通する画素コンタクトホール34を通じてバリア
層32と電気的に接続された画素電極2が形成されてい
る。また、第2の実施の形態では、バリア層32がデー
タ線と重ならない領域であれば、画素コンタクトホール
34を設けることができるので、画素コンタクトホール
34の幅は第1の実施の形態より大きく、画素コンタク
トホール34のテーパ角は、所望の液晶のプレチルト角
とほぼ同じに設定されている。これにより、光透過領域
を小さくすることなく、効率的に土手状に高い凸部2a
と画素コンタクトホール34を形成することができ、有
利である。
Then, an upper second interlayer insulating film 26b is formed on the lower second interlayer insulating film 26a so as to cover the data lines 4, and an upper second interlayer insulating film 26b is formed on the upper second interlayer insulating film 26b. Interlayer insulating film 26b and lower second interlayer insulating film 26
The pixel electrode 2 is formed which is electrically connected to the barrier layer 32 through the pixel contact hole 34 penetrating a. In the second embodiment, the pixel contact hole 34 can be provided in a region where the barrier layer 32 does not overlap with the data line. Therefore, the width of the pixel contact hole 34 is larger than that of the first embodiment. The taper angle of the pixel contact hole 34 is set substantially equal to the desired pretilt angle of the liquid crystal. Thereby, the convex portion 2a having a high bank-like shape can be efficiently formed without reducing the light transmission area.
And the pixel contact hole 34 can be advantageously formed.

【0069】次に、本実施の形態の液晶装置の製造方
法、特にTFTアレイ基板の製造方法を図7〜図13を
用いて説明する。なお、図7〜図13は各工程における
TFTアレイ基板31側の各層を、図6と同様に図5の
B−B’断面に対応させて示す工程図である。
Next, a method of manufacturing the liquid crystal device according to the present embodiment, in particular, a method of manufacturing a TFT array substrate will be described with reference to FIGS. FIGS. 7 to 13 are process diagrams showing each layer on the TFT array substrate 31 side in each process corresponding to the BB ′ cross section of FIG. 5 as in FIG.

【0070】まず図7の工程(1)に示すように、石英
基板、ハードガラス、シリコン基板等の基板16を用意
する。そして、基板16の全面に、Ti、Cr、W、T
a、Mo等の金属や金属シリサイド等の金属合金膜を、
スパッタリングにより100〜500nm程度の膜厚、
好ましくは約200nmの膜厚の遮光膜36として形成
する。なお、遮光膜36上には、表面反射を緩和するた
めにポリシリコン膜等の反射防止膜を形成しても良い。
First, as shown in step (1) of FIG. 7, a substrate 16 such as a quartz substrate, hard glass, or silicon substrate is prepared. Then, Ti, Cr, W, T
a, a metal such as Mo, or a metal alloy film such as a metal silicide,
A film thickness of about 100 to 500 nm by sputtering,
Preferably, it is formed as a light-shielding film 36 having a thickness of about 200 nm. Note that an anti-reflection film such as a polysilicon film may be formed on the light-shielding film 36 to reduce surface reflection.

【0071】次に工程(2)に示すように、形成された
遮光膜36上にフォトリソグラフィーにより第1遮光層
21のパターンに対応するレジストマスク(図示せず)
を形成し、レジストマスクを介して遮光膜36に対しエ
ッチングを行うことにより、第1遮光層21を形成す
る。
Next, as shown in step (2), a resist mask (not shown) corresponding to the pattern of the first light shielding layer 21 is formed on the formed light shielding film 36 by photolithography.
The first light-shielding layer 21 is formed by etching the light-shielding film 36 via a resist mask.

【0072】次に工程(3)に示すように、第1遮光層
21の上に、例えば、常圧または減圧CVD法等によ
り、NSG、PSG、BSG、BPSGなどのシリケー
トガラス膜、もしくは窒化シリコン膜や酸化シリコン膜
等からなる下地絶縁膜22を形成する。この下地絶縁膜
22の膜厚は、例えば約500〜2000nmとする。
なお、TFTアレイ基板31裏面からの戻り光が問題に
ならない場合は、第1遮光層21を形成する必要はな
い。
Next, as shown in step (3), a silicate glass film such as NSG, PSG, BSG, BPSG or the like, or silicon nitride is formed on the first light shielding layer 21 by, for example, normal pressure or low pressure CVD. A base insulating film 22 made of a film, a silicon oxide film, or the like is formed. The thickness of the base insulating film 22 is, for example, about 500 to 2000 nm.
In the case where the return light from the rear surface of the TFT array substrate 31 does not matter, the first light shielding layer 21 does not need to be formed.

【0073】次に工程(4)に示すように、下地絶縁膜
22上に、減圧CVD法等によりアモルファスシリコン
膜を形成する。その後、窒素雰囲気中で、約600〜7
00℃にて約1〜10時間の熱処理を施すことにより、
ポリシリコン膜37を約50〜200nmの膜厚となる
まで固相成長させる。固相成長させる方法としては、R
TA(Rapid Thermal Anneal)を使った熱処理でも良い
し、エキシマレーザー等を用いても良い。なお、アモル
ファスシリコン膜を経ずに、減圧CVD法等によりポリ
シリコン膜を直接形成しても良い。あるいは、減圧CV
D法等により堆積したポリシリコン膜にシリコンイオン
を打ち込んで一旦非晶質化し、その後、熱処理等により
再結晶化させてポリシリコン膜を形成しても良い。
Next, as shown in step (4), an amorphous silicon film is formed on the base insulating film 22 by a low pressure CVD method or the like. Then, in a nitrogen atmosphere, about 600 to 7
By performing a heat treatment at 00 ° C. for about 1 to 10 hours,
The polysilicon film 37 is solid-phase grown to a thickness of about 50 to 200 nm. As a method for solid phase growth, R
Heat treatment using TA (Rapid Thermal Anneal) may be used, or excimer laser or the like may be used. Note that a polysilicon film may be directly formed by a low pressure CVD method or the like without passing through the amorphous silicon film. Alternatively, decompression CV
A polysilicon film may be formed by implanting silicon ions into the polysilicon film deposited by the method D or the like to make it amorphous once, and then recrystallizing it by heat treatment or the like.

【0074】次に工程(5)に示すように、フォトリソ
グラフィー工程、エッチング工程により上記ポリシリコ
ン膜37をパターニングすることにより、所定パターン
を有する半導体層9を形成する。この時、同パターンに
て半導体層9と一体の蓄積容量電極24を同時に形成す
る。
Next, as shown in step (5), the polysilicon layer 37 is patterned by a photolithography step and an etching step to form a semiconductor layer 9 having a predetermined pattern. At this time, the storage capacitor electrode 24 integral with the semiconductor layer 9 is simultaneously formed in the same pattern.

【0075】次に図8の工程(6)に示すように、TF
T3を構成する半導体層9を約900〜1300℃の温
度で熱酸化することにより、約30nm程度の比較的薄
い膜厚の熱酸化シリコン膜38を形成し、さらに工程
(7)に示すように、減圧CVD法等により高温酸化シ
リコン膜(HTO膜)や窒化シリコン膜からなる絶縁膜
39を約50nm程度の比較的薄い膜厚に堆積し、多層
構造を持つTFT3のゲート絶縁膜23を形成する。こ
の結果、ゲート絶縁膜23の膜厚は、約10〜150n
m程度となる。
Next, as shown in step (6) of FIG.
By thermally oxidizing the semiconductor layer 9 constituting T3 at a temperature of about 900 to 1300 ° C., a relatively thin thermally oxidized silicon film 38 of about 30 nm is formed. Further, as shown in step (7). Then, an insulating film 39 made of a high-temperature silicon oxide film (HTO film) or a silicon nitride film is deposited to a relatively thin film thickness of about 50 nm by a low pressure CVD method or the like to form the gate insulating film 23 of the TFT 3 having a multilayer structure. . As a result, the thickness of the gate insulating film 23 is about 10 to 150 n.
m.

【0076】次に工程(8)に示すように、フォトリソ
グラフィー工程、エッチング工程により蓄積容量電極2
4となる部分を除く半導体層9上にレジストマスク40
を形成した後、例えばリン(P)イオンをドーズ量約3
×1012/cmでドープして、蓄積容量電極24を
低抵抗化しても良い。その場合、イオン注入後、レジス
トマスク40は除去する。
Next, as shown in step (8), the storage capacitor electrode 2 is formed by a photolithography step and an etching step.
A resist mask 40 is formed on the semiconductor layer 9 except for the portion that becomes 4.
Is formed, for example, phosphorus (P) ions are introduced at a dose of about 3
The resistance of the storage capacitor electrode 24 may be reduced by doping at × 10 12 / cm 2 . In that case, after ion implantation, the resist mask 40 is removed.

【0077】次に工程(9)に示すように、減圧CVD
法等によりポリシリコン膜41を堆積し、さらにリン
(P)を熱拡散し、ポリシリコン膜41を導電化する。
または、Pイオンをポリシリコン膜の成膜と同時に導入
しても良い。ポリシリコン膜41の膜厚は、約100〜
500nm、好ましくは約300nmに堆積する。
Next, as shown in step (9), low pressure CVD
A polysilicon film 41 is deposited by a method or the like, and phosphorus (P) is thermally diffused to make the polysilicon film 41 conductive.
Alternatively, P ions may be introduced simultaneously with the formation of the polysilicon film. The thickness of the polysilicon film 41 is about 100 to
Deposit at 500 nm, preferably about 300 nm.

【0078】次に図9の工程(10)に示すように、レ
ジストマスク(図示せず)を用いたフォトリソグラフィ
ー工程、エッチング工程等によりポリシリコン膜41の
パターニングを行い、所定パターンの走査線5および容
量線7を形成する。走査線5および容量線7は、高融点
金属や金属シリサイド等の金属合金膜で形成しても良い
し、ポリシリコン膜等と組み合わせた多層配線としても
良い。
Next, as shown in step (10) of FIG. 9, the polysilicon film 41 is patterned by a photolithography step using a resist mask (not shown), an etching step, etc. And the capacitance line 7 is formed. The scanning lines 5 and the capacitance lines 7 may be formed of a metal alloy film such as a refractory metal or a metal silicide, or may be a multilayer wiring combined with a polysilicon film or the like.

【0079】次に工程(11)に示すように、TFT3
をLDD構造を持つnチャネル型のTFTとする場合、
半導体層9に、まず低濃度ソース領域10bおよび低濃
度ドレイン領域11bを形成するために、走査線5の一
部であるゲート電極をマスクとして、PなどのV族元素
の不純物を低濃度で(例えば、Pイオンを1×10
〜3×1013/cmのドーズ量にて)ドープする。
これにより走査線5下の半導体層9はチャネル領域12
となる。
Next, as shown in step (11), the TFT 3
Is an n-channel TFT having an LDD structure,
First, in order to form a low-concentration source region 10b and a low-concentration drain region 11b in the semiconductor layer 9, an impurity of a group V element such as P is doped at a low concentration using a gate electrode that is a part of the scanning line 5 as a mask ( for example, P ions 1 × 10 1 3
に て 3 × 10 13 / cm 2 at a dose).
As a result, the semiconductor layer 9 below the scanning line 5 becomes the channel region 12.
Becomes

【0080】次に工程(12)に示すように、TFT3
を構成する高濃度ソース領域10aおよび高濃度ドレイ
ン領域11aを形成するために、走査線5よりも幅の広
いレジストマスク42を走査線5上に形成した後、同じ
くPなどのV族元素の不純物を高濃度で(例えば、Pイ
オンを1×1015〜3×1015/cmのドーズ量
にて)ドープする。なお、例えば低濃度の不純物のドー
プを行わずに、オフセット構造のTFTとしてもよく、
走査線5の一部であるゲート電極をマスクとして、Pイ
オン、Bイオン等を用いたイオン注入技術によりセルフ
アライン型のTFTとしてもよい。
Next, as shown in step (12), the TFT 3
After forming a resist mask 42 wider than the scanning line 5 on the scanning line 5 in order to form the high concentration source region 10a and the high concentration drain region 11a, (For example, P ions are doped at a dose of 1 × 10 15 to 3 × 10 15 / cm 2 ). It is to be noted that, for example, a TFT having an offset structure may be used without doping a low-concentration impurity.
A self-aligned TFT may be formed by an ion implantation technique using P ions, B ions, or the like, using a gate electrode that is a part of the scanning line 5 as a mask.

【0081】次に図10の工程(13)に示すように、
レジストマスク42を除去した後、走査線5上、容量線
7上およびゲート絶縁膜23上に、減圧CVD法、プラ
ズマCVD法等により高温酸化シリコン膜(HTO膜)
や窒化シリコン膜からなる第1層間絶縁膜25を10〜
200nm程度の比較的薄い膜厚に堆積する。ただし、
第1層間絶縁膜25は、多層膜から構成してもよいし、
一般にTFTのゲート絶縁膜を形成するのに用いられる
各種の公知技術により、第1層間絶縁膜を形成可能であ
る。
Next, as shown in step (13) of FIG.
After removing the resist mask 42, a high-temperature silicon oxide film (HTO film) is formed on the scanning lines 5, the capacitance lines 7, and the gate insulating film 23 by a low pressure CVD method, a plasma CVD method, or the like.
And a first interlayer insulating film 25 made of a silicon nitride film.
It is deposited to a relatively thin film thickness of about 200 nm. However,
The first interlayer insulating film 25 may be composed of a multilayer film,
The first interlayer insulating film can be formed by various known techniques generally used to form a gate insulating film of a TFT.

【0082】次に工程(14)に示すように、後で形成
するバリア層32と高濃度ドレイン領域11aとを電気
的に接続するためのドレインコンタクトホール33を、
反応性イオンエッチング、反応性イオンビームエッチン
グ等のドライエッチングにより形成する。このようなド
ライエッチングは、指向性が高いため、小さな径のコン
タクトホールを開孔可能である。あるいは、コンタクト
ホールが半導体層を突き抜けるのを防止するのに有利な
ウエットエッチングを併用してもよい。このウエットエ
ッチングは、コンタクトホールに対し、より良好に電気
的な接続をとるためのテーパを付与する観点からも有効
である。
Next, as shown in step (14), a drain contact hole 33 for electrically connecting a barrier layer 32 to be formed later and the high-concentration drain region 11a is formed.
It is formed by dry etching such as reactive ion etching and reactive ion beam etching. Since such dry etching has high directivity, a contact hole having a small diameter can be formed. Alternatively, wet etching which is advantageous for preventing the contact hole from penetrating through the semiconductor layer may be used together. This wet etching is also effective from the viewpoint of providing a taper for better electrical connection to the contact hole.

【0083】次に工程(15)に示すように、第1層間
絶縁膜25およびドレインコンタクトホール33を介し
て覗く高濃度ドレイン領域11aの全面に、Ti、C
r、W、Ta、Mo等の金属や金属シリサイド等の金属
合金膜をスパッタリングにより堆積して、50〜500
nm程度の膜厚の導電膜43を形成する。なお、この導
電膜43上には、表面反射を緩和するためにポリシリコ
ン膜等の反射防止膜を形成して2層以上から構成しても
良い。また、導電膜43は応力緩和のためにポリシリコ
ン膜等を用いても良いし、ポリシリコン膜と金属合金膜
で2層以上の導電膜43を形成してもよい。
Next, as shown in a step (15), Ti, C is formed on the entire surface of the high-concentration drain region 11a viewed through the first interlayer insulating film 25 and the drain contact hole 33.
A metal such as r, W, Ta, Mo, or a metal alloy film such as a metal silicide is deposited by sputtering, and 50 to 500
A conductive film 43 having a thickness of about nm is formed. Note that an anti-reflection film such as a polysilicon film may be formed on the conductive film 43 to reduce surface reflection, and may be composed of two or more layers. Further, as the conductive film 43, a polysilicon film or the like may be used for stress relaxation, or two or more conductive films 43 may be formed using a polysilicon film and a metal alloy film.

【0084】次に図11の工程(16)に示すように、
形成された導電膜43上にフォトリソグラフィーにより
バリア層32のパターンに対応するレジストマスク(図
示せず)を形成し、レジストマスクを介して導電膜43
のエッチングを行うことにより、バリア層32を形成す
る。
Next, as shown in step (16) of FIG.
A resist mask (not shown) corresponding to the pattern of the barrier layer 32 is formed on the formed conductive film 43 by photolithography, and the conductive film 43 is formed via the resist mask.
The barrier layer 32 is formed by performing the above etching.

【0085】次に工程(17)に示すように、第1層間
絶縁膜25およびバリア層32を覆うように、例えば常
圧または減圧CVD法等を用いて下層側第2層間絶縁膜
26aを形成する。下層側第2層間絶縁膜26aの膜厚
は、約500〜1500nmが好ましい。下層側第2層
間絶縁膜26aの膜厚が500nm以上あれば、データ
線4および走査線5間における寄生容量はあまり問題と
ならない。
Next, as shown in step (17), a lower second interlayer insulating film 26a is formed to cover the first interlayer insulating film 25 and the barrier layer 32 by, for example, normal pressure or low pressure CVD. I do. The thickness of the lower second interlayer insulating film 26a is preferably about 500 to 1500 nm. If the thickness of the lower-layer-side second interlayer insulating film 26a is 500 nm or more, the parasitic capacitance between the data line 4 and the scanning line 5 does not matter much.

【0086】次に工程(18)に示すように、高濃度ソ
ース領域10aおよび高濃度ドレイン領域11aを活性
化するために約1000℃の熱処理を20分程度行った
後、データ線4に対するソースコンタクトホール13を
開孔する。また、走査線5や容量線7を基板周辺領域に
おいて図示しない配線と接続するためのコンタクトホー
ルも、ソースコンタクトホール13と同一の工程により
下層側第2層間絶縁膜26aに開孔することができる。
Next, as shown in step (18), a heat treatment at about 1000 ° C. is performed for about 20 minutes to activate the high-concentration source region 10a and the high-concentration drain region 11a. A hole 13 is opened. Also, a contact hole for connecting the scanning line 5 and the capacitor line 7 to a wiring (not shown) in the peripheral region of the substrate can be formed in the lower second interlayer insulating film 26a by the same process as the source contact hole 13. .

【0087】次に図12の工程(19)に示すように、
下層側第2層間絶縁膜26aの上に、スパッタリング等
により遮光性のAl等の低抵抗金属や金属シリサイド等
を金属膜44として、約100〜1000nm程度の膜
厚、好ましくは約500nmの厚さに堆積する。
Next, as shown in step (19) of FIG.
A low-resistance metal such as Al or a metal silicide, such as Al, which is light-shielding by sputtering or the like as a metal film 44 on the lower-layer-side second interlayer insulating film 26a, and has a thickness of about 100 to 1000 nm, preferably about 500 nm. Deposited on

【0088】次に工程(20)に示すように、フォトリ
ソグラフィー工程、エッチング工程等により金属膜44
をパターニングすることにより、データ線4を形成す
る。
Next, as shown in a step (20), a metal film 44 is formed by a photolithography step, an etching step, or the like.
Is patterned to form the data lines 4.

【0089】次に工程(21)に示すように、データ線
4上を覆うように、例えば常圧または減圧CVD法ある
いはプラズマCVD法等を用いて上層側第2層間絶縁膜
26bを形成する。上層側第2層間絶縁膜26bの膜厚
は約500〜1500nmが好ましい。
Next, as shown in step (21), an upper second interlayer insulating film 26b is formed so as to cover the data lines 4 by using, for example, normal pressure or reduced pressure CVD or plasma CVD. The thickness of the upper-layer second interlayer insulating film 26b is preferably about 500 to 1500 nm.

【0090】次に図13の工程(22)に示すように、
上層側第2層間絶縁膜26bおよび下層側第2層間絶縁
膜26aを貫通して次に形成する画素電極2とバリア層
32とを電気的に接続するための画素コンタクトホール
34を、反応性イオンエッチング、反応性イオンビーム
エッチングなどのドライエッチングにより形成する。こ
こでは、コンタクトホールの形状をテーパ状にするため
にウェットエッチングを併用する。
Next, as shown in step (22) of FIG.
A pixel contact hole 34 for penetrating the upper second interlayer insulating film 26b and the lower second interlayer insulating film 26a to electrically connect the pixel electrode 2 to be formed next and the barrier layer 32 is formed by reactive ion It is formed by dry etching such as etching and reactive ion beam etching. Here, wet etching is used together to make the shape of the contact hole tapered.

【0091】次に工程(23)に示すように、上層側第
2層間絶縁膜26b上に、スパッタリング等によりIT
O膜等の透明導電膜45を約50〜200nmの膜厚に
堆積し、さらに工程(24)に示すように、フォトリソ
グラフィー工程、エッチング工程等により透明導電膜4
5をパターニングし、画素電極2を形成する。なお、当
該液晶装置を反射型の液晶装置に用いる場合には、Al
等の反射率の高い不透明な材料から画素電極を形成して
もよい。続いて、画素電極2の上にポリイミド系の配向
膜の塗布液を塗布した後、所定のプレチルト角を持つよ
うに所定方向でラビング処理を施すこと等により、配向
膜27を形成する。以上の工程により、TFTアレイ基
板18が完成する。
Next, as shown in a step (23), an IT layer is formed on the upper second interlayer insulating film 26b by sputtering or the like.
A transparent conductive film 45 such as an O film is deposited to a thickness of about 50 to 200 nm, and as shown in a step (24), a transparent conductive film 4 is formed by a photolithography step, an etching step, or the like.
5 is patterned to form a pixel electrode 2. When the liquid crystal device is used for a reflection type liquid crystal device, Al
The pixel electrode may be formed from an opaque material having a high reflectivity such as. Subsequently, after applying a coating liquid for a polyimide-based alignment film on the pixel electrode 2, a rubbing process is performed in a predetermined direction so as to have a predetermined pretilt angle, and the like, thereby forming an alignment film 27. Through the above steps, the TFT array substrate 18 is completed.

【0092】他方、対向基板に関しては工程図の図示を
省略するが、ガラス基板等の基板17がまず用意され、
第2遮光層28を、例えば金属クロムをスパッタリング
した後、フォトリソグラフィー工程、エッチング工程を
経て形成する。なお、第2遮光層28は、Cr、Ni、
Alなどの金属材料の他、カーボンやTiをフォトレジ
ストに分散した樹脂ブラックなどの材料から形成しても
よい。次に、対向基板19の全面に、スパッタリング等
によりITO等の透明導電膜を約50〜200nmの膜
厚に堆積することにより共通電極29を形成する。さら
に、共通電極29の全面に配向膜30を形成する。
On the other hand, although a process diagram is not shown for the counter substrate, a substrate 17 such as a glass substrate is first prepared.
The second light-shielding layer 28 is formed through a photolithography step and an etching step after sputtering metal chromium, for example. The second light shielding layer 28 is made of Cr, Ni,
In addition to a metal material such as Al, it may be formed from a material such as resin black in which carbon or Ti is dispersed in a photoresist. Next, the common electrode 29 is formed by depositing a transparent conductive film such as ITO to a thickness of about 50 to 200 nm on the entire surface of the counter substrate 19 by sputtering or the like. Further, an alignment film 30 is formed on the entire surface of the common electrode 29.

【0093】最後に、上述のように各層が形成されたT
FTアレイ基板18と対向基板19とを対向させて配置
し、シール材により貼り合わせ、空セルを作製する。次
いで、液晶20を空セル内に封入すれば、本実施の形態
の液晶装置が完成する。
Finally, the T on which each layer is formed as described above
The FT array substrate 18 and the counter substrate 19 are arranged to face each other, and are bonded to each other with a sealing material to produce an empty cell. Next, when the liquid crystal 20 is sealed in the empty cell, the liquid crystal device of the present embodiment is completed.

【0094】比較例として図24に示すように、画素コ
ンタクトホール47を隣接するデータ線4の間のほぼ中
央に小さく形成した場合、この部分のみが局所的に窪ん
だ形状となっており、液晶分子が、電界印加時に画素コ
ンタクトホール47の位置を中心として様々な方向に向
けて倒れるため、特に画素電極2の下側の辺に沿う周縁
部の中央付近にディスクリネーションが生じていた。
As a comparative example, as shown in FIG. 24, when a pixel contact hole 47 is formed small at almost the center between adjacent data lines 4, only this portion has a locally concave shape. Molecules fall in various directions around the position of the pixel contact hole 47 when an electric field is applied, so that disclination occurs particularly near the center of the peripheral portion along the lower side of the pixel electrode 2.

【0095】これに対して、本実施の形態の液晶装置で
は、画素電極2とバリア層32とを電気的に接続する画
素コンタクトホール34を、互いに隣接するデータ線4
間で走査線5に沿って延在させた形状となっている。こ
れにより、ディスクリネーションの発生を抑制すること
ができ、画質の向上、コントラスト比の向上、開口率の
向上が図れるという第1の実施の形態と同様の効果を得
ることができる。
On the other hand, in the liquid crystal device of the present embodiment, the pixel contact hole 34 for electrically connecting the pixel electrode 2 and the barrier layer 32 is connected to the adjacent data line 4.
The shape extends along the scanning line 5 between them. As a result, it is possible to suppress the occurrence of disclination, and it is possible to obtain the same effects as those of the first embodiment in that the image quality, the contrast ratio, and the aperture ratio can be improved.

【0096】また、第1の実施の形態の場合は、図2に
示したように、画素コンタクトホール14の部分で画素
電極2がTFT3のドレイン領域11に直接接続されて
いるため、画素コンタクトホール14のパターンと容量
線7のパターンとを平面的に重ねることができない。し
たがって、画素コンタクトホール14のパターンが容量
線7のパターンの制限を受け、画素コンタクトホール1
4の面積を広くするとその分蓄積容量6の面積が小さく
なるため、画素コンタクトホール14の面積をむやみに
広げることはできない。
Also, in the case of the first embodiment, as shown in FIG. 2, the pixel electrode 2 is directly connected to the drain region 11 of the TFT 3 at the pixel contact hole 14, so that the pixel contact hole The pattern 14 and the pattern of the capacitor line 7 cannot be overlapped in a plane. Therefore, the pattern of the pixel contact hole 14 is limited by the pattern of the capacitor line 7 and the pattern of the pixel contact hole 1 is limited.
When the area of the pixel contact hole 14 is increased, the area of the storage capacitor 6 is correspondingly reduced, so that the area of the pixel contact hole 14 cannot be increased unnecessarily.

【0097】これに対して、本実施の形態の場合、図5
に示したように、画素コンタクトホール34の部分は画
素電極2とバリア層32とを接続している部分であるか
ら、画素コンタクトホール34のパターンとバリア層3
2の下方に位置する容量線7のパターンとを平面的に重
ねることができる。したがって、蓄積容量6の面積を小
さくすることなく、画素コンタクトホール34の面積を
充分に広げることができる。これにより、液晶の配向制
御に与える画素コンタクトホール34の影響を大きくす
ることができる。
On the other hand, in the case of this embodiment, FIG.
Since the pixel contact hole 34 connects the pixel electrode 2 and the barrier layer 32, the pattern of the pixel contact hole 34 and the barrier layer 3
2 and the pattern of the capacitor line 7 located below the capacitor line 2 can be superimposed two-dimensionally. Therefore, the area of the pixel contact hole 34 can be sufficiently increased without reducing the area of the storage capacitor 6. Thereby, the influence of the pixel contact hole 34 on the alignment control of the liquid crystal can be increased.

【0098】[第3の実施の形態]以下、本発明の第3
の実施の形態の液晶装置について図14を参照して説明
する。図14は、本実施の形態の液晶装置の断面構造を
示す図であり、図5のB−B’断面に対応する断面図で
ある。本実施の形態の液晶装置の平面的なパターン構成
は第2の実施の形態の図5と全く同様であるため、ここ
では第2の実施の形態の図6に相当する断面図のみを提
示する。図14において図6と共通の構成要素について
は同一の符号を付し、詳細な説明は省略する。
[Third Embodiment] Hereinafter, a third embodiment of the present invention will be described.
The liquid crystal device according to the embodiment will be described with reference to FIG. FIG. 14 is a diagram showing a cross-sectional structure of the liquid crystal device of the present embodiment, and is a cross-sectional view corresponding to a cross section taken along line BB ′ of FIG. Since the planar pattern configuration of the liquid crystal device of this embodiment is exactly the same as that of FIG. 5 of the second embodiment, only a cross-sectional view corresponding to FIG. 6 of the second embodiment will be presented here. . 14, the same reference numerals are given to the same components as those in FIG. 6, and the detailed description will be omitted.

【0099】第1、第2の実施の形態では、画素電極2
の4辺全てに沿う周縁部が平面視ロ字状の土手状に突出
していた。これに対して、以下に説明する第3〜第5の
実施の形態では、図5における画素電極2の下側の辺に
沿う周縁部のみを画素電極2の中央部と同じレベルに平
坦化するか、もしくは画素電極2の中央部よりも窪ま
せ、図22に示したように、残りの3辺に沿う周縁部を
平面視コ字状の土手状に突出させるための構成を例示す
る。
In the first and second embodiments, the pixel electrode 2
The peripheral portions along all four sides of the above-mentioned shape protruded in a bank shape in a rectangular shape in plan view. On the other hand, in the third to fifth embodiments described below, only the peripheral portion along the lower side of the pixel electrode 2 in FIG. 5 is flattened to the same level as the central portion of the pixel electrode 2. Alternatively, a configuration in which the peripheral edge along the remaining three sides is protruded in a U-shaped bank shape as shown in FIG.

【0100】本実施の形態の液晶装置の場合も、積層構
造そのものは図6に示した構造と全く同じであるが、図
14に示すように、基板16の画素コンタクトホール3
4に対応する位置に窪み16aが形成されており、その
上に各層が積層されている。なお、窪み16aの深さは
半導体層9、容量線7、バリア層32の3層の膜厚分の
合計にほぼ等しく設定されている。したがって、蓄積容
量電極24、容量線7、バリア層32の一部などが窪み
16aの中に埋め込まれたような状態となっており、図
5における画素電極2の下側の辺の周縁部は画素電極2
の中央部に対して平坦化され、その上で画素コンタクト
ホール34の部分が窪んだ構造となっている。
In the case of the liquid crystal device of this embodiment, the laminated structure itself is exactly the same as the structure shown in FIG. 6, but as shown in FIG.
A depression 16a is formed at a position corresponding to No. 4, and each layer is stacked thereon. The depth of the recess 16a is set substantially equal to the sum of the thicknesses of the three layers of the semiconductor layer 9, the capacitor line 7, and the barrier layer 32. Therefore, the storage capacitor electrode 24, the capacitor line 7, a part of the barrier layer 32, and the like are in a state of being buried in the recess 16a, and the peripheral edge of the lower side of the pixel electrode 2 in FIG. Pixel electrode 2
Is flattened with respect to the center portion of the pixel contact hole, and the pixel contact hole 34 is recessed thereon.

【0101】上記構成の液晶装置を製造する場合には、
まず最初の工程で、基板16の表面に画素コンタクトホ
ール34に対応する部分が開口したレジストマスクを形
成し、ウェットエッチングなどの手法を用いて所定の深
さの窪み16aを形成すれば良い。その後の工程は第2
の実施の形態と全く同じで良い。
When manufacturing the liquid crystal device having the above structure,
First, in a first step, a resist mask having an opening corresponding to the pixel contact hole 34 is formed on the surface of the substrate 16, and the depression 16 a having a predetermined depth may be formed using a technique such as wet etching. Subsequent steps are the second
It may be exactly the same as the embodiment.

【0102】本実施の形態の液晶装置においては、1つ
の画素電極2の1辺に沿う周縁部のみを画素電極2の中
央部と同じレベルに平坦化したことによって、残りの3
辺に沿う周縁部を平面視コ字状の土手状に突出させるこ
とができる。そのため、上述したように、画素電極2の
周縁部の3辺に平面視コ字状の凸部を設けたことによる
配向制御効果と、データ線4間で走査線5に沿って延び
る画素コンタクトホール34を設けたことによる配向制
御効果とが相俟って、画素コンタクトホール近傍の液晶
分子が、画素電極2の辺のうち、凸部のない1辺側(図
5における画素電極の下側の辺側)からこの辺と対向す
る辺側に向けて揃って倒れる傾向がより強まり、ディス
クリネーションをより確実に抑制することができる。
In the liquid crystal device of the present embodiment, only the periphery along one side of one pixel electrode 2 is flattened to the same level as the center of the pixel electrode 2 so that the remaining three
A peripheral portion along the side can be projected in a bank shape in a U-shape in plan view. Therefore, as described above, the alignment control effect due to the provision of the U-shaped projections on the three sides of the peripheral portion of the pixel electrode 2 and the pixel contact hole extending along the scanning line 5 between the data lines 4 The liquid crystal molecules in the vicinity of the pixel contact hole are combined with one side of the side of the pixel electrode 2 where there is no convex portion (the lower side of the pixel electrode in FIG. 5). The tendency to fall together from the side (side) to the side opposite to this side is further increased, and disclination can be suppressed more reliably.

【0103】[第4の実施の形態]以下、本発明の第4
の実施の形態の液晶装置について図15〜図17を参照
して説明する。図15および図16は、本実施の形態の
液晶装置の断面構造を示す図であり、図15は図5のB
−B’断面に対応する断面図、図16は図5のC−C’
断面に対応する断面図(TFTアレイ基板側のみを示
す)である。図15および図16において図6と共通の
構成要素については同一の符号を付し、詳細な説明は省
略する。
[Fourth Embodiment] Hereinafter, a fourth embodiment of the present invention will be described.
The liquid crystal device according to the embodiment will be described with reference to FIGS. 15 and 16 are diagrams showing a cross-sectional structure of the liquid crystal device of the present embodiment, and FIG.
16 is a cross-sectional view corresponding to the cross section taken along the line B-B ', and FIG.
FIG. 3 is a cross-sectional view corresponding to the cross section (only the TFT array substrate side is shown). 15 and 16, the same reference numerals are given to the same components as those in FIG. 6, and the detailed description will be omitted.

【0104】本実施の形態の液晶装置においては、図1
4に示した第3の実施の形態のように基板16に窪み1
6aは形成されておらず、基板16の表面は平坦であ
る。そして、図6に示した第2の実施の形態と異なる点
は、図15に示すように、下層側第2層間絶縁膜26a
が厚く形成されて、その表面が平坦化されており、平坦
化した下層側第2層間絶縁膜26a上にデータ線4が形
成されている。
In the liquid crystal device of the present embodiment, FIG.
As in the third embodiment shown in FIG.
6a is not formed, and the surface of the substrate 16 is flat. The second embodiment differs from the second embodiment shown in FIG. 6 in that, as shown in FIG.
Is formed thick and its surface is flattened, and the data line 4 is formed on the flattened lower second interlayer insulating film 26a.

【0105】図16は図5のC−C’断面、すなわち、
画素電極2の下側の辺の周縁部を辺に直交する方向に切
断した断面図を示している。下層側第2層間絶縁膜26
aの表面が平坦化されている点を除いて、画素コンタク
トホール34の部分の構成自体は図6と変わりないが、
下層側第2層間絶縁膜26a上の走査線5の上方にあた
る領域に、データ線4と同一の膜で形成された導電層4
9が設けられている。
FIG. 16 is a sectional view taken along the line CC ′ in FIG.
FIG. 3 is a cross-sectional view of the lower edge of the pixel electrode 2 cut in a direction perpendicular to the edge. Lower second interlayer insulating film 26
The configuration itself of the pixel contact hole 34 is the same as that of FIG. 6 except that the surface of a is flattened.
A conductive layer 4 formed of the same film as the data line 4 is formed in a region above the scanning line 5 on the lower-layer side second interlayer insulating film 26a.
9 are provided.

【0106】本実施の形態の液晶装置を製造する際に
は、バリア層32を形成するまでの工程は第2の実施の
形態で説明した製造プロセスと同様に行い、その後、下
層側第2層間絶縁膜26aを第2の実施の形態における
膜厚よりも充分に厚い膜厚で成膜する。その後、エッチ
バック法、化学機械的研磨(CMP)法等の周知の平坦
化技術を用いて、下層側第2層間絶縁膜26aの表面を
平坦化する。そして、下層側第2層間絶縁膜26aを貫
通してTFT3のソース領域10に達するソースコンタ
クトホール13を開孔し、Al等の低抵抗金属や金属シ
リサイド等からなる金属膜を全面に成膜した後、フォト
リソグラフィー、エッチング等を用いて金属膜をパター
ニングすることにより、データ線4を形成すると同時
に、走査線5の上方にあたる領域に金属膜を残存させ、
上記の導電層49とする。ここでは、フォトリソグラフ
ィー工程で使用するフォトマスクのパターンとして、デ
ータ線4のパターンに加えて、走査線5の上方にあたる
領域に金属膜を残存させるためのパターンを作っておけ
ば良い。
In manufacturing the liquid crystal device of the present embodiment, steps up to the formation of the barrier layer 32 are performed in the same manner as the manufacturing process described in the second embodiment. The insulating film 26a is formed to a thickness sufficiently larger than the thickness in the second embodiment. Thereafter, the surface of the lower second interlayer insulating film 26a is planarized by using a known planarization technique such as an etch-back method or a chemical mechanical polishing (CMP) method. Then, a source contact hole 13 reaching the source region 10 of the TFT 3 through the lower second interlayer insulating film 26a is opened, and a metal film made of a low-resistance metal such as Al or a metal silicide is formed on the entire surface. Thereafter, the data line 4 is formed by patterning the metal film using photolithography, etching, or the like, and at the same time, the metal film is left in a region above the scanning line 5,
The conductive layer 49 is used. Here, as a pattern of the photomask used in the photolithography step, in addition to the pattern of the data line 4, a pattern for leaving the metal film in a region above the scanning line 5 may be formed.

【0107】この時点でのTFTアレイ基板の1画素分
の形状を模式的に表したものが図17である。この図の
ように、表面が平坦な下層側第2層間絶縁膜26a上
に、互いに平行に延在するデータ線4と、これらデータ
線4間にデータ線4と直交する方向に延在する導電層4
9とが設けられている。この導電層49は、データ線4
同士を短絡させないようにデータ線4とは離間して形成
されている。なお、図17中の符号34は、下層側第2
層間絶縁膜26a形成後に形成する画素コンタクトホー
ルを示している。
FIG. 17 schematically shows the shape of one pixel of the TFT array substrate at this time. As shown in this figure, data lines 4 extending in parallel with each other and conductive portions extending in a direction orthogonal to data lines 4 between these data lines 4 on lower-side second interlayer insulating film 26a having a flat surface. Layer 4
9 are provided. The conductive layer 49 is formed on the data line 4
The data lines 4 are formed apart from each other so as not to short-circuit each other. In addition, the code | symbol 34 in FIG.
A pixel contact hole formed after the formation of the interlayer insulating film 26a is shown.

【0108】以降の工程は、上層側第2層間絶縁膜26
bの形成、画素コンタクトホール34の形成、画素電極
2の形成と続き、第2の実施の形態で説明した製造プロ
セスと同様である。
The subsequent steps are performed on the upper second interlayer insulating film 26.
Subsequent to the formation of b, the formation of the pixel contact hole 34, and the formation of the pixel electrode 2, the process is the same as the manufacturing process described in the second embodiment.

【0109】第3の実施の形態は、配線の一部を基板1
6に形成した窪み16aに埋め込むことによって、画素
電極2の1辺に沿う周縁部のみを平坦化し、残りの3辺
に沿う周縁部を平面視コ字状の土手状に突出させたもの
であった。これに対して、本実施の形態は、下層側第2
層間絶縁膜26a形成後の段階で基板16の表面を一旦
平坦化しておき、データ線4形成用の金属膜を用いて画
素電極2の3辺に沿う土手の部分を突出させるというも
のである。したがって、本実施の形態によれば、図22
に示したような周縁部に平面視コ字状の凸部を有する画
素電極2を確実に形成することができる。
In the third embodiment, a part of the wiring is
By embedding in the recesses 16a formed in FIG. 6, only the peripheral portion along one side of the pixel electrode 2 is flattened, and the peripheral portions along the remaining three sides are projected in a U-shaped bank shape in plan view. Was. On the other hand, in the present embodiment, the lower layer side second
At the stage after the formation of the interlayer insulating film 26a, the surface of the substrate 16 is once flattened, and the bank portions along the three sides of the pixel electrode 2 are projected using a metal film for forming the data lines 4. Therefore, according to the present embodiment, FIG.
It is possible to reliably form the pixel electrode 2 having a convex portion having a U-shape in a peripheral portion as shown in FIG.

【0110】その結果、画素電極2周縁部の3辺に平面
視コ字状の凸部を設けたことによる配向制御効果と、デ
ータ線4間で走査線5に沿って延びる画素コンタクトホ
ール34を設けたことによる配向制御効果とにより、デ
ィスクリネーションをより確実に抑制でき、コントラス
ト比の向上が図れる、という第3の実施の形態と同様の
効果を得ることができる。
As a result, the alignment control effect due to the provision of the U-shaped convex portions on the three sides of the peripheral portion of the pixel electrode 2 and the pixel contact hole 34 extending along the scanning line 5 between the data lines 4 are formed. With the orientation control effect provided by the provision, disclination can be more reliably suppressed, and an effect similar to that of the third embodiment, in which the contrast ratio can be improved, can be obtained.

【0111】なお、本実施の形態においては、データ線
4を構成する金属膜を用いて画素電極の3辺に沿う土手
となる部分を形成したが、この部分を形成するにあたっ
てはデータ線4を構成する金属膜に限ることなく、全く
別の膜を用いても良い。しかしながら、液晶装置として
実質的に必要でない他の膜を用いて土手の部分を形成し
たのでは、製造プロセス中の工程数が増えたり、積層構
造が複雑化するという点で好ましくない。この点からす
ると、本実施の形態の方法は、液晶装置として本来必要
な膜を利用して土手の部分を形成しているので、従来の
製造プロセスを変更することなく、画素電極周縁部の3
辺に平面視コ字状の凸部を形成することができる、とい
う利点を有している。
In the present embodiment, the metal film forming the data line 4 is used to form the bank portions along the three sides of the pixel electrode. In forming this portion, the data line 4 must be formed. A completely different film may be used without being limited to the constituent metal film. However, it is not preferable that the bank portion is formed by using another film which is not substantially necessary for the liquid crystal device, because the number of steps in the manufacturing process increases and the laminated structure becomes complicated. From this point, in the method according to the present embodiment, since the bank portion is formed by using a film originally required as a liquid crystal device, the pixel electrode peripheral portion can be formed without changing the conventional manufacturing process.
There is an advantage that a convex portion having a U-shape in plan view can be formed on the side.

【0112】[第5の実施の形態]以下、本発明の第5
の実施の形態の液晶装置について図18を参照して説明
する。図18は、本実施の形態の液晶装置の断面構造を
示す図であり、図5のB−B’断面に対応する断面図で
ある。本実施の形態の液晶装置の平面的なパターン構成
は第2の実施の形態の図5と全く同様であるため、ここ
では第2の実施の形態の図6に相当する断面図のみを提
示する。図18において図6と共通の構成要素について
は同一の符号を付し、詳細な説明は省略する。
[Fifth Embodiment] Hereinafter, a fifth embodiment of the present invention will be described.
The liquid crystal device according to the embodiment will be described with reference to FIG. FIG. 18 is a diagram showing a cross-sectional structure of the liquid crystal device of the present embodiment, and is a cross-sectional view corresponding to a cross section taken along line BB ′ of FIG. Since the planar pattern configuration of the liquid crystal device of this embodiment is exactly the same as that of FIG. 5 of the second embodiment, only a cross-sectional view corresponding to FIG. 6 of the second embodiment will be presented here. . 18, the same reference numerals are given to the same components as those in FIG. 6, and the detailed description will be omitted.

【0113】本実施の形態の液晶装置の場合も図14に
示した第3の実施の形態と同様、積層構造そのものは図
6に示した構造と全く同じであるが、図18に示すよう
に、下地絶縁膜22の画素コンタクトホール34に対応
する位置が他の部分に比べて薄くなるように窪み22a
が形成されており、その上に各層が積層されている点が
異なっている。なお、窪み22aの深さは半導体層9、
容量線7、バリア層32の3層の膜厚分の合計にほぼ等
しく設定されている。したがって、蓄積容量電極24、
容量線7、バリア層32などが窪み22aの中に埋め込
まれたような状態となっており、図5における画素電極
2の下側の辺の周縁部は画素電極2の中央部に対して平
坦化され、その上で画素コンタクトホール34の部分が
窪んだ構造となっている。
In the case of the liquid crystal device of the present embodiment, similarly to the third embodiment shown in FIG. 14, the laminated structure itself is exactly the same as the structure shown in FIG. 6, but as shown in FIG. The recess 22a is formed such that the position of the base insulating film 22 corresponding to the pixel contact hole 34 is thinner than other portions.
Is formed, and each layer is laminated thereon. In addition, the depth of the recess 22 a is
It is set substantially equal to the sum of the film thicknesses of the capacitance line 7 and the barrier layer 32. Therefore, the storage capacitor electrode 24,
The capacitance line 7, the barrier layer 32, and the like are embedded in the depression 22 a, and the periphery of the lower side of the pixel electrode 2 in FIG. And the pixel contact hole 34 is depressed thereon.

【0114】上記構成の液晶装置を製造する場合には、
下地絶縁膜22を形成するまでの初期の工程は第2の実
施の形態で説明した製造プロセスと同様に行うが、下地
絶縁膜22の膜厚は薄くする分を見込んだ膜厚としてお
く。そして、下地絶縁膜22の表面に画素コンタクトホ
ール34に対応する部分が開口したレジストマスクを形
成し、ウェットエッチングなどの手法を用いて所定の深
さの窪み22aを形成すれば良い。以降の工程は第2の
実施の形態と全く同じで良い。
When manufacturing the liquid crystal device having the above structure,
The initial steps up to the formation of the base insulating film 22 are performed in the same manner as in the manufacturing process described in the second embodiment, but the thickness of the base insulating film 22 is set so as to allow for the reduction. Then, a resist mask having an opening at a portion corresponding to the pixel contact hole 34 is formed on the surface of the base insulating film 22, and the depression 22a having a predetermined depth may be formed by using a method such as wet etching. Subsequent steps may be exactly the same as in the second embodiment.

【0115】本実施の形態の液晶装置も第3の実施の形
態と同様、配線の一部を下地絶縁膜22の窪み22aに
埋め込んで画素電極2の1辺に沿う周縁部のみを平坦化
したことにより、残りの3辺に沿う周縁部を平面視コ字
状の土手状に突出させることができる。これにより、画
素電極2周縁部の3辺に平面視コ字状の凸部を設けたこ
とによる配向制御効果と、データ線4間で走査線5に沿
って延びる画素コンタクトホール34を設けたことによ
る配向制御効果とにより、ディスクリネーションをより
確実に抑制でき、コントラスト比の向上が図れる、とい
う第3、第4の実施の形態と同様の効果を得ることがで
きる。
In the liquid crystal device of the present embodiment, similarly to the third embodiment, a part of the wiring is buried in the depression 22a of the base insulating film 22, and only the peripheral portion along one side of the pixel electrode 2 is flattened. Thus, the peripheral portions along the remaining three sides can be projected in a U-shaped bank shape in plan view. Thus, an alignment control effect due to the provision of the U-shaped convex portions on the three sides of the peripheral portion of the pixel electrode 2 and a pixel contact hole 34 extending along the scanning line 5 between the data lines 4 are provided. With the alignment control effect of the third embodiment, the same effect as in the third and fourth embodiments, in which disclination can be suppressed more reliably and the contrast ratio can be improved, can be obtained.

【0116】また、特に本実施の形態の場合、画素コン
タクトホール34の形成領域の下地絶縁膜22が薄くな
った部分で第1遮光層21と蓄積容量電極24とが薄い
下地絶縁膜22を介して対峙しており、第1遮光層21
を定電位に固定しておけば、第1遮光層21と蓄積容量
電極24とが一対の電極をなす蓄積容量が形成されるこ
とになる。その結果、本来の蓄積容量に加えて、この部
分で蓄積容量が稼げるため、蓄積容量全体の占有面積を
小さくすることができる。例えば、第1遮光層21と容
量線7の重なり部分にこれらを電気的に接続するコンタ
クトホールを形成しておけば、容量線7とともに第1遮
光層21を定電位に固定することができる。
Also, in the case of the present embodiment, in particular, the first light-shielding layer 21 and the storage capacitor electrode 24 are interposed between the thinned base insulating film 22 in the thinned portion of the base insulating film 22 in the region where the pixel contact hole 34 is formed. And the first light shielding layer 21
Is fixed to a constant potential, a storage capacitor in which the first light-shielding layer 21 and the storage capacitor electrode 24 form a pair of electrodes is formed. As a result, in addition to the original storage capacity, the storage capacity can be obtained in this portion, so that the occupation area of the entire storage capacity can be reduced. For example, if a contact hole for electrically connecting the first light-shielding layer 21 and the capacitor line 7 is formed in the overlapping portion, the first light-shielding layer 21 together with the capacitor line 7 can be fixed at a constant potential.

【0117】[電子機器]上記実施の形態の液晶装置を
備えた電子機器の例について説明する。図19は、携帯
電話の一例を示した斜視図である。図19において、符
号1000は携帯電話本体を示し、符号1001は上記
の液晶装置を用いた画像表示部を示している。
[Electronic Apparatus] An example of an electronic apparatus including the liquid crystal device of the above embodiment will be described. FIG. 19 is a perspective view showing an example of a mobile phone. In FIG. 19, reference numeral 1000 denotes a mobile phone main body, and reference numeral 1001 denotes an image display unit using the above-described liquid crystal device.

【0118】図20は、腕時計型電子機器の一例を示し
た斜視図である。図20において、符号1100は時計
本体を示し、符号1101は上記の液晶装置を用いた画
像表示部を示している。
FIG. 20 is a perspective view showing an example of a wristwatch-type electronic device. 20, reference numeral 1100 denotes a watch main body, and reference numeral 1101 denotes an image display unit using the above-described liquid crystal device.

【0119】図21は、ワープロ、パソコンなどの携帯
型情報処理装置の一例を示した斜視図である。図21に
おいて、符号1200は情報処理装置、符号1202は
キーボードなどの入力部、符号1204は情報処理装置
本体、符号1206は上記の液晶装置を用いた画像表示
部を示している。
FIG. 21 is a perspective view showing an example of a portable information processing device such as a word processor or a personal computer. In FIG. 21, reference numeral 1200 denotes an information processing device, reference numeral 1202 denotes an input unit such as a keyboard, reference numeral 1204 denotes an information processing device main body, and reference numeral 1206 denotes an image display unit using the above-described liquid crystal device.

【0120】図19〜図21に示す電子機器は、上記実
施の形態の液晶装置を用いた画像表示部を備えているの
で、ディスクリネーションに起因する画質の低下が少な
く、高コントラスト比、高開口率の画像表示部を有する
電子機器を実現することができる。
Since the electronic devices shown in FIGS. 19 to 21 are provided with the image display unit using the liquid crystal device of the above embodiment, the deterioration of the image quality due to the disclination is small, the high contrast ratio and the high An electronic device having an image display portion with an aperture ratio can be realized.

【0121】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態で挙げた各層の構成材料、パターン
形状、膜厚、製造工程中の各種処理条件等の具体的な数
値などは上記の例に限るものではなく、適宜変更が可能
なことは勿論である。また、第3〜第5の実施の形態で
は、画素電極の1辺に沿う周縁部を画素電極中央部とと
もに平坦化した例を挙げたが、窪みをより深くするなど
して、画素電極の1辺に沿う周縁部を画素電極中央部よ
りも窪んだ構造としても良い。
The technical scope of the present invention is not limited to the above embodiment, and various changes can be made without departing from the spirit of the present invention. For example, the constituent materials of each layer, the pattern shape, the film thickness, specific numerical values such as various processing conditions during the manufacturing process, etc. described in the above embodiment are not limited to the above examples, and can be appropriately changed. Of course. Further, in the third to fifth embodiments, an example has been described in which the peripheral portion along one side of the pixel electrode is flattened together with the central portion of the pixel electrode. The peripheral portion along the side may be recessed from the central portion of the pixel electrode.

【0122】さらに、第3〜第5の実施の形態において
は、バリア層を有する第2の実施の形態の液晶装置を基
本として各実施の形態特有の構成を適用した例を示した
が、この構成に代えて、バリア層を持たない第1の実施
の形態の液晶装置に対して各実施の形態特有の構成を適
用することもできる。また、第1の実施の形態では製造
方法の説明を省略したが、第2の実施の形態に例示した
製造方法においてバリア層形成周りの工程を除けば、後
の工程は同様に実施することができる。
Further, in the third to fifth embodiments, examples have been shown in which the configuration specific to each embodiment is applied based on the liquid crystal device of the second embodiment having a barrier layer. Instead of the configuration, a configuration specific to each embodiment can be applied to the liquid crystal device of the first embodiment having no barrier layer. Although the description of the manufacturing method is omitted in the first embodiment, the subsequent steps can be performed in the same manner as in the manufacturing method illustrated in the second embodiment except for the steps around the barrier layer formation. it can.

【0123】[0123]

【発明の効果】以上、詳細に説明したように、本発明に
よれば、隣接するデータ線間で走査線に沿って延在する
画素コンタクトホールを設けたことにより、液晶分子が
画素コンタクトホールが形成された側の一辺から画素の
中央に向けて倒れようとするので、従来のように液晶分
子が様々な方向に向いたドメイン構造が形成されにくく
なり、ディスクリネーションの発生を抑制することがで
きる。これにより、画質およびコントラスト比の向上が
図れるとともに、余計なディスクリネーションを隠す遮
光層を小さくできることで開口率の向上が図れる。
As described above in detail, according to the present invention, by providing the pixel contact hole extending along the scanning line between the adjacent data lines, the liquid crystal molecules are formed in the pixel contact hole. Since one side of the formed side tends to fall toward the center of the pixel, it is difficult to form a domain structure in which liquid crystal molecules are oriented in various directions as in the related art, and it is possible to suppress the occurrence of disclination. it can. As a result, the image quality and the contrast ratio can be improved, and the aperture ratio can be improved by reducing the size of the light shielding layer that hides unnecessary disclination.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明の第1の実施の形態の液晶装置の等価
回路図である。
FIG. 1 is an equivalent circuit diagram of a liquid crystal device according to a first embodiment of the present invention.

【図2】 同、液晶装置を構成するTFTアレイ基板の
複数の画素群を示す平面図である。
FIG. 2 is a plan view showing a plurality of pixel groups of a TFT array substrate constituting the liquid crystal device.

【図3】 図2のA−A’線に沿う断面図である。FIG. 3 is a sectional view taken along the line A-A 'of FIG.

【図4】 同、液晶装置の一画素における画素電極の凹
凸の様子を示す模式図である。
FIG. 4 is a schematic diagram showing a state of unevenness of a pixel electrode in one pixel of the liquid crystal device.

【図5】 本発明の第2の実施の形態の液晶装置を構成
するTFTアレイ基板の複数の画素群を示す平面図であ
る。
FIG. 5 is a plan view illustrating a plurality of pixel groups of a TFT array substrate that constitutes a liquid crystal device according to a second embodiment of the present invention.

【図6】 図5のB−B’線に沿う断面図である。FIG. 6 is a sectional view taken along line B-B 'of FIG.

【図7】 同、液晶装置の製造プロセスを順を追って示
す工程断面図である。
FIG. 7 is a process sectional view showing the manufacturing process of the liquid crystal device in order.

【図8】 同、工程断面図の続きである。FIG. 8 is a continuation of the same process sectional view.

【図9】 同、工程断面図の続きである。FIG. 9 is a continuation of the same process sectional view.

【図10】 同、工程断面図の続きである。FIG. 10 is a continuation of the same process sectional view.

【図11】 同、工程断面図の続きである。FIG. 11 is a continuation of the process cross-sectional view.

【図12】 同、工程断面図の続きである。FIG. 12 is a continuation of the process cross-sectional view.

【図13】 同、工程断面図の続きである。FIG. 13 is a continuation of the same process sectional view.

【図14】 本発明の第3の実施の形態の液晶装置の構
成を示す図であって、図5のB−B’線に対応する断面
図である。
14 is a diagram illustrating a configuration of a liquid crystal device according to a third embodiment of the present invention, and is a cross-sectional view corresponding to line BB ′ of FIG.

【図15】 本発明の第4の実施の形態の液晶装置の構
成を示す図であって、図5のB−B’線に対応する断面
図である。
FIG. 15 is a diagram illustrating a configuration of a liquid crystal device according to a fourth embodiment of the present invention, and is a cross-sectional view corresponding to line BB ′ of FIG.

【図16】 同、液晶装置の構成を示す図であって、図
5のC−C’線に対応する断面図である。
16 is a view showing the configuration of the liquid crystal device, and is a cross-sectional view corresponding to the line CC ′ of FIG. 5;

【図17】 同、液晶装置の製造過程においてデータ線
形成後の状態を模式的に示す図である。
FIG. 17 is a view schematically showing a state after forming a data line in a manufacturing process of the liquid crystal device.

【図18】 本発明の第5の実施の形態の液晶装置の構
成を示す図であって、図5のB−B’線に対応する断面
図である。
FIG. 18 is a diagram showing a configuration of a liquid crystal device according to a fifth embodiment of the present invention, and is a cross-sectional view corresponding to line BB ′ of FIG.

【図19】 本発明の液晶装置を備えた電子機器の一例
を示す図である。
FIG. 19 illustrates an example of an electronic apparatus including the liquid crystal device of the present invention.

【図20】 同、電子機器の他の例を示す図である。FIG. 20 is a diagram illustrating another example of the electronic device.

【図21】 同、電子機器のさらに他の例を示す図であ
る。
FIG. 21 is a diagram showing still another example of the electronic apparatus.

【図22】 本発明の液晶装置における画素電極を模式
的に示す斜視図である。
FIG. 22 is a perspective view schematically showing a pixel electrode in the liquid crystal device of the present invention.

【図23】 同、画素電極により発生される等電位線を
示す説明図である。
FIG. 23 is an explanatory diagram showing equipotential lines generated by a pixel electrode.

【図24】 ディスクリネーション対策として本出願人
が先に提案した液晶装置のTFTアレイ基板の構成を示
す平面図である。
FIG. 24 is a plan view showing a configuration of a TFT array substrate of a liquid crystal device previously proposed by the present applicant as a measure against disclination.

【符号の説明】[Explanation of symbols]

1 画素 2 画素電極 2a (画素電極周縁部の)凸部 3 薄膜トランジスタ(スイッチング素子、TFT) 4 データ線 5 走査線 6 蓄積容量 7 容量線 9 半導体層 10 ソース領域 11 ドレイン領域 12 チャネル領域 13 ソースコンタクトホール 14,34 画素コンタクトホール 16 基板 16a (基板の)窪み 18 TFTアレイ基板 19 対向基板 20 液晶 21 第1遮光層 22 下地絶縁膜 22a (下地絶縁膜の)窪み 23 ゲート絶縁膜 24 蓄積容量電極 25 第1層間絶縁膜 26 第2層間絶縁膜 26a 下層側第2層間絶縁膜 26b 上層側第2層間絶縁膜 32 バリア層 33 ドレインコンタクトホール 49 導電層(第2導電層) DESCRIPTION OF SYMBOLS 1 Pixel 2 Pixel electrode 2a (the periphery of pixel electrode) 3 Thin film transistor (switching element, TFT) 4 Data line 5 Scan line 6 Storage capacity 7 Capacity line 9 Semiconductor layer 10 Source region 11 Drain region 12 Channel region 13 Source contact Hole 14, 34 Pixel contact hole 16 Substrate 16a Depression (of substrate) 18 TFT array substrate 19 Counter substrate 20 Liquid crystal 21 First light-shielding layer 22 Base insulating film 22a Depression (of base insulating film) 23 Gate insulating film 24 Storage capacitor electrode 25 First interlayer insulating film 26 Second interlayer insulating film 26a Lower second interlayer insulating film 26b Upper second interlayer insulating film 32 Barrier layer 33 Drain contact hole 49 Conductive layer (second conductive layer)

Claims (19)

【特許請求の範囲】[Claims] 【請求項1】 一対の基板間に垂直配向モードの液晶が
挟持されてなり、前記一対の基板の一方の基板は、複数
の走査線と、前記複数の走査線に交差するデータ線と、
前記走査線とデータ線とに対応して配置されたスイッチ
ング素子と、少なくとも前記スイッチング素子のドレイ
ン領域上に設けられた層間絶縁膜と、前記層間絶縁膜に
形成された画素コンタクトホールと、前記画素コンタク
トホールを介して前記ドレイン領域と電気的に接続され
た画素電極とを具備し、前記画素コンタクトホールは、
前記走査線に沿って、前記スイッチング素子に接続され
たデータ線から該データ線に隣接するデータ線の近傍ま
で延在されてなることを特徴とする液晶装置。
1. A vertical alignment mode liquid crystal is sandwiched between a pair of substrates, and one of the pair of substrates has a plurality of scanning lines, a data line intersecting the plurality of scanning lines,
A switching element disposed corresponding to the scanning line and the data line; an interlayer insulating film provided at least on a drain region of the switching element; a pixel contact hole formed in the interlayer insulating film; A pixel electrode electrically connected to the drain region via a contact hole, wherein the pixel contact hole comprises:
A liquid crystal device extending from a data line connected to the switching element to a vicinity of a data line adjacent to the data line along the scanning line.
【請求項2】 一対の基板間に垂直配向モードの液晶が
挟持されてなり、前記一対の基板の一方の基板は、複数
の走査線と、前記複数の走査線に交差するデータ線と、
前記走査線とデータ線とに対応して配置されたスイッチ
ング素子と、少なくとも前記スイッチング素子のドレイ
ン領域上に設けられた層間絶縁膜と、前記層間絶縁膜に
形成された画素コンタクトホールと、前記画素コンタク
トホールを介して前記ドレイン領域と電気的に接続され
た画素電極および該画素電極に付加された蓄積容量とを
具備し、 前記蓄積容量は、前記ドレイン領域から延設されてなる
一方の電極と、前記一方の電極上にゲート絶縁膜を介し
て配置されるとともに前記走査線と同一膜からなる他方
の電極とからなり、 前記他方の電極は、前記走査線に沿って、前記走査線よ
りも前記画素電極の中央側に配置されてなり、前記ドレ
イン領域は、前記一方の電極よりも前記画素電極の中央
側に配置されてなり、 前記画素コンタクトホールは、前記走査線に沿って、前
記スイッチング素子に接続されたデータ線と該データ線
に隣接するデータ線の近傍まで延在されてなることを特
徴とする液晶装置。
2. A liquid crystal in a vertical alignment mode is interposed between a pair of substrates. One of the pair of substrates has a plurality of scanning lines, a data line intersecting the plurality of scanning lines,
A switching element disposed corresponding to the scanning line and the data line; an interlayer insulating film provided at least on a drain region of the switching element; a pixel contact hole formed in the interlayer insulating film; A pixel electrode electrically connected to the drain region through a contact hole, and a storage capacitor added to the pixel electrode, wherein the storage capacitor has one electrode extending from the drain region; And the other electrode is disposed on the one electrode with a gate insulating film interposed therebetween and is formed of the same film as the scanning line, and the other electrode is disposed along the scanning line more than the scanning line. Wherein the drain region is disposed closer to the center of the pixel electrode than the one electrode; and Lumpur, along said scan line, a liquid crystal device characterized by comprising extends to the vicinity of the data lines adjacent to the connected data line and the data line to the switching element.
【請求項3】 一対の基板間に垂直配向モードの液晶が
挟持されてなり、前記一対の基板の一方の基板は、複数
の走査線と、前記複数の走査線に交差するデータ線と、
前記走査線とデータ線とに対応して配置されたスイッチ
ング素子と、少なくとも前記スイッチング素子のドレイ
ン領域上に設けられた第1層間絶縁膜と、前記第1層間
絶縁膜上に設けられた導電性のバリア層と、前記バリア
層上に設けられた第2層間絶縁膜と、前記第2層間絶縁
膜上に配置された画素電極と、前記画素電極と前記バリ
ア層とを電気的に接続するための画素コンタクトホール
と、前記バリア層と前記ドレイン領域とを電気的に接続
するためのドレインコンタクトホールとを具備し、 前記画素コンタクトホールは、前記走査線に沿って、前
記スイッチング素子に接続されたデータ線と該データ線
に隣接するデータ線の近傍まで延在されてなることを特
徴とする液晶装置。
3. A vertical alignment mode liquid crystal is sandwiched between a pair of substrates. One of the pair of substrates has a plurality of scanning lines, a data line intersecting the plurality of scanning lines,
A switching element disposed corresponding to the scanning line and the data line; a first interlayer insulating film provided at least on a drain region of the switching element; and a conductive element provided on the first interlayer insulating film. A barrier layer, a second interlayer insulating film provided on the barrier layer, a pixel electrode provided on the second interlayer insulating film, and an electrical connection between the pixel electrode and the barrier layer. A pixel contact hole, and a drain contact hole for electrically connecting the barrier layer and the drain region. The pixel contact hole is connected to the switching element along the scanning line. A liquid crystal device extending to a vicinity of a data line and a data line adjacent to the data line.
【請求項4】 一対の基板間に垂直配向モードの液晶が
挟持されてなり、前記一対の基板の一方の基板は、複数
の走査線と、前記複数の走査線に交差するデータ線と、
前記走査線とデータ線とに対応して配置されたスイッチ
ング素子と、前記スイッチング素子のドレイン領域およ
び蓄積容量の一方の電極上に設けられたゲート絶縁膜
と、前記ゲート絶縁膜上に設けられたゲート電極および
前記蓄積容量の他方の電極と、前記ゲート電極上および
前記他方の電極上に設けられた第1層間絶縁膜と、前記
第1層間絶縁膜上に設けられたバリア層と、前記バリア
層上に設けられた第2層間絶縁膜と、前記第2層間絶縁
膜上に設けられた画素電極と、前記画素電極と前記バリ
ア層とを電気的に接続するための画素コンタクトホール
と、前記バリア層と前記ドレイン領域とを電気的に接続
するためのドレインコンタクトホールとを具備し、 前記他方の電極および前記バリア層は、前記走査線に沿
って、前記走査線よりも前記画素電極の中央側に配置さ
れてなり、 前記画素コンタクトホールは、前記走査線に沿って、前
記スイッチング素子に接続されたデータ線と該データ線
に隣接するデータ線の近傍まで延在されてなることを特
徴とする液晶装置。
4. A liquid crystal in a vertical alignment mode is sandwiched between a pair of substrates, and one of the pair of substrates has a plurality of scanning lines, a data line intersecting the plurality of scanning lines,
A switching element arranged corresponding to the scanning line and the data line; a gate insulating film provided on one of a drain region and a storage capacitor electrode of the switching element; and a gate insulating film provided on the gate insulating film. A gate electrode and the other electrode of the storage capacitor; a first interlayer insulating film provided on the gate electrode and the other electrode; a barrier layer provided on the first interlayer insulating film; A second interlayer insulating film provided on the layer, a pixel electrode provided on the second interlayer insulating film, a pixel contact hole for electrically connecting the pixel electrode and the barrier layer, A drain contact hole for electrically connecting the barrier layer and the drain region, wherein the other electrode and the barrier layer are arranged along the scan line and more than the scan line. The pixel contact hole is arranged on the center side of the pixel electrode, and extends along the scanning line to a vicinity of a data line connected to the switching element and a data line adjacent to the data line. A liquid crystal device, comprising:
【請求項5】 前記画素電極の周縁部は、前記スイッチ
ング素子に接続されたデータ線と、前記データ線に隣接
するデータ線と、前記スイッチング素子に接続された走
査線に隣接する走査線とに、平面視して重なるように配
置されてなることを特徴とする請求項1ないし4のいず
れかに記載の液晶装置。
5. A peripheral portion of the pixel electrode includes a data line connected to the switching element, a data line adjacent to the data line, and a scanning line adjacent to a scanning line connected to the switching element. The liquid crystal device according to any one of claims 1 to 4, wherein the liquid crystal device is arranged so as to overlap in a plan view.
【請求項6】 一対の基板間に垂直配向モードの液晶が
挟持されてなり、前記一対の基板の一方の基板は、複数
の走査線と、前記複数の走査線に交差するデータ線と、
前記走査線とデータ線とに対応して配置されたスイッチ
ング素子と、少なくとも前記スイッチング素子のドレイ
ン領域上に設けられた第1層間絶縁膜と、前記第1層間
絶縁膜上に設けられたバリア層と、前記バリア層上に設
けられた第2層間絶縁膜と、前記第2層間絶縁膜上に設
けられた画素電極と、前記画素電極と前記バリア層とを
電気的に接続するための画素コンタクトホールと、前記
バリア層と前記ドレイン領域とを電気的に接続するため
のドレインコンタクトホールとを具備し、 前記画素コンタクトホールは、前記走査線に沿って、前
記スイッチング素子に接続されたデータ線と該データ線
に隣接するデータ線の近傍まで延在されてなり、 前記画素電極は四角形型であり、前記画素電極の3辺の
周縁部は、それぞれ前記スイッチング素子に接続される
データ線と、前記データ線に隣接するデータ線と、前記
スイッチング素子に接続された走査線に隣接する走査線
とに平面的に見て重なるように配置されてなり、前記画
素電極の残りの1辺の周縁部は前記画素コンタクトホー
ル上に配置されてなり、前記画素電極の3辺の周縁部が
前記残りの1辺の周縁部よりも突出していることを特徴
とする液晶装置。
6. A liquid crystal in a vertical alignment mode is sandwiched between a pair of substrates, wherein one of the pair of substrates has a plurality of scanning lines, a data line intersecting the plurality of scanning lines,
A switching element arranged corresponding to the scanning line and the data line, a first interlayer insulating film provided at least on a drain region of the switching element, and a barrier layer provided on the first interlayer insulating film A second interlayer insulating film provided on the barrier layer; a pixel electrode provided on the second interlayer insulating film; and a pixel contact for electrically connecting the pixel electrode and the barrier layer. A hole, and a drain contact hole for electrically connecting the barrier layer and the drain region. The pixel contact hole includes a data line connected to the switching element along the scanning line. The pixel electrode extends in the vicinity of a data line adjacent to the data line, and the pixel electrode has a rectangular shape. A data line connected to an element, a data line adjacent to the data line, and a scan line adjacent to a scan line connected to the switching element, which are arranged so as to overlap in plan view, and the pixel Liquid crystal characterized in that a peripheral edge of one remaining side of the electrode is disposed on the pixel contact hole, and a peripheral edge of three sides of the pixel electrode protrudes from the peripheral edge of the remaining one side. apparatus.
【請求項7】 前記画素コンタクトホールのテーパ角を
所望の液晶のプレチルト角とほぼ同じに設定したことを
特徴とする請求項1ないし6のいずれかに記載の液晶装
置。
7. The liquid crystal device according to claim 1, wherein a taper angle of the pixel contact hole is set to be substantially equal to a desired pretilt angle of the liquid crystal.
【請求項8】 前記基板は、前記画素コンタクトホール
の位置に対応して窪みが形成されてなることを特徴とす
る請求項1ないし7のいずれかに記載の液晶装置。
8. The liquid crystal device according to claim 1, wherein the substrate is formed with a depression corresponding to a position of the pixel contact hole.
【請求項9】 前記スイッチング素子は、前記層間絶縁
膜または前記第2層間絶縁膜に形成されたソースコンタ
クトホールを介して前記データ線に電気的に接続されて
なり、前記データ線と同一膜からなる導電層が前記走査
線上に設けられたことを特徴とする請求項1ないし8の
いずれかに記載の液晶装置。
9. The switching element is electrically connected to the data line via a source contact hole formed in the interlayer insulating film or the second interlayer insulating film. 9. The liquid crystal device according to claim 1, wherein a conductive layer is provided on the scanning line.
【請求項10】 前記層間絶縁膜または前記第2層間絶
縁膜の表面が平坦化されたことを特徴とする請求項9に
記載の液晶装置。
10. The liquid crystal device according to claim 9, wherein the surface of the interlayer insulating film or the second interlayer insulating film is flattened.
【請求項11】 前記基板上の前記スイッチング素子に
対応する領域に遮光膜が設けられ、前記遮光膜上に下地
絶縁膜が設けられ、前記下地絶縁膜上に前記スイッチン
グ素子が配置され、 前記下地絶縁膜は、前記画素コンタクトホールの位置に
対応する領域において薄くなるように窪みを有すること
を特徴とする請求項1ないし10のいずれかに記載の液
晶装置。
11. A light-shielding film is provided in a region corresponding to the switching element on the substrate, a base insulating film is provided on the light-shielding film, and the switching element is disposed on the base insulating film. The liquid crystal device according to claim 1, wherein the insulating film has a depression so as to be thin in a region corresponding to a position of the pixel contact hole.
【請求項12】 一対の基板間に垂直配向モードの液晶
が挟持されてなる液晶装置の製造方法であって、 後で形成する画素コンタクトホールの位置に合わせて基
板の表面に窪みを形成する工程と、前記基板上にスイッ
チング素子の一部をなす半導体層を形成する工程と、前
記半導体層を覆うゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜上に複数の走査線を形成する工程と、前記
半導体層に前記スイッチング素子のソース領域およびド
レイン領域を形成する工程と、前記走査線および前記ス
イッチング素子を覆う第1層間絶縁膜を形成する工程
と、前記第1層間絶縁膜上に複数のデータ線を形成する
工程と、前記第1層間絶縁膜上に前記複数のデータ線を
覆う第2層間絶縁膜を形成する工程と、前記スイッチン
グ素子のドレイン領域に対応する位置に、前記走査線に
沿って、前記スイッチング素子に接続されたデータ線と
該データ線に隣接するデータ線の近傍まで延在する画素
コンタクトホールを形成する工程と、前記画素コンタク
トホールを介して前記スイッチング素子のドレイン領域
に電気的に接続された画素電極を形成する工程とを有す
ることを特徴とする液晶装置の製造方法。
12. A method for manufacturing a liquid crystal device in which liquid crystal in a vertical alignment mode is sandwiched between a pair of substrates, wherein a step of forming a depression on the surface of the substrate in accordance with the position of a pixel contact hole to be formed later. Forming a semiconductor layer forming a part of a switching element on the substrate, forming a gate insulating film covering the semiconductor layer, and forming a plurality of scanning lines on the gate insulating film; Forming a source region and a drain region of the switching element in the semiconductor layer, forming a first interlayer insulating film covering the scanning line and the switching element, and forming a plurality of the first interlayer insulating film on the first interlayer insulating film. Forming a data line; forming a second interlayer insulating film covering the plurality of data lines on the first interlayer insulating film; Forming a pixel contact hole at a position along the scanning line and near a data line connected to the switching element and a data line adjacent to the data line; and Forming a pixel electrode electrically connected to the drain region of the switching element.
【請求項13】 一対の基板間に垂直配向モードの液晶
が挟持されてなる液晶装置の製造方法であって、 後で形成する画素コンタクトホールの位置に合わせて基
板の表面に窪みを形成する工程と、前記基板上にスイッ
チング素子の一部をなす半導体層を形成する工程と、前
記半導体層を覆うゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜上に複数の走査線を形成する工程と、前記
半導体層に前記スイッチング素子のソース領域およびド
レイン領域を形成する工程と、前記走査線および前記ス
イッチング素子を覆う第1層間絶縁膜を形成する工程
と、前記スイッチング素子のドレイン領域上に対応する
位置に前記第1層間絶縁膜を貫通して前記ドレイン領域
に達するドレインコンタクトホールを形成する工程と、
前記第1層間絶縁膜上に前記ドレインコンタクトホール
を介してドレイン領域に電気的に接続されるバリア層を
形成する工程と、前記第1層間絶縁膜上に前記バリア層
を覆う下層側第2層間絶縁膜を形成する工程と、前記下
層側第2層間絶縁膜上に複数のデータ線を形成する工程
と、前記下層側第2層間絶縁膜上に前記複数のデータ線
を覆う上層側第2層間絶縁膜を形成する工程と、前記ス
イッチング素子のドレイン領域に対応する位置に、前記
走査線に沿って、前記スイッチング素子に接続されたデ
ータ線と該データ線に隣接するデータ線の近傍まで延在
する画素コンタクトホールを形成する工程と、前記画素
コンタクトホールを介して前記バリア層に電気的に接続
される画素電極を形成する工程とを有することを特徴と
する液晶装置の製造方法。
13. A method of manufacturing a liquid crystal device in which a liquid crystal in a vertical alignment mode is sandwiched between a pair of substrates, wherein a step of forming a depression on a surface of the substrate in accordance with a position of a pixel contact hole to be formed later. Forming a semiconductor layer forming a part of a switching element on the substrate, forming a gate insulating film covering the semiconductor layer, and forming a plurality of scanning lines on the gate insulating film; Forming a source region and a drain region of the switching element in the semiconductor layer; forming a first interlayer insulating film covering the scanning line and the switching element; and forming a first interlayer insulating film on the drain region of the switching element. Forming a drain contact hole at a position through the first interlayer insulating film and reaching the drain region;
Forming a barrier layer electrically connected to the drain region through the drain contact hole on the first interlayer insulating film; and forming a lower second interlayer covering the barrier layer on the first interlayer insulating film. Forming an insulating film, forming a plurality of data lines on the lower second interlayer insulating film, and forming an upper second interlayer covering the plurality of data lines on the lower second interlayer insulating film; Forming an insulating film, extending along a scan line to a position corresponding to a drain region of the switching element to a vicinity of a data line connected to the switching element and a data line adjacent to the data line; Forming a pixel electrode that is electrically connected to the barrier layer via the pixel contact hole. Method.
【請求項14】 一対の基板間に垂直配向モードの液晶
が挟持されてなる液晶装置の製造方法であって、 基板上にスイッチング素子の一部をなす半導体層を形成
する工程と、前記半導体層を覆うゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上に複数の走査線を形成す
る工程と、前記半導体層に前記スイッチング素子のソー
ス領域およびドレイン領域を形成する工程と、前記走査
線および前記スイッチング素子を覆う第1層間絶縁膜を
形成する工程と、前記第1層間絶縁膜上に複数のデータ
線を形成するとともに前記走査線に沿って導電層を形成
する工程と、前記第1層間絶縁膜上に前記複数のデータ
線と前記導電層とを覆う第2層間絶縁膜を形成する工程
と、前記スイッチング素子のドレイン領域に対応する位
置に、前記走査線に沿って、前記スイッチング素子に接
続されるデータ線と該データ線に隣接するデータ線の近
傍まで延在する画素コンタクトホールを形成する工程
と、前記画素コンタクトホールを介して前記スイッチン
グ素子のドレイン領域に電気的に接続される画素電極を
形成する工程とを有することを特徴とする液晶装置の製
造方法。
14. A method for manufacturing a liquid crystal device in which a vertical alignment mode liquid crystal is sandwiched between a pair of substrates, comprising: forming a semiconductor layer forming a part of a switching element on a substrate; Forming a gate insulating film covering the gate insulating film, forming a plurality of scanning lines on the gate insulating film, forming a source region and a drain region of the switching element in the semiconductor layer; Forming a first interlayer insulating film covering the switching element, forming a plurality of data lines on the first interlayer insulating film and forming a conductive layer along the scan line; Forming a second interlayer insulating film covering the plurality of data lines and the conductive layer on the insulating film; and forming a second interlayer insulating film along the scanning line at a position corresponding to a drain region of the switching element. Forming a data line connected to the switching element and a pixel contact hole extending to the vicinity of a data line adjacent to the data line; and electrically connecting a drain region of the switching element via the pixel contact hole. Forming a pixel electrode to be connected to the liquid crystal device.
【請求項15】 一対の基板間に垂直配向モードの液晶
が挟持されてなる液晶装置の製造方法であって、 基板上にスイッチング素子の一部をなす半導体層を形成
する工程と、前記半導体層を覆うゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上に複数の走査線を形成す
る工程と、前記半導体層に前記スイッチング素子のソー
ス領域およびドレイン領域を形成する工程と、前記走査
線および前記スイッチング素子を覆う第1層間絶縁膜を
形成する工程と、前記スイッチング素子のドレイン領域
に対応する位置に前記第1層間絶縁膜を貫通して前記ド
レイン領域に達するドレインコンタクトホールを形成す
る工程と、前記第1層間絶縁膜上に前記ドレインコンタ
クトホールを介して前記ドレイン領域に電気的に接続さ
れるバリア層を形成する工程と、前記第1層間絶縁膜上
に前記バリア層を覆う下層側第2層間絶縁膜を形成する
工程と、前記下層側第2層間絶縁膜上に複数のデータ線
を形成するとともに前記走査線に沿って導電層を形成す
る工程と、前記下層側第2層間絶縁膜上に前記複数のデ
ータ線と前記導電層とを覆う上層側第2層間絶縁膜を形
成する工程と、前記スイッチング素子のドレイン領域に
対応する位置に、前記走査線に沿って、前記スイッチン
グ素子に接続されたデータ線と該データ線に隣接するデ
ータ線の近傍まで延在する画素コンタクトホールを形成
する工程と、前記画素コンタクトホールを介して前記バ
リア層に電気的に接続される画素電極を形成する工程と
を有することを特徴とする液晶装置の製造方法。
15. A method for manufacturing a liquid crystal device in which a liquid crystal in a vertical alignment mode is sandwiched between a pair of substrates, comprising: forming a semiconductor layer forming a part of a switching element on a substrate; Forming a gate insulating film covering the gate insulating film, forming a plurality of scanning lines on the gate insulating film, forming a source region and a drain region of the switching element in the semiconductor layer; Forming a first interlayer insulating film covering the switching element; and forming a drain contact hole reaching the drain region through the first interlayer insulating film at a position corresponding to the drain region of the switching element. Forming a barrier layer on the first interlayer insulating film, the barrier layer being electrically connected to the drain region via the drain contact hole; Forming a lower second interlayer insulating film covering the barrier layer on the first interlayer insulating film; forming a plurality of data lines on the lower second interlayer insulating film; Forming a conductive layer along the lower layer, forming an upper second interlayer insulating film covering the plurality of data lines and the conductive layer on the lower second interlayer insulating film, Forming, at a position corresponding to a drain region, a pixel contact hole extending to a vicinity of a data line connected to the switching element and a data line adjacent to the data line along the scanning line; and Forming a pixel electrode electrically connected to the barrier layer via a contact hole.
【請求項16】 前記第1層間絶縁膜または前記下層側
第2層間絶縁膜の表面を平坦化した後、前記平坦化した
第1層間絶縁膜または前記下層側第2層間絶縁膜上に導
電層を形成することを特徴とする請求項14または15
に記載の液晶装置の製造方法。
16. After a surface of the first interlayer insulating film or the lower second interlayer insulating film is flattened, a conductive layer is formed on the flattened first interlayer insulating film or the lower second interlayer insulating film. 16. The method of claim 14, wherein
3. The method for manufacturing a liquid crystal device according to item 1.
【請求項17】 一対の基板間に垂直配向モードの液晶
が挟持されてなる液晶装置の製造方法であって、 後でスイッチング素子を形成する基板上の一部の領域に
遮光膜を形成する工程と、前記基板上に前記遮光膜を覆
う下地絶縁膜を形成する工程と、後で画素コンタクトホ
ールを形成する領域の前記下地絶縁膜を薄くする工程
と、前記下地絶縁膜上にスイッチング素子の一部をなす
半導体層を形成する工程と、前記半導体層を覆うゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上に複数の
走査線を形成する工程と、前記半導体層に前記スイッチ
ング素子のソース領域およびドレイン領域を形成する工
程と、前記走査線および前記スイッチング素子を覆う第
1層間絶縁膜を形成する工程と、前記第1層間絶縁膜上
に複数のデータ線を形成する工程と、前記第1層間絶縁
膜上に前記複数のデータ線を覆う第2層間絶縁膜を形成
する工程と、前記スイッチング素子のドレイン領域に対
応する位置に、前記走査線に沿って、前記スイッチング
素子に接続されるデータ線と該データ線に隣接するデー
タ線の近傍まで延在する画素コンタクトホールを形成す
る工程と、前記画素コンタクトホールを介して前記スイ
ッチング素子のドレイン領域に電気的に接続される画素
電極を形成する工程とを有することを特徴とする液晶装
置の製造方法。
17. A method for manufacturing a liquid crystal device in which liquid crystal in a vertical alignment mode is sandwiched between a pair of substrates, wherein a light shielding film is formed in a partial region on a substrate on which a switching element is to be formed later. Forming a base insulating film covering the light-shielding film on the substrate; thinning the base insulating film in a region where a pixel contact hole is to be formed later; and forming a switching element on the base insulating film. Forming a semiconductor layer forming a portion, forming a gate insulating film covering the semiconductor layer, forming a plurality of scanning lines on the gate insulating film, and forming a source of the switching element on the semiconductor layer. Forming a region and a drain region; forming a first interlayer insulating film covering the scanning lines and the switching elements; and forming a plurality of data lines on the first interlayer insulating film. Forming a second interlayer insulating film covering the plurality of data lines on the first interlayer insulating film; and forming the switching element along the scanning line at a position corresponding to a drain region of the switching element. Forming a data line connected to the element and a pixel contact hole extending to the vicinity of the data line adjacent to the data line; and electrically connecting to the drain region of the switching element via the pixel contact hole. Forming a pixel electrode.
【請求項18】 一対の基板間に垂直配向モードの液晶
が挟持されてなる液晶装置の製造方法であって、 後でスイッチング素子を形成する基板上の一部の領域に
遮光膜を形成する工程と、前記基板上に前記遮光膜を覆
う下地絶縁膜を形成する工程と、後で画素コンタクトホ
ールを形成する領域の前記下地絶縁膜を薄くする工程
と、前記下地絶縁膜上にスイッチング素子の一部をなす
半導体層を形成する工程と、前記半導体層を覆うゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上に複数の
走査線を形成する工程と、前記半導体層に前記スイッチ
ング素子のソース領域およびドレイン領域を形成する工
程と、前記走査線および前記スイッチング素子を覆う第
1層間絶縁膜を形成する工程と、前記スイッチング素子
のドレイン領域に対応する位置に前記第1層間絶縁膜を
貫通して前記ドレイン領域に達するドレインコンタクト
ホールを形成する工程と、前記第1層間絶縁膜上に前記
ドレインコンタクトホールを介して前記ドレイン領域に
電気的に接続されるバリア層を形成する工程と、前記第
1層間絶縁膜上に前記バリア層を覆う下層側第2層間絶
縁膜を形成する工程と、前記下層側第2層間絶縁膜上に
複数のデータ線を形成する工程と、前記下層側第2層間
絶縁膜上に前記複数のデータ線を覆う上層側第2層間絶
縁膜を形成する工程と、前記スイッチング素子のドレイ
ン領域に対応する位置に、前記走査線に沿って、前記ス
イッチング素子に接続されるデータ線と該データ線に隣
接するデータ線の近傍まで延在する画素コンタクトホー
ルを形成する工程と、前記画素コンタクトホールを介し
て前記バリア層に電気的に接続される画素電極を形成す
る工程とを有することを特徴とする液晶装置の製造方
法。
18. A method for manufacturing a liquid crystal device in which liquid crystal in a vertical alignment mode is sandwiched between a pair of substrates, wherein a step of forming a light shielding film in a partial region on a substrate on which a switching element is to be formed later Forming a base insulating film covering the light-shielding film on the substrate; thinning the base insulating film in a region where a pixel contact hole is to be formed later; and forming a switching element on the base insulating film. Forming a semiconductor layer forming a portion, forming a gate insulating film covering the semiconductor layer, forming a plurality of scanning lines on the gate insulating film, and forming a source of the switching element on the semiconductor layer. Forming a region and a drain region, forming a first interlayer insulating film covering the scanning line and the switching element, and corresponding to a drain region of the switching element. Forming a drain contact hole penetrating through the first interlayer insulating film to reach the drain region, and electrically connecting to the drain region via the drain contact hole on the first interlayer insulating film. Forming a lower-layer-side second interlayer insulating film covering the barrier layer on the first interlayer insulating film; and forming a plurality of data lines on the lower-layer second interlayer insulating film. Forming, forming an upper second interlayer insulating film covering the plurality of data lines on the lower second interlayer insulating film, and forming the scanning line at a position corresponding to a drain region of the switching element. Forming a pixel contact hole extending to the vicinity of a data line connected to the switching element and a data line adjacent to the data line along the pixel contact hole; Forming a pixel electrode that is electrically connected to the barrier layer via a liquid crystal device.
【請求項19】 請求項1ないし11のいずれかに記載
の液晶装置を備えたことを特徴とする電子機器。
19. An electronic apparatus comprising the liquid crystal device according to claim 1. Description:
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US7460202B2 (en) 2004-04-30 2008-12-02 Seiko Epson Corporation Liquid crystal device and electronic apparatus
WO2018051462A1 (en) * 2016-09-15 2018-03-22 堺ディスプレイプロダクト株式会社 Substrate support member

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