JP2002016222A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】出力回路部から外部出力端子までの経路に存在
するインダクタンス成分と外部負荷として存在する容量
成分とにより構成される共振回路が出力信号の波形に及
ぼす影響を低減し、重い負荷でも高速で駆動させる。 【解決手段】出力回路11および出力パッド12が形成され
てなるＩＣチップと、ＩＣチップを覆い、出力パッドに
導電体を介して接続された外部出力端子13を有するパッ
ケージと、ＩＣチップに形成され、出力回路の出力ノー
ド11a と接地ノードとの間に接続され、所定の容量値Ｃ
2 を有し、出力回路の出力抵抗ｒ0 とともに所定の遮断
周波数ｆc を持つロウパスフィルタ15を形成するキャパ
シタ14とを具備し、キャパシタは、出力ノードの負荷側
に見込まれるインダクタンス成分および容量成分による
共振回路に起因して出力波形に生じるリンギング、オー
バーシュート、アンダーシュートを低減する容量値に設
定されている。
するインダクタンス成分と外部負荷として存在する容量
成分とにより構成される共振回路が出力信号の波形に及
ぼす影響を低減し、重い負荷でも高速で駆動させる。 【解決手段】出力回路11および出力パッド12が形成され
てなるＩＣチップと、ＩＣチップを覆い、出力パッドに
導電体を介して接続された外部出力端子13を有するパッ
ケージと、ＩＣチップに形成され、出力回路の出力ノー
ド11a と接地ノードとの間に接続され、所定の容量値Ｃ
2 を有し、出力回路の出力抵抗ｒ0 とともに所定の遮断
周波数ｆc を持つロウパスフィルタ15を形成するキャパ
シタ14とを具備し、キャパシタは、出力ノードの負荷側
に見込まれるインダクタンス成分および容量成分による
共振回路に起因して出力波形に生じるリンギング、オー
バーシュート、アンダーシュートを低減する容量値に設
定されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置（ＩＣ）に係り、特にＩＣの出力回路部に関するもの
で、例えば集積回路チップがリードフレーム上にボンデ
ィングされて樹脂封止されたパッケージを有するＩＣに
使用されるものである。
置（ＩＣ）に係り、特にＩＣの出力回路部に関するもの
で、例えば集積回路チップがリードフレーム上にボンデ
ィングされて樹脂封止されたパッケージを有するＩＣに
使用されるものである。
【０００２】
【従来の技術】ＩＣのパッケージとしては各種の構成が
知られており、その一例としてＩＣチップがリードフレ
ーム上にボンディングされて樹脂封止されたパッケージ
（例えばＳＯＰ；Small out-line Package）が知られて
いる。
知られており、その一例としてＩＣチップがリードフレ
ーム上にボンディングされて樹脂封止されたパッケージ
（例えばＳＯＰ；Small out-line Package）が知られて
いる。
【０００３】図３は、この種の樹脂封止パッケージを有
する２個のＩＣ間で信号配線を介して信号の送受信を行
うシステムの一部を取り出して等価回路を示している。
する２個のＩＣ間で信号配線を介して信号の送受信を行
うシステムの一部を取り出して等価回路を示している。
【０００４】ここで、40は送信側のＩＣ、50は受信側の
ＩＣ、60は両者を接続する信号配線である。
ＩＣ、60は両者を接続する信号配線である。
【０００５】上記送信側のＩＣ40において、ｒ0 はＩＣ
チップに形成された出力回路部41の出力抵抗、42はＩＣ
チップに形成された出力パッドであり、ボンディングワ
イヤ（図示せず）およびリードフレームの一部（図示せ
ず）を介してパッケージ（図示せず）の外部出力端子43
に接続されている。Ｒ1 およびＬ1 は前記出力パッド42
とパッケージの外部出力端子43との間の前記ボンディン
グワイヤ、リードフレームなどに存在する抵抗成分およ
びインダクタンス成分である。
チップに形成された出力回路部41の出力抵抗、42はＩＣ
チップに形成された出力パッドであり、ボンディングワ
イヤ（図示せず）およびリードフレームの一部（図示せ
ず）を介してパッケージ（図示せず）の外部出力端子43
に接続されている。Ｒ1 およびＬ1 は前記出力パッド42
とパッケージの外部出力端子43との間の前記ボンディン
グワイヤ、リードフレームなどに存在する抵抗成分およ
びインダクタンス成分である。
【０００６】前記受信側のＩＣ50において、Ｃ1 はＩＣ
チップに形成された入力パッドおよび入力回路部（図示
せず）の入力容量であり、上記入力パッドはボンディン
グワイヤ（図示せず）およびリードフレームの一部（図
示せず）を介してパッケージの外部入力端子51に接続さ
れている。Ｌ2 およびＲ2 は前記外部入力端子51と入力
パッドとの間の前記リードフレーム、ボンディングワイ
ヤなどに存在するインダクタンス成分および抵抗成分で
ある。
チップに形成された入力パッドおよび入力回路部（図示
せず）の入力容量であり、上記入力パッドはボンディン
グワイヤ（図示せず）およびリードフレームの一部（図
示せず）を介してパッケージの外部入力端子51に接続さ
れている。Ｌ2 およびＲ2 は前記外部入力端子51と入力
パッドとの間の前記リードフレーム、ボンディングワイ
ヤなどに存在するインダクタンス成分および抵抗成分で
ある。
【０００７】上記等価回路において、インダクタンス成
分Ｌ1 、Ｌ2 および入力容量Ｃ1 は共振回路を構成して
おり、その共振周波数ｆ0 は、 ｆ0 ＝１／２π｛Ｃ1 （Ｌ1 ＋Ｌ2 ）｝1/2 ……（１） である。そして、上記共振回路は、送信側のＩＣ40の出
力信号の波形に、リンギング、オーバーシュート、アン
ダーシュートなどの影響を及ぼす。
分Ｌ1 、Ｌ2 および入力容量Ｃ1 は共振回路を構成して
おり、その共振周波数ｆ0 は、 ｆ0 ＝１／２π｛Ｃ1 （Ｌ1 ＋Ｌ2 ）｝1/2 ……（１） である。そして、上記共振回路は、送信側のＩＣ40の出
力信号の波形に、リンギング、オーバーシュート、アン
ダーシュートなどの影響を及ぼす。
【０００８】図４は、図３中の送信側のＩＣにおける出
力回路部41からパルス信号を出力した場合の応答波形の
シミュレーション結果を示している。
力回路部41からパルス信号を出力した場合の応答波形の
シミュレーション結果を示している。
【０００９】いま、前式（１）中の各定数を、Ｌ1 =5ｎ
Ｈ、Ｌ2 =5ｎＨ、Ｃ1 =100ｐＦと仮定し、リードフレー
ムやボンディングワイヤなどに存在する抵抗成分Ｒ1 、
Ｒ2は小さいので無視し、Ｒ1=Ｒ2=0 Ωとおくと、ｆ0=1
59 ＭＨｚである。そして、前記出力信号には、上記共
振周波数ｆ0 を有するリンギングが出力信号の電圧レベ
ルの1.5 Ｖ近傍に発生し、オーバーシュートやアンダー
シュートも発生している。
Ｈ、Ｌ2 =5ｎＨ、Ｃ1 =100ｐＦと仮定し、リードフレー
ムやボンディングワイヤなどに存在する抵抗成分Ｒ1 、
Ｒ2は小さいので無視し、Ｒ1=Ｒ2=0 Ωとおくと、ｆ0=1
59 ＭＨｚである。そして、前記出力信号には、上記共
振周波数ｆ0 を有するリンギングが出力信号の電圧レベ
ルの1.5 Ｖ近傍に発生し、オーバーシュートやアンダー
シュートも発生している。
【００１０】このような出力信号のリンギング、オーバ
ーシュート、アンダーシュートは、ノイズとして悪影響
を及ぼすので、出力信号を高速化してＩＣ負荷の高速駆
動を図りたい場合にノイズ量の規格を満たさなくなる。
ーシュート、アンダーシュートは、ノイズとして悪影響
を及ぼすので、出力信号を高速化してＩＣ負荷の高速駆
動を図りたい場合にノイズ量の規格を満たさなくなる。
【００１１】なお、特開平7-321828号「電子装置」の図
1 には、メモリモジュール11において、実装しているSD
RAM15 の入出力端子19とバス線1 の分岐路をなす信号配
線31との間に、抵抗42とキャパシタ53が並列接続された
ハイパスフィルタ特性を有するインピーダンス回路48を
直列に挿入することによって、バス線1 とのインピーダ
ンスを整合させ、リンギングを抑制する技術が開示され
ている。この技術は、メモリモジュール11とバス線1 と
のインピーダンス整合を主たる目的としており、集積回
路装置（SDRAM15 ）自体の内部構成を工夫したものでは
ない。
1 には、メモリモジュール11において、実装しているSD
RAM15 の入出力端子19とバス線1 の分岐路をなす信号配
線31との間に、抵抗42とキャパシタ53が並列接続された
ハイパスフィルタ特性を有するインピーダンス回路48を
直列に挿入することによって、バス線1 とのインピーダ
ンスを整合させ、リンギングを抑制する技術が開示され
ている。この技術は、メモリモジュール11とバス線1 と
のインピーダンス整合を主たる目的としており、集積回
路装置（SDRAM15 ）自体の内部構成を工夫したものでは
ない。
【００１２】
【発明が解決しようとする課題】上記したように従来の
ＩＣは、出力回路部から外部出力端子までの経路に存在
するインダクタンス成分と外部負荷として存在する容量
成分とにより構成される共振回路によって、共振回路の
共振周波数を有するノイズ信号が出力信号に重畳し、出
力信号の波形にリンギング、オーバーシュート、アンダ
ーシュートなどの影響を及ぼすので、負荷を高速で駆動
させたい場合に制約が生じるのという問題があった。
ＩＣは、出力回路部から外部出力端子までの経路に存在
するインダクタンス成分と外部負荷として存在する容量
成分とにより構成される共振回路によって、共振回路の
共振周波数を有するノイズ信号が出力信号に重畳し、出
力信号の波形にリンギング、オーバーシュート、アンダ
ーシュートなどの影響を及ぼすので、負荷を高速で駆動
させたい場合に制約が生じるのという問題があった。
【００１３】本発明は上記の問題点を解決するためにな
されたもので、出力回路部から外部出力端子までの経路
に存在するインダクタンス成分と外部負荷として存在す
る容量成分とにより構成される共振回路が出力信号の波
形に及ぼすリンギング、オーバーシュート、アンダーシ
ュートなどの影響を低減でき、重い負荷でも高速で駆動
させることが可能になる半導体集積回路装置を提供する
ことを目的とする。
されたもので、出力回路部から外部出力端子までの経路
に存在するインダクタンス成分と外部負荷として存在す
る容量成分とにより構成される共振回路が出力信号の波
形に及ぼすリンギング、オーバーシュート、アンダーシ
ュートなどの影響を低減でき、重い負荷でも高速で駆動
させることが可能になる半導体集積回路装置を提供する
ことを目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体集積回路
装置は、出力回路およびその出力ノードに接続された出
力パッドが形成されてなる集積回路チップと、前記集積
回路チップの少なくとも一部を覆い、前記出力パッドに
導電体を介して接続された外部出力端子を有するパッケ
ージと、前記集積回路チップ上に形成され、前記出力ノ
ードと接地ノードとの間に接続され、所定の容量値を有
し、前記出力回路の出力抵抗とともに所定の遮断周波数
を持つロウパスフィルタを形成するキャパシタとを具備
し、前記キャパシタは、前記出力ノードの負荷側に見込
まれるインダクタンス成分および容量成分による共振回
路に起因して出力波形に生じるリンギング、オーバーシ
ュート、アンダーシュートを低減する容量値に設定され
ていることを特徴とする。
装置は、出力回路およびその出力ノードに接続された出
力パッドが形成されてなる集積回路チップと、前記集積
回路チップの少なくとも一部を覆い、前記出力パッドに
導電体を介して接続された外部出力端子を有するパッケ
ージと、前記集積回路チップ上に形成され、前記出力ノ
ードと接地ノードとの間に接続され、所定の容量値を有
し、前記出力回路の出力抵抗とともに所定の遮断周波数
を持つロウパスフィルタを形成するキャパシタとを具備
し、前記キャパシタは、前記出力ノードの負荷側に見込
まれるインダクタンス成分および容量成分による共振回
路に起因して出力波形に生じるリンギング、オーバーシ
ュート、アンダーシュートを低減する容量値に設定され
ていることを特徴とする。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１６】図１は、本発明の第１の実施の形態に係る
送信側のＩＣと負荷側（受信側）のＩＣが信号配線を介
して信号の送受信を行うシステムの接続状態の等価回路
を示している。
送信側のＩＣと負荷側（受信側）のＩＣが信号配線を介
して信号の送受信を行うシステムの接続状態の等価回路
を示している。
【００１７】本例では、送信側のＩＣ10は、ＩＣチップ
が導電体であるリードフレーム（図示せず）上にボンデ
ィングされ、樹脂封止パッケージ（例えばＳＯＰ）を有
するものである。この場合、ＩＣチップには、駆動信号
を出力する出力回路部11を含む集積回路および前記出力
回路部11の出力ノード11a に接続された出力パッド12が
形成されている。そして、この出力パッド12は導電体で
あるボンディングワイヤ（図示せず）を介してリードフ
レームに接続されることにより外部出力端子13に接続さ
れている。そして、ＩＣチップ、ボンディングワイヤお
よびリードフレームの一部を覆うように樹脂で封止して
いる。
が導電体であるリードフレーム（図示せず）上にボンデ
ィングされ、樹脂封止パッケージ（例えばＳＯＰ）を有
するものである。この場合、ＩＣチップには、駆動信号
を出力する出力回路部11を含む集積回路および前記出力
回路部11の出力ノード11a に接続された出力パッド12が
形成されている。そして、この出力パッド12は導電体で
あるボンディングワイヤ（図示せず）を介してリードフ
レームに接続されることにより外部出力端子13に接続さ
れている。そして、ＩＣチップ、ボンディングワイヤお
よびリードフレームの一部を覆うように樹脂で封止して
いる。
【００１８】上記送信側のＩＣ10において、ｒ0 は前記
出力回路部11の出力抵抗、Ｒ1 およびＬ1 は前記出力パ
ッド12とパッケージの外部出力端子13との間の前記ボン
ディングワイヤ、リードフレームなどに存在する抵抗成
分およびインダクタンス成分である。
出力回路部11の出力抵抗、Ｒ1 およびＬ1 は前記出力パ
ッド12とパッケージの外部出力端子13との間の前記ボン
ディングワイヤ、リードフレームなどに存在する抵抗成
分およびインダクタンス成分である。
【００１９】一方、前記送信側のＩＣ10に信号配線30を
介して接続されている受信側のＩＣ20も、送信側のＩＣ
10と同様の構造の樹脂封止パッケージを有するものであ
り、この受信側のＩＣにおいて、Ｃ1 はＩＣチップに形
成された入力パッドおよび入力回路部（図示せず）の入
力容量であり、Ｌ2 およびＲ2 は外部入力端子21と入力
パッドとの間のリードフレーム、ボンディングワイヤな
どに存在するインダクタンス成分および抵抗成分であ
る。
介して接続されている受信側のＩＣ20も、送信側のＩＣ
10と同様の構造の樹脂封止パッケージを有するものであ
り、この受信側のＩＣにおいて、Ｃ1 はＩＣチップに形
成された入力パッドおよび入力回路部（図示せず）の入
力容量であり、Ｌ2 およびＲ2 は外部入力端子21と入力
パッドとの間のリードフレーム、ボンディングワイヤな
どに存在するインダクタンス成分および抵抗成分であ
る。
【００２０】さらに、本例の送信側のＩＣチップには、
前記出力ノード11a と接地ノードとの間に所定の容量値
Ｃ2 を有するキャパシタ14が接続されている。このキャ
パシタ14は、前記出力抵抗ｒ0 とともにロウパスフィル
タ15を形成している。
前記出力ノード11a と接地ノードとの間に所定の容量値
Ｃ2 を有するキャパシタ14が接続されている。このキャ
パシタ14は、前記出力抵抗ｒ0 とともにロウパスフィル
タ15を形成している。
【００２１】上記等価回路において、インダクタンス成
分Ｌ1 、Ｌ2 および入力容量Ｃ1 は共振回路を構成して
おり、その共振周波数ｆ0 は、前式（１）と同様に ｆ0 ＝１／２π｛Ｃ1 （Ｌ1 ＋Ｌ2 ）｝1/2 である。ここで、Ｌ1 =5ｎＨ、Ｌ2 =5ｎＨ、Ｃ1 =100ｐ
Ｆと仮定し、リードフレームやボンディングワイヤなど
に存在する抵抗成分Ｒ1 、Ｒ2 は小さいので無視し、Ｒ
1=Ｒ2=0 Ωとおくと、ｆ0=159 ＭＨｚである。そして、
上記共振回路は、送信側のＩＣ10の出力信号の波形に、
リンギング、オーバーシュート、アンダーシュートなど
の影響を及ぼす要因となる。
分Ｌ1 、Ｌ2 および入力容量Ｃ1 は共振回路を構成して
おり、その共振周波数ｆ0 は、前式（１）と同様に ｆ0 ＝１／２π｛Ｃ1 （Ｌ1 ＋Ｌ2 ）｝1/2 である。ここで、Ｌ1 =5ｎＨ、Ｌ2 =5ｎＨ、Ｃ1 =100ｐ
Ｆと仮定し、リードフレームやボンディングワイヤなど
に存在する抵抗成分Ｒ1 、Ｒ2 は小さいので無視し、Ｒ
1=Ｒ2=0 Ωとおくと、ｆ0=159 ＭＨｚである。そして、
上記共振回路は、送信側のＩＣ10の出力信号の波形に、
リンギング、オーバーシュート、アンダーシュートなど
の影響を及ぼす要因となる。
【００２２】しかし、これに対して、出力回路部11の出
力抵抗ｒ0 およびキャパシタ14の容量値Ｃ2 からなるロ
ウパスフィルタ15は、前記共振回路の共振周波数ｆ0 よ
り低い遮断周波数ｆc を持つように構成されている。
力抵抗ｒ0 およびキャパシタ14の容量値Ｃ2 からなるロ
ウパスフィルタ15は、前記共振回路の共振周波数ｆ0 よ
り低い遮断周波数ｆc を持つように構成されている。
【００２３】ここで、ｒ0=10Ωと仮定すると、上記遮断
周波数ｆc は、 ｆc ＝１／２π・Ｃ2 ・ｒ0 ……（２） である。そして、ｆc ＜ｆ0であるので、容量値Ｃ2
は、 Ｃ2 ＞１／２π・ｒ0 ・ｆ0 ……（３） となる。ここで、前述した定数を適用すると、 Ｃ2 ＞１／２π・5 Ω・159 ＭＨｚ＝100ｐＦ となる。この程度の大きさの容量値Ｃ2 は、ＭＯＳキャ
パシタあるいは絶縁膜を多結晶シリコン電極間に挟んだ
構造のキャパシタで実現可能である。
周波数ｆc は、 ｆc ＝１／２π・Ｃ2 ・ｒ0 ……（２） である。そして、ｆc ＜ｆ0であるので、容量値Ｃ2
は、 Ｃ2 ＞１／２π・ｒ0 ・ｆ0 ……（３） となる。ここで、前述した定数を適用すると、 Ｃ2 ＞１／２π・5 Ω・159 ＭＨｚ＝100ｐＦ となる。この程度の大きさの容量値Ｃ2 は、ＭＯＳキャ
パシタあるいは絶縁膜を多結晶シリコン電極間に挟んだ
構造のキャパシタで実現可能である。
【００２４】図２は、図１中の送信側のＩＣ10におい
て、Ｃ2 ＝100ｐＦに設定した場合に出力回路部11から
パルス信号を出力した場合の応答波形のシミュレーショ
ン結果を示している。この応答波形を前述した従来例の
応答波形と比較すると、共振回路に起因して出力波形に
生じるリンギング、オーバーシュート、アンダーシュー
トが低減していることが明らかである。
て、Ｃ2 ＝100ｐＦに設定した場合に出力回路部11から
パルス信号を出力した場合の応答波形のシミュレーショ
ン結果を示している。この応答波形を前述した従来例の
応答波形と比較すると、共振回路に起因して出力波形に
生じるリンギング、オーバーシュート、アンダーシュー
トが低減していることが明らかである。
【００２５】なお、前記出力抵抗ｒ0 は、線形の抵抗に
限らず、実際のＩＣではバイポーラあるいはＭＯＳタイ
プの出力トランジスタの非線形の抵抗である。また、前
記受信側のＩＣ20として、バス配線30に複数個のＩＣ20
が接続される場合もあり、入力容量Ｃ1 の値も異なる。
そこで、実際の回路設計の段階で、前記出力ノード11a
の負荷側に見込まれるインダクタンス成分および容量成
分による共振回路に起因して出力波形に生じるリンギン
グ、オーバーシュート、アンダーシュートのシミュレー
ションを行い、これらを前記ロウパスフィルタ15が低減
する作用を持つようにキャパシタ14の最適な容量値Ｃ2
を決定することが可能である。
限らず、実際のＩＣではバイポーラあるいはＭＯＳタイ
プの出力トランジスタの非線形の抵抗である。また、前
記受信側のＩＣ20として、バス配線30に複数個のＩＣ20
が接続される場合もあり、入力容量Ｃ1 の値も異なる。
そこで、実際の回路設計の段階で、前記出力ノード11a
の負荷側に見込まれるインダクタンス成分および容量成
分による共振回路に起因して出力波形に生じるリンギン
グ、オーバーシュート、アンダーシュートのシミュレー
ションを行い、これらを前記ロウパスフィルタ15が低減
する作用を持つようにキャパシタ14の最適な容量値Ｃ2
を決定することが可能である。
【００２６】即ち、本実施の形態に係る送信側のＩＣ10
は、出力回路部11の出力ノード11aに接続された出力パ
ッド12が形成されてなる集積回路チップと、この集積回
路チップを覆い、出力パッド12に導電体（例えばリード
フレーム、ボンディングワイヤ）を介して接続された外
部出力端子13を有するパッケージと、半導体チップに形
成され、出力ノード11a と接地ノードとの間に接続さ
れ、所定の容量値Ｃ2 を有し、出力回路部11の出力抵抗
ｒ0 とともに所定の遮断周波数ｆc を持つロウパスフィ
ルタ15を形成し、出力ノード11a の負荷側に見込まれる
インダクタンス成分および容量成分による共振回路に起
因して出力波形に生じるリンギング、オーバーシュー
ト、アンダーシュートを低減するキャパシタ14とを具備
することを特徴とするものである。
は、出力回路部11の出力ノード11aに接続された出力パ
ッド12が形成されてなる集積回路チップと、この集積回
路チップを覆い、出力パッド12に導電体（例えばリード
フレーム、ボンディングワイヤ）を介して接続された外
部出力端子13を有するパッケージと、半導体チップに形
成され、出力ノード11a と接地ノードとの間に接続さ
れ、所定の容量値Ｃ2 を有し、出力回路部11の出力抵抗
ｒ0 とともに所定の遮断周波数ｆc を持つロウパスフィ
ルタ15を形成し、出力ノード11a の負荷側に見込まれる
インダクタンス成分および容量成分による共振回路に起
因して出力波形に生じるリンギング、オーバーシュー
ト、アンダーシュートを低減するキャパシタ14とを具備
することを特徴とするものである。
【００２７】
【発明の効果】上述したように本発明の半導体集積回路
装置によれば、出力回路部から外部出力端子までの経路
に存在するインダクタンス成分と外部負荷として存在す
る容量成分とにより構成される共振回路が出力信号の波
形に及ぼすリンギング、オーバーシュート、アンダーシ
ュートなどの影響を低減でき、重い負荷でも高速で駆動
させることができる。
装置によれば、出力回路部から外部出力端子までの経路
に存在するインダクタンス成分と外部負荷として存在す
る容量成分とにより構成される共振回路が出力信号の波
形に及ぼすリンギング、オーバーシュート、アンダーシ
ュートなどの影響を低減でき、重い負荷でも高速で駆動
させることができる。
【図１】本発明の第１の実施の形態に係る送信側のＩＣ
と受信側のＩＣが信号配線を介して信号の送受信を行う
システムの接続状態の等価回路を示す図。
と受信側のＩＣが信号配線を介して信号の送受信を行う
システムの接続状態の等価回路を示す図。
【図２】図１中の送信側のＩＣにおいてＣ2 ＝100ｐＦ
に設定した場合に出力回路部からパルス信号を出力した
場合の応答波形のシミュレーション結果を示す図。
に設定した場合に出力回路部からパルス信号を出力した
場合の応答波形のシミュレーション結果を示す図。
【図３】樹脂封止パッケージを有する２個のＩＣ間で信
号配線を介して信号の送受信を行うシステムの一部を取
り出して等価回路を示す図。
号配線を介して信号の送受信を行うシステムの一部を取
り出して等価回路を示す図。
【図４】図３中の送信側のＩＣにおける出力回路部から
パルス信号を出力した場合の応答波形のシミュレーショ
ン結果を示す図。
パルス信号を出力した場合の応答波形のシミュレーショ
ン結果を示す図。
10…送信側のＩＣ、 11…出力回路部、 11a …出力ノード、 12…出力パッド、 13…外部出力端子、 14…キャパシタ、 15…ロウパスフィルタ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC03 AC05 AZ06 BH03 BH19 DF01 DF05 EZ20 5J056 AA04 AA40 BB24 DD51 DD54 KK01
Claims (3)
- 【請求項１】 出力回路およびその出力ノードに接続さ
れた出力パッドが形成されてなる集積回路チップと、 前記集積回路チップに形成され、前記出力ノードと接地
ノードとの間に接続され、所定の容量値を有し、前記出
力回路の出力抵抗とともに所定の遮断周波数を持つロウ
パスフィルタを形成するキャパシタと、 前記集積回路チップを覆い、前記出力パッドに導電体を
介して接続された外部出力端子を有するパッケージとを
具備し、前記キャパシタは、前記出力ノードの負荷側に
見込まれるインダクタンス成分および容量成分による共
振回路に起因して出力波形に生じるリンギング、オーバ
ーシュート、アンダーシュートを低減する容量値に設定
されていることを特徴とする半導体集積回路装置。 - 【請求項２】 前記ロウパスフィルタは、前記共振回路
の共振周波数より低い遮断周波数を持つように構成され
ていることを特徴とする請求項１記載の半導体集積回路
装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、 前記集積回路チップは、リードフレーム上にボンディン
グされ、前記出力パッドはボンディングワイヤを介して
前記リードフレームに接続され、前記集積回路チップ、
ボンディングワイヤおよびリードフレームの一部を覆う
ように樹脂で封止した樹脂封止パッケージを有すること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000195172A JP2002016222A (ja) | 2000-06-28 | 2000-06-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000195172A JP2002016222A (ja) | 2000-06-28 | 2000-06-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002016222A true JP2002016222A (ja) | 2002-01-18 |
Family
ID=18693874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000195172A Withdrawn JP2002016222A (ja) | 2000-06-28 | 2000-06-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002016222A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009029566A2 (en) * | 2007-08-27 | 2009-03-05 | Texas Instruments Incorporated | Semiconductor device having wafer level chip scale packaging substrate decoupling |
| JP2009231538A (ja) * | 2008-03-24 | 2009-10-08 | Renesas Technology Corp | 半導体装置 |
| US8278998B2 (en) | 2004-09-30 | 2012-10-02 | Nec Corporation | Power supply noise reduction circuit and power supply noise reduction method |
-
2000
- 2000-06-28 JP JP2000195172A patent/JP2002016222A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2009029566A3 (en) * | 2007-08-27 | 2009-05-28 | Texas Instruments Inc | Semiconductor device having wafer level chip scale packaging substrate decoupling |
| US7919860B2 (en) | 2007-08-27 | 2011-04-05 | Texas Instruments Incorporated | Semiconductor device having wafer level chip scale packaging substrate decoupling |
| JP2009231538A (ja) * | 2008-03-24 | 2009-10-08 | Renesas Technology Corp | 半導体装置 |
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