JP2001520471A - 自動的に可変入力周波数に調整しロックすることのできるフェーズ・ロック・ループ - Google Patents

自動的に可変入力周波数に調整しロックすることのできるフェーズ・ロック・ループ

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JP2001520471A JP2000516436A JP2000516436A JP2001520471A JP 2001520471 A JP2001520471 A JP 2001520471A JP 2000516436 A JP2000516436 A JP 2000516436A JP 2000516436 A JP2000516436 A JP 2000516436A JP 2001520471 A JP2001520471 A JP 2001520471A
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ナップ，デイビッド・ジェイ
トレジャー，デイビッド・エス
スサント，トニー
ハリス，ラリー・エル
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オアシス・デザイン・インコーポレーテッド
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Networks Using Active Elements (AREA)
  • Transmitters (AREA)
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Abstract

(57)【要約】 フェーズ・ロック・ループ（ＰＬＬ）のフィードバック・ループ内に位置するクロック分周器の周波数分周係数を自動的かつ動的に調整する装置を提供する。周波数分周係数は、ＰＬＬに転送される入力信号周波数の変化に基づいて修正される。入力信号周波数が増加した場合、電圧制御発振器の入力に結合された判定回路は、この変化をコード化デジタル信号として記録する。したがって、この信号は、現在の分周係数と現在の入力信号周波数に応じて現在の周波数分周係数を修正する。判定回路はＡ／Ｄ変換器としてモデル化することができ、判定回路とクロック分周器との間に配置される制御ユニットは、状態図としてモデル化することができる。状態図の各状態は、周波数分周係数またはこの分周係数の変化を示し、コード化デジタル信号はある状態から他の状態への可能な変化を示す。ＰＬＬは、周波数分周係数を修正することにより、ＰＬＬから出力されるクロック信号を変更せずに、変化した入力信号周波数に動的にロックすることができる。したがって、ＰＬＬは、様々な入力信号周波数に対処することができ、しかもデジタル・プロセッサにタイミング基準として転送される比較的一定のクロック信号を維持することができる。

Description

【発明の詳細な説明】
【０００１】 （発明の背景） （１．発明の分野） 本発明は、集積回路に関し、詳細には、ＰＬＬ出力信号周波数をそれほど変更
せずに、フェーズ・ロック・ループ（ＰＬＬ）のフィードバック・ループ内で、
入力信号の周波数の変化を自動的に検出しこの周波数に増分的にあるいは直接ロ
ックすることのできるＰＬＬに関する。
【０００２】 （２．関連技術の説明） ＰＬＬは一般に、信号の周波数および／または位相を制御するために多数の電
子機器分野で使用されている。使用例にはたとえば、周波数シンセサイザ、アナ
ログ・デジタル変調器、クロック回復回路としての応用分野が含まれる。
【０００３】 ＰＬＬは、クロック回復回路として、たとえば、着信データのストリームから
タイミング基準を抽出する。タイミング基準または回復されたクロックは、一般
にデータ・ストリーム内のデータの遷移に同期する。タイミング基準は、たとえ
ば伝送チャネルの受信端に配置されたＰＬＬから出力される。受信端にあるＰＬ
Ｌを使用してクロック信号を再構築すると、データをデータとは別のクロック信
号とともに転送することが不要になる。
【０００４】 伝送チャネルを通って転送されるデータ・ストリームの遷移速度または周波数
を修正することが望ましいことが多い。したがって、伝送チャネルの受信端にあ
るＰＬＬは、様々な周波数の入力信号を受け付けることができなければならない
。入力信号がデータを含む場合、ＰＬＬが通常のデータ転送速度と高データ転送
速度の両方をサポートすることが重要である。したがって、入力信号がクロック
信号である場合、ＰＬＬは様々なクロック周波数を受け、そのうちの１つを選択
することができなければならない。
【０００５】 ＰＬＬへの入力信号周波数は伝送機構（すなわち、送信機、受信機、およびチ
ャネル）の伝送速度に応じて異なる周波数でよいが、一般に、ＰＬＬ出力に結合
されたデジタル回路は比較的一定の速度で動作することが望ましい。大部分の例
では、デジタル回路またはデジタル・プロセッサのクロック周波数は、製造業者
の指定する周波数範囲内の周波数で動作しなければならない。したがって、ＰＬ
Ｌが入力信号周波数にロックされたとき、ＰＬＬからの出力信号（以下では「ク
ロック信号」と呼ぶ）はデジタル回路やデジタル・プロセッサの動作仕様を超え
てはならない（そのような動作仕様未満でなければならない）。たとえば、デー
タ転送速度が高くなることによって入力信号周波数が変化した場合、ＰＬＬは、
この変化した入力信号周波数にロックすることを試みる。
【０００６】 大部分の場合、ＰＬＬは、ＰＬＬから出力されるクロック信号の周波数が入力
信号周波数の倍数でなければならない応用分野で使用される。これは、大部分の
例では、デジタル・プロセッサが、送られるデータ・ストリームよりも高い周波
数で動作できるからである。入力信号周波数とクロック信号周波数との間に静的
な差を実現するために、ＰＬＬのフィードバック・ループにクロック分周器が配
置される。クロック分周器は周波数分周係数を備える。分周係数が大きくなると
、それに比例して、入力信号周波数に対してクロック信号周波数が増加する。し
たがって、たとえば、入力信号周波数が１．０ｘであり分周係数が１６である場
合、クロック信号周波数は１６．０ｘである。
【０００７】 残念なことに、分周係数は通常、入力信号周波数の変化に対して静的である。
入力信号周波数の変化に応じて自動的または動的に変更できない場合、クロック
信号に関する多数の問題が生じる。分周係数が静的（または一定）である場合、
フィードバック信号周波数は、「ロック解除」の瞬間に、増加する入力信号周波
数とは瞬間的に異なる値になる。これによって、ＰＬＬ電圧制御発振器（「ＶＣ
Ｏ」）へのＤＣ電圧が増大し、したがってクロック信号周波数が増加する。クロ
ック信号が定常値になり、ＰＬＬフィードバック・ループ内でクロック信号が入
力信号周波数にほぼ一致するように分周されたとき、ＰＬＬが「ロックされた」
という。残念なことに、ＰＬＬがロックされると、クロック信号は、それが接続
されるデジタル・プロセッサの最大周波数を超えることがある。この場合、デジ
タル・プロセッサはその内部状態を失い、かつ／または誤動作を起こす恐れがあ
る。さらに、クロック信号がデジタル・プロセッサの最大周波数を超えた場合、
ＶＣＯがその動的動作範囲から逸脱する可能性がある。
【０００８】 （発明の概要） 上記で概略的に説明した問題は主として、ＰＬＬを改良することによって解決
される。この改良ではたとえば、ＰＬＬのループ・フィルタとＶＣＯとの間に判
定回路が挿入される。判定回路は、入力信号の周波数の変化を示す、ＶＣＯに印
加されるＤＣ電圧を監視する。判定回路は、１つまたは複数のしきい値電圧に対
するＤＣ電圧を示すコード化信号を制御ユニットに供給する。制御ユニットは、
ＰＬＬフィードバック・ループのクロック分周器内の周波数分周係数を維持また
は修正することによって、コード化信号に応答する。したがって、ＶＣＯへの入
力は、入力信号の周波数を示す。
【０００９】 判定回路は、制御ユニットと組み合わせられて、ＶＣＯの入力でのＤＣ電圧に
基づいて適切な分周係数を選択することのできる制御機能を備えることになる。
判定回路はたとえば、基本的にＤＣ値を取り出し、このＤＣ値と１つまたは複数
の基準電圧との関係に基づいてデジタル・コード化信号を生成するアナログ・デ
ジタル（「Ａ／Ｄ」）変換器として実施される。制御ユニットは、様々なデジタ
ル・コード化信号をそれぞれの異なる方法で認識し、既存（現在）の分周係数Ｍ
に応じるか、あるいは既存の分周係数Ｍおよび既存（現在）の入力信号周波数に
応じて分周係数を固有に修正するようにハードウェアまたはソフトウェアで実施
することができる。
【００１０】 判定回路および制御ユニットは、クロック分周器を介して高速および低速の着
信データおよび／またはクロック入力周波数にＰＬＬを適合する働きをする。よ
り高速のデータ・ストリームに対処するために入力信号周波数を増加すべきであ
る場合、判定回路は、基準電圧に対する、ＶＣＯの入力でのＤＣ電圧の増大に基
づくコード化信号をディスパッチすることによって応答する。このコード化信号
は次いで、クロック分周器分周係数の現在の状況に基づいて制御ユニットによっ
て解釈される。好ましくは、制御ユニットをどのようにプログラムするかに応じ
て、入力信号周波数が増加した場合、それに比例してクロック分周器の周波数分
周係数が減少する。この場合、２つの重要な結果が生じる。第１に、新しい周波
数分周係数に基づく、クロック分周器から転送されるフィードバック信号周波数
は、入力信号周波数にほぼ等しく、それによってＰＬＬが急速にロックされる。
フィードバック信号周波数と入力信号周波数との間に差がない場合、ＤＣ電圧は
、周波数分周係数のさらなる遷移を生じさせないように、電圧基準値に対するミ
ッドスケール・ロック値に高速に遷移する。第２に、ＰＬＬから出力されるクロ
ック信号は前の周波数を保持し、入力信号周波数が増加したときと、周波数分周
係数が変更されたときにクロック信号の受ける影響が最小限に抑えられる。した
がって、本発明の装置および／または回路は、たとえば、下流側デジタル回路に
転送されるクロック信号を修正または変更せずに可変入力信号周波数に対する高
速ロック状況を実現する。
【００１１】 代替実施態様では、フィードバック信号周波数は、周波数分周係数の第１の反
復変更の後で、変化した入力信号周波数にほぼ等しくならなくてもよい。ＤＣ電
圧は、周波数分周係数を変更した後でもしきい値を超えたままでいるか、あるい
はしきい値を超えるように遷移することができる。ＤＣ電圧をミッドスケールの
ままにする（すなわち、入力信号周波数および出力信号周波数をロックする）場
合は他の（第２およびその後の）反復変更が必要になる。現在の出力信号周波数
がわかっており、かつ周波数分周係数が（１回または複数の反復変更の後で）わ
かっている場合、本発明の技法を使用して、変化した（すなわち、次の）入力信
号の周波数またはデータ転送速度を求めることができる。それにより、判定回路
および制御ユニットは、直接あるいは分周係数の反復変更によって入力信号周波
数の自動検出を可能にする。高速に入力信号にロックするのに必要な直接的な変
更では高分解能周波数分周係数が使用され、現在の分周器状態と次の分周器状態
との差の大きさは任意の整数または小数でよい。
【００１２】 広義には、本発明はＰＬＬを企図する。このＰＬＬは、そのフィードバック・
ループ内に配置されたクロック分周回路を備える。このクロック分周器は、好ま
しくは、ＰＬＬに転送される入力信号の周波数の変化に反比例するように修正す
る周波数分周係数を備える。現在の周波数分周係数に１．０よりも大きな正の数
Ｍを乗じることによって周波数分周係数が修正され、入力信号の現在の周波数に
１／Ｍを乗じることによって入力信号の周波数の変化が修正される。別法として
、現在の周波数分周係数に１／Ｍを乗じることによって周波数分周係数を修正す
ることができ、したがって、入力信号の現在の周波数にＭを乗じることによって
入力信号の周波数の変化を修正することができる。
【００１３】 本発明はさらに装置を企図する。この装置は、入力信号周波数を受け取り出力
信号周波数（すなわち、クロック信号周波数）を生成するように結合される。位
相検出器およびループ・フィルタは、入力信号周波数と分周係数によって減少さ
れた出力信号周波数との間の差に対応するＤＣ電圧を生成するように結合される
。ＶＣＯは、ＤＣ電圧を受け取り、ＤＣ電圧に応じて出力信号周波数を変更する
ように結合される。クロック分周回路は、出力周波数を受け取り、分周係数によ
って減少された出力信号周波数を分周係数に応じて位相検出器に転送するように
結合される。判定回路は、ＤＣ電圧を受け取り、ＤＣ電圧と基準電圧との比較に
基づいてコード化信号を生成するように結合される。制御ユニットは、コード化
信号を受け取り、それに応答して周波数分周係数を自動的に（動的に）修正する
ように結合される。
【００１４】 本発明はさらに、ＰＬＬのフィードバック・ループ内のクロック分周器を自動
的かつ動的に変更する方法を企図する。このクロック分周器は、クロック信号の
周波数を入力信号の周波数に直接または反復的にロックするように変更される。
この方法はさらに、フィードバック信号の位相および周波数を入力信号と比較す
る検出器からのＤＣ電圧を監視するステップを含む。フィードバック信号の周波
数を入力信号の周波数の変化とほぼ一致するように変更し、同時に、出力信号の
周波数をほぼ一定に維持することができる。フィードバック信号周波数が再び、
変化した入力信号周波数と一致するようにフィードバック信号を再調整する前に
、基準電圧とＤＣ電圧との比較に基づいてフィードバック信号周波数が変更され
る。
【００１５】 本発明の他の目的および利点は、以下の詳細な説明を読み添付の図面を参照し
たときに明らかになろう。
【００１６】 本発明では様々な修正形態および代替形態が可能であるが、図面には一例とし
て本発明の特定の実施形態を示し、本明細書で詳しく説明する。しかし、本発明
の図面および詳細な説明が、開示される特定の形態に本発明を限定するものでは
なく、逆に、特許請求の範囲によって定義される本発明の趣旨および範囲の範囲
内のすべての修正形態、均等形態、および代替形態をカバーするものであること
を理解されたい。
【００１７】 （発明の詳細な説明） 次に、図面を参照すると、図１はＰＬＬ１２に入力される信号１０を示してい
る。入力信号は、ｘ、ｍｘ、およびｘ／ｍとして示された様々な周波数で転送さ
れる。この場合、ｍは基本周波数ｘの変動を表す。たとえば、より高いデータ転
送速度が必要である場合、入力信号周波数を増加することができ、データ転送速
度を低下させなければならない場合にも同様のことが生じる。入力信号の周波数
は主として、送信構成要素と受信構成要素の関数であり、したがって、ＰＬＬ１
２内の構成要素とは異なるように変動することができる。
【００１８】 ＰＬＬ１２は、一例によれば、位相／周波数（「ＰＦＤ」）検出器１４、ルー
プ・フィルタ１８、ＶＣＯ２０、およびクロック分周器２２を含む。クロック分
周器２２は、ＰＬＬ１２のフィードバック・ループ内に配置され、入力信号周波
数とより周波数の高い出力信号との間の乗算係数を備えている。ＰＦＤ１４は、
たとえば、排他的ＯＲゲートまたはＲ−Ｓラッチを備え、周波数検出の場合には
、入力どうしの間の周波数差に比例する非相補出力を生成する任意の回路を備え
るマルチプライヤ（またはミキサ）として構成することができる。ループ・フィ
ルタ１８は、ＰＦＤ１４からの出力を保持する導体とＶＣＯ２０への入力を保持
する導体との間にリンクされたキャパシタおよび抵抗器を備える受動素子を用い
て実装することができる。ループ・フィルタ１８は、ＰＦＤ１４から転送される
レール駆動信号から遷移ノイズを除去する働きをし、したがって、ループに安定
性を付与する。このノイズの原因は、たとえば、入力信号フリッカおよび／また
はＰＦＤ１４遷移条件である。ＶＣＯ２０はたとえば、直列接続された奇数のイ
ンバータを備えるリング発振器として実装することができる。
【００１９】 ＰＬＬ１２内に示されている構成要素は多数の異なる方法で構成することがで
きる。各構成要素を実現するのに必要な機構および回路は、必要な精度および応
用分野に応じて変更することができる。したがって、前述の例は各構成要素を実
行する方法の一例に過ぎない。各構成要素が使用される応用分野の必要に応じて
構成要素の形態および構造に変形および修正を施すことができる。
【００２０】 ＶＣＯ２０は、周波数が、ループ・フィルタ１８から供給されるＤＣ電圧の一
次関数である周期的出力を生成するように設計される。たとえば、ＤＣ電圧が増
大した場合、ＶＣＯ２０は出力信号周波数を増加させる。出力信号は、ＰＬＬ１
２の負荷として結合されたデジタル回路に転送されると共に、クロック分周器２
２にも転送される。クロック分周器２２は、出力信号（クロック信号）周波数を
入力信号周波数の倍数にすることのできる周波数分周係数を含む。したがって、
クロック信号周波数は、ＰＦＤ１４にフィードバックされる前に減少される（す
なわち、分周される）。周波数分周係数Ｍは、必要な周波数乗算の量に応じてリ
アルタイムで修正される。したがって、係数Ｍは１．０以上の数である。Ｍが整
数である場合、周波数分周は、たとえばデジタル・カウンタによって適切に実行
することができる。
【００２１】 判定回路３０および制御ユニット３２は、ＰＬＬ１２に含められるか、あるい
はＰＬＬ１２とは別に設けられる。判定回路３０は基本的に、基準電圧とＶＣＯ
２０に供給されるＤＣ電圧との比較をデジタル形式でコード化するＡ／Ｄ変換器
である。たとえば、最も簡単な形式の２つの基準電圧があってよい。第１の基準
電圧は、ミッドスケール電圧とＶDDとの間の値になるように構成することができ
、それに対して、第２の基準電圧はミッドスケール電圧とグランドとの間に設定
することができる。たとえば、ＤＣ電圧が第１の基準電圧を超えた場合（場合に
よっては、入力信号周波数が急速に増加したことを示す）、判定回路は、この増
加を示すバイナリ信号をコード化する。入力信号周波数が減少した場合にはこの
逆になり、ＤＣ電圧が第２の基準電圧を超え、固有にコード化された他の信号が
生成される。しかし、２つよりも多くの基準電圧を使用できることが認識されよ
う。ＤＣ電圧がミッドスケールを超え一方の基準電圧も超えたが、他方の基準電
圧は超えていない場合、比較の結果として得られるデジタル信号は十分なバイナ
リ・ビットを有し、ＤＣ電圧が存在する基準電圧どうしの間のウィンドウを表示
する。
【００２２】 図２は、一般にＡ／Ｄコード化を実行する判定回路３０の一例を示す。２つの
基準電圧を使用する場合、ＤＣ電圧が第１の基準電圧ｖt+を超えた場合に第１の
比較器３４がデジタル「１」値を生成する。ＤＣ電圧が第２の基準電圧ｖt-より
も低い場合には第２の比較器がデジタル「１」値を生成する。一例によれば、第
１の基準電圧はミッドスケールとＶDDとの間の値でよく、それに対して第２の基
準電圧はミッドスケールとグランドとの間の値である。もちろん、他の多数の比
較器および関連する基準電圧があってよい。追加の基準電圧は、Ａ／Ｄ変換器出
力の分解能を向上させるためにグランドとＶDDとの間で互いに定量可能な距離だ
け間隔を置いて設定することができる。図２に示す例は、コード化された２ビッ
ト出力を表す。しかし、ＰＬＬ周波数の分解能を高める必要がある場合、追加の
比較器および関連する基準電圧によって２つよりも多くのバイナリ・ビットをコ
ード化することができる。
【００２３】 ２つの比較器および２つの基準電圧によって、ＤＣ電圧が（１）ｖt+を超えて
いるか、それとも（２）ｖt-とｖt+との間であるか、それとも（３）ｖt-よりも
低いかを示す２ビット・バイナリ値が生成される。追加の比較器および基準電圧
によって、ＤＣ電圧が、厳密に定義された電圧範囲内のどこに位置しているかを
示すことができる。ＤＣ電圧の厳密な表示が与えられた場合、制御ユニット３２
は、現在の分周器状態を知っている適切な「次の」分周器状態に遷移することに
よって、この電圧により高速に（かつ直接）応答することができる。しかし、２
つの比較器のみを使用する場合は、自動レンジング機能を実行することができる
。具体的には、分周器状態を反復的に変更し、最終的に高分解能によってもたら
される直接的な変更を実現することができる。図３は反復検出技法を示し、それ
に対して図４は直接検出を示す。
【００２４】 図３は、反復自動レンジング技能によって制御ユニット３２を実現する際に使
用される状態図４０である。図４０は状態４２、４４、および４６を示している
。状態４２は、判定回路３０上のＤＣ電圧によって示される入力信号周波数が上
しきい値（たとえば、ｖt+）を超えた場合にクロック分周器２２内の周波数分周
係数を減分することを示す。入力信号周波数が高過ぎる場合、上しきい値と下し
きい値との間のＤＣ電圧を示す状態４４への遷移が起こる。さらに、ＤＣ電圧が
、低い周波数を示す下しきい値よりも低くなった場合、状態４４から状態４６へ
の遷移が起こる。状態図４０では、３つの検出可能なレベルおよび２つの比較器
が仮定されており、次のレベルは現在のレベルに隣接している。たとえば、現在
の入力周波数が４ｘであり次の入力周波数が１６ｘに増加する場合、ＤＣ値は、
上しきい値を超え、制御ユニット上の「周波数高過ぎ」信号としてコード化され
る。制御ユニットは、分周係数をたとえばａ÷１６からａ÷１５に減分すること
によって、状態図４０に示すように応答する。判定回路が再び周波数高過ぎ信号
をコード化した場合には、最終的に適切な分周係数、たとえば÷４に達するまで
減分が継続する。
【００２５】 反復手法の少なくとも１つの利益は、それが入力信号周波数検出器として使用
されることである。出力信号周波数を比較的一定にしておかなければならないこ
とを知り、さらに現在の周波数分周係数を知ることによって、入力信号周波数が
変化した場合に次の入力周波数を判定することができる。反復手法は、ＤＣ電圧
がしきい値を超えるか、あるいはしきい値よりも低くなったときには、予め定め
た増分に従って分周係数を変更する。このような増分によって最終的に、ＤＣ電
圧は、状態４４および対応するロック条件を示すミッドスケールの近傍の電圧に
なる。状態４４での周波数分周係数が変更前の出力信号周波数と共に判明し、そ
れによって、変更後の（すなわち、次の）入力信号周波数を検出することができ
る。
【００２６】 図４は、より直接的で高速の検出／ロッキング機能によって制御ユニット３２
を実現するために使用される状態図４８である。かなり狭いウィンドウとして決
められたウィンドウ内のＤＣ電圧に応じて分周係数を変更する必要がある場合に
は、２つよりも多くのレベルと３つよりも多くの比較器が必要である。図４の例
では、７つのレベルおよび８つの比較器を使用して様々なウィンドウを生成する
ことができる。分周係数は状態５０、５２、５４、および５６の間で直接変更す
ることができる。したがって、図４は、ある周波数分周状態から他の周波数分周
状態への遷移を行うときに（７つのウィンドウまたは状態を表す）少なくとも３
つのコード化ビットを必要とするコーディングを示す。
【００２７】 図５は、制御ユニット３２を実施するために使用されるより一般的な状態図６
０を示す。Ｍの値と点線で示すオプションとに応じて、直接検出／ロッキング、
または最終的にロック状態を得るための反復レンジングを行うことができる。状
態図６０は、コード化デジタル信号を認識し、したがって、分周係数を現在の周
波数分周係数から次の周波数分周係数に修正するハードウェアまたはソフトウェ
アで実施することができる。したがって、コード化信号は入力信号周波数の可能
な変化を示し、状態図６０は、（図１に示す）クロック分周器２２に対するコー
ド化信号の効果を示す。
【００２８】 たとえば、状態６２で示すように現在の分周係数をｘとしてモデル化する場合
、分周係数は変更することも、あるいは現在の状態のままでいることもできる。
コード化信号が００である場合、状態６２は変化しない。しかし、コード化信号
が０１である場合、分周係数は状態６２から状態６４に変化する。しかし、コー
ド化信号が１０である場合、分周係数は変化しないことも、あるいは状態６６に
変化することもできる。このオプションは、コード化信号１０に隣接する点線で
示されている。
【００２９】 状態図６０を調べると、コード化信号が０１であるときには、周波数分周係数
が状態６６から６２に増加し、次いで状態６４に増加することがわかる。逆に、
コード化信号が１０である場合、周波数分周係数は減少する。３つの状態が示さ
れているが、状態の数は、コード化信号内のビット量と、適切な周波数分周を実
現するために必要な分解能の量とに応じて３つより多くてもよいことが理解され
よう。
【００３０】 状態図６０を一例に従って実施するにはどうすべきかについての理解を助ける
ために、他の例を示す。状態６２内のｘが４であり、状態６４および６６内のｍ
も４であると仮定すると、状態６２がａ÷４状態を表し、状態６４がａ÷１６を
表すことは明らかである。本発明の利益を得るためと、与えられた例について状
態６２および６４の機能を理解するためにのみ、以下の表１を与える。
【表１】
【００３１】 図１ないし図４と表１を共に参照するとわかるように、表１の第１行は、クロ
ック分周器２２内の現在の分周器状態ａ÷４を示す。また、現在の入力周波数は
４ｘである（図１のｍは４に等しい）。これらの既存の条件から、行１は、次の
入力周波数が４ｘのままであることを示す。この場合、しきい値より高いＤＣ電
圧も、あるいはしきい値より低いＤＣ電圧も生成されない。したがって、ハイ比
較器３４およびロー比較器３６からの比較ハイ／ロー出力は００である。状態６
２に対する００コード化信号の効果（ｘは４に等しい）は、状態を変更しないこ
とである。したがって、次の分周器状態は状態６２のままである（すなわち、÷
４）。したがって、現在／次の出力信号周波数は１６ｘ（すなわち、４ｘ現在／
次の入力周波数ｘ現在／次の分周器状態）のままである。
【００３２】 表１の次の行は、入力信号周波数が４ｘから１ｘに減少した場合にどうなるか
を示す。ＤＣ電圧が低下するのは、入力信号周波数が減少し、したがって、比較
ハイ／ロー・コード化信号０１が生成されたときである。図５に示す０１コード
化信号は、状態を状態６２から状態６４に変更する。これは、（状態６４内のｍ
が４に等しいとき）現在の分周器状態としてのａ÷４がａ÷１６に変更されるこ
ととして示されている。しかし、現在の分周器状態に現在の入力周波数を乗じた
値は、次の分周器状態に次の入力周波数を乗じた値と等しいので、現在／次の出
力周波数は１６ｘのまま変更されない。
【００３３】 表１の行３は、行１および行２についての上記の説明によって明らかになろう
。しかし、一例として、比較ハイ／ロー・コード化信号１０が分周状態に影響を
与えない（あるいは状態を変更しない）ことがわかる。しかし、２つよりも多く
の状態がある場合、必要に応じて、１０コード化値によって状態遷移を起こすこ
とができることが理解されよう。表１の例では、表を簡単にすることのみのため
に２つの状態しか示されていない。しかし、図５は、第３の状態、および場合に
よっては他の多数の状態、ならびに状態６２から状態６６への遷移に対するコー
ド化信号１０の効果を示す。
【００３４】 表１の行４ないし行６は、図５と共に、コード化信号が１０である場合の状態
６４から状態６２への遷移を示す。それ以外の場合、与えられた例において、コ
ード化信号が００または０１である場合には、状態６４は変化しない。
【００３５】 表１に示す例は、２つの異なる入力信号周波数および２つの異なるクロック分
周器状態を示す。さらに一例を挙げると、表１は、２つの比較器のみと、これら
の比較器に印加される２つの異なるしきい値電圧のみとから得られる２ビット・
コード化信号を示す。しかし、多数の入力信号周波数と、多数のクロック分周器
状態および比較器、基準電圧などを適用できることが認識されよう。入力信号周
波数およびクロック分周状態の数にかかわらず、趣旨は同じである。入力信号周
波数が、クロック分周器から転送されるフィードバック信号周波数よりも高い場
合、フィードバック・ループは、ＶＣＯ入力電圧を増大させ、入力信号周波数と
の一致を試みる。同様に、入力信号周波数がフィードバック信号周波数よりも低
い場合、フィードバック・ループは、ＶＣＯ入力電圧を低下させ、入力信号周波
数との一致を試みる。比較器のうちのどれかが「１」出力を生成した場合、この
ことは、クロック分周器２２によって設定される現在の周波数範囲に対して入力
信号周波数が高過ぎるか、あるいは低過ぎることを意味する。制御ユニット３２
は、判定回路３０のコード化出力を評価し、適切なクロック分周器制御信号を選
択し、ＰＬＬ１２が入力信号周波数にロックすることを可能にする。
【００３６】 制御ユニット３２の趣旨は、クロック分周器２２内の分周係数の現在の値を維
持するか、あるいは現在の値から増減させることである。これによって、ＶＣＯ
入力電圧がミッドスケールにリセットされる。次いで、ＰＬＬが入力信号周波数
にロックし、判定回路の次の出力がたとえば、００になる。
【００３７】 本開示の利益を有する当業者には、本発明が、アナログ部分とデジタル部分の
両方を有する任意の集積回路に適用できるとみなされることが理解されよう。こ
の集積回路は、ＰＬＬ、判定回路、および制御ユニットをすべて単一のモノリシ
ック基板内に含むことができる。特許請求の範囲をすべてのそのような修正およ
び変更を包含するものと解釈することが所期され、したがって、本明細書および
図面は制限的なものではなく例示的なものとみなすべきである。
【図面の簡単な説明】
【図１】 可変周波数を有する入力信号を受け取りその周波数にロックするように構成さ
れた本発明によるＰＬＬのブロック図である。
【図２】 例示的な一実施形態による図１に示す判定回路の回路図である。
【図３】 入力信号の周波数の変化に対してＰＬＬ周波数分周係数の反復的レンジング／
検出を実行するための、例示的な一実施形態による図１に示す制御ユニットの状
態図である。
【図４】 入力信号の周波数の変化に対してＰＬＬ周波数分周係数の直接検出を実行する
ための、例示的な一実施形態による図１に示す制御ユニットの状態図である。
【図５】 入力信号の周波数の変化に対してＰＬＬ周波数分周係数の反復的レンジング／
検出および直接高解像度レンジング／検出を実行するための、例示的な一実施形
態による図１に示す制御ユニットの状態図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年４月１７日（２０００．４．１７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【発明の名称】 自動的に可変入力周波数に調整しロックすることのできるフェ
ーズ・ロック・ループ
【特許請求の範囲】
【発明の詳細な説明】
【０００１】 （発明の背景） （１．発明の分野） 本発明は、集積回路に関し、詳細には、ＰＬＬ出力信号周波数をそれほど変更
せずに、フェーズ・ロック・ループ（ＰＬＬ）のフィードバック・ループ内で、
入力信号の周波数の変化を自動的に検出しこの周波数に増分的にあるいは直接ロ
ックすることのできるＰＬＬに関する。
【０００２】 （２．関連技術の説明） ＰＬＬは一般に、信号の周波数および／または位相を制御するために多数の電
子機器分野で使用されている。使用例にはたとえば、周波数シンセサイザ、アナ
ログ・デジタル変調器、クロック回復回路としての応用分野が含まれる。
【０００３】 ＰＬＬは、クロック回復回路として、たとえば、着信データのストリームから
タイミング基準を抽出する。タイミング基準または回復されたクロックは、一般
にデータ・ストリーム内のデータの遷移に同期する。タイミング基準は、たとえ
ば伝送チャネルの受信端に配置されたＰＬＬから出力される。受信端にあるＰＬ
Ｌを使用してクロック信号を再構築すると、データをデータとは別のクロック信
号とともに転送することが不要になる。
【０００４】 伝送チャネルを通って転送されるデータ・ストリームの遷移速度または周波数
を修正することが望ましいことが多い。したがって、伝送チャネルの受信端にあ
るＰＬＬは、様々な周波数の入力信号を受け付けることができなければならない
。入力信号がデータを含む場合、ＰＬＬが通常のデータ転送速度と高データ転送
速度の両方をサポートすることが重要である。したがって、入力信号がクロック
信号である場合、ＰＬＬは様々なクロック周波数を受け、そのうちの１つを選択
することができなければならない。
【０００５】 ＰＬＬへの入力信号周波数は伝送機構（すなわち、送信機、受信機、およびチ
ャネル）の伝送速度に応じて異なる周波数でよいが、一般に、ＰＬＬ出力に結合
されたデジタル回路は比較的一定の速度で動作することが望ましい。大部分の例
では、デジタル回路またはデジタル・プロセッサのクロック周波数は、製造業者
の指定する周波数範囲内の周波数で動作しなければならない。したがって、ＰＬ
Ｌが入力信号周波数にロックされたとき、ＰＬＬからの出力信号（以下では「ク
ロック信号」と呼ぶ）はデジタル回路やデジタル・プロセッサの動作仕様を超え
てはならない（そのような動作仕様未満でなければならない）。たとえば、デー
タ転送速度が高くなることによって入力信号周波数が変化した場合、ＰＬＬは、
この変化した入力信号周波数にロックすることを試みる。
【０００６】 大部分の場合、ＰＬＬは、ＰＬＬから出力されるクロック信号の周波数が入力
信号周波数の倍数でなければならない応用分野で使用される。これは、大部分の
例では、デジタル・プロセッサが、送られるデータ・ストリームよりも高い周波
数で動作できるからである。入力信号周波数とクロック信号周波数との間に静的
な差を実現するために、ＰＬＬのフィードバック・ループにクロック分周器が配
置される。クロック分周器は周波数分周係数を備える。分周係数が大きくなると
、それに比例して、入力信号周波数に対してクロック信号周波数が増加する。し
たがって、たとえば、入力信号周波数が１．０ｘであり分周係数が１６である場
合、クロック信号周波数は１６．０ｘである。
【０００７】 残念なことに、分周係数は通常、入力信号周波数の変化に対して静的である。
入力信号周波数の変化に応じて自動的または動的に変更できない場合、クロック
信号に関する多数の問題が生じる。分周係数が静的（または一定）である場合、
フィードバック信号周波数は、「ロック解除」の瞬間に、増加する入力信号周波
数とは瞬間的に異なる値になる。これによって、ＰＬＬ電圧制御発振器（「ＶＣ
Ｏ」）へのＤＣ電圧が増大し、したがってクロック信号周波数が増加する。クロ
ック信号が定常値になり、ＰＬＬフィードバック・ループ内でクロック信号が入
力信号周波数にほぼ一致するように分周されたとき、ＰＬＬが「ロックされた」
という。残念なことに、ＰＬＬがロックされると、クロック信号は、それが接続
されるデジタル・プロセッサの最大周波数を超えることがある。この場合、デジ
タル・プロセッサはその内部状態を失い、かつ／または誤動作を起こす恐れがあ
る。さらに、クロック信号がデジタル・プロセッサの最大周波数を超えた場合、
ＶＣＯがその動的動作範囲から逸脱する可能性がある。
【０００８】 本発明の一態様によれば、フェーズ・ロック・ループのフィードバック・ルー
プ内の電圧制御発振器の出力に動作可能に結合されたクロック分周回路を備え、
そのクロック分周器が、フェーズ・ロック・ループのほぼ一定の出力周波数を維
持するために、フェーズ・ロック・ループに転送される入力信号の周波数の変化
に反比例するように修正される周波数分周係数を備え、その周波数分周係数は、
入力信号の周波数の変化がしきい値量を超えたかどうかを判定するために電圧制
御発振器の入力に動作可能に結合された判定回路によって修正されるフェーズ・
ロック・ループが提供される。
【０００９】 好ましくは、周波数分周係数は、現在の周波数分周係数に１．０よりも大きな
正の係数Ｍを乗じることによって修正され、入力信号の周波数の変化は、入力信
号の現在の周波数に１／Ｍを乗じることによって修正される。
【００１０】 周波数分周係数は、現在の周波数分周係数に１／Ｍ（Ｍは１．０よりも大きな
係数）を乗じることによって修正され、入力信号の周波数の変化は、入力信号の
現在の周波数にＭを乗じることによって修正されるのが望ましい。
【００１１】 判定回路は複数の比較器を備え、各比較器は、入力信号の周波数の変化に比例
するｄｃ電圧を受け取るように接続されるのが有利である。
【００１２】 好ましくは、複数の比較器はそれぞれ、さらに固有の基準電圧をるように接続
され、この基準電圧とｄｃ電圧が比較される。
【００１３】 好ましい実施態様では、前述の種類のフェーズ・ロック・ループは、入力信号
周波数を受け、出力信号周波数を生成するように結合され、位相検出器は、入力
信号周波数と分周係数によって減少された出力信号周波数との間の差に対応する
ｄｃ電圧を生成するように結合され、電圧制御発振器は、ｄｃ電圧を受けてｄｃ
電圧に応じて出力信号周波数を変更するように結合され、クロック分周回路は、
出力周波数を受け、分周係数によって減少された出力信号周波数を分周係数に従
って位相検出器に転送するように結合され、判定回路は、ｄｃ電圧を受け、ｄｃ
電圧と基準電圧との比較に基づいてコード化信号を生成するように結合され、制
御ユニットは、コード化信号を受け取り、それに応答して周波数分周係数を修正
するように結合される。
【００１４】 制御ユニットは、現在の周波数分周係数およびコード化信号に基づいて制御信
号を送るのが望ましい。
【００１５】 コード化信号はバイナリ・ビットからなるのが有利である。
【００１６】 好都合には、バイナリ・ビットの数は２である。
【００１７】 好ましくは、位相検出器は周波数検出器を備える。
【００１８】 本発明は、それぞれ、フェーズ・ロック・ループから転送される入力信号の周
波数、およびフェーズ・ロック・ループに転送される入力信号の周波数に出力信
号の周波数をロックするようにフェーズ・ロック・ループのフィードバック・ル
ープ内のクロック分周器を変更する方法であって、フィードバック信号の位相お
よび周波数を入力信号と比較する検出器からのｄｃ電圧出力を監視すること、お
よび入力信号の周波数が変化する前の基準電圧とｄｃ電圧との比較に基づいて出
力信号の周波数の変更とほぼ一致するようにフィードバック信号の周波数を反比
例的に変更することを含む方法にも関する。
【００１９】 好ましくは、上記の変更は、入力信号の周波数の増加に反比例するようにフィ
ードバック信号の周波数を減少させることを含む。
【００２０】 好都合には、上記の変更は、入力信号の周波数の減少に反比例するようにフィ
ードバック信号の周波数を増加させることを含む。
【００２１】 上記で概略的に説明した問題は主として、ＰＬＬを改良することによって解決
される。この改良ではたとえば、ＰＬＬのループ・フィルタとＶＣＯとの間に判
定回路が挿入される。判定回路は、入力信号の周波数の変化を示す、ＶＣＯに印
加されるＤＣ電圧を監視する。判定回路は、１つまたは複数のしきい値電圧に対
するＤＣ電圧を示すコード化信号を制御ユニットに供給する。制御ユニットは、
ＰＬＬフィードバック・ループのクロック分周器内の周波数分周係数を維持また
は修正することによって、コード化信号に応答する。したがって、ＶＣＯへの入
力は、入力信号の周波数を示す。
【００２２】 判定回路と制御ユニットを組み合わせることによって、ＶＣＯの入力でのＤＣ
電圧に基づいて適切な分周係数を選択することのできる制御機能が実現される。
判定回路はたとえば、基本的にＤＣ値を取り出し、このＤＣ値と１つまたは複数
の基準電圧との関係に基づいてデジタル・コード化信号を生成するアナログ・デ
ジタル（「Ａ／Ｄ」）変換器として実装することができる。制御ユニットは、様
々なデジタル・コード化信号をそれぞれの異なる方法で認識し、既存（現在）の
分周係数Ｍに応じるか、あるいは既存の分周係数Ｍおよび既存（現在）の入力信
号周波数に応じて分周係数に固有の修正を施すようにハードウェアまたはソフト
ウェアに実装することができる。
【００２３】 判定回路および制御ユニットは、クロック分周器を介して高速および低速の着
信データおよび／またはクロック入力周波数にＰＬＬを適合する働きをする。よ
り高速のデータ・ストリームに対処するために入力信号周波数を増加すべきであ
る場合、判定回路は、基準電圧に対する、ＶＣＯの入力でのＤＣ電圧の増大に基
づくコード化信号を送ることによって応答する。このコード化信号は次いで、ク
ロック分周器分周係数の現在の状況に基づいて制御ユニットによって解釈される
。好ましくは、制御ユニットをどのようにプログラムするかに応じて、入力信号
周波数が増加した場合、それに比例してクロック分周器の周波数分周係数が減少
する。この場合、２つの重要な結果が生じる。第１に、新しい周波数分周係数に
基づく、クロック分周器から転送されるフィードバック信号周波数は、入力信号
周波数にほぼ等しく、それによってＰＬＬが急速にロックされる。フィードバッ
ク信号周波数と入力信号周波数との間に差がない場合、ＤＣ電圧は、周波数分周
係数のさらなる遷移を生じさせないように、電圧基準値に対するミッドスケール
・ロック値に高速に遷移する。第２に、ＰＬＬから出力されるクロック信号は前
の周波数を保持し、入力信号周波数が増加したときと、周波数分周係数が変更さ
れたときにクロック信号の受ける影響が最小限に抑えられる。したがって、本発
明の装置および／または回路は、たとえば、下流側デジタル回路に転送されるク
ロック信号を修正または変更せずに可変入力信号周波数に対する高速ロック状況
を実現する。
【００２４】 代替実施態様では、フィードバック信号周波数は、周波数分周係数の第１の反
復変更の後で、変化した入力信号周波数にほぼ等しくならなくてもよい。ＤＣ電
圧は、周波数分周係数を変更した後でもしきい値を超えたままでいるか、あるい
はしきい値を超えるように遷移することができる。ＤＣ電圧をミッドスケールの
ままにする（すなわち、入力信号周波数および出力信号周波数をロックする）場
合は他の（第２およびその後の）反復変更が必要になる。現在の出力信号周波数
がわかっており、かつ周波数分周係数が（１回または複数の反復変更の後で）わ
かっている場合、本発明の技法を使用して、変化した（すなわち、次の）入力信
号の周波数またはデータ転送速度を求めることができる。それにより、判定回路
および制御ユニットは、直接あるいは分周係数の反復変更によって入力信号周波
数の自動検出を可能にする。高速に入力信号にロックするのに必要な直接的な変
更では高分解能周波数分周係数が使用され、現在の分周器状態と次の分周器状態
との差の大きさは任意の整数または小数でよい。
【００２５】 広義には、本発明はＰＬＬを企図する。このＰＬＬは、そのフィードバック・
ループ内に配置されたクロック分周回路を備える。このクロック分周器は、好ま
しくは、ＰＬＬに転送される入力信号の周波数の変化に反比例するように修正す
る周波数分周係数を備える。現在の周波数分周係数に１．０よりも大きな正の数
Ｍを乗じることによって周波数分周係数が修正され、入力信号の現在の周波数に
１／Ｍを乗じることによって入力信号の周波数の変化が修正される。別法として
、現在の周波数分周係数に１／Ｍを乗じることによって周波数分周係数を修正す
ることができ、したがって、入力信号の現在の周波数にＭを乗じることによって
入力信号の周波数の変化を修正することができる。
【００２６】 本発明はさらに装置を企図する。この装置は、入力信号周波数を受け取り出力
信号周波数（すなわち、クロック信号周波数）を生成するように結合される。位
相検出器およびループ・フィルタは、入力信号周波数と分周係数によって減少さ
れた出力信号周波数との間の差に対応するＤＣ電圧を生成するように結合される
。ＶＣＯは、ＤＣ電圧を受け取り、ＤＣ電圧に応じて出力信号周波数を変更する
ように結合される。クロック分周回路は、出力周波数を受け取り、分周係数によ
って減少された出力信号周波数を分周係数に応じて位相検出器に転送するように
結合される。判定回路は、ＤＣ電圧を受け取り、ＤＣ電圧と基準電圧との比較に
基づいてコード化信号を生成するように結合される。制御ユニットは、コード化
信号を受け取り、それに応答して周波数分周係数を自動的に（動的に）修正する
ように結合される。
【００２７】 本発明はさらに、ＰＬＬのフィードバック・ループ内のクロック分周器を自動
的かつ動的に変更する方法を企図する。このクロック分周器は、クロック信号の
周波数を入力信号の周波数に直接または反復的にロックするように変更される。
この方法はさらに、フィードバック信号の位相および周波数を入力信号と比較す
る検出器からのＤＣ電圧を監視するステップを含む。フィードバック信号の周波
数を入力信号の周波数の変化とほぼ一致するように変更し、同時に、出力信号の
周波数をほぼ一定に維持することができる。フィードバック信号周波数が再び、
変化した入力信号周波数と一致するようにフィードバック信号を再調整する前に
、基準電圧とＤＣ電圧との比較に基づいてフィードバック信号周波数が変更され
る。
【００２８】 本発明の他の目的および利点は、以下の詳細な説明を読み添付の図面を参照し
たときに明らかになろう。
【００２９】 本発明では様々な修正形態および代替形態が可能であるが、図面には一例とし
て本発明の特定の実施形態を示し、本明細書で詳しく説明する。しかし、本発明
の図面および詳細な説明が、開示される特定の形態に本発明を限定するものでは
なく、逆に、特許請求の範囲によって定義される本発明の趣旨および範囲の範囲
内のすべての修正形態、均等形態、および代替形態をカバーするものであること
を理解されたい。
【００３０】 （発明の詳細な説明） 次に、図面を参照すると、図１はＰＬＬ１２に入力される信号１０を示してい
る。入力信号は、ｘ、ｍｘ、およびｘ／ｍとして示された様々な周波数で転送さ
れる。この場合、ｍは基本周波数ｘの変動を表す。たとえば、より高いデータ転
送速度が必要である場合、入力信号周波数を増加することができ、データ転送速
度を低下させなければならない場合にも同様のことが生じる。入力信号の周波数
は主として、送信構成要素と受信構成要素の関数であり、したがって、ＰＬＬ１
２内の構成要素とは異なるように変動することができる。
【００３１】 ＰＬＬ１２は、一例によれば、位相／周波数（「ＰＦＤ」）検出器１４、ルー
プ・フィルタ１８、ＶＣＯ２０、およびクロック分周器２２を含む。クロック分
周器２２は、ＰＬＬ１２のフィードバック・ループ内に配置され、入力信号周波
数とより周波数の高い出力信号との間の乗算係数を備えている。ＰＦＤ１４は、
たとえば、排他的ＯＲゲートまたはＲ−Ｓラッチを備え、周波数検出の場合には
、入力どうしの間の周波数差に比例する非相補出力を生成する任意の回路を備え
るマルチプライヤ（またはミキサ）として構成することができる。ループ・フィ
ルタ１８は、ＰＦＤ１４からの出力を保持する導体とＶＣＯ２０への入力を保持
する導体との間にリンクされたキャパシタおよび抵抗器を備える受動素子を用い
て実装することができる。ループ・フィルタ１８は、ＰＦＤ１４から転送される
レール駆動信号から遷移ノイズを除去する働きをし、したがって、ループに安定
性を付与する。このノイズの原因は、たとえば、入力信号フリッカおよび／また
はＰＦＤ１４遷移条件である。ＶＣＯ２０はたとえば、直列接続された奇数のイ
ンバータを備えるリング発振器として実装することができる。
【００３２】 ＰＬＬ１２内に示されている構成要素は多数の異なる方法で構成することがで
きる。各構成要素を実現するのに必要な機構および回路は、必要な精度および応
用分野に応じて変更することができる。したがって、前述の例は各構成要素を実
行する方法の一例に過ぎない。各構成要素が使用される応用分野の必要に応じて
構成要素の形態および構造に変形および修正を施すことができる。
【００３３】 ＶＣＯ２０は、周波数が、ループ・フィルタ１８から供給されるＤＣ電圧の一
次関数である周期的出力を生成するように設計される。たとえば、ＤＣ電圧が増
大した場合、ＶＣＯ２０は出力信号周波数を増加させる。出力信号は、ＰＬＬ１
２の負荷として結合されたデジタル回路に転送されると共に、クロック分周器２
２にも転送される。クロック分周器２２は、出力信号（クロック信号）周波数を
入力信号周波数の倍数にすることのできる周波数分周係数を含む。したがって、
クロック信号周波数は、ＰＦＤ１４にフィードバックされる前に減少される（す
なわち、分周される）。周波数分周係数Ｍは、必要な周波数乗算の量に応じてリ
アルタイムで修正される。したがって、係数Ｍは１．０以上の数である。Ｍが整
数である場合、周波数分周は、たとえばデジタル・カウンタによって適切に実行
することができる。
【００３４】 判定回路３０および制御ユニット３２は、ＰＬＬ１２に含められるか、あるい
はＰＬＬ１２とは別に設けられる。判定回路３０は基本的に、基準電圧とＶＣＯ
２０に供給されるＤＣ電圧との比較をデジタル形式でコード化するＡ／Ｄ変換器
である。たとえば、最も簡単な形式の２つの基準電圧があってよい。第１の基準
電圧は、ミッドスケール電圧とＶDDとの間の値になるように構成することができ
、それに対して、第２の基準電圧はミッドスケール電圧とグランドとの間に設定
することができる。たとえば、ＤＣ電圧が第１の基準電圧を超えた場合（場合に
よっては、入力信号周波数が急速に増加したことを示す）、判定回路は、この増
加を示すバイナリ信号をコード化する。入力信号周波数が減少した場合にはこの
逆になり、ＤＣ電圧が第２の基準電圧を超え、固有にコード化された他の信号が
生成される。しかし、２つよりも多くの基準電圧を使用できることが認識されよ
う。ＤＣ電圧がミッドスケールを超え一方の基準電圧も超えたが、他方の基準電
圧は超えていない場合、比較の結果として得られるデジタル信号は十分なバイナ
リ・ビットを有し、ＤＣ電圧が存在する基準電圧どうしの間のウィンドウを表示
する。
【００３５】 図２は、一般にＡ／Ｄコード化を実行する判定回路３０の一例を示す。２つの
基準電圧を使用する場合、ＤＣ電圧が第１の基準電圧ｖt+を超えた場合に第１の
比較器３４がデジタル「１」値を生成する。ＤＣ電圧が第２の基準電圧ｖt-より
も低い場合には第２の比較器がデジタル「１」値を生成する。一例によれば、第
１の基準電圧はミッドスケールとＶDDとの間の値でよく、それに対して第２の基
準電圧はミッドスケールとグランドとの間の値である。もちろん、他の多数の比
較器および関連する基準電圧があってよい。追加の基準電圧は、Ａ／Ｄ変換器出
力の分解能を向上させるためにグランドとＶDDとの間で互いに定量可能な距離だ
け間隔を置いて設定することができる。図２に示す例は、コード化された２ビッ
ト出力を表す。しかし、ＰＬＬ周波数の分解能を高める必要がある場合、追加の
比較器および関連する基準電圧によって２つよりも多くのバイナリ・ビットをコ
ード化することができる。
【００３６】 ２つの比較器および２つの基準電圧によって、ＤＣ電圧が（１）ｖt+を超えて
いるか、それとも（２）ｖt-とｖt+との間であるか、それとも（３）ｖt-よりも
低いかを示す２ビット・バイナリ値が生成される。追加の比較器および基準電圧
によって、ＤＣ電圧が、厳密に定義された電圧範囲内のどこに位置しているかを
示すことができる。ＤＣ電圧の厳密な表示が与えられた場合、制御ユニット３２
は、現在の分周器状態を知っている適切な「次の」分周器状態に遷移することに
よって、この電圧により高速に（かつ直接）応答することができる。しかし、２
つの比較器のみを使用する場合は、自動レンジング機能を実行することができる
。具体的には、分周器状態を反復的に変更し、最終的に高分解能によってもたら
される直接的な変更を実現することができる。図３は反復検出技法を示し、それ
に対して図４は直接検出を示す。
【００３７】 図３は、反復自動レンジング技能によって制御ユニット３２を実現する際に使
用される状態図４０である。図４０は状態４２、４４、および４６を示している
。状態４２は、判定回路３０上のＤＣ電圧によって示される入力信号周波数が上
しきい値（たとえば、ｖt+）を超えた場合にクロック分周器２２内の周波数分周
係数を減分することを示す。入力信号周波数が高過ぎる場合、上しきい値と下し
きい値との間のＤＣ電圧を示す状態４４への遷移が起こる。さらに、ＤＣ電圧が
、低い周波数を示す下しきい値よりも低くなった場合、状態４４から状態４６へ
の遷移が起こる。状態図４０では、３つの検出可能なレベルおよび２つの比較器
が仮定されており、次のレベルは現在のレベルに隣接している。たとえば、現在
の入力周波数が４ｘであり次の入力周波数が１６ｘに増加する場合、ＤＣ値は、
上しきい値を超え、制御ユニット上の「周波数高過ぎ」信号としてコード化され
る。制御ユニットは、分周係数をたとえばａ÷１６からａ÷１５に減分すること
によって、状態図４０に示すように応答する。判定回路が再び周波数高過ぎ信号
をコード化した場合には、最終的に適切な分周係数、たとえば÷４に達するまで
減分が継続する。
【００３８】 反復手法の少なくとも１つの利益は、それが入力信号周波数検出器として使用
されることである。出力信号周波数を比較的一定にしておかなければならないこ
とを知り、さらに現在の周波数分周係数を知ることによって、入力信号周波数が
変化した場合に次の入力周波数を判定することができる。反復手法は、ＤＣ電圧
がしきい値を超えるか、あるいはしきい値よりも低くなったときには、予め定め
た増分に従って分周係数を変更する。このような増分によって最終的に、ＤＣ電
圧は、状態４４および対応するロック条件を示すミッドスケールの近傍の電圧に
なる。状態４４での周波数分周係数が変更前の出力信号周波数と共に判明し、そ
れによって、変更後の（すなわち、次の）入力信号周波数を検出することができ
る。
【００３９】 図４は、より直接的で高速の検出／ロッキング機能によって制御ユニット３２
を実現するために使用される状態図４８である。かなり狭いウィンドウとして決
められたウィンドウ内のＤＣ電圧に応じて分周係数を変更する必要がある場合に
は、２つよりも多くのレベルと３つよりも多くの比較器が必要である。図４の例
では、７つのレベルおよび８つの比較器を使用して様々なウィンドウを生成する
ことができる。分周係数は状態５０、５２、５４、および５６の間で直接変更す
ることができる。したがって、図４は、ある周波数分周状態から他の周波数分周
状態への遷移を行うときに（７つのウィンドウまたは状態を表す）少なくとも３
つのコード化ビットを必要とするコーディングを示す。
【００４０】 図５は、制御ユニット３２を実施するために使用されるより一般的な状態図６
０を示す。Ｍの値と点線で示すオプションとに応じて、直接検出／ロッキング、
または最終的にロック状態を得るための反復レンジングを行うことができる。状
態図６０は、コード化デジタル信号を認識し、したがって、分周係数を現在の周
波数分周係数から次の周波数分周係数に修正するハードウェアまたはソフトウェ
アで実施することができる。したがって、コード化信号は入力信号周波数の可能
な変化を示し、状態図６０は、（図１に示す）クロック分周器２２に対するコー
ド化信号の効果を示す。
【００４１】 たとえば、状態６２で示すように現在の分周係数をｘとしてモデル化する場合
、分周係数は変更することも、あるいは現在の状態のままでいることもできる。
コード化信号が００である場合、状態６２は変化しない。しかし、コード化信号
が０１である場合、分周係数は状態６２から状態６４に変化する。しかし、コー
ド化信号が１０である場合、分周係数は変化しないことも、あるいは状態６６に
変化することもできる。このオプションは、コード化信号１０に隣接する点線で
示されている。
【００４２】 状態図６０を調べると、コード化信号が０１であるときには、周波数分周係数
が状態６６から６２に増加し、次いで状態６４に増加することがわかる。逆に、
コード化信号が１０である場合、周波数分周係数は減少する。３つの状態が示さ
れているが、状態の数は、コード化信号内のビット量と、適切な周波数分周を実
現するために必要な分解能の量とに応じて３つより多くてもよいことが理解され
よう。
【００４３】 状態図６０を一例に従って実施するにはどうすべきかについての理解を助ける
ために、他の例を示す。状態６２内のｘが４であり、状態６４および６６内のｍ
も４であると仮定すると、状態６２がａ÷４状態を表し、状態６４がａ÷１６を
表すことは明らかである。本発明の利益を得るためと、与えられた例について状
態６２および６４の機能を理解するためにのみ、以下の表１を与える。
【表１】
【００４４】 図１ないし図４と表１を共に参照するとわかるように、表１の第１行は、クロ
ック分周器２２内の現在の分周器状態ａ÷４を示す。また、現在の入力周波数は
４ｘである（図１のｍは４に等しい）。これらの既存の条件から、行１は、次の
入力周波数が４ｘのままであることを示す。この場合、しきい値より高いＤＣ電
圧も、あるいはしきい値より低いＤＣ電圧も生成されない。したがって、ハイ比
較器３４およびロー比較器３６からの比較ハイ／ロー出力は００である。状態６
２に対する００コード化信号の効果（ｘは４に等しい）は、状態を変更しないこ
とである。したがって、次の分周器状態は状態６２のままである（すなわち、÷
４）。したがって、現在／次の出力信号周波数は１６ｘ（すなわち、４ｘ現在／
次の入力周波数ｘ現在／次の分周器状態）のままである。
【００４５】 表１の次の行は、入力信号周波数が４ｘから１ｘに減少した場合にどうなるか
を示す。ＤＣ電圧が低下するのは、入力信号周波数が減少し、したがって、比較
ハイ／ロー・コード化信号０１が生成されたときである。図５に示す０１コード
化信号は、状態を状態６２から状態６４に変更する。これは、（状態６４内のｍ
が４に等しいとき）現在の分周器状態としてのａ÷４がａ÷１６に変更されるこ
ととして示されている。しかし、現在の分周器状態に現在の入力周波数を乗じた
値は、次の分周器状態に次の入力周波数を乗じた値と等しいので、現在／次の出
力周波数は１６ｘのまま変更されない。
【００４６】 表１の行３は、行１および行２についての上記の説明によって明らかになろう
。しかし、一例として、比較ハイ／ロー・コード化信号１０が分周状態に影響を
与えない（あるいは状態を変更しない）ことがわかる。しかし、２つよりも多く
の状態がある場合、必要に応じて、１０コード化値によって状態遷移を起こすこ
とができることが理解されよう。表１の例では、表を簡単にすることのみのため
に２つの状態しか示されていない。しかし、図５は、第３の状態、および場合に
よっては他の多数の状態、ならびに状態６２から状態６６への遷移に対するコー
ド化信号１０の効果を示す。
【００４７】 表１の行４ないし行６は、図５と共に、コード化信号が１０である場合の状態
６４から状態６２への遷移を示す。それ以外の場合、与えられた例において、コ
ード化信号が００または０１である場合には、状態６４は変化しない。
【００４８】 表１に示す例は、２つの異なる入力信号周波数および２つの異なるクロック分
周器状態を示す。さらに一例を挙げると、表１は、２つの比較器のみと、これら
の比較器に印加される２つの異なるしきい値電圧のみとから得られる２ビット・
コード化信号を示す。しかし、多数の入力信号周波数と、多数のクロック分周器
状態および比較器、基準電圧などを適用できることが認識されよう。入力信号周
波数およびクロック分周状態の数にかかわらず、趣旨は同じである。入力信号周
波数が、クロック分周器から転送されるフィードバック信号周波数よりも高い場
合、フィードバック・ループは、ＶＣＯ入力電圧を増大させ、入力信号周波数と
の一致を試みる。同様に、入力信号周波数がフィードバック信号周波数よりも低
い場合、フィードバック・ループは、ＶＣＯ入力電圧を低下させ、入力信号周波
数との一致を試みる。比較器のうちのどれかが「１」出力を生成した場合、この
ことは、クロック分周器２２によって設定される現在の周波数範囲に対して入力
信号周波数が高過ぎるか、あるいは低過ぎることを意味する。制御ユニット３２
は、判定回路３０のコード化出力を評価し、適切なクロック分周器制御信号を選
択し、ＰＬＬ１２が入力信号周波数にロックすることを可能にする。
【００４９】 制御ユニット３２の趣旨は、クロック分周器２２内の分周係数の現在の値を維
持するか、あるいは現在の値から増減させることである。これによって、ＶＣＯ
入力電圧がミッドスケールにリセットされる。次いで、ＰＬＬが入力信号周波数
にロックし、判定回路の次の出力がたとえば、００になる。
【００５０】 本開示の利益を有する当業者には、本発明が、アナログ部分とデジタル部分の
両方を有する任意の集積回路に適用できるとみなされることが理解されよう。こ
の集積回路は、ＰＬＬ、判定回路、および制御ユニットをすべて単一のモノリシ
ック基板内に含むことができる。特許請求の範囲をすべてのそのような修正およ
び変更を包含するものと解釈することが所期され、したがって、本明細書および
図面は制限的なものではなく例示的なものとみなすべきである。
【図面の簡単な説明】
【図１】 可変周波数を有する入力信号を受け取りその周波数にロックする
ように構成された本発明によるＰＬＬのブロック図である。
【図２】 例示的な一実施形態による図１に示す判定回路の回路図である。
【図３】 入力信号の周波数の変化に対してＰＬＬ周波数分周係数の反復的
レンジング／検出を実行するための、例示的な一実施形態による図１に示す制御
ユニットの状態図である。
【図４】 入力信号の周波数の変化に対してＰＬＬ周波数分周係数の直接検
出を実行するための、例示的な一実施形態による図１に示す制御ユニットの状態
図である。
【図５】 入力信号の周波数の変化に対してＰＬＬ周波数分周係数の反復的
レンジング／検出および直接高解像度レンジング／検出を実行するための、例示
的な一実施形態による図１に示す制御ユニットの状態図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トレジャー，デイビッド・エス アメリカ合衆国・78746・テキサス州・オ ースティン・バートン スカイウエイ・ 2904・アパートメント 332 (72)発明者 スサント，トニー アメリカ合衆国・78758・テキサス州・オ ースティン・チェリイ ドライブ・12018 (72)発明者 ハリス，ラリー・エル アメリカ合衆国・78735・テキサス州・オ ースティン・ノブ オーク・4405 Ｆターム(参考） 5J106 AA04 CC01 CC21 CC41 CC53 DD36 DD37 DD44 EE03 FF08 GG09 HH10 KK08 KK15 PP07 QQ01 RR18 【要約の続き】 セッサにタイミング基準として転送される比較的一定の クロック信号を維持することができる。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 フェーズ・ロック・ループのフィードバック・ループ内に配
    置されたクロック分周回路を備え、前記クロック分周器が、フェーズ・ロック・
    ループに転送される入力信号の周波数の変化に反比例するように修正されるよう
    になされた周波数分周係数を備えるフェーズ・ロック・ループ。
  2. 【請求項２】 前記周波数分周係数が、現在の周波数分周係数に１．０より
    も大きな正の係数Ｍを乗じることによって修正され、前記入力信号の周波数の前
    記変化が、前記入力信号の現在の周波数に１／Ｍを乗じることによって修正され
    る請求項１に記載のフェーズ・ロック・ループ。
  3. 【請求項３】 前記周波数分周係数が、現在の周波数分周係数に１／Ｍ（Ｍ
    は１．０よりも大きな係数）を乗じることによって修正され、前記入力信号の周
    波数の前記変化が、前記入力信号の現在の周波数にＭを乗じることによって修正
    される請求項１に記載のフェーズ・ロック・ループ。
  4. 【請求項４】 前記周波数分周係数が、入力信号の周波数の変化がしきい値
    量を超えているかどうかを判定するように動作可能に結合された判定回路によっ
    て修正されるようになされる請求項１に記載のフェーズ・ロック・ループ。
  5. 【請求項５】 前記判定回路が複数の比較器を備え、各比較器が、入力信号
    の周波数の変化に比例するｄｃ電圧を受け取るように接続される請求項４に記載
    のフェーズ・ロック・ループ。
  6. 【請求項６】 複数の比較器の各々がさらに、固有の基準電圧を受け取るよ
    うに接続され、ｄｃ電圧が前記基準電圧と比較される請求項５に記載のフェーズ
    ・ロック・ループ。
  7. 【請求項７】 入力信号周波数を受け取り出力信号周波数を生成するように
    結合された装置であって、 入力信号周波数と分周係数によって減少された出力信号周波数との間の差に対
    応するｄｃ電圧を生成するように結合された位相検出器と、 ｄｃ電圧を受け取り、ｄｃ電圧に応じて出力信号周波数を変更するように結合
    された電圧制御発振器と、 出力周波数を受け取り、分周係数によって減少された出力信号周波数を分周係
    数に従って位相検出器に転送するように結合されたクロック分周回路と、 ｄｃ電圧を受け取り、ｄｃ電圧と基準電圧との比較に基づいてコード化信号を
    生成するように結合された判定回路と、 コード化信号を受け取り、それに応答して周波数分周係数を修正するように結
    合された制御ユニットとを備える装置。
  8. 【請求項８】 周波数分周係数を修正することによって、ｄｃ電圧が、電圧
    制御発振器に周波数分周係数の修正に反比例するように出力信号周波数を変更す
    る状態に変更される請求項７に記載の装置。
  9. 【請求項９】 前記制御ユニットが、現在の周波数分周係数およびコード化
    信号に基づいて制御信号をディスパッチする請求項７に記載の装置。
  10. 【請求項１０】 前記コード化信号がバイナリ・ビットを含む請求項７に記
    載の装置。
  11. 【請求項１１】 前記バイナリ・ビットの数が２である請求項７に記載の装
    置。
  12. 【請求項１２】 前記位相検出器が周波数検出器を備える請求項７に記載の
    装置。
  13. 【請求項１３】 それぞれ、フェーズ・ロック・ループから転送される入力
    信号の周波数およびフェーズ・ロック・ループに転送される入力信号の周波数に
    出力信号の周波数をロックするようにフェーズ・ロック・ループのフィードバッ
    ク・ループ内のクロック分周器を変更する方法であって、 フィードバック信号の位相および周波数を入力信号と比較する検出器からのｄ
    ｃ出力を監視すること、および フィードバック信号の周波数を入力信号の周波数の変化とほぼ一致するように
    変更し、同時に、入力信号の周波数が変化する前の基準電圧とｄｃ電圧との比較
    に基づいて出力信号の周波数をほぼ一定に維持することを含む方法。
  14. 【請求項１４】 前記変更が、入力信号の周波数の増加に反比例するように
    フィードバック信号の周波数を減少させることを含む請求項１３に記載の方法。
  15. 【請求項１５】 前記変更が、入力信号の周波数の減少に反比例するように
    フィードバック信号の周波数を増加させることを含む請求項１３に記載の方法。
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