JP2001515289A - 孤立電子構成素子を有する回路装置、該回路装置の駆動方法、および２進数の加算方法の使用方法 - Google Patents
孤立電子構成素子を有する回路装置、該回路装置の駆動方法、および２進数の加算方法の使用方法Info
- Publication number
- JP2001515289A JP2001515289A JP2000509120A JP2000509120A JP2001515289A JP 2001515289 A JP2001515289 A JP 2001515289A JP 2000509120 A JP2000509120 A JP 2000509120A JP 2000509120 A JP2000509120 A JP 2000509120A JP 2001515289 A JP2001515289 A JP 2001515289A
- Authority
- JP
- Japan
- Prior art keywords
- circuit path
- voltage level
- main node
- circuit
- electron transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 19
- 239000002800 charge carrier Substances 0.000 claims description 27
- 239000003990 capacitor Substances 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 11
- 238000012546 transfer Methods 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000005036 potential barrier Methods 0.000 description 4
- 238000012937 correction Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 239000002096 quantum dot Substances 0.000 description 2
- XMWRBQBLMFGWIX-UHFFFAOYSA-N C60 fullerene Chemical compound C12=C3C(C4=C56)=C7C8=C5C5=C9C%10=C6C6=C4C1=C1C4=C6C6=C%10C%10=C9C9=C%11C5=C8C5=C8C7=C3C3=C7C2=C1C1=C2C4=C6C4=C%10C6=C9C9=C%11C5=C5C8=C3C3=C7C1=C1C2=C4C6=C2C9=C5C3=C12 XMWRBQBLMFGWIX-UHFFFAOYSA-N 0.000 description 1
- 101000693444 Homo sapiens Zinc transporter ZIP2 Proteins 0.000 description 1
- 102100025451 Zinc transporter ZIP2 Human genes 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 229910003472 fullerene Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000005442 molecular electronic Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000013110 organic ligand Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/502—Half adders; Full adders consisting of two cascaded half adders
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4828—Negative resistance devices, e.g. tunnel diodes, gunn effect devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S977/00—Nanotechnology
- Y10S977/84—Manufacture, treatment, or detection of nanostructure
- Y10S977/89—Deposition of materials, e.g. coating, cvd, or ald
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S977/00—Nanotechnology
- Y10S977/902—Specified use of nanostructure
- Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
- Y10S977/936—Specified use of nanostructure for electronic or optoelectronic application in a transistor or 3-terminal device
- Y10S977/937—Single electron transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S977/00—Nanotechnology
- Y10S977/902—Specified use of nanostructure
- Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
- Y10S977/94—Specified use of nanostructure for electronic or optoelectronic application in a logic circuit
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
孤立電子構成素子を有する回路装置に少なくとも１つの孤立電子トランジスが設けられており、この孤立電子トランジスタは第１の主ノードと第２の主ノードとの間に接続されている。第１の主ノードは、第１の動作電圧端子と第２の動作電圧端子との間に容量的に接続されている。孤立電子トランジスタのゲート電極は制御電圧端子と接続されている。この回路装置は２進数の論理結合に適し、その桁が第１ないしは第２の主ノードに記憶される。
Description
【０００１】 本発明は、とりわけ論理回路として構成された孤立電子構成素子を有する回路
装置に関する。
装置に関する。
【０００２】 論理回路適用のための集積回路装置は現在、もっぱらＣＭＯＳ技術で実現され
ている。構成素子の小型化がますます進む中で、この従来のＣＭＯＳ技術は限界
に突き当たった。
ている。構成素子の小型化がますます進む中で、この従来のＣＭＯＳ技術は限界
に突き当たった。
【０００３】 さらなる小型化の観点から、スイッチング過程が個々の電子により実現される
いわゆる孤立電子構成素子がが提案された。この種の孤立電子構成素子について
の研究は例えば、W.Roesner et al,Microelectronic Engineering,Bd.27,1995,p
p.55-58 から公知である。孤立電子構成素子はトンネル素子を有し、このトンネ
ル素子はトンネルコンタクトを介して隣接の端子と接続されている。このトンネ
ルコンタクトを介した電荷移動は、量子機械的トンネル効果と、電位バリアの簡
単な熱的克服とによって行われる。ここではこの電荷移動はほとんどまれにしか
発生しない。トンネル素子は例えば導電性の小さいインゼルとして実現され、個
のインゼルは絶縁構造体により取り囲まれている。両方の端子に電圧Ｕが印加さ
れ、個の電圧に対してクーロンブロックの条件が満たされると、すなわちその大
きさが ｜Ｕ｜＜ｅ／（２Ｃ） であれば、トンネル素子の電荷は電位比に基づき、熱エネルギーに対して ｋＴ／e≪ｅ・２Ｃ が当てはまる限り変化しない。
いわゆる孤立電子構成素子がが提案された。この種の孤立電子構成素子について
の研究は例えば、W.Roesner et al,Microelectronic Engineering,Bd.27,1995,p
p.55-58 から公知である。孤立電子構成素子はトンネル素子を有し、このトンネ
ル素子はトンネルコンタクトを介して隣接の端子と接続されている。このトンネ
ルコンタクトを介した電荷移動は、量子機械的トンネル効果と、電位バリアの簡
単な熱的克服とによって行われる。ここではこの電荷移動はほとんどまれにしか
発生しない。トンネル素子は例えば導電性の小さいインゼルとして実現され、個
のインゼルは絶縁構造体により取り囲まれている。両方の端子に電圧Ｕが印加さ
れ、個の電圧に対してクーロンブロックの条件が満たされると、すなわちその大
きさが ｜Ｕ｜＜ｅ／（２Ｃ） であれば、トンネル素子の電荷は電位比に基づき、熱エネルギーに対して ｋＴ／e≪ｅ・２Ｃ が当てはまる限り変化しない。
【０００４】 ここでｋはステファン・ボルツマン定数、Ｔは温度、ｅは電荷、Ｃはトンネル
素子の容量である。
素子の容量である。
【０００５】 比較的に高い電圧を印加すると、電子はトンネルコンタクトを介してトンネル
素子に流れる。この孤立電子構成素子は、個々の電子の移動がそれぞれ行われる
ように駆動される。
素子に流れる。この孤立電子構成素子は、個々の電子の移動がそれぞれ行われる
ように駆動される。
【０００６】 トンネル素子を、トンネル素子の容量を制御するゲート電極を介して制御する
ことにより、動作電圧領域でトンネル移動を生ずることなしにクーロンブロック
を停止することができる。ゲート電極に適切な電荷が作用している限り、孤立電
子構成素子はゼロ点を通るほぼ線形の電流電圧特性曲線を有する。この種のゲー
ト制御形孤立電子構成素子は文献では孤立電子トランジスタと称されている。
ことにより、動作電圧領域でトンネル移動を生ずることなしにクーロンブロック
を停止することができる。ゲート電極に適切な電荷が作用している限り、孤立電
子構成素子はゼロ点を通るほぼ線形の電流電圧特性曲線を有する。この種のゲー
ト制御形孤立電子構成素子は文献では孤立電子トランジスタと称されている。
【０００７】 本発明の課題は、とりわけ論理回路として適する孤立電子構成素子を有する回
路装置を提供することである。さらにこの種の回路装置に対する駆動方法も適用
する。
路装置を提供することである。さらにこの種の回路装置に対する駆動方法も適用
する。
【０００８】 この課題は本発明により、請求項１に記載された回路装置、並びに請求項６に
記載された駆動方法により解決される。本発明の有利な構成は従属請求項に記載
されている。
記載された駆動方法により解決される。本発明の有利な構成は従属請求項に記載
されている。
【０００９】 回路装置は少なくとも１つの第１の孤立電子トランジスタを有し、このトラン
ジスタは第１の主ノードと第２の主ノードとの間に接続されている。第１の主ノ
ードは容量的に第１の動作電圧端子と第２の動作電圧端子との間に接続されてい
る。第１の孤立電子トランジスタのゲート電極は制御電圧端子と接続されている
。孤立電子トランジスタはトンネル素子を有し、このトンネル素子は２つのトン
ネルコンタクトを介して端子と接続されており、かつゲート電極を介して容量的
に制御される。トンネル素子とそれぞれの端子との間の電位バリアの高さはこの
端子に作用する電荷量に依存するから、第１の孤立電子トランジスタを用いて論
理結合を実現することができる。このために論理値に配属された電荷担体が第１
の主ノードおよび第２の主ノードへもたらされる。例えば論理値１には電子が割
り当てられ、論理値０には電子が割り当てられない。
ジスタは第１の主ノードと第２の主ノードとの間に接続されている。第１の主ノ
ードは容量的に第１の動作電圧端子と第２の動作電圧端子との間に接続されてい
る。第１の孤立電子トランジスタのゲート電極は制御電圧端子と接続されている
。孤立電子トランジスタはトンネル素子を有し、このトンネル素子は２つのトン
ネルコンタクトを介して端子と接続されており、かつゲート電極を介して容量的
に制御される。トンネル素子とそれぞれの端子との間の電位バリアの高さはこの
端子に作用する電荷量に依存するから、第１の孤立電子トランジスタを用いて論
理結合を実現することができる。このために論理値に配属された電荷担体が第１
の主ノードおよび第２の主ノードへもたらされる。例えば論理値１には電子が割
り当てられ、論理値０には電子が割り当てられない。
【００１０】 第１の主ノードに電子がなく（論理０）かつ第２の主ノードに電子があり（論
理１）、さらに第１の孤立電子トランジスタのゲート電極が制御されると、電流
が第２の主ノードから第１の主ノードへトンネル素子を介して流れることができ
、したがって電子は第２の主ノードから第１の主ノードへ流れる。これに対して
第１の主ノードにも同じように電子があると（論理１）、電子は第２の主ノード
から第１の主ノードへ流れることはできない。第２の主ノードに電子がなく（論
理０）、第１の主ノードに電子がある（論理１）と、相応の制御の際に電子は第
１の主ノードに留まったままである（論理１）。第２の主ノードに電子がなく（
論理０）、第１の主ノードにも電子がない（論理０）と、第１の孤立電子トラン
ジスタを制御しても電子は第１の主ノードに存在しない（論理０）。したがって
結合後に第１の主ノードにある電荷は、第１の主ノードと第２の主ノードの出力
ビットんぼＯＲ結合の結果を示す。
理１）、さらに第１の孤立電子トランジスタのゲート電極が制御されると、電流
が第２の主ノードから第１の主ノードへトンネル素子を介して流れることができ
、したがって電子は第２の主ノードから第１の主ノードへ流れる。これに対して
第１の主ノードにも同じように電子があると（論理１）、電子は第２の主ノード
から第１の主ノードへ流れることはできない。第２の主ノードに電子がなく（論
理０）、第１の主ノードに電子がある（論理１）と、相応の制御の際に電子は第
１の主ノードに留まったままである（論理１）。第２の主ノードに電子がなく（
論理０）、第１の主ノードにも電子がない（論理０）と、第１の孤立電子トラン
ジスタを制御しても電子は第１の主ノードに存在しない（論理０）。したがって
結合後に第１の主ノードにある電荷は、第１の主ノードと第２の主ノードの出力
ビットんぼＯＲ結合の結果を示す。
【００１１】 第１の主ノードと第１の動作電圧端子ないし第２の動作電圧端子との間の接続
は例えばコンデンサを介して行われる。
は例えばコンデンサを介して行われる。
【００１２】 第１の主ノードと第２の主ノードとの間に第２の孤立電子トランジスタを接続
し、このトランジスタのゲート電極を第２の主ノードと接続することも本発明の
枠内である。第２の孤立電子トランジスタを介して第１の主ノードの電荷が変化
される。このことは例えば回路装置のリセットとして使用できる。さらに回路装
置の実施例により複雑な論理結合も可能である。なぜなら第２の孤立電子トラン
ジスタの制御は、どの電荷が第２の主ノードで作用しているかに依存するからで
ある。第２の孤立電子トランジスタを介して、第１の主ノードに存在する電荷を
第２の主ノードにある電荷に依存して変化させることができる。
し、このトランジスタのゲート電極を第２の主ノードと接続することも本発明の
枠内である。第２の孤立電子トランジスタを介して第１の主ノードの電荷が変化
される。このことは例えば回路装置のリセットとして使用できる。さらに回路装
置の実施例により複雑な論理結合も可能である。なぜなら第２の孤立電子トラン
ジスタの制御は、どの電荷が第２の主ノードで作用しているかに依存するからで
ある。第２の孤立電子トランジスタを介して、第１の主ノードに存在する電荷を
第２の主ノードにある電荷に依存して変化させることができる。
【００１３】 回路装置は実施例にしたがい、少なくとも１つの第１の回路経路と第２の回路
経路とを有する。ここで第１の回路経路と第２の回路経路とは、それぞれ１つの
第１の孤立電子トランジスタと第２の孤立電子トランジスタとを有し、これらの
トランジスタは第１の主ノードを介して相互に直列に接続されている。ここで第
１の孤立電子トランジスタと第２の孤立電子トランジスタとはそれぞれ１つのト
ンネル素子を有し、このトンネル素子は第２のトンネルコンタクトを介して端子
と接続され、かつゲート電極を介して容量的に制御される。トンネルコンタクト
を介して電荷移動は、量子機械的トンネル作用によっても、電位バリアの熱的克
服によっても行われる。ここでこの熱的克服は十分にまれである。トンネルコン
タクトのトンネル抵抗が ＲT＞Ｒk＝ｈ／ｅ2≒２６ｋΩ であれば、ただしここでＲkはクリッチング（Klitzing）抵抗、ｈはプランク定 数、ｅは電荷であり、電荷担体は電位バリアの一方の側に位置決めされ、電荷移
動の大多数はエレメントプロセスによって行われる。有利にはトンネル抵抗は＞
１００ｋΩである。
経路とを有する。ここで第１の回路経路と第２の回路経路とは、それぞれ１つの
第１の孤立電子トランジスタと第２の孤立電子トランジスタとを有し、これらの
トランジスタは第１の主ノードを介して相互に直列に接続されている。ここで第
１の孤立電子トランジスタと第２の孤立電子トランジスタとはそれぞれ１つのト
ンネル素子を有し、このトンネル素子は第２のトンネルコンタクトを介して端子
と接続され、かつゲート電極を介して容量的に制御される。トンネルコンタクト
を介して電荷移動は、量子機械的トンネル作用によっても、電位バリアの熱的克
服によっても行われる。ここでこの熱的克服は十分にまれである。トンネルコン
タクトのトンネル抵抗が ＲT＞Ｒk＝ｈ／ｅ2≒２６ｋΩ であれば、ただしここでＲkはクリッチング（Klitzing）抵抗、ｈはプランク定 数、ｅは電荷であり、電荷担体は電位バリアの一方の側に位置決めされ、電荷移
動の大多数はエレメントプロセスによって行われる。有利にはトンネル抵抗は＞
１００ｋΩである。
【００１４】 第１の主ノードでは、第１の孤立電子トランジスタのそれぞれの端子が第２の
孤立電子トランジスタの端子と接続されている。第１の主ノードはコンデンサを
介して第１の動作電圧端子と接続されている。第１の孤立電子トランジスタと第
２の孤立電子トランジスタとからなる直列回路は、第２の主ノードと第２の動作
電圧端子との間に接続されている。第１の孤立電子トランジスタのゲート電極は
制御電圧端子と接続されている。第２の孤立電子トランジスタのゲート端子は第
２の主ノードと接続されている。第２の回路経路の第１の主ノードは第１の回路
経路の第２の主ノードと接続されている。このように、第２の回路経路の第１の
孤立電子トランジスタと第２の孤立電子トランジスタとの相互に接続された端子
は、第１の回路経路の第２の孤立電子トランジスタのゲート電極と接続されてい
る。
孤立電子トランジスタの端子と接続されている。第１の主ノードはコンデンサを
介して第１の動作電圧端子と接続されている。第１の孤立電子トランジスタと第
２の孤立電子トランジスタとからなる直列回路は、第２の主ノードと第２の動作
電圧端子との間に接続されている。第１の孤立電子トランジスタのゲート電極は
制御電圧端子と接続されている。第２の孤立電子トランジスタのゲート端子は第
２の主ノードと接続されている。第２の回路経路の第１の主ノードは第１の回路
経路の第２の主ノードと接続されている。このように、第２の回路経路の第１の
孤立電子トランジスタと第２の孤立電子トランジスタとの相互に接続された端子
は、第１の回路経路の第２の孤立電子トランジスタのゲート電極と接続されてい
る。
【００１５】 反復的構成を実現するために第２の回路経路の第２の主ノードは第１の回路経
路の第１の主ノードと接続されている。これにより、第２の回路経路の第２の孤
立電子トランジスタのゲート電極は、第１の回路経路の第１の孤立電子トランジ
スタおよび第２の孤立電子トランジスタの相互に接続された端子に接続されてい
る。
路の第１の主ノードと接続されている。これにより、第２の回路経路の第２の孤
立電子トランジスタのゲート電極は、第１の回路経路の第１の孤立電子トランジ
スタおよび第２の孤立電子トランジスタの相互に接続された端子に接続されてい
る。
【００１６】 第１の孤立電子トランジスタの制御と第１の動作電圧端子における電圧とに依
存して、この回路装置の第１の回路経路と第２の回路経路では、電子を第１の主
ノードおよび／または第２の主ノードへもたらすことができる。さらに第１の孤
立電子トランジスタの制御に依存して電子は、第１の主ノードから第２の主ノー
ドへ、ないしは第２の主ノードから第１の主ノードへ、または第１の主ノードか
ら第１の孤立電子トランジスタのトンネル接合部へ流れることができる。ここで
は、トンネル素子と隣接する主ノード間の電位バリアの高さがとりわけ主ノード
で作用する電荷量に依存するという性質が利用される。第２の孤立電子トランジ
スタの制御に応じて、電子は第１の主ノードから第２の動作電圧端子へ流れるこ
とができる。第２の孤立電子トランジスタの制御はゲート電極に印加される電圧
を介して行われ、この電圧は一方では第２の主ノードに存在する電荷により、他
方では隣接する回路経路の第１の動作電圧端子に印加される電圧により決められ
る。すなわち、第２の孤立電子トランジスタを第２の主ノードに蓄積された電荷
に依存して切り換えることができる。したがって回路装置は、論理結合を所定の
結合テーブルに相応して実行するのに適する。ここで回路装置はとりわけプロセ
ッサとして、加算器として、マルチプライヤとして、または論理ゲートとして適
する。
存して、この回路装置の第１の回路経路と第２の回路経路では、電子を第１の主
ノードおよび／または第２の主ノードへもたらすことができる。さらに第１の孤
立電子トランジスタの制御に依存して電子は、第１の主ノードから第２の主ノー
ドへ、ないしは第２の主ノードから第１の主ノードへ、または第１の主ノードか
ら第１の孤立電子トランジスタのトンネル接合部へ流れることができる。ここで
は、トンネル素子と隣接する主ノード間の電位バリアの高さがとりわけ主ノード
で作用する電荷量に依存するという性質が利用される。第２の孤立電子トランジ
スタの制御に応じて、電子は第１の主ノードから第２の動作電圧端子へ流れるこ
とができる。第２の孤立電子トランジスタの制御はゲート電極に印加される電圧
を介して行われ、この電圧は一方では第２の主ノードに存在する電荷により、他
方では隣接する回路経路の第１の動作電圧端子に印加される電圧により決められ
る。すなわち、第２の孤立電子トランジスタを第２の主ノードに蓄積された電荷
に依存して切り換えることができる。したがって回路装置は、論理結合を所定の
結合テーブルに相応して実行するのに適する。ここで回路装置はとりわけプロセ
ッサとして、加算器として、マルチプライヤとして、または論理ゲートとして適
する。
【００１７】 ２つの多数桁デジタル情報、例えば２つの２進数間の論理結合を実行するため
に本発明の枠内で、回路装置は複数の回路ブロックを有する。各回路ブロックは
第１の回路経路と第２の回路経路とを含んでいる。ここで第１の回路経路と第２
の回路経路とはそれぞれ第１の孤立電子トランジスタと第２の孤立電子トランジ
スタとを有しており、これらのトランジスタは第１の主ノードを介して相互に直
列に接続されている。第１の主ノードはコンデンサを介して第１の動作電圧端子
と接続されている。直列に接続された第１と第２の孤立電子トランジスタは第２
の主ノードと第２の動作電圧端子との間に接続されている。第１の孤立電子トラ
ンジスタのゲート電極は制御電圧端子と接続されている。第２の孤立電子トラン
ジスタのゲート電極は第２の主ノードと接続されている。ここで１つの回路ブロ
ックの第２の回路経路の第２の主ノードはそれぞれ、隣接する回路ブロックの第
１の回路経路の第１の主ノードと接続されている。最後の回路ブロックの第２の
回路経路の第２の主ノードは第１の回路ブロックの第１の主ノードと接続されて
いる。ｎ個の回路ブロックが設けられていれば、ｉ＝１，...n-1であるｉ番目の
回路ブロックの第２の回路経路の第２の主ノードはそれぞれ、ｉ＋１番目の回路
ブロックの第１の回路経路の第１の主ノードと接続されている。ｎ番目の回路ブ
ロックの第２の回路経路の第２の主ノードは第１の回路ブロックの第１の回路経
路の第１の主ノードと接続されている。
に本発明の枠内で、回路装置は複数の回路ブロックを有する。各回路ブロックは
第１の回路経路と第２の回路経路とを含んでいる。ここで第１の回路経路と第２
の回路経路とはそれぞれ第１の孤立電子トランジスタと第２の孤立電子トランジ
スタとを有しており、これらのトランジスタは第１の主ノードを介して相互に直
列に接続されている。第１の主ノードはコンデンサを介して第１の動作電圧端子
と接続されている。直列に接続された第１と第２の孤立電子トランジスタは第２
の主ノードと第２の動作電圧端子との間に接続されている。第１の孤立電子トラ
ンジスタのゲート電極は制御電圧端子と接続されている。第２の孤立電子トラン
ジスタのゲート電極は第２の主ノードと接続されている。ここで１つの回路ブロ
ックの第２の回路経路の第２の主ノードはそれぞれ、隣接する回路ブロックの第
１の回路経路の第１の主ノードと接続されている。最後の回路ブロックの第２の
回路経路の第２の主ノードは第１の回路ブロックの第１の主ノードと接続されて
いる。ｎ個の回路ブロックが設けられていれば、ｉ＝１，...n-1であるｉ番目の
回路ブロックの第２の回路経路の第２の主ノードはそれぞれ、ｉ＋１番目の回路
ブロックの第１の回路経路の第１の主ノードと接続されている。ｎ番目の回路ブ
ロックの第２の回路経路の第２の主ノードは第１の回路ブロックの第１の回路経
路の第１の主ノードと接続されている。
【００１８】 処理すべき情報がｎ桁であり、適用される論理結合が桁上げまたは符号なしで
十分なら、ｎ個の回路ブロックが必要となる。論理情報がｎ桁であり、論理結合
に対して桁上げまたは符号が必要であるなら、回路装置に対してｎ＋１個の回路
ブロックが必要である。これは例えば回路装置を加算器として適用する場合であ
る。
十分なら、ｎ個の回路ブロックが必要となる。論理情報がｎ桁であり、論理結合
に対して桁上げまたは符号が必要であるなら、回路装置に対してｎ＋１個の回路
ブロックが必要である。これは例えば回路装置を加算器として適用する場合であ
る。
【００１９】 複数の回路ブロックを有する回路装置が、電荷担体が第１の回路経路の第１の
主ノードにだけ、または第２の回路経路の第２の主ノードにだけもたらされるよ
うに駆動されるなら、この回路装置はシフトレジスタとして適する。
主ノードにだけ、または第２の回路経路の第２の主ノードにだけもたらされるよ
うに駆動されるなら、この回路装置はシフトレジスタとして適する。
【００２０】 有利にはコンデンサ、第１の孤立電子トランジスタ、および第２の孤立電子ト
ランジスタは第１の回路経路および第２の回路経路において、並びに場合により
すべての回路ブロックにおいて実質的に同じ電子的次元構成を有する。このこと
により回路装置の製造と回路装置の制御が格段に簡素化される。
ランジスタは第１の回路経路および第２の回路経路において、並びに場合により
すべての回路ブロックにおいて実質的に同じ電子的次元構成を有する。このこと
により回路装置の製造と回路装置の制御が格段に簡素化される。
【００２１】 さらに制御の簡素化の点から、第１の孤立電子トランジスタがそれぞれ実質的
に同じ容量を備えた２つのトンネルコンタクトを有し、第２の孤立電子トランジ
スタが容量の異なる２つのトンネルコンタクトを有すると有利である。
に同じ容量を備えた２つのトンネルコンタクトを有し、第２の孤立電子トランジ
スタが容量の異なる２つのトンネルコンタクトを有すると有利である。
【００２２】 同様に制御の点から、第１の回路経路にある第２の動作電圧端子を第２の回路
経路にある第２の動作電圧端子と接続し、並びに場合によりすべての回路ブロッ
クで接続すると有利である。動作時には第２の動作電圧端子が有利には第２の動
作電圧レベルの低い方、例えばアースと接続される。
経路にある第２の動作電圧端子と接続し、並びに場合によりすべての回路ブロッ
クで接続すると有利である。動作時には第２の動作電圧端子が有利には第２の動
作電圧レベルの低い方、例えばアースと接続される。
【００２３】 回路装置を駆動するために、第１の回路経路の第１の動作電圧端子にはそれぞ
れ第１の電圧レベルが、第１の回路経路の制御端子にはそれぞれ第２の電圧レベ
ルが、第２の回路経路の第１の動作電圧端子にはそれぞれ第３の電圧レベルが、
第２の回路経路の制御端子にはそれぞれ第４の電圧レベルが印加される。結合す
べき出力ビットに相応して、第１の回路経路の第１の主ノードと第２の主ノード
には電荷担体が供給される。論理値１に対しては例えば電子がもたらされ、論理
値０に対しては電子がもたらされない。回路装置は例えばそれぞれ３つのステッ
プを有する電圧経過によって駆動される。
れ第１の電圧レベルが、第１の回路経路の制御端子にはそれぞれ第２の電圧レベ
ルが、第２の回路経路の第１の動作電圧端子にはそれぞれ第３の電圧レベルが、
第２の回路経路の制御端子にはそれぞれ第４の電圧レベルが印加される。結合す
べき出力ビットに相応して、第１の回路経路の第１の主ノードと第２の主ノード
には電荷担体が供給される。論理値１に対しては例えば電子がもたらされ、論理
値０に対しては電子がもたらされない。回路装置は例えばそれぞれ３つのステッ
プを有する電圧経過によって駆動される。
【００２４】 ここで第１のステップでは、第１の電圧レベル、第２の電圧レベル、第３の電
圧レベル、第４の電圧レベルに対する値が次のように調整される。すなわち、第
１の回路経路の第２の主ノードにある電荷担体が第１の回路経路の第１の主ノー
ドへ、個の第１の主ノードに前もって電荷担体が存在していなかった場合に流れ
るように調整される。第１の主ノードに前もって電荷担体が存在していれば、第
１の回路経路の第２の主ノードに存在する電荷担体は第１の回路経路の第１の孤
立電子トランジスタのトンネル接合部へ流れる。
圧レベル、第４の電圧レベルに対する値が次のように調整される。すなわち、第
１の回路経路の第２の主ノードにある電荷担体が第１の回路経路の第１の主ノー
ドへ、個の第１の主ノードに前もって電荷担体が存在していなかった場合に流れ
るように調整される。第１の主ノードに前もって電荷担体が存在していれば、第
１の回路経路の第２の主ノードに存在する電荷担体は第１の回路経路の第１の孤
立電子トランジスタのトンネル接合部へ流れる。
【００２５】 第２のステップでは、第１の電圧レベル、第２の電圧レベル、第３の電圧レベ
ル、第４の電圧レベルに対する値が次のように調整される。すなわち、第１の回
路経路の第１の孤立電子トランジスタのトンネル接合部にある電荷担体が第１の
回路経路の第２の主ノードへ流れるように調整される。第１のステップでの制御
に起因して、第１の回路経路の第２の主ノードはそれぞれ片づけられる。したが
って第２のステップでは、すでに第１のステップの前に第１および第２の主ノー
ドにそれぞれ電荷担体が供給されている第１の回路経路の第２の主ノードにだけ
電荷担体が供給される。
ル、第４の電圧レベルに対する値が次のように調整される。すなわち、第１の回
路経路の第１の孤立電子トランジスタのトンネル接合部にある電荷担体が第１の
回路経路の第２の主ノードへ流れるように調整される。第１のステップでの制御
に起因して、第１の回路経路の第２の主ノードはそれぞれ片づけられる。したが
って第２のステップでは、すでに第１のステップの前に第１および第２の主ノー
ドにそれぞれ電荷担体が供給されている第１の回路経路の第２の主ノードにだけ
電荷担体が供給される。
【００２６】 第３のステップでは、第１の電圧レベル、第２の電圧レベル、第３の電圧レベ
ル、第４の電圧レベルに対する値が次のように調整される。すなわち、第１の回
路経路の第１の主ノードに存在する電荷担体が、それぞれ第１の回路経路の第２
の主ノードに電荷担体が存在する場合において、それぞれ第１の回路経路の第２
の孤立電子トランジスタを介して第２の動作電圧端子に流れるように調整される
。このステップでは、第２の孤立電子トランジスタの制御の際に、第２の回路経
路の第１の動作電圧端子に印加される第３の電圧レベルと、第１の回路経路の第
２の主ノードに存在する電荷量とが作用することを利用する。
ル、第４の電圧レベルに対する値が次のように調整される。すなわち、第１の回
路経路の第１の主ノードに存在する電荷担体が、それぞれ第１の回路経路の第２
の主ノードに電荷担体が存在する場合において、それぞれ第１の回路経路の第２
の孤立電子トランジスタを介して第２の動作電圧端子に流れるように調整される
。このステップでは、第２の孤立電子トランジスタの制御の際に、第２の回路経
路の第１の動作電圧端子に印加される第３の電圧レベルと、第１の回路経路の第
２の主ノードに存在する電荷量とが作用することを利用する。
【００２７】 この３つのステップを実行した後、第１の回路経路の第１の主ノードと第２の
主ノードとに蓄積された電荷に対して次のような結合が得られる。
主ノードとに蓄積された電荷に対して次のような結合が得られる。
【００２８】
【表１】
【００２９】 したがって第１の主ノードでは出力ビットがＸＯＲ結合され、第２の主ノード
では出力ビットがＡＮＤ結合される。
では出力ビットがＡＮＤ結合される。
【００３０】 電圧経過の第１と第２のステップだけが実行されれば、第１の回路経路の第１
の主ノードと第２の主ノードとに蓄積された電荷に対して次の結合が得られる。
の主ノードと第２の主ノードとに蓄積された電荷に対して次の結合が得られる。
【００３１】
【表２】
【００３２】 したがって第１の主ノードでは出力ビットがＯＲ結合され、第２の主ノードで
は出力ビットがＡＮＤ結合される。
は出力ビットがＡＮＤ結合される。
【００３３】 回路装置を電圧経過の第２のステップだけで駆動すべき場合には、第２の孤立
電子トランジスタをコンデンサにより置換することもできる。
電子トランジスタをコンデンサにより置換することもできる。
【００３４】 回路装置によりこれらの結合テーブルに相応する論理結合が実行される。別の
結合可能性も除外されるものではない。
結合可能性も除外されるものではない。
【００３５】 ２つの多数桁デジタル情報を結合するために、それぞれの回路ブロックの第１
の回路経路の第１の主ノードと第２の主ノードにある相応の桁に書き込まれる。
続いて前記の３つのステップに相応する電圧経過による第１のランが実行される
。これに続いて第２のランが実行される。この第２のランでは、第１の電圧レベ
ルと第２の電圧レベルが第２の回路経路のそれぞれ第１の動作電圧端子と制御電
圧端子に、第３の電圧レベルと第４の電圧レベルが第１の回路経路のそれぞれ第
１の動作電圧端子と制御電圧端子に印加される。これに続いて、第１から第３の
ステップが実行される。ここでは第１，第２，第３，および第４の電圧レベルに
対する値は第１のランと同じように経過する。第２のランでは、デジタル情報の
隣接する桁が結合の際に相互に有する影響、例えば桁上げが処理される。
の回路経路の第１の主ノードと第２の主ノードにある相応の桁に書き込まれる。
続いて前記の３つのステップに相応する電圧経過による第１のランが実行される
。これに続いて第２のランが実行される。この第２のランでは、第１の電圧レベ
ルと第２の電圧レベルが第２の回路経路のそれぞれ第１の動作電圧端子と制御電
圧端子に、第３の電圧レベルと第４の電圧レベルが第１の回路経路のそれぞれ第
１の動作電圧端子と制御電圧端子に印加される。これに続いて、第１から第３の
ステップが実行される。ここでは第１，第２，第３，および第４の電圧レベルに
対する値は第１のランと同じように経過する。第２のランでは、デジタル情報の
隣接する桁が結合の際に相互に有する影響、例えば桁上げが処理される。
【００３６】 桁上げが生じるような論理結合の場合、最高回路ブロックの第１の回路経路の
第１の主ノードと第２の主ノードには始めにそれぞれゼロが書き込まれる。これ
らの桁は後で、桁上げにより解答の桁数が上昇する際に使用される。
第１の主ノードと第２の主ノードには始めにそれぞれゼロが書き込まれる。これ
らの桁は後で、桁上げにより解答の桁数が上昇する際に使用される。
【００３７】 個々のステップ、ひいてはクロックの持続時間は、電荷移動が確実に行われる
ように選定される。個々のステップの持続時間は例えば１ｐｓから１ｍｓの間で
ある。
ように選定される。個々のステップの持続時間は例えば１ｐｓから１ｍｓの間で
ある。
【００３８】 回路装置はとりわけアルゴリズムにしたがって２進数の加算を実行するのに適
する。このアルゴリズムは例えば S.C.Benjamin et al.,Appl. Phys.Lett.,Bd.7
0(17),April 1997,pp.2321-2323 から公知である。このアルゴリズムはこの刊行
物ではセル・オートメーションに実現されている。セル・オートメーションは量
子点を基礎として構成される。ここでは情報が光学的励起、例えばレーザにより
書き込まれる。個々の量子点の間ではトンネル接合が行われない。
する。このアルゴリズムは例えば S.C.Benjamin et al.,Appl. Phys.Lett.,Bd.7
0(17),April 1997,pp.2321-2323 から公知である。このアルゴリズムはこの刊行
物ではセル・オートメーションに実現されている。セル・オートメーションは量
子点を基礎として構成される。ここでは情報が光学的励起、例えばレーザにより
書き込まれる。個々の量子点の間ではトンネル接合が行われない。
【００３９】 この加算アルゴリズムでは相応の桁が加算すべき２進数に加算される。ここで
は和と桁上げが検出される。２つの多数桁２進数の加算の場合、この加算は段階
的に行われる。すなわち、桁ごとにまず和と桁上げが検出される。次に桁上げが
次の高い桁の和と加算される。このときに再度、和と桁上げが発生する。この方
法は、ｎ桁の２進数の場合はｎ＋１回、実行される。
は和と桁上げが検出される。２つの多数桁２進数の加算の場合、この加算は段階
的に行われる。すなわち、桁ごとにまず和と桁上げが検出される。次に桁上げが
次の高い桁の和と加算される。このときに再度、和と桁上げが発生する。この方
法は、ｎ桁の２進数の場合はｎ＋１回、実行される。
【００４０】 本発明の回路装置では、このアルゴリズムにしたがって２つのｎ桁の２進数を
加算するために、ｎ＋１の回路ブロックが必要である。加算すべき２進数の相応
の桁はそれぞれ相応する第１の回路経路の第１の主ノードと第２の主ノードに書
き込まれる。３つのステップにより第１のランが実行されると、第１の回路経路
の第１の主ノードは和を含むようになり、第１の回路経路の第２の主ノードは桁
上げを含むようになる。第２のランの際には、桁上げと次に高い桁の和から和が
形成される。ここでは第１の回路経路の第２の主ノードがそれぞれ第２の回路経
路の第１の主ノードと、第２回路経路の第２の主ノードが次の回路ブロックにあ
る第１の回路経路の第１の主ノードと接続されていることが利用される。この方
法の第１のランと第２のランは以降、全体でｎ＋１のランが実行されるまで交互
に実行される。ｎが奇数の場合には、第１の回路経路の第１の主ノードはそれぞ
れゼロを含み、第１の回路経路の第２の主ノードはそれぞれ和の個々の桁の値を
含む。第１のランと第２のランを交互に実行することにより、ここでは２進数の
桁が（ｎ＋１）／２回路ブロックだけ全体でシフトされる。ｎが偶数の場合は、
第１の回路経路の第１の主ノードはそれぞれ和の該当する桁の値を含み、第１の
回路経路の第２の主ノードはそれぞれゼロを含む。２進数の桁はｎ／２だけシフ
トされる。
加算するために、ｎ＋１の回路ブロックが必要である。加算すべき２進数の相応
の桁はそれぞれ相応する第１の回路経路の第１の主ノードと第２の主ノードに書
き込まれる。３つのステップにより第１のランが実行されると、第１の回路経路
の第１の主ノードは和を含むようになり、第１の回路経路の第２の主ノードは桁
上げを含むようになる。第２のランの際には、桁上げと次に高い桁の和から和が
形成される。ここでは第１の回路経路の第２の主ノードがそれぞれ第２の回路経
路の第１の主ノードと、第２回路経路の第２の主ノードが次の回路ブロックにあ
る第１の回路経路の第１の主ノードと接続されていることが利用される。この方
法の第１のランと第２のランは以降、全体でｎ＋１のランが実行されるまで交互
に実行される。ｎが奇数の場合には、第１の回路経路の第１の主ノードはそれぞ
れゼロを含み、第１の回路経路の第２の主ノードはそれぞれ和の個々の桁の値を
含む。第１のランと第２のランを交互に実行することにより、ここでは２進数の
桁が（ｎ＋１）／２回路ブロックだけ全体でシフトされる。ｎが偶数の場合は、
第１の回路経路の第１の主ノードはそれぞれ和の該当する桁の値を含み、第１の
回路経路の第２の主ノードはそれぞれゼロを含む。２進数の桁はｎ／２だけシフ
トされる。
【００４１】 トンネル素子として、導電領域を含み、絶縁構造体を介して相互に隣接する導
電領域が絶縁されているすべての構造体が考えられる。絶縁構造体を介して、導
電領域はトンネルコンタクトにより接続される。トンネル素子としてとりわけ導
線性コアと導電性コアを取り囲む絶縁スリーブとを有する構造体が適する。ここ
でトンネル素子の直径は有利には１から１０ｎｍの間である。トンネル素子の容
量はこの値領域においては小さいので、回路装置は室温で機能する。とりわけト
ンネル素子として有機性リガンドを絶縁スリーブとして備える金属クラスタ（例
えばＤＥ４２１２２２２０Ａ１から公知）、または封じ込められた金属コアを有
するフレーレン（Fullerene）が適する。
電領域が絶縁されているすべての構造体が考えられる。絶縁構造体を介して、導
電領域はトンネルコンタクトにより接続される。トンネル素子としてとりわけ導
線性コアと導電性コアを取り囲む絶縁スリーブとを有する構造体が適する。ここ
でトンネル素子の直径は有利には１から１０ｎｍの間である。トンネル素子の容
量はこの値領域においては小さいので、回路装置は室温で機能する。とりわけト
ンネル素子として有機性リガンドを絶縁スリーブとして備える金属クラスタ（例
えばＤＥ４２１２２２２０Ａ１から公知）、または封じ込められた金属コアを有
するフレーレン（Fullerene）が適する。
【００４２】 さらにトンネル素子としてリソグラフィにより構造化された金属薄膜が適し、
この場合トンネルコンタクトはこの金属層を酸化し、続いて別の金属層を堆積お
よび構造化することにより形成される。さらにトンネル素子としてδドープされ
たＩＩＩ−Ｖ半導体が適する。分子電子工学の枠内でトンネル素子として、履歴
に依存して種々の電荷を担体できる個々の分子の部分が適する。このような再充
電可能な分子部分間の電荷移動は化学的条件に沿って行われる。
この場合トンネルコンタクトはこの金属層を酸化し、続いて別の金属層を堆積お
よび構造化することにより形成される。さらにトンネル素子としてδドープされ
たＩＩＩ−Ｖ半導体が適する。分子電子工学の枠内でトンネル素子として、履歴
に依存して種々の電荷を担体できる個々の分子の部分が適する。このような再充
電可能な分子部分間の電荷移動は化学的条件に沿って行われる。
【００４３】 以下、本発明を図面に示された実施例に基づき詳細に説明する。
【００４４】 図１は、第１の回路経路と第２の回路経路とを有する回路装置を示す。
【００４５】 図２は、２つの３桁２進数の加算に適する、４つの回路ブロックを備えた回路
装置を示す。
装置を示す。
【００４６】 図３Ａから図３Ｌは、２つの３桁２進数の加算に必要なステップを示す。
【００４７】 回路装置は第１の回路経路Ｓ１と第２の回路経路Ｓ２を有する（図１参照）。
第１の回路経路Ｓ１には、第１の孤立電子トランジスタＥＴ１ち第２の孤立電子
トランジスタＥＴ２、並びに０．８ａＦの容量を備えたコンデンサＫが含まれて
いる。第１の孤立電子トランジスタＥＴ１はトンネル素子Ｔ１を含み、このトン
ネル素子は２つのトンネルコンタクトＴＫ１の間に配置されており、ゲート電極
Ｇ１を介して容量的に制御することができる。ゲート電極Ｇ１は例えば０．４ａ
Ｆの容量を有し、トンネルコンタクトＴＫ１はそれぞれ０．２５ａＦの容量を有
する。
第１の回路経路Ｓ１には、第１の孤立電子トランジスタＥＴ１ち第２の孤立電子
トランジスタＥＴ２、並びに０．８ａＦの容量を備えたコンデンサＫが含まれて
いる。第１の孤立電子トランジスタＥＴ１はトンネル素子Ｔ１を含み、このトン
ネル素子は２つのトンネルコンタクトＴＫ１の間に配置されており、ゲート電極
Ｇ１を介して容量的に制御することができる。ゲート電極Ｇ１は例えば０．４ａ
Ｆの容量を有し、トンネルコンタクトＴＫ１はそれぞれ０．２５ａＦの容量を有
する。
【００４８】 第２の孤立電子トランジスタＥＴ２はトンネル素子Ｔ２を有し、このトンネル
素子は第１のトンネルコンタクトＴＫ２１と第２のトンネルコンタクトＴＫ２２
との間に配置されており、容量的にゲート電極Ｇ２を介して制御可能である。ゲ
ート電極Ｇ２は例えば０．２ａＦの容量を有する。第１のトンネルコンタクトＴ
Ｋ２１は０．４ａＦの容量を有し、第２のトンネルコンタクトＴＫ２２は０．１
ａＦの容量を有する。
素子は第１のトンネルコンタクトＴＫ２１と第２のトンネルコンタクトＴＫ２２
との間に配置されており、容量的にゲート電極Ｇ２を介して制御可能である。ゲ
ート電極Ｇ２は例えば０．２ａＦの容量を有する。第１のトンネルコンタクトＴ
Ｋ２１は０．４ａＦの容量を有し、第２のトンネルコンタクトＴＫ２２は０．１
ａＦの容量を有する。
【００４９】 第１の孤立電子トランジスタＥＴ１と第２の孤立電子トランジスタＥＴ２は直
列に接続されている。ここで第１の孤立電子トランジスタＥＴ１のトンネルコン
タクトＴＫ１の一方と第２の孤立電子トランジスタＥＴ２の第１のトンネルコン
タクトＴＫ２１は第１の主ノードＨ１で相互に接続されている。第１の主ノード
Ｈ１はコンデンサＫを介して第１の動作電圧端子Ｕ１と接続されている。
列に接続されている。ここで第１の孤立電子トランジスタＥＴ１のトンネルコン
タクトＴＫ１の一方と第２の孤立電子トランジスタＥＴ２の第１のトンネルコン
タクトＴＫ２１は第１の主ノードＨ１で相互に接続されている。第１の主ノード
Ｈ１はコンデンサＫを介して第１の動作電圧端子Ｕ１と接続されている。
【００５０】 第１の孤立電子トランジスタＥＴ１と第２の孤立電子トランジスタＥＴ２から
なる直列回路は第２の主ノードＨ２と第２の動作電圧端子Ｕ２との間に接続され
ている。第１の孤立電子トランジスタのゲート電極Ｇ１は制御電圧端子ＵＳと接
続されている。
なる直列回路は第２の主ノードＨ２と第２の動作電圧端子Ｕ２との間に接続され
ている。第１の孤立電子トランジスタのゲート電極Ｇ１は制御電圧端子ＵＳと接
続されている。
【００５１】 第２の回路経路Ｓ２は第１の回路経路Ｓ１と同じように構成されている。第２
の回路経路は第１の孤立電子トランジスタＥＴ１’を有し、このトランジスタは
第２の孤立電子トランジスタＥＴ２’と直列に接続されている。第１の孤立電子
トランジスタＥＴ１’はトンネル素子Ｔ１’を２つのトンネルコンタクトＴＫ１
’とゲート電極Ｇ１’との間に有し、これらは第１の回路経路Ｓ１の第１の孤立
電子トランジスタＥＴ１に相応して構成されている。第２の孤立電子トランジス
タＥＴ２’には、第１の回路経路Ｓ１の第２の孤立電子トランジスタＥＴ２と同
じように、ゲート電極Ｇ２’、トンネル素子Ｔ２’、第１のトンネルコンタクト
Ｔ２１’、および第２のトンネルコンタクトＴＫ２２’が同じ構成で設けられて
いる。第１の孤立電子トランジスタＥＴ１’と第２の孤立電子トランジスタＥＴ
２’は第１の主ノードＨ１’を介して相互に接続されている。第１の主ノードＨ
１’は、容量が０．８ａＦのコンデンサＫ’を介して第１の動作電圧端子Ｕ１’
と接続されている。直列に接続された孤立電子トランジスタＥＴ１’、ＥＴ２’
は、第２の主ノードＨ２’と第２の動作電圧端子Ｕ２との間に接続されている。
第１の孤立電子トランジスタＥＴ１’のゲート電極Ｇ１’は制御電圧端子ＵＳ’
と接続されている。第２の孤立電子トランジスタＥＴ２’のゲート電極Ｇ２’は
第２の主ノードＨ２’と接続されている。
の回路経路は第１の孤立電子トランジスタＥＴ１’を有し、このトランジスタは
第２の孤立電子トランジスタＥＴ２’と直列に接続されている。第１の孤立電子
トランジスタＥＴ１’はトンネル素子Ｔ１’を２つのトンネルコンタクトＴＫ１
’とゲート電極Ｇ１’との間に有し、これらは第１の回路経路Ｓ１の第１の孤立
電子トランジスタＥＴ１に相応して構成されている。第２の孤立電子トランジス
タＥＴ２’には、第１の回路経路Ｓ１の第２の孤立電子トランジスタＥＴ２と同
じように、ゲート電極Ｇ２’、トンネル素子Ｔ２’、第１のトンネルコンタクト
Ｔ２１’、および第２のトンネルコンタクトＴＫ２２’が同じ構成で設けられて
いる。第１の孤立電子トランジスタＥＴ１’と第２の孤立電子トランジスタＥＴ
２’は第１の主ノードＨ１’を介して相互に接続されている。第１の主ノードＨ
１’は、容量が０．８ａＦのコンデンサＫ’を介して第１の動作電圧端子Ｕ１’
と接続されている。直列に接続された孤立電子トランジスタＥＴ１’、ＥＴ２’
は、第２の主ノードＨ２’と第２の動作電圧端子Ｕ２との間に接続されている。
第１の孤立電子トランジスタＥＴ１’のゲート電極Ｇ１’は制御電圧端子ＵＳ’
と接続されている。第２の孤立電子トランジスタＥＴ２’のゲート電極Ｇ２’は
第２の主ノードＨ２’と接続されている。
【００５２】 第１の回路経路Ｓ１の第２の主ノードＨ２は第２の回路経路Ｓ２の第１の主ノ
ードＨ１’と接続されている。第１の回路経路Ｓ１の第１の主ノードＨ１は第２
の回路経路Ｓ２の第２の主ノードＨ２’と接続されている。したがって第１の回
路経路の第２の孤立電子トランジスタＥＴ２を制御する際には、第１の回路経路
Ｓ１の第２の主ノードＨ２に蓄積された電荷と、第２の回路経路Ｓ２の第１の動
作電圧端子Ｕ１’に印加される電圧レベルとの両方が作用する。相応して第２の
孤立電子トランジスタＥＴ２’のゲート電極Ｇ２’を制御する際には、第２の回
路経路Ｓ２の第２の主ノードＨ２’に存在する電荷と、第１の回路経路Ｓ１の第
１の動作電圧端子Ｕ１に印加される電圧との両方が作用する。
ードＨ１’と接続されている。第１の回路経路Ｓ１の第１の主ノードＨ１は第２
の回路経路Ｓ２の第２の主ノードＨ２’と接続されている。したがって第１の回
路経路の第２の孤立電子トランジスタＥＴ２を制御する際には、第１の回路経路
Ｓ１の第２の主ノードＨ２に蓄積された電荷と、第２の回路経路Ｓ２の第１の動
作電圧端子Ｕ１’に印加される電圧レベルとの両方が作用する。相応して第２の
孤立電子トランジスタＥＴ２’のゲート電極Ｇ２’を制御する際には、第２の回
路経路Ｓ２の第２の主ノードＨ２’に存在する電荷と、第１の回路経路Ｓ１の第
１の動作電圧端子Ｕ１に印加される電圧との両方が作用する。
【００５３】 回路装置を駆動するために３つのステップによりランが実行される。第１のス
テップでは、第１の回路経路Ｓ１の第１の動作電圧端子Ｕ１に０．１７Ｖが、第
１の回路経路Ｓ１の制御電圧端子ＵＳに０．２Ｖが、第２の回路経路Ｓ２の第１
の動作電圧端子Ｕ１’並びに制御電圧端子ＵＳ’にそれぞれ０Ｖが印加される。
第２のステップでは、第１の動作電圧端子Ｕ１に０．０３Ｖが、制御電圧端子Ｕ
Ｓに０Ｖが、第１の動作電圧端子Ｕ１’に０．１Ｖが、そして制御電圧端子ＵＳ
’に０Ｖが印加される。第３のステップでは、第１の動作電圧端子Ｕ１に−０．
１４Ｖが、制御電圧端子ＵＳに−０．１Ｖが、第１の動作電圧端子Ｕ１’に−０
．１２が、そして制御電圧端子ＵＳ’に−０．１Ｖが印加される。
テップでは、第１の回路経路Ｓ１の第１の動作電圧端子Ｕ１に０．１７Ｖが、第
１の回路経路Ｓ１の制御電圧端子ＵＳに０．２Ｖが、第２の回路経路Ｓ２の第１
の動作電圧端子Ｕ１’並びに制御電圧端子ＵＳ’にそれぞれ０Ｖが印加される。
第２のステップでは、第１の動作電圧端子Ｕ１に０．０３Ｖが、制御電圧端子Ｕ
Ｓに０Ｖが、第１の動作電圧端子Ｕ１’に０．１Ｖが、そして制御電圧端子ＵＳ
’に０Ｖが印加される。第３のステップでは、第１の動作電圧端子Ｕ１に−０．
１４Ｖが、制御電圧端子ＵＳに−０．１Ｖが、第１の動作電圧端子Ｕ１’に−０
．１２が、そして制御電圧端子ＵＳ’に−０．１Ｖが印加される。
【００５４】 この３つのステップの後、第１の回路経路Ｓ１の第１の主ノードＨ１と第２の
主ノードＨ２に記憶された論理値は次の結合テーブルにしたがって
主ノードＨ２に記憶された論理値は次の結合テーブルにしたがって
【００５５】
【表３】
【００５６】 結合される。したがって第２の主ノードＨ２では出力ビットのＡＮＤ結合が存在
し、第１の主ノードＨ１ではＸＯＲ結合が存在する。
し、第１の主ノードＨ１ではＸＯＲ結合が存在する。
【００５７】 ２つの３桁２進数を加算により結合するための回路装置は４つの回路ブロック
ＳＢｉ，ｉ＝１，２，３，４を有する（図２参照）。各回路ブロックＳＢｉは第
１の回路経路ＳＺｉ１と第２の回路経路ＳＺｉ２，ｉ＝１，２，３，４を含む。
ＳＢｉ，ｉ＝１，２，３，４を有する（図２参照）。各回路ブロックＳＢｉは第
１の回路経路ＳＺｉ１と第２の回路経路ＳＺｉ２，ｉ＝１，２，３，４を含む。
【００５８】 第１の回路経路ＳＺｉ１では、第１の孤立電子トランジスタＥＴｉ１１と第２
の孤立電子トランジスタＥＴｉ１２が第１の主ノードＨｉ１１を介して相互に直
列に接続されている。第１の主ノードＨｉ１１は第１のコンデンサＫｉ１を介し
て第１の動作電圧端子Ｕ１１と接続されている。第１の孤立電子トランジスタＥ
Ｔｉ１１と第２の孤立電子トランジスタＥＴｉ１２からなる直列回路は、第２の
主ノードＨｉ１２と第２の動作電圧端子Ｕ２との間に接続されている。第１の孤
立電子トランジスタＥＴｉ１のゲート電極Ｇ１は制御電圧端子ＵＳ１と接続され
ている。第２の孤立電子トランジスタＥＴｉ１２のゲート電極Ｇ２は第２の主ノ
ードＨｉ１２と接続されている。ここではそれぞれｉ＝１，２，３，４が当ては
まる。
の孤立電子トランジスタＥＴｉ１２が第１の主ノードＨｉ１１を介して相互に直
列に接続されている。第１の主ノードＨｉ１１は第１のコンデンサＫｉ１を介し
て第１の動作電圧端子Ｕ１１と接続されている。第１の孤立電子トランジスタＥ
Ｔｉ１１と第２の孤立電子トランジスタＥＴｉ１２からなる直列回路は、第２の
主ノードＨｉ１２と第２の動作電圧端子Ｕ２との間に接続されている。第１の孤
立電子トランジスタＥＴｉ１のゲート電極Ｇ１は制御電圧端子ＵＳ１と接続され
ている。第２の孤立電子トランジスタＥＴｉ１２のゲート電極Ｇ２は第２の主ノ
ードＨｉ１２と接続されている。ここではそれぞれｉ＝１，２，３，４が当ては
まる。
【００５９】 第２の回路経路ＳＺｉ２も第１の回路経路ＳＺｉ１と同じように構成されてい
る。第２の回路経路ＳＺｉ２はそれぞれ１つの第１の孤立電子トランジスタＥＴ
ｉ２１と第２の孤立電子トランジスタＥＴｉ２２を有し、これらは第１の主ノー
ドＨｉ２１を介して相互に直列に接続されている。第１の主ノードＨｉ２１はコ
ンデンサＫｉ２を介して第１の動作電圧端子Ｕ２１と接続されている。第１の孤
立電子トランジスタＥＴｉ２１と第２の孤立電子トランジスタＥＴｉ２２からな
る直列回路は、第２の主ノードＨｉ２２と第２の動作電圧端子Ｕ２との間に接続
されている。第１の孤立電子トランジスタＥＴｉ２１のゲート電極Ｇ１は制御電
圧端子ＵＳ２と接続されている。第２の孤立電子トランジスタＥＴｉ２２のゲー
ト電極Ｇ２は第２の主ノードＨｉ２２と接続されている。ここでもそれぞれｉ＝
１，２，３，４が当てはまる。
る。第２の回路経路ＳＺｉ２はそれぞれ１つの第１の孤立電子トランジスタＥＴ
ｉ２１と第２の孤立電子トランジスタＥＴｉ２２を有し、これらは第１の主ノー
ドＨｉ２１を介して相互に直列に接続されている。第１の主ノードＨｉ２１はコ
ンデンサＫｉ２を介して第１の動作電圧端子Ｕ２１と接続されている。第１の孤
立電子トランジスタＥＴｉ２１と第２の孤立電子トランジスタＥＴｉ２２からな
る直列回路は、第２の主ノードＨｉ２２と第２の動作電圧端子Ｕ２との間に接続
されている。第１の孤立電子トランジスタＥＴｉ２１のゲート電極Ｇ１は制御電
圧端子ＵＳ２と接続されている。第２の孤立電子トランジスタＥＴｉ２２のゲー
ト電極Ｇ２は第２の主ノードＨｉ２２と接続されている。ここでもそれぞれｉ＝
１，２，３，４が当てはまる。
【００６０】 第２の回路経路ＳＺｉ２の第２の主ノードＨｉ２２は、ｉ＝１，２，３に対し
てそれぞれ、ｉ＋１番目の回路ブロックＳＢｉ＋１の第１の回路経路ＳＺｉ＋１
１の第１の主ノードＨｉ＋１１と接続されている。第４の回路ブロックＳＢ４の
第２の回路経路ＳＺ４２の第２の主ノードＨ４２２は第１の回路ブロックＳＢ１
の第１の回路経路ＳＺ１１の第１の主ノードＨ１１１と接続されている。このよ
うにして反復的構造が得られる。
てそれぞれ、ｉ＋１番目の回路ブロックＳＢｉ＋１の第１の回路経路ＳＺｉ＋１
１の第１の主ノードＨｉ＋１１と接続されている。第４の回路ブロックＳＢ４の
第２の回路経路ＳＺ４２の第２の主ノードＨ４２２は第１の回路ブロックＳＢ１
の第１の回路経路ＳＺ１１の第１の主ノードＨ１１１と接続されている。このよ
うにして反復的構造が得られる。
【００６１】 第１の回路経路ＳＺｉ１の第１の孤立電子トランジスタＥＴｉ１１と第２の回
路経路ＳＺｉ２の第１の孤立電子トランジスタＥＴｉ２１とはそれぞれ実質的に
同じように構成されている。これらはトンネル素子Ｔ１を有し、トンネル素子は
２つのトンネルコンタクトを介して隣接する第１の主ノードＨｉｊ１および第２
の主ノードＨｉｊ２、ｉ＝１〜４，ｊ＝１，２と接続されている。トンネル素子
Ｔ１はゲート電極Ｇを介して容量的に制御できる。
路経路ＳＺｉ２の第１の孤立電子トランジスタＥＴｉ２１とはそれぞれ実質的に
同じように構成されている。これらはトンネル素子Ｔ１を有し、トンネル素子は
２つのトンネルコンタクトを介して隣接する第１の主ノードＨｉｊ１および第２
の主ノードＨｉｊ２、ｉ＝１〜４，ｊ＝１，２と接続されている。トンネル素子
Ｔ１はゲート電極Ｇを介して容量的に制御できる。
【００６２】 コンデンサＫｉｊ，ｉ＝１〜４，ｊ＝１，２も同様に実質的に同じように構成
されている。
されている。
【００６３】 第２の孤立電子トランジスタＥＴｉｊ２，ｉ＝１〜４，ｊ＝１，２も同様に実
質的に同じように構成されている。これらもそれぞれトンネル素子Ｔ２を有し、
トンネル素子は第１のトンネルコンタクトＴＫ２１を介して、隣接する第１の主
ノードＨｉｊ１と接続されており、第２のトンネルコンタクトＴＫ２２を介して
第２の動作電圧端子Ｕ２と接続されている。トンネル素子Ｔ２はゲート電極Ｇ２
を介して容量的に制御できる。
質的に同じように構成されている。これらもそれぞれトンネル素子Ｔ２を有し、
トンネル素子は第１のトンネルコンタクトＴＫ２１を介して、隣接する第１の主
ノードＨｉｊ１と接続されており、第２のトンネルコンタクトＴＫ２２を介して
第２の動作電圧端子Ｕ２と接続されている。トンネル素子Ｔ２はゲート電極Ｇ２
を介して容量的に制御できる。
【００６４】 孤立電子トランジスタＥＴｉｊｋ，ｉ＝１，２，ｋ＝１，２の構成素子の容量
とコンデンサＫｉｊ，ｉ＝１〜４，ｊ＝１，２の容量は例えば次のように選定さ
れている。
とコンデンサＫｉｊ，ｉ＝１〜４，ｊ＝１，２の容量は例えば次のように選定さ
れている。
【００６５】
【表４】
【００６６】 ２つの２進数を結合するために、ステップ１．１，１．２，１．３による第１
のランと、ステップ２．１，２．２，２．３による第２のランが交互に実行され
る。全体で２つの３桁２進数の加算には４つのランが必要であり、ここで第３の
ランの電圧経過は第１のランの電圧経過と、第４のランの電圧経過は第２のラン
の電圧経過と同じである。第２の動作電圧端子Ｕ２はアースに接続される。第１
の動作電圧端子Ｕ１１，Ｕ２１と制御電圧端子ＵＳ１，ＵＳ２には、個々のステ
ップで次の電圧レベルが印加される。
のランと、ステップ２．１，２．２，２．３による第２のランが交互に実行され
る。全体で２つの３桁２進数の加算には４つのランが必要であり、ここで第３の
ランの電圧経過は第１のランの電圧経過と、第４のランの電圧経過は第２のラン
の電圧経過と同じである。第２の動作電圧端子Ｕ２はアースに接続される。第１
の動作電圧端子Ｕ１１，Ｕ２１と制御電圧端子ＵＳ１，ＵＳ２には、個々のステ
ップで次の電圧レベルが印加される。
【００６７】
【表５】
【００６８】 択一的に容量が同じ場合には次の電圧レベルが印加される。
【００６９】
【表６】
【００７０】 コンデンサＫｉｊと孤立電子トランジスタＥＴｉｊｋ、ｉ＝１〜４，ｊ＝１，
２ｋ＝１，２の容量は次のように選定される。
２ｋ＝１，２の容量は次のように選定される。
【００７１】
【表７】
【００７２】 この場合、第１の動作電圧端子Ｕ１１，Ｕ２１および制御電圧端子ＵＳ１，Ｕ
Ｓ２には次の電圧レベルが印加される。
Ｓ２には次の電圧レベルが印加される。
【００７３】
【表８】 本発明は前記の容量値および電圧レベルに制限されるものではない。当業者が
他の容量値および電圧レベルを適用することも本発明の枠内である。
他の容量値および電圧レベルを適用することも本発明の枠内である。
【００７４】 図３Ａから図３Ｌに基づいて、図２に説明した回路装置による２つの２進数の
加算を例によりステップごとに説明する。わかりやすくするために図３Ａから図
３Ｌには第１の主ノードＨｉｊ１，第１の孤立電子トランジスタＥＴｉｊ１のト
ンネル素子Ｔ１および第２の孤立電子トランジスタＥＴｉｊ２だけが示されてい
る。その他の点では図示の回路装置はそれぞれ図２に示された回路装置に相応す
る。電子が主ノードまたはトンネル素子に存在することが図３Ａから図３Ｌには
×により示されている。
加算を例によりステップごとに説明する。わかりやすくするために図３Ａから図
３Ｌには第１の主ノードＨｉｊ１，第１の孤立電子トランジスタＥＴｉｊ１のト
ンネル素子Ｔ１および第２の孤立電子トランジスタＥＴｉｊ２だけが示されてい
る。その他の点では図示の回路装置はそれぞれ図２に示された回路装置に相応す
る。電子が主ノードまたはトンネル素子に存在することが図３Ａから図３Ｌには
×により示されている。
【００７５】 数７＋３，２進数で表すと１１１＋０１１を加算するために次のように経過す
る。加算すべき数がそれぞれ第１の主ノードＨｉｊ１に書き込まれる。ここで第
１の加数３（０１１）の桁がそれぞれ第１の回路経路ＳＺｉ１の第１の主ノード
Ｈｉ１１に書き込まれる。第２の加数７（１１１）の桁は第２の回路経路ＳＺｉ
２の第１の主ノードＨｉ２１に書き込まれる。よりよく理解するために、第１の
主ノードＨ１１１，Ｈ１２１，Ｈ２１１，Ｈ２２１，Ｈ３１１，Ｈ３２１，Ｈ４
１１，Ｈ４２１はそれぞれ隣接する第２の主ノードＨ４２２，Ｈ１１２，Ｈ１２
２，Ｈ２３１，Ｈ２２２，Ｈ３１２，Ｈ３２２，Ｈ４１２と接続されており、し
たがって相応する第２の主ノードにも同じ電荷が作用することを述べておく。
る。加算すべき数がそれぞれ第１の主ノードＨｉｊ１に書き込まれる。ここで第
１の加数３（０１１）の桁がそれぞれ第１の回路経路ＳＺｉ１の第１の主ノード
Ｈｉ１１に書き込まれる。第２の加数７（１１１）の桁は第２の回路経路ＳＺｉ
２の第１の主ノードＨｉ２１に書き込まれる。よりよく理解するために、第１の
主ノードＨ１１１，Ｈ１２１，Ｈ２１１，Ｈ２２１，Ｈ３１１，Ｈ３２１，Ｈ４
１１，Ｈ４２１はそれぞれ隣接する第２の主ノードＨ４２２，Ｈ１１２，Ｈ１２
２，Ｈ２３１，Ｈ２２２，Ｈ３１２，Ｈ３２２，Ｈ４１２と接続されており、し
たがって相応する第２の主ノードにも同じ電荷が作用することを述べておく。
【００７６】 １に対してはそれぞれ１つの電子が相応の主ノードにもたらされる。０に対し
ては電子は主ノードにもたらされない。電子の供給はそれぞれ第２の動作電圧端
子Ｕ２を介して孤立電子トランジスタが相応に制御される際に行われる。このた
めにそれぞれ第２の回路経路ＳＺｉｊの第２の動作電圧端子Ｕ２には相応の電圧
レベルが印加される。
ては電子は主ノードにもたらされない。電子の供給はそれぞれ第２の動作電圧端
子Ｕ２を介して孤立電子トランジスタが相応に制御される際に行われる。このた
めにそれぞれ第２の回路経路ＳＺｉｊの第２の動作電圧端子Ｕ２には相応の電圧
レベルが印加される。
【００７７】 第４の回路ブロックＳＢ４の第１の主ノードＨ４１１からＨ４２１にはゼロが
印加される。
印加される。
【００７８】 したがって主ノードＨ４２１，Ｈ４１１，Ｈ３１１にはそれぞれゼロが、主ノ
ードＨ３２１，Ｈ２２１，Ｈ２１１，Ｈ１１１にはそれぞれ１が印加される。し
たがって主ノードＨ３２１，Ｈ２２１，Ｈ１２１，Ｈ２１１，Ｈ１１１にはそれ
ぞれ１つの電子が存在する（図３Ａ参照）。
ードＨ３２１，Ｈ２２１，Ｈ２１１，Ｈ１１１にはそれぞれ１が印加される。し
たがって主ノードＨ３２１，Ｈ２２１，Ｈ１２１，Ｈ２１１，Ｈ１１１にはそれ
ぞれ１つの電子が存在する（図３Ａ参照）。
【００７９】 第１のステップ１．１で電子は第２の回路経路ＳＺｉ２の第１の主ノードＨｉ
２１から第１の孤立電子トランジスタＥＴｉ１１のトンネル素子Ｔ１にシフトさ
れる。ただしこれは所属の第１の主ノードＨｉ１１が電子により占有されている
場合である。第１の回路経路ＳＺｉ１の所属の主ノードＨｉ１１が電子により占
有されていなければ、電子は第２の回路経路ＳＺｉ２の第１の主ノードＨｉ２１
から第１の回路経路ＳＺｉ１の第１の主ノードＨｉ１１へシフトされる。このこ
とにより図３Ｂに示した状態が得られる。ここでは主ノードＨ３１１，Ｈ２１１
，Ｈ１１１と、孤立電子トランジスタＥＴ２１１からＥＴ１１１のトンネル素子
Ｔ１にそれぞれ１つの電子が存在する。
２１から第１の孤立電子トランジスタＥＴｉ１１のトンネル素子Ｔ１にシフトさ
れる。ただしこれは所属の第１の主ノードＨｉ１１が電子により占有されている
場合である。第１の回路経路ＳＺｉ１の所属の主ノードＨｉ１１が電子により占
有されていなければ、電子は第２の回路経路ＳＺｉ２の第１の主ノードＨｉ２１
から第１の回路経路ＳＺｉ１の第１の主ノードＨｉ１１へシフトされる。このこ
とにより図３Ｂに示した状態が得られる。ここでは主ノードＨ３１１，Ｈ２１１
，Ｈ１１１と、孤立電子トランジスタＥＴ２１１からＥＴ１１１のトンネル素子
Ｔ１にそれぞれ１つの電子が存在する。
【００８０】 ステップ１．２で孤立電子トランジスタＥＴｉ１１のトンネル素子Ｔ１の電子
が第２の回路経路ＳＺｉ２の所属の第１の主ノードＨｉ２１へシフトされる。こ
れにより図３Ｃに示した状態が得られる。ここでは主ノードＨ３１１，Ｈ２１１
，Ｈ１１１，Ｈ２２１，Ｈ１２１にそれぞれ１つの電子が存在する。
が第２の回路経路ＳＺｉ２の所属の第１の主ノードＨｉ２１へシフトされる。こ
れにより図３Ｃに示した状態が得られる。ここでは主ノードＨ３１１，Ｈ２１１
，Ｈ１１１，Ｈ２２１，Ｈ１２１にそれぞれ１つの電子が存在する。
【００８１】 ステップ１．３では、第２の回路経路ＳＺｉ２の第１の主ノードＨｉ２１と第
１の回路経路ＳＺｉ１の第１の主ノードＨｉ１１の両方が電子により占有されて
いる回路ブロックＳＢｉで、第２の孤立電子トランジスタＥＴｉ１２が制御され
、これにより電子が第１の主ノードＨｉ１１から第２の動作電圧端子Ｕ２に流れ
る。これにより図３Ｄに示した状態が得られる。ここでは主ノードＨ３１１，Ｈ
２２１，Ｈ１２１にそれぞれ１つの電子が存在する。
１の回路経路ＳＺｉ１の第１の主ノードＨｉ１１の両方が電子により占有されて
いる回路ブロックＳＢｉで、第２の孤立電子トランジスタＥＴｉ１２が制御され
、これにより電子が第１の主ノードＨｉ１１から第２の動作電圧端子Ｕ２に流れ
る。これにより図３Ｄに示した状態が得られる。ここでは主ノードＨ３１１，Ｈ
２２１，Ｈ１２１にそれぞれ１つの電子が存在する。
【００８２】 続いてステップ２．１が実行される。このステップはステップ１．１と同じよ
うに経過するが、しかし第１の回路経路ＳＺｉ１の役目が第２の回路経路ＳＺｉ
２の役目と入れ替わっている。ここでは電子が第１の主ノードＨ４１１，Ｈ３１
１，Ｈ２１１，Ｈ１１１から、それぞれ第２の回路経路ＳＺｉ２の第１の孤立電
子トランジスタＥＴ３２１，ＥＴ２２１，ＥＴ１２１，ＥＴ４２１のトンネル素
子Ｔ１へ、または第１の主ノードＨ３２１，Ｈ２２１，Ｈ１２１，Ｈ４２１へシ
フトされる。どちらにシフトされるかは、第２の主ノードに電子が存在するか否
かに依存する。このようにして図３Ｅに示した状態が得られる。ここでは主ノー
ドＨ２２１，Ｈ１２１，および孤立電子トランジスタＥＴ２２１のトンネル素子
Ｔ１にそれぞれ１つの電子が存在する。
うに経過するが、しかし第１の回路経路ＳＺｉ１の役目が第２の回路経路ＳＺｉ
２の役目と入れ替わっている。ここでは電子が第１の主ノードＨ４１１，Ｈ３１
１，Ｈ２１１，Ｈ１１１から、それぞれ第２の回路経路ＳＺｉ２の第１の孤立電
子トランジスタＥＴ３２１，ＥＴ２２１，ＥＴ１２１，ＥＴ４２１のトンネル素
子Ｔ１へ、または第１の主ノードＨ３２１，Ｈ２２１，Ｈ１２１，Ｈ４２１へシ
フトされる。どちらにシフトされるかは、第２の主ノードに電子が存在するか否
かに依存する。このようにして図３Ｅに示した状態が得られる。ここでは主ノー
ドＨ２２１，Ｈ１２１，および孤立電子トランジスタＥＴ２２１のトンネル素子
Ｔ１にそれぞれ１つの電子が存在する。
【００８３】 ステップ２．２では次に、トンネル素子Ｔ１に存在する電子が隣接する第１の
主ノードＨ４１１，Ｈ３１１，Ｈ２１１，Ｈ１１１へシフトされる。ただしこれ
は隣接する第１の主ノードＨ３２１，Ｈ２２１，Ｈ１２１，Ｈ４２１が電子によ
り占有されている場合である。このようにして図３Ｆの状態が得られる。ここで
は主ノードＨ３１１，Ｈ２２１，Ｈ１２１にそれぞれ１つの電子が存在する。
主ノードＨ４１１，Ｈ３１１，Ｈ２１１，Ｈ１１１へシフトされる。ただしこれ
は隣接する第１の主ノードＨ３２１，Ｈ２２１，Ｈ１２１，Ｈ４２１が電子によ
り占有されている場合である。このようにして図３Ｆの状態が得られる。ここで
は主ノードＨ３１１，Ｈ２２１，Ｈ１２１にそれぞれ１つの電子が存在する。
【００８４】 ステップ２．３では、第２の主ノードＨ３２１，Ｈ２２１，Ｈ１２１，Ｈ４２
１に存在する電子が第２の動作電圧端子Ｕ２に放出される。ただしこれは隣接す
る第１の主ノードＨ４１１，Ｈ３１１，Ｈ２１１，Ｈ１１１にそれぞれ１つの電
子が存在する場合である。このようにして図３Ｇに示す状態が得られる。ここで
は主ノードＨ３１１，Ｈ１２１にそれぞれ１つの電子が存在する。
１に存在する電子が第２の動作電圧端子Ｕ２に放出される。ただしこれは隣接す
る第１の主ノードＨ４１１，Ｈ３１１，Ｈ２１１，Ｈ１１１にそれぞれ１つの電
子が存在する場合である。このようにして図３Ｇに示す状態が得られる。ここで
は主ノードＨ３１１，Ｈ１２１にそれぞれ１つの電子が存在する。
【００８５】 続いてステップ１．１が実行され、ここでは図３Ｈに示した状態が得られる。
主ノードＨ３１１，Ｈ１１１にそれぞれ１つの電子が存在する。
主ノードＨ３１１，Ｈ１１１にそれぞれ１つの電子が存在する。
【００８６】 続いてステップ１．２が実行され、ここでは図３Ｉに示した状態が得られる。
主ノードＨ３１１，Ｈ１１１にそれぞれ１つの電子が存在する。この例ではステ
ップ１．１の後に電子がトンネル素子に存在しないから、このステップでは何も
変化しない。
主ノードＨ３１１，Ｈ１１１にそれぞれ１つの電子が存在する。この例ではステ
ップ１．１の後に電子がトンネル素子に存在しないから、このステップでは何も
変化しない。
【００８７】 続いてステップ１．３が実行され、ここでは図３Ｊに示した状態が得られる。
主ノードＨ３１１，Ｈ１１１にそれぞれ１つの電子が存在する。この例ではステ
ップ１．２の後に電子が隣接する第１の主ノードに存在しないから、このステッ
プでは何も変化しない。
主ノードＨ３１１，Ｈ１１１にそれぞれ１つの電子が存在する。この例ではステ
ップ１．２の後に電子が隣接する第１の主ノードに存在しないから、このステッ
プでは何も変化しない。
【００８８】 続いてステップ２．１が実行され、ここでは図３Ｋに示した状態が得られる。
主ノードＨ４２１，Ｈ２２１にそれぞれ１つの電子が存在する。
主ノードＨ４２１，Ｈ２２１にそれぞれ１つの電子が存在する。
【００８９】 この例では、ステップ２．２と２．３の適用によって主ノードの電荷は変化し
ない。したがって図３Ｌに示した結果が得られる。主ノードＨ４２１，Ｈ２２１
にそれぞれ１つの電子が存在する。主ノードＨｉ１１はゼロにより占有されてい
る。和数の桁は、第２の回路経路ＳＺｉ２の第１の主ノードＨｉ２１からわかる
。桁は元の位置に対して２回路ブロックだけシフトされている。加算の場合には
ステップ１．１，１．２，１．３，２．１，２．２，２．３で、図２関連して述
べた電圧レベルが適用される。
ない。したがって図３Ｌに示した結果が得られる。主ノードＨ４２１，Ｈ２２１
にそれぞれ１つの電子が存在する。主ノードＨｉ１１はゼロにより占有されてい
る。和数の桁は、第２の回路経路ＳＺｉ２の第１の主ノードＨｉ２１からわかる
。桁は元の位置に対して２回路ブロックだけシフトされている。加算の場合には
ステップ１．１，１．２，１．３，２．１，２．２，２．３で、図２関連して述
べた電圧レベルが適用される。
【図１】 第１の回路経路と第２の回路経路を有する回路装置を示す。
【図２Ａ】 ４つの回路ブロックを有する回路装置を示す。
【図２Ｂ】 ４つの回路ブロックを有する回路装置を示す。
【図３Ａ】 ２つの３桁２進数を加算するために必要なステップを説明する図である。
【図３Ｂ】 ２つの３桁２進数を加算するために必要なステップを説明する図である。
【図３Ｃ】 ２つの３桁２進数を加算するために必要なステップを説明する図である。
【図３Ｄ】 ２つの３桁２進数を加算するために必要なステップを説明する図である。
【図３Ｅ】 ２つの３桁２進数を加算するために必要なステップを説明する図である。
【図３Ｆ】 ２つの３桁２進数を加算するために必要なステップを説明する図である。
【図３Ｇ】 ２つの３桁２進数を加算するために必要なステップを説明する図である。
【図３Ｈ】 ２つの３桁２進数を加算するために必要なステップを説明する図である。
【図３Ｉ】 ２つの３桁２進数を加算するために必要なステップを説明する図である。
【図３Ｊ】 ２つの３桁２進数を加算するために必要なステップを説明する図である。
【図３Ｋ】 ２つの３桁２進数を加算するために必要なステップを説明する図である。
【図３Ｌ】 ２つの３桁２進数を加算するために必要なステップを説明する図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年３月１日（２０００．３．１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (12)
- 【請求項１】 孤立電子構成素子を有する回路装置において、 少なくとも１つの孤立電子トランジスタが設けられており、 該トランジスタは第１の主ノードと第２の主ノードとの間に接続されており、 前記第１の主ノードは、第１の動作電圧端子と第２の動作電圧端子との間に容
量的に接続されており、 ゲート電極が制御電圧端子と接続されている、 ことを特徴とする、孤立電子構成素子を有する回路装置。 - 【請求項２】 第２の孤立電子トランジスタが設けられており、 該トランジスタは第１の主ノードと第２の動作電圧端子との間に接続されてお
り、 前記トランジスタのゲート電極は第２の主ノードと接続されている、請求項１
記載の回路装置。 - 【請求項３】 少なくとも第１の回路経路と第２の回路経路とが設けられて
おり、 前記第１の回路経路と第２の回路経路とはそれぞれ１つの第１の孤立電子トラ
ンジスタと、第２の孤立電子トランジスタとを有し、 当該第１と第２の孤立電子トランジスタは第１の主ノードを介して相互に直列
に接続されており、 第１の主ノードはコンデンサを介して第１の動作電圧端子と接続されており、 直列に接続された第１と第２の孤立電子トランジスタは第２の主ノードと第２
の動作電圧端子との間に接続されており、 第１の孤立電子トランジスタのゲート電極は制御電圧端子と接続されており、 第２の孤立電子トランジスタのゲート電極は第２の主ノードと接続されており
、 第２の回路経路の第１の主ノードは第１の回路経路の第２の主ノードと接続さ
れている、請求項１または２記載の回路装置。 - 【請求項４】 第２の回路経路の第２の主ノードは第１の回路経路の第１の
主ノードと接続されている、請求項１記載の回路装置。 - 【請求項５】 ｎ個の回路ブロックが設けられており、ここでｎ≧２であり
、 該回路ブロックはそれぞれ１つの第１の経路経路と第２の回路経路とを有し、 該第１の回路経路と第２の回路経路とはそれぞれ１つの第１の孤立電子トラン
ジスタと第２の孤立電子トランジスタとを有し、 当該第１と第２の孤立電子トランジスタは第１の主ノードを介して相互に直列
に接続されており、 第１の主ノードはコンデンサを介して第１の動作電圧端子と接続されており、 直列に接続された第１と第２の孤立電子トランジスタは第２の主ノードと第２
の動作電圧端子との間に接続されており、 第１の孤立電子トランジスタのゲート電極は制御電圧端子と接続されており、 第２の孤立電子トランジスタのゲート電極は第２の主ノードと接続されており
、 第２の回路経路の第１の主ノードは第１の回路経路の第２の主ノードと接続さ
れており、 ｉ番目の回路ブロック、ｉ＝１,...ｎ−１、の第２の回路経路の第２の主ノー
ドはそれぞれ、ｉ＋１番目の回路ブロックの第１の回路経路の第１の主ノードと
接続されており、 ｎ番目の回路ブロックの第２の回路経路の第２の主ノードは、第１の回路ブロ
ックの第１の回路経路の第１の主ノードと接続されている、請求項３記載の回路
装置。 - 【請求項６】 コンデンサ、第１の孤立電子トランジスタ、第２の孤立電子
トランジスタは、第１の回路経路においても第２の回路経路においても実質的に
同じ電気構成を有する、請求項３から５までのいずれか１項記載の回路装置。 - 【請求項７】 第１の孤立電子トランジスタは、実質的に同じ容量を備えた
２つのトンネルコンタクトを有し、 第２の孤立電子トランジスタは、容量の異なる２つのトンネルコンタクトを有
する、請求項３から６までのいずれか１項記載の回路装置。 - 【請求項８】 第２の回路経路における第１の動作電圧端子は第２の回路経
路における第２の動作電圧端子にそれぞれ接続されている、請求項３から７まで
のいずれか１項記載の回路装置。 - 【請求項９】 請求項３から８までのいずれか１項記載の回路装置の駆動方
法において、 第１の回路経路の第１の動作電圧端子にそれぞれ第１の電圧レベルを、第１の
回路経路の制御端子にそれぞれ第２の電圧レベルを、第２の回路経路の第１の動
作電圧端子にそれぞれ第３の電圧レベルを、第２の回路経路の制御端子にそれぞ
れ第４の電圧レベルを印加し、 第１のステップで第１の電圧レベル、第２の電圧レベル、第３の電圧レベル、
第４の電圧レベルに対する値を次のように調整し、すなわち、 第１の回路経路の第２の主ノードに存在する電荷担体が第１の回路経路の第１
の主ノードへ、該第１の主ノードに前もって電荷担体が存在しない場合に限り流
れ、 第１の回路経路の第２の主ノードに存在する電荷担体が第１の回路経路の第１
の孤立電子トランジスタのトンネル接合部へ、第１の回路経路の第１の主ノード
に電荷担体が存在する場合に限り流れるように調整し、 第２のステップで第１の電圧レベル、第２の電圧レベル、第３の電圧レベル、
第４の電圧レベルに対する値を次のように調整し、すなわち、 第１の回路経路の第１の孤立電子トランジスタのトンネル接合部に存在する電
荷担体が第１の回路経路の第２の主ノードへ流れるように調整し、 第３のステップで第１の電圧レベル、第２の電圧レベル、第３の電圧レベル、
第４の電圧レベルに対する値を次のように調整し、すなわち、 第１の回路経路の第１の主ノードに存在する電荷担体が第２の孤立電子トラン
ジスタを介して第２の動作電圧へ、第１の回路経路の第２の主ノードに電荷担体
が存在する場合に限り流れるように調整する、 ことを特徴とする、回路装置の駆動方法。 - 【請求項１０】 第１のランで、第１の回路経路の第１の動作電圧端子にそ
れぞれ第１の電圧レベルを、第１の回路経路の制御端子にそれぞれ第２の電圧レ
ベルを、第２の回路経路の第１の動作電圧端子にそれぞれ第３の電圧レベルを、
第２の回路経路の制御端子にそれぞれ第４の電圧レベルを印加し、 第１のステップで第１の電圧レベル、第２の電圧レベル、第３の電圧レベル、
第４の電圧レベルに対する値を次のように調整し、すなわち、 第１の回路経路の第２の主ノードに存在する電荷担体が第１の回路経路の第１
の主ノードへ、該第１の主ノードに前もって電荷担体が存在しない場合に限り流
れ、 第１の回路経路の第２の主ノードに存在する電荷担体が第１の回路経路の第１
の孤立電子トランジスタのトンネル接合部へ、第１の回路経路の第１の主ノード
に電荷担体が存在する場合に限り流れるように調整し、 第２のステップで第１の電圧レベル、第２の電圧レベル、第３の電圧レベル、
第４の電圧レベルに対する値を次のように調整し、すなわち、 第１の回路経路の第１の孤立電子トランジスタのトンネル接合部にある電荷担
体が第１の回路経路の第２の主ノードへ流れるように調整し、 第３のステップで第１の電圧レベル、第２の電圧レベル、第３の電圧レベル、
第４の電圧レベルに対する値を次のように調整し、すなわち、 第１の回路経路の第１の主ノードに存在する電荷担体が第２の孤立電子トラン
ジスタを介して第２の動作電圧端子へ、第１の回路経路の第２の主ノードに電荷
担体が存在する場合に限り流れるように調整し、 第２のランで、第１の回路経路の第１の動作電圧端子に第３の電圧レベルを、
第１の回路経路の制御端子に第４の電圧レベルを、第２の回路経路の第１の動作
電圧端子に第１の電圧レベルを、第２の回路経路の制御端子に第２の電圧レベル
を印加し、 第１のステップで第１の電圧レベル、第２の電圧レベル、第３の電圧レベル、
第４の電圧レベルに対する値を、第１のランの第１のステップで使用した値に調
整し、 第２のステップで第１の電圧レベル、第２の電圧レベル、第３の電圧レベル、
第４の電圧レベルに対する値を、第１のランの第２のステップで使用した値に調
整し、 第３のステップで第１の電圧レベル、第２の電圧レベル、第３の電圧レベル、
第４の電圧レベルに対する値を、第１のランの第３のステップで使用した値に調
整する、請求項９記載の方法。 - 【請求項１１】 第１のランと第２のランを交互に適用する、請求項１０記
載の方法。 - 【請求項１２】 請求項１０または１１記載の方法を、２進数の加算に使用
する使用方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19738115A DE19738115C1 (de) | 1997-09-01 | 1997-09-01 | Schaltungsanordnung mit Einzelelektron-Bauelementen, Verfahren zu deren Betrieb und Anwendung des Verfahrens zur Addition von Binärzahlen |
| DE19738115.4 | 1997-09-01 | ||
| PCT/DE1998/002521 WO1999012212A2 (de) | 1997-09-01 | 1998-08-26 | Schaltungsanordnung mit einzelelektron-bauelementen, verfahren zu deren betrieb und anwendung des verfahrens zur addition von binärzahlen |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001515289A true JP2001515289A (ja) | 2001-09-18 |
Family
ID=7840827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000509120A Pending JP2001515289A (ja) | 1997-09-01 | 1998-08-26 | 孤立電子構成素子を有する回路装置、該回路装置の駆動方法、および２進数の加算方法の使用方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6307422B1 (ja) |
| EP (1) | EP1010205B1 (ja) |
| JP (1) | JP2001515289A (ja) |
| KR (1) | KR20010023504A (ja) |
| DE (2) | DE19738115C1 (ja) |
| WO (1) | WO1999012212A2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583916B2 (en) | 1999-11-03 | 2003-06-24 | Optodot Corporation | Optical shutter assembly |
| US6724512B2 (en) | 1999-11-03 | 2004-04-20 | Optodot Corporation | Optical switch device |
| JP4049988B2 (ja) * | 2000-11-24 | 2008-02-20 | 株式会社東芝 | 論理回路 |
| KR100605696B1 (ko) * | 2001-04-30 | 2006-08-01 | 주식회사 포스코 | 연속주조용 침지노즐 |
| US6777911B2 (en) * | 2002-03-07 | 2004-08-17 | The Regents Of The University Of Michigan | Charge transformer and method of implementation |
| US7288970B2 (en) * | 2004-06-18 | 2007-10-30 | Nantero, Inc. | Integrated nanotube and field effect switching device |
| KR20160137148A (ko) * | 2015-05-22 | 2016-11-30 | 에스케이하이닉스 주식회사 | 전자 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9206812D0 (en) * | 1992-03-25 | 1992-05-13 | Hitachi Europ Ltd | Logic device |
| US5677637A (en) * | 1992-03-25 | 1997-10-14 | Hitachi, Ltd. | Logic device using single electron coulomb blockade techniques |
| DE4212220C3 (de) * | 1992-04-09 | 2000-05-04 | Guenter Schmid | Verwendung einer Anordnung aus Clustermolekülen als mikroelektronisches Bauelement |
| US5646559A (en) * | 1994-03-15 | 1997-07-08 | Kabushiki Kaisha Toshiba | Single-electron tunnelling logic device |
| US5838021A (en) * | 1995-12-26 | 1998-11-17 | Ancona; Mario G. | Single electron digital circuits |
| EP0802633B1 (en) * | 1996-04-16 | 2003-07-30 | Hitachi Europe Limited | Binary decision diagram (BDD) logic device |
-
1997
- 1997-09-01 DE DE19738115A patent/DE19738115C1/de not_active Expired - Fee Related
-
1998
- 1998-08-26 EP EP98952513A patent/EP1010205B1/de not_active Expired - Lifetime
- 1998-08-26 JP JP2000509120A patent/JP2001515289A/ja active Pending
- 1998-08-26 WO PCT/DE1998/002521 patent/WO1999012212A2/de active IP Right Grant
- 1998-08-26 DE DE59813900T patent/DE59813900D1/de not_active Expired - Fee Related
- 1998-08-26 KR KR1020007002150A patent/KR20010023504A/ko active IP Right Grant
-
2000
- 2000-03-01 US US09/516,658 patent/US6307422B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1010205B1 (de) | 2007-02-07 |
| WO1999012212A2 (de) | 1999-03-11 |
| EP1010205A2 (de) | 2000-06-21 |
| KR20010023504A (ko) | 2001-03-26 |
| WO1999012212A3 (de) | 1999-06-03 |
| DE59813900D1 (de) | 2007-03-22 |
| DE19738115C1 (de) | 1999-03-18 |
| US6307422B1 (en) | 2001-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Kim et al. | Fundamentals of organic anti‐ambipolar ternary inverters | |
| CN114424346A (zh) | 具有用于更长距离的单电子移动的带装置的构件 | |
| JP3487510B2 (ja) | 半導体装置 | |
| JP2001515289A (ja) | 孤立電子構成素子を有する回路装置、該回路装置の駆動方法、および２進数の加算方法の使用方法 | |
| JP2548703B2 (ja) | 論理回路 | |
| US5075570A (en) | Switching state retention circuit having a feedback loop stabilizing capacitance | |
| Snider et al. | Implementations of quantum-dot cellular automata | |
| US4119961A (en) | CCD Binary-to-Gray code generator | |
| US4878103A (en) | Charge transfer memory and fabrication method thereof | |
| US7750962B2 (en) | Device for subtracting or adding charge in a charge-coupled device | |
| Ono et al. | Single-electron pass-transistor logic and its application to a binary adder | |
| Ecoffey et al. | A hybrid CMOS–SET co-fabrication platform using nano-grain polysilicon wires | |
| JP2002514031A (ja) | 単一電子構成素子を有する回路装置及び該回路装置の作動方法 | |
| CN1147048C (zh) | 需要微小面积的阈值逻辑电路 | |
| KR102476478B1 (ko) | 출력 전압/전류 적응형 기준 전압/전류를 갖는 확률론적 비트 소자 | |
| Zardalidis et al. | Design and simulation of a nanoelectronic single-electron control—not gate | |
| WO2003043090A1 (en) | Monomolecular electronic device | |
| US7109784B2 (en) | Gate bias circuit for MOS Charge Coupled Devices | |
| JP2008135413A (ja) | 半導体装置及びその製造方法 | |
| JP2008135414A (ja) | 電子装置及びその製造方法 | |
| Shah et al. | Island Engineering of Single-Electron Transistor for Room Temperature Operation | |
| JPH0669250A (ja) | 電荷転送装置 | |
| CN1441478A (zh) | 垂直型半导体可变电阻装置及其制造方法 | |
| KR100269620B1 (ko) | 전하전송용 출력게이트 | |
| JPH0779154A (ja) | 一電子トンネル素子を用いたインバータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040707 |