KR20010023504A - 단일 전자 회로 배치, 동작 모드, 및 바이너리 숫자부가에 대한 응용 - Google Patents

단일 전자 회로 배치, 동작 모드, 및 바이너리 숫자부가에 대한 응용 Download PDF

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티에스 람케
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Abstract

적어도 하나의 단일 전자 트랜지스터가 단일 전자 소자를 가지며 제 1메인 노드와 제 2메인 노드 사이에 접속된 회로 배치에 제공된다. 제 1메인 노드는 제 1 동작 전압 접속부와 제 2 동작 전압 접속부 사이에 용량적으로 접속된다. 단일 전자 트랜지스터의 게이트 전극이 제어 전압 접속부에 접속된다. 회로 배치는 디지트가 상기 제 1 및 제 2메인 노드에 저장되는 바이너리 숫자 상의 논리 동작에 적합하다.

Description

단일 전자 회로 배치, 동작 모드, 및 바이너리 숫자 부가에 대한 응용{LONE--ELECTRON CIRCUIT ARRANGEMENT, OPERATING MODE, AND APPLICATION FOR ADDING BINARY NUMBERS}
논리 응용용 집적 회로 배치는 일반적으로 현재 CMOS 기술을 사용한다. 소자들이 점차 소형화됨에 따라, 이 통상의 CMOS 기술은 그 한계에 도달하였다.
다른 소형화에 대하여, 소위 단일 전자 소자가 제안되었는데, 여기서는 스위칭 프로세스가 개별 전자를 이용하여 수행된다. 이러한 단일 전자 소자에 대한 연구는 예를들어 Roesner 등, 마이크로일렉트론 공학, 27권, 1995년, 55-58쪽에 공지되어 있다. 단일 전자 소자는 턴넬(tunnel) 콘택트를 경유하여 인접 접속부에 접속되는 턴넬 엘리먼트이다. 이들 턴넬 콘택트를 통한 전하 이동이 양자역학 턴넬 효과와 단순한 열적인 포텐셜 베리어 극복에 의해 일어나며, 여기서 이들 전하 이동이동은 충분히 드물게 일어난다. 턴넬 엘리먼트는 예를들어 절연 구조에 의해 둘러싸인 소형 도전성 섬(island) 형태를 갖는다. 쿨롬 차단을 위한 조건을 만족시키는 전압 U이 크기가, 식1과 같은 두개의 접속부에 인가되며,
｜U｜〈 (2C)
다음 턴넬 엘리먼트의 전하는 열 에너지에 대해 식2와 같은 포텐셜 조건으로 인해 변화될 수 없다.
kT/e《 e/2C
여기서, k는 슈테판 볼쯔만 상수, T는 온도, e는 전자의 전하, C는 턴넬 엘리먼트의 커패시턴스이다.
더 큰 전압이 인가되는 경우에, 전자는 턴넬 콘택트 중 하나를 경유하여 턴넬 엘리먼트에 흐를 수 있다. 이들 단일 전자 소자는 개별 전자가 각각의 경우에 이동하도록 동작된다.
동작 전압 범위에서 일어나는 어떠한 턴넬 이동없이 턴넬 엘리먼트에 용량적으로 영향을 주는 게이트 전극을 경유하여 턴넬 엘리먼트를 활성화시킴에 의해, 쿨롬 차단을 극복하는 것이 가능해 진다. 게이트 전극에서 동작하는 전극 전하가 적절한 경우에, 단일 전자 소자가 원점을 통과하는 약 선형 전류/전압 특성을 갖는다. 이러한 게이트 제어 단일 전극 소자가 논문에서 단일 전자 트랜지스터로 불리운다.
본 발명은 단일 전자 소자를 갖고 특히 논리 회로로서 사용하기에 적절한 회로 배치에 관한 것이다.
도 1은 제 1회로 경로와 제 1회로 경로를 가진 회로 장치를 도시한다.
도 2는 두개의 3-디지트 이진수의 가산에 적합한 4개의 회로 블록을 가진 회로 장치를 도시한다.
도 3a 내지 3l은 두개의 3-디지트 이진수의 가산에 필요한 단계를 도시한다.
본 발명은 특히 논리 회로 용도에 대해 적당한 단일 전자 소자를 갖는 회로 배치를 특정화하는데 발생하는 문제점에 근거한 것이다. 또한, 이러한 회로 배치용 동작 방법을 구체화하는 것을 의도한다.
이러한 문제점은 본 발명에 따라 청구항1항에서 청구된 회로 배치와 청구항6항에서 청구된 그 동작 방법에 의해 해결된다. 본 발명에 대한 다른 개선점은 종속항들에 나타나 있다.
회로는 적어도 하나의 제 1 단일 전자 트랜지스터를 가지며, 상기 트랜지스터는 제 1메인 노드와 제 2메인 노드에 연결된다. 제 1메인 노드는 제 1동작 전압 접속부 및 제 2동작 전압 접속부사이에 용량적으로 연결된다. 제 1 단일 전자 트랜지스터의 게이트 전극은 제어 전압 접속부에 연결된다. 단일 전자 트랜지스터는 두 개의 턴넬 콘택트을 통하여 접속부에 연결되고 게이트 전극을 통하여 용량적으로 영향을 받을 수 있는 턴넬 엘리먼트를 가진다. 턴넬 엘리먼트와 각각의 접속부사이의 전위 배리어 레벨은 상기 접속부상에서 작용하는 전하량에 의존하기 때문에, 논리적 연산은 제 1 단일 전자 트랜지스터에 의하여 이루어질 수 있다. 이를 위하여, 로직 레벨과 관련된 전하 캐리어는 제 1메인 노드와 제 2메인 노드에 제공된다. 예를 들어, 전자가 있는 것은 로직 레벨 1과 관련되고 전자가 없는 것은 로직 레벨 0와 관련된다.
제 1메인 노드에 전자가 없고(로직 0), 제 2메인 노드에 전자가 있을(로직 1) 경우, 그리고 제 1 단일 전자 트랜지스터의 게이트 전극이 작동되어 턴넬 엘리먼트를 통하여 제 2메인 노드에서 제 1메인 노드로 전류가 흐르는 것이 가능할 경우, 전자는 제 2메인 노드에서 제 1메인 노드로 흐른다. 한편, 제 1메인 노드에 전자가 있을 경우(로직 1), 전자는 제 2메인 노드에서 제 1메인 노드로 흐를 수 없다. 제 2메인 노드에 전자가 없지만(로직 0), 제 1메인 노드에 전자가 있을(로직 1) 경우, 전자는 대응하는 작동에 의하여 제 1메인 노드에 유지된다(로직 1). 제 2메인 노드에 전자가 없고(로직 0), 제 1메인 노드에도 전자가 없을(로직 0) 경우, 제 1 단일 전자 트랜지스터의 작동 후일 지라도 제 1메인 노드에 전자가 없다(로직 0). 로직 연산 후의 제 1메인 노드의 전하는 제 1메인 노드와 제 2메인 노드에서 출력 비트상의 OR 연산 결과를 나타낸다.
제 1메인 노드와 제 1동작 전압 접속부 또는 제 2동작 전압 접속부 사이의 접속부는 예를 들어 캐패시터를 통하여 제공된다.
게이트 전극이 제 2메인 노드에 연결된 제 2 단일 전자 트랜지스터가 제 1메인 노드와 제 2동작 전압 접속부에 연결되는 것은 본 발명의 범위에 속한다. 제 1메인 노드에서의 전하는 제 2 단일 전자 트랜지스터를 통하여 변경될 수 있다. 이는 예를 들어 회로를 리세트시키기 위하여 이용될 수 있다. 이러한 회로의 실시예는 상대적으로 복잡한 로직 연산을 가능하게 하는데, 이는 제 2 단일 전자 트랜지스터의 작동이 제 2메인 노드에서 작용하는 전하에 의존하기 때문이다. 제 1메인 노드에 위치한 전하는 제 2메인 노드에 위치한 전하의 함수로서 제 2 단일 전자 트랜지스터를 통하여 변경될 수 있다.
일 실시예에 따르면, 회로는 적어도 하나의 회로 경로 및 제 2회로 경로를 가진다. 제 1회로 경로 및 제 2회로 경로는 제 1 단일 전자 트랜지스터 및 제 2 단일 전자 트랜지스터를 각각 가지며, 이들 트랜지스터는 제 1메인 노드를 통하여 서로 직렬로 연결된다. 이경우, 제 1 단일 전자 트랜지스터 및 제 2 단일 전자 트랜지스터는 턴넬 엘리먼트를 포함하며, 턴넬 엘리먼트는 두 개의 턴넬 콘택트를 통하여 접속부에 접속되며 게이트 전극을 통하여 용량적으로 작동될 수 있다. 전하 이동은 양자역학 턴넬 효과에 의하여 그리고 전위 배리어를 열적으로 극복함으로써 턴넬 콘택트를 통하여 발생한다. 턴넬 콘택트의 턴넬 저항이 RT 〉 Rk = h/e2 ≒26kΩ 이면, 전하 캐리어는 전위 배리어의 한쪽면에 집중되고 대부분의 전하 이동은 단위적인 프로세스에 의하여 발생된다. 상기 식에서 h는 플랭크 상수이고, e는 일 전자 전하이다. 턴넬 저항은 바람직하게 100kΩ이하이다.
제 1 단일 전자 트랜지스터의 일 접속부가 제 2 단일 전자 트랜지스터의 일 접속부와 접속되는 제 1메인 노드는 캐패시터를 통하여 제 1동작 전압 접속부에 연결된다. 제 1 단일 전자 트랜지스터 및 제 2 단일 전자 트랜지스터를 포함하는 직렬 회로는 제 2메인 노드와 제 2동작 전압 접속부 사이에 접속된다. 제 1 단일 전자 트랜지스터의 게이트 전극은 제어 전압 접속부에 연결된다. 제 2 단일 전자 트랜지스터의 게이트 전극은 제 2메인 노드에 연결된다. 제 2회로 경로의 제 1메인 노드는 제 1회로 경로의 제 2메인 노드에 연결된다. 서로 연결되어 있는 제 2회로 경로에서의 제 1 단일 전자 트랜지스터 및 제 2 단일 전자 트랜지스터의 이러한 접속부는 제 1회로 경로의 제 2 단일 전자 트랜지스터의 게이트 전극에 연결된다.
순화 배열을 제공하기 위하여, 제 2회로 경로의 제 2메인 노드는 제 1회로 경로의 제 1메인 노드에 연결된다. 제 2회로 경로의 제 2 단일 전자 트랜지스터의 게이트 전극은 서로 연결되어 있는 제 1회로 경로내의 제 1 단일 전자 트랜지스터와 제 2 단일 전자 트랜지스터의 접속부에 연결된다.
이러한 회로에서, 전자는 제 1 단일 전자 트랜지스터의 작동 및 제 1동작 전압 접속부의 전압에 따라 제 1회로 경로 및 제 2회로 경로의 제 1메인 노드 및/또는 제 2메인 노드로 이동될 수 있다. 또한, 제 1 단일 전자 트랜지스터의 작동에 따라, 전자는 제 1메인 노드에서 제 2메인 노드로 그리고 제 2메인 노드에서 제 1메인 노드로, 또는 메인 노드중 하나에서 제 1 단일 전자 트랜지스터의 턴넬 접속부로 흐를수 있다. 이 경우, 턴넬 엘리먼트와 인접한 메인 노드사이의 전위 배리어 레벨은 특히 메인 노드에서 동작한느 전하량에 의존한다는 사실을 이용할 수 있다. 제 2 단일 전자 트랜지스터의 작동에 의존하여, 전자는 제 1메인 노드에서 제 2동작 전압 접속부로 흐를 수 있다. 제 2 단일 전자 트랜지스터는 게이트 전극에 인가된 전압를 ㅌ오하여 작동되며 제 2메인 노드에 위치한 전하 및 인접 회로 경로의 제 1동작 전압 접속부에 인가된 전압에 의하여 제어된다. 이는 제 2 단일 전자 트랜지스터이 제 2메인 노드에 저장된 전하의 함수로서 스위칭될 수 있음을 의미한다. 따라서 회로는 미리설정된 진리표에 따라 로직 연산을 수행하기에 적합하다. 이 경우 회로는 특히 프로세서, 가산기, 멀티플라이어 또는 로직 게이트로서 이용하기에 적합하다.
예를 들어 두 개의 이진 수와 같은 두 개의 멀티-디지트 디지털 정보 아이템사이의 로직 연산을 수행하기 위하여, 회로가 다수의 회로 블록을 가지는 것은 본 발명의 범위내이다. 각각의 회로 블록은 제 1회로 경로 및 제 2회로 경로를 포함한다. 이 경우, 제 1회로 경로 및 제 2회로 경로는 제 1 단일 전자 트랜지스터와 제 2 단일 전자 트랜지스터를 가지며, 상기 트랜지스터들은 제 1메인 노드를 통하여 서로 직렬로 연결된다. 제 1메인 노드는 제 1동작 전압 접속부에 캐패시터를 통하여 연결된다. 직렬 접속된 제 1 및 제 2 단일 전자 트랜지스터는 제 2메인 노드와 제 2동작 전압 접속부사이에 연결된다. 제 1 단일 전자 트랜지스터의 게이트 전극은 제어 전압 접속부에 연결된다. 제 2 단일 전자 트랜지스터의 게이트 전극은 제 2메인 노드에 연결된다. 회로 블록중 하나의 제 2회로 경로내의 제 2메인 노드는 인접 회로블록의 제 1회로 경로내의 제 1메인 노드에 연결된다. 마지막 회로 블록의 제 2회로 경로의 제 2메인 노드는 제 1회로 블록의 제 1메인 노드에 연결된다. n개의 회로블록이 제공될 경우, i번째(여기서 i=1, ..., n-1) 회로 블록의 제 2회로 경로내의 제 2메인 노드는 각각 i+1 번째 회로 블록의 제 1회로 경로내의 제 1메인 노드에 연결된다. n번째 회로블록의 제 2회로 경로내의 제 2메인 노드는 제 1회로 블록의 제 1회로 경로내의 제 1메인 노드에 연결된다.
처리될 정보가 n 디지트를 가지고 이용되는 로직 연산이 캐리 또는 수학적 부호를 가지지 않을 경우, n 회로 블록이 요구된다. 로직 정보가 n 디지트를 가지고 있고 그리고 캐리어 또는 수학적 부호를 가지고 있으면, 회로 장치에 n+1 회로 블록이 요구된다. 예를 들어, 이는 회로 장치가 가산기로서 이용되는 경우이다.
회로 장치가 다수의 회로 블록에 의하여 동작되어 전하 캐리어가 제 1회로 경로내의 제 1메인 노드 또는 제 2회로 경로의 제 1메인 노드로만 이동되면, 회로 장치는 시프트 레지스터로 이용하기에 적합하다.
제 1회로 경로, 제 2회로 경로 및 모든 회로 블록내의 캐패시터, 제 1 단일 전자 트랜지스터 및 제 2 단일 전자 트랜지스터는 전기적으로 동일하게 설계된다. 이는 회로 장치의 제조 및 동작을 용이하게 한다.
또한, 용이한 동작과 관련하여, 각각의 경우에 제 1 단일 전자 트랜지스터가 동일 캐패시턴스를 가진 두 개의 턴넬 콘택트를 가지며 제 2 단일 전자 트랜지스터가 다른 캐패시턴스를 가진 두 개의 턴넬 콘택트를 가지는 것이 바람직하다.
유사하게 동작과 관련하여, 제 1회로 경로의 제 2동작 전압 접속부를 제 2회로 경로 그리고 필요에 따라 모든 회로블록의 제 2동작 전압 접속부에 연결하는 것이 바람직하다. 동작시, 제 2동작 전압 접속부는 바람직하게 예를 들어 그라운드와 같은 두 개의 동작 전압 접속부중 낮은쪽에 연결된다.
회로 장치를 동작시키기 위하여, 제 1전압 레벨이 제 1회로 경로의 제 1동작 전압 접속부에 인가되고, 제 2전압 레벨이 제 1회로 경로의 제어 접속부에 인가되고, 제 3전압 레벨이 제 2회로 경로의 제 1동작 전압 접속부에 인가되고, 그리고 제 4전압 레벨이 제 2회로 경로의 제어 접속부에 인가된다. 로직 연산이 수행될 출력 비트에 따라서, 전하 캐리어는 제 1회로 경로의 제 1메인 노드 및 제 2메인 노드에 제공된다. 예를 들어, 로직값 1을 위하여 전자가 제공되고 로직값 0을 위하여 전자가 제공되지 않는다. 회로 장치는 예를 들어 각각 3개의 단계를 가진 전압 형태에 따라 동작된다.
이 경우, 제 1단계에서, 제 1전압 레벨, 제 2전압 레벨, 제 3전압 레벨 및 제 4전압 레벨에 대한 값은 제 1메인 노드에 어떠한 전하 캐리어도 없다면 제 1회로 경로의 제 2메인 노드에 위치한 전하 캐리어가 제 1회로 경로의 제 1메인 노드에 흐르도록 설정된다. 이미 제 1메인 노드에 전하가 존재한다면, 제 1회로 경로의 제 2메인 노드에 위치한 전하 캐리어는 제 1회로 경로의 제 1 단일 전자 트랜지스터의 턴넬 접합부로 흐른다.
제 2단계에서, 제 1전압 레벨, 제 2전압 레벨, 제 3전압 레벨 및 제 4전압 레벨에 대한 값은 제 1회로 경로의 제 1 단일 전자 트랜지스터의 턴넬 접합부에 위치한 전하 캐리어가 제 1회로 경로의 제 2메인 노드에 흐르도록 설정된다. 제 1단계에서의 동작에 따라서, 제 1회로 경로의 제 2메인 노드는 공핍된다. 따라서, 제 2단계에서, 전하 캐리어는 제 1단계 전에 제 1메인 노드와 제 2메인 노드에 전하 캐리어가 이미 공급된 제 1회로 경로의 제 2메인 노드에만 공급된다.
제 3단계에서, 제 1전압 레벨, 제 2전압 레벨, 제 3전압 레벨 및 제 4전압 레벨에 대한 값은 전하 캐리어가 각각의 제 1회로 경로의 제 2메인 노드에 위치할 경우 제 1회로 경로의 제 1메인 노드에 위치한 전하 캐리어가 제 1회로 경로의 제 1 단일 전자 트랜지스터를 통하여 제 2동작 전압 접속부에 흐르도록 설정된다. 이 단계에서는 제 2 단일 전자 트랜지스터가 동작할 경우, 제 2회로 경로의 제 1동작 전압 접속부에 인가된 제 3전압 레벨 및 제 1회로 경로의 제 2메인 노드에 존재하는 전하량 모두가 액티브라는 사실을 이용한다. 이들 3개의 단계를 수행한 후에, 다음의 로직 연산이 제 1회로 경로의 제 1메인 노드와 제 2메인 노드에 저장된 전하에 대하여 얻어진다.
따라서 XOR 로직 연산은 제 1메인 노드에서의 출력 비트에 대하여 수행되며, AND 로직 연산은 제 2메인 노드에서의 출력 비트에 대하여 수행된다.
제 1단계 및 제 2단계만이 수행된다면, 다음의 로직 연산이 제 1회로 경로의 제 1메인 노드와 제 2메인 노드에 저장된 전하에 대하여 얻어진다.
따라서 OR 로직 연산은 제 1메인 노드의 출력 비트에 대하여 수행되고 AND 로직 연산은 제 2메인 노드의 출력 비트에 대하여 수행된다.
두 단계만에 의하여 회로를 동작시키려면, 제 2 단일 전자 트랜지스터는 캐패시터에 의하여 대체될 수 있다.
회로 장치는 로직 연산이 진리표에 따라 수행되도록 한다. 이는 추가의 로직 연산을 배제하지 않는다.
두 개의 멀티디지트 디지털 정보 항목에 대하여 로직 연산을 수행하기 위하여, 대응하는 디지트는 각각의 회로 블록의 제 1회로 경로의 제 1메인 노드 및 제 2메인 노드에 각각 기록된다. 제 1실행(run)은 상기 3개의 단계에 따른 전압 형태에 의하여 수행된다. 다음에, 제 2실행이 이루어지며, 여기서 제 1전압 레벨 및 제 2전압 레벨은 제 2회로 경로의 각각 제 1동작 전압 접속부 및 제어 전압 접속부에 공급되고, 제 3전압 레벨 및 제 4전압 레벨은 각각 제 1회로 경로의 제 1전 및 제어 전압 접속부에 공급된다. 다음에, 제 1 및 제 3단계는 제 1수행과 동일한 방식으로 수행되는 제 1, 제 2, 제 3 및 제 4전압 레벨값에 의하여 수행된다. 제 2실행에서, 디지털 정보의 인접 디지트가 로직 연산중에 서로 관계되는 캐리와 같은 동작이 처리된다.
캐리와 관련된 로직 연산의 경우, 0는 처음에 가장 높은 회로 블록의 제 1회로 경로의 제 1메인 노드와 제 2메인 노드에 기록된다. 이들 디지트는 캐리 처리 때문에 결과에 있어서 디지트 수의 증가에 이용할 수 있다.
개별 단계 주기 및 이에 따른 클록 사이클은 전하 이동이 신뢰성있게 발생되도록 정해진다. 개별 단계 주기는 특히 1ps 및 1ms사이이다.
회로 장치는 특히 예를 들어 에스.씨 벤자민 등의 애플리케이션, 피픽스 논문 볼름70(17) 1997년 4월 2321 내지 2323쪽에 공지된 알고리듬을 이용하여 이진수의 가산을 수행하기에 적합하다. 상기 문서에서, 알고리듬은 양자포인트를 기초로 구성된 셀룰러 디바이스에서 수행된다. 이 경우 정보는 예를 들어 레이저에 의하여 광학 여기에 의하여 기록된다. 개별 양자 포인트사이에서는 턴넬 이동이 허용되지 않는다.
가산된 이진수에서 적당한 디지트는 이러한 가산 알고리즘에서 가산된다. 이 경우, 합 및 캐리가 결정된다. 두 개의 멀티디지트 이진수가 가산될 때, 이러한 가산 프로세스는 단계별로 수행된다. 이는 합과 캐리가 먼저 디지트 단위로 결정된다는 것을 의미한다. 다음에 캐리는 다음의 높은 디지트의 합에 가산되어 다시 합과 캐리를 발생시킨다. 이러한 프로세스는 n-디지트 이진수에대하여 n+1번 수행된다.
본 발명에 따른 회로 장치에서, n+1 회로 블록은 이러한 알고리즘을 이용하여 두 개의 n-디지트 이진수의 가산을 요구한다. 가산될 이진수에서 대응하는 디지트는 대응하는 제 1회로 경로의 제 1메인 노드와 제 2메인 노드에 기록된다. 3 단계에 의한 제 1실행 후에, 제 1회로 경로의 제 1메인 노드는 합을 포함하고, 제 1회로 경로의 제 2메인 노드는 캐리를 포함한다. 제 2실행에서, 캐리의 합 및 다음의 높은 디지트의 합이 형성된다. 이 경우, 제 1회로 경로의 제 2메인 노드가 제 2회로 경로의 제 1메인 노드에 연결되고, 제 2회로 경로의 제 2메인 노드가 다음 회로 블록의 제 1회로 경로의 제 1메인 노드에 연결된다는 사실을 이용한다. 제 1실행 및 제 2실행은 전체 n+1 실행이 수행될 때 까지 선택적으로 수행된다. n이 홀수 이면, 제 1회로 경로의 제 1메인 노드는 0을 포함하고, 제 1회로 경로의 제 2메인 노드는 합의 개별 디지트 값을 포함한다. 제 1 및 제 2실행이 선택적으로 수행된 후에, 이진수의 디지트는 전체 (n+1)/2 회로 블록을 통하여 시프트된다. n이 짝수이면, 제 1회로 경로의 제 1메인 노드는 관련 합의 디지트의 값을 포함하며 제 1회로 경로의 제 2메인 노드는 0를 포함한다. 이진수의 디지트는 n/2 회로 블록을 통하여 시프트된다.
도전성 영역을 가지며 인접 도전성 영역으로부터 절연 구조를 통하여 절연되는 모든 구조는 턴넬 엘리먼트로서 이용될 수 있다. 도전성 영역은 턴넬 콘택트를 통해 절연 구조를 경유하여 연결된다. 도전성 코어 및 도전성 코어를 감싸는 절연 엔벨로프를 가지는 구조는 턴넬 엘리먼트로서 사용하기 적합하다. 턴넬 엘리먼트의 직경은 바람직하게 1 내지 10nm사이이다. 이 크기에서 턴넬 엘리먼트의 캐패시턴스는 회로 장치가 상온 범위에서 동작할 만큼 충분히 낮다. 특히 DE 42 12 220A1에 공지된 절연 엔벨로프로서 유기 리간드를 가진 금속 클러스트 또는 감싸인 금속 코어를 가진 플러린은 턴넬 엘리먼트로서 사용하기에 적합하다.
또한, 리소그래픽으로 형성된 박막 금속층은 턴넬 엘리먼트로서 이용하기에 적합한데, 이 경우 턴넬 콘택는 금속층의 산화 및 다음의 추가 금속층의 증착 및 구조화에 의하여 형성된다. 또한, δ도핑된 Ⅲ-Ⅴ반도체는 턴넬 엘리먼트로서 사용하기에 적합하다. 분자 전자학에서, 개별 분자의 섹션은 턴넬 엘리먼트로서 사용하기에 적합하며, 이는 이전의 내력에 기초로 상이한 전하를 가진다. 전하가 반전될 수 있는 분자 섹션사이의 전하 이동은 화학적 결합에 따라 발생된다.
이하 첨부된 도면을 참조로 본 발명을 설명한다.
회로 장치는 제 1회로 경로(S1) 및 제 2회로 경로(S2)를 가진다(도 1참조). 제 1 단일 전자 트랜지스터(ET1), 제 2 단일 전자 트랜지스터(ET2) 및 캐패시턴스값이 0.8aF인 캐패시터(K)는 제 1회로 경로(S1)에 제공된다. 제 1 단일 전자 트랜지스터(ET1)은 두 개의 턴넬 콘택트(TK1)사이에 배치되며 게이트 전극(G1)을 통하여 용량적으로 작동될 수 있는 턴넬 엘리먼트(T1)을 포함한다. 게이트 전극(G1)은 예를 들어 0.4aF의 캐패시턴스를 가지며 턴넬 콘택트(TK1)은 각각 0.25aF의 캐패시턴스를 가진다.
제 2 단일 전자 트랜지스터(ET2)는 제 1턴넬 콘택트(TK21) 및 제 2턴넬 콘택트(TK22)사이에 배치되며 게이트 전극(G2)를 통하여 용량적으로 작동될 수 있는 턴넬 엘리먼트(T2)를 가진다. 게이트 전극(G2)은 예를 들어 0.2aF의 캐패시턴스를 가진다. 제 1턴넬 콘택트(TK21)은 0.4aF의 캐패시턴스를 가지며, 제 2턴넬 콘택트(TK22)은 0.1aF의 캐패시턴스를 가진다.
제 1 단일 전자 트랜지스터(ET1) 및 제 2 단일 전자 트랜지스터(ET2)는 직렬로 연결된다. 이 경우, 제 1 단일 전자 트랜지스터(ET1)의 턴넬 콘택트(TK1)중 하나 및 제 2 단일 전자 트랜지스터(ET2)의 제 1턴넬 콘택트(TK22)는 제 1메인 노드(H1)에서 서로 연결된다. 제 1메인 노드(H1)은 캐패시터(K)를 통하여 제 1동작 전압 접속부(U1)에 연결된다.
제 1 단일 전자 트랜지스터(ET1) 및 제 2 단일 전자 트랜지스터(ET2)를 포함하는 직렬 회로는 제 2메인 노드(H2)와 제 2동작 전압 접속부(U2)사이에 연결된다. 제 1 단일 전자 트랜지스터의 게이트 전극(G1)은 제어 전압 접속부(US)에 연결된다.
제 2회로 경로(S2)는 제 1회로 경로(S1)과 유사하게 설계된다. 이는 제 2 단일 전자 트랜지스터(ET2')와 직렬 연결된 제 1 단일 전자 트랜지스터(ET1')을 가진다. 제 1 단일 전자 트랜지스터(ET1')은 제 1회로 경로(S1)의 제 1 단일 전자 트랜지스터(ET1)과 대응하는 방식으로 두 개의 턴넬 콘택트(TK1')사이에 턴넬 엘리먼트(T1')을 가진다. 제 2 단일 전자 트랜지스터(ET2')는 제 1회로 경로(S1)의 제 2 단일 전자 트랜지스터(ET2)와 유사하며 게이트 전극(G2'), 턴넬 엘리먼트(T2'), 제 1턴넬 콘택트(T21') 및 제 2턴넬 콘택트(TK22')와 유사하게 설계된다. 제 1 단일 전자 트랜지스터(ET1') 및 제 2 단일 전자 트랜지스터(ET2')는 제 1메인 노드(H1')을 통하여 서로 연결된다. 제 1메인 노드(H1')은 0.8aF의 캐패시턴스를 가진 캐패시터(K')를 통하여 제 1동작 전압 접속부(U1')에 연결된다. 직렬 연결된 제 1 단일 전자 트랜지스터 및 제 2 단일 전자 트랜지스터(ET1', ET2')는 제 2메인 노드(H2') 및 제 2동작 전압 접속부(U2)사이에 연결된다. 제 1 단일 전자 트랜지스터(ET1')의 게이트 전극(G1')은 제어 전압 접속부(US')에 연결된다. 제 2 단일 전자 트랜지스터(ET2')의 게이트 전극(G2')는 제 2메인 노드(H2')에 연결된다.
제 1회로 경로(S1)의 제 2메인 노드(H2)는 제 2회로 경로(S2)의 제 1메인 노드(H1')에 연결된다. 제 1회로 경로(S2)의 제 1메인 노드(H1)은 제 2회로 경로(S2)의 제 2메인 노드(H2')에 연결된다. 따라서, 제 1회로 경로의 제 2 단일 전자 트랜지스터(ET2)가 동작할 때, 제 1회로 경로(S1)의 제 2메인 노드(H2)에 저장된 전하 및 제 2회로 경로(S2)의 제 1동작 전압 접속부(U1')에 공급되는 전압 레벨은 액티브이다. 대응하는 방식으로, 제 2 단일 전자 트랜지스터(ET2')의 게이트 전극(G2')가 동작할 때, 제 2회로 경로(S2)의 제 2메인 노드(H2')에 위치한 전하 및 제 1회로 경로(S1)의 제 1동작 전압 접속부(U1)에 공급되는 전압 레벨은 액티브이다.
회로 장치를 동작시키기 위하여, 하나의 실행이 3개의 단계로 수행된다. 제 1단계에서, 0.17볼트가 제 1회로 경로(S1)의 제 1동작 전압 접속부(U1)에 인가되며, 0.2볼트가 제 1회로 경로(S1)의 제어 전압 접속부(US)에 인가되며, 0볼트가 제 2회로 경로(S2)의 제 1동작 전압 접속부(U1') 및 제어 전압 접속부(US')에 인가된다. 제 2단계에서, 0.03복트가 제 1동작 전압 접속부(U1)에 인가되며, 0볼트가 제어 전압 접속부(US)에 인가되며, 0.1볼트가 제 1동작 전압 접속부(U1')에 인가되며, 0볼트가 제어 전압 접속부(US')에 인가된다. 제 3단계에서, -0.14볼트는 제 1동작 전압 접속부(U1)에 인가되며, -0.1볼트는 제어 전압 접속부(US)에 인가되며, 0.12볼트는 제 1동작 전압 접속부(U1')에 인가되며, -0.1볼트는 제어 전압 접속부(US')에 인가된다.
이들 3개의 단계 후에, 제 1회로 경로(S1)의 제 1메인 노드(H1) 및 제 2메인 노드(H2)에 저장된 로직값은 진리표에 따라 연산된다.
회로 장치는 제 1회로 경로(S1) 및 제 2회로 경로(S2)를 가진다(도 1참조). 제 1 단일 전자 트랜지스터(ET1), 제 2 단일 전자 트랜지스터(ET2) 및 캐패시턴스값이 0.8aF인 캐패시터(K)는 제 1회로 경로(S1)에 제공된다. 제 1 단일 전자 트랜지스터(ET1)은 두 개의 턴넬 콘택트(TK1)사이에 배치되며 게이트 전극(G1)을 통하여 용량적으로 작동될 수 있는 턴넬 엘리먼트(T1)을 포함한다. 게이트 전극(G1)은 예를 들어 0.4aF의 캐패시턴스를 가지며 턴넬 콘택트(TK1)은 각각 0.25aF의 캐패시턴스를 가진다.
제 2 단일 전자 트랜지스터(ET2)는 제 1턴넬 콘택트(TK21) 및 제 2턴넬 콘택트(TK22)사이에 배치되며 게이트 전극(G2)를 통하여 용량적으로 작동될 수 있는 턴넬 엘리먼트(T2)를 가진다. 게이트 전극(G2)은 예를 들어 0.2aF의 캐패시턴스를 가진다. 제 1턴넬 콘택트(TK21)은 0.4aF의 캐패시턴스를 가지며, 제 2턴넬 콘택트(TK22)은 0.1aF의 캐패시턴스를 가진다.
제 1 단일 전자 트랜지스터(ET1) 및 제 2 단일 전자 트랜지스터(ET2)는 직렬로 연결된다. 이 경우, 제 1 단일 전자 트랜지스터(ET1)의 턴넬 콘택트(TK1)중 하나 및 제 2 단일 전자 트랜지스터(ET2)의 제 1턴넬 콘택트(TK22)는 제 1메인 노드(H1)에서 서로 연결된다. 제 1메인 노드(H1)은 캐패시터(K)를 통하여 제 1동작 전압 접속부(U1)에 연결된다.
제 1 단일 전자 트랜지스터(ET1) 및 제 2 단일 전자 트랜지스터(ET2)를 포함하는 직렬 회로는 제 2메인 노드(H2)와 제 2동작 전압 접속부(U2)사이에 연결된다. 제 1 단일 전자 트랜지스터의 게이트 전극(G1)은 제어 전압 접속부(US)에 연결된다.
제 2회로 경로(S2)는 제 1회로 경로(S1)과 유사하게 설계된다. 이는 제 2 단일 전자 트랜지스터(ET2')와 직렬 연결된 제 1 단일 전자 트랜지스터(ET1')을 가진다. 제 1 단일 전자 트랜지스터(ET1')은 제 1회로 경로(S1)의 제 1 단일 전자 트랜지스터(ET1)과 대응하는 방식으로 두 개의 턴넬 콘택트(TK1')사이에 턴넬 엘리먼트(T1')을 가진다. 제 2 단일 전자 트랜지스터(ET2')는 제 1회로 경로(S1)의 제 2 단일 전자 트랜지스터(ET2)와 유사하며 게이트 전극(G2'), 턴넬 엘리먼트(T2'), 제 1턴넬 콘택트(T21') 및 제 2턴넬 콘택트(TK22')와 유사하게 설계된다. 제 1 단일 전자 트랜지스터(ET1') 및 제 2 단일 전자 트랜지스터(ET2')는 제 1메인 노드(H1')을 통하여 서로 연결된다. 제 1메인 노드(H1')은 0.8aF의 캐패시턴스를 가진 캐패시터(K')를 통하여 제 1동작 전압 접속부(U1')에 연결된다. 직렬 연결된 제 1 단일 전자 트랜지스터 및 제 2 단일 전자 트랜지스터(ET1', ET2')는 제 2메인 노드(H2') 및 제 2동작 전압 접속부(U2)사이에 연결된다. 제 1 단일 전자 트랜지스터(ET1')의 게이트 전극(G1')은 제어 전압 접속부(US')에 연결된다. 제 2 단일 전자 트랜지스터(ET2')의 게이트 전극(G2')는 제 2메인 노드(H2')에 연결된다.
제 1회로 경로(S1)의 제 2메인 노드(H2)는 제 2회로 경로(S2)의 제 1메인 노드(H1')에 연결된다. 제 1회로 경로(S2)의 제 1메인 노드(H1)은 제 2회로 경로(S2)의 제 2메인 노드(H2')에 연결된다. 따라서, 제 1회로 경로의 제 2 단일 전자 트랜지스터(ET2)가 동작할 때, 제 1회로 경로(S1)의 제 2메인 노드(H2)에 저장된 전하 및 제 2회로 경로(S2)의 제 1동작 전압 접속부(U1')에 공급되는 전압 레벨은 액티브이다. 대응하는 방식으로, 제 2 단일 전자 트랜지스터(ET2')의 게이트 전극(G2')가 동작할 때, 제 2회로 경로(S2)의 제 2메인 노드(H2')에 위치한 전하 및 제 1회로 경로(S1)의 제 1동작 전압 접속부(U1)에 공급되는 전압 레벨은 액티브이다.
회로 장치를 동작시키기 위하여, 하나의 실행이 3개의 단계로 수행된다. wp 1단계에서, 0.17볼트가 제 1회로 경로(S1)의 제 1동작 전압 접속부(U1)에 인가되며, 0.2볼트가 제 1회로 경로(S1)의 제어 전압 접속부(US)에 인가되며, 0볼트가 제 2회로 경로(S2)의 제 1동작 전압 접속부(U1') 및 제어 전압 접속부(US')에 인가된다. 제 2단계에서, 0.03복트가 제 1동작 전압 접속부(U1)에 인가되며, 0볼트가 제어 전압 접속부(US)에 인가되며, 0.1볼트가 제 1동작 전압 접속부(U1')에 인가되며, 0볼트가 제어 전압 접속부(US')에 인가된다. 제 3단계에서, -0.14볼트는 제 1동작 전압 접속부(U1)에 인가되며, -0.1볼트는 제어 전압 접속부(US)에 인가되며, 0.12볼트는 제 1동작 전압 접속부(U1')에 인가되며, -0.1볼트는 제어 전압 접속부(US')에 인가된다.
이들 3개의 단계 후에, 제 1회로 경로(S1)의 제 1메인 노드(H1) 및 제 2메인 노드(H2)에 저장된 로직값은 진리표에 따라 연산된다.
따라서 출력 비트에 대한 AND 로직 연산은 제 2메인 노드(H2)에 존재하며 XOR 로직 연산은 제 1메인 노드(H1)에 존재한다.
가산에 의한 두 개의 3-디지트 이진수상의 로직 연산을 위한 회로 장치는 4개의 회로 블록(SBi, i=1, 2, 3, 4)를 가진다(도 2참조). 각각의 회로 블록(SBi)은 제 1회로 경로(SZi1) 및 제 2회로 경로(SZi2)를 포함하며, 여기서 i=1, 2, 3, 4이다.
제 1회로 경로(Szi1)에서, 제 1 단일 전자 트랜지스터(ETill) 및 제 2 단일 전자 트랜지스터(ETi12)는 제 1메인 노드(Hi11)를 통하여 서로 직렬로 연결된다. 제 1메인 노드(Hi11)는 캐패시터(Ki1)을 통하여 제 1동작 전압 접속부(U11)에 연결된다. 제 1 단일 전자 트랜지스터(ETi11) 및 제 2 단일 전자 트랜지스터(ETi12)를 포함하는 직렬 회로는 제 2메인 노드(Hi12) 및 제 2동작 전압 접속부(U2)사이에 연결된다. 제 1 단일 전자 트랜지스터(ETi11)의 게이트 전극(G1)은 제어 전압 접속부(US1)에 연결된다. 제 2 단일 전자 트랜지스터(ETi12)의 게이트 전극(G2)은 제 2메인 노드(Hi12)에 연결된다. 이 경우, i=1, 2, 3, 4이다.
제 2회로 경로(SZi2)는 제 1회로 경로(Szi2)와 유사하게 설계된다. 이 경우 제 1 단일 전자 트랜지스터(ETi21) 및 제 2 단일 전자 트랜지스터(ETi22)를 가지며, 이들 트랜지스터는 제 1메인 노드(Hi21)을 통하여 서로 직렬로 연결된다. 제 1메인 노드(Hi21)은 캐패시터(Ki2)를 통하여 제 1동작 전압 접속부(U21)에 연결된다. 제 1 단일 전자 트랜지스터 및 제 2 단일 전자 트랜지스터(ETi21, ETi22)를 포함하는 직렬 회로는 제 2메인 노드(Hi22) 및 제 2동작 전압 접속부(U2)사이에 연결된다. 제 1 단일 전자 트랜지스터(ETi21)의 게이트 전극(G1)은 제어 전압 접속부(US2)에 연결된다. 제 2 단일 전자 트랜지스터(ETi22)의 게이트 전극(G2)는 제 2메인 노드(Hi22)에 연결된다. 이 경우, i=1, 2, 3, 4이다.
i=1, 2, 3에 대한 제 2회로 경로(SZi2)의 제 2메인 노드(Hi22)는 i+1번째 회로 블록(SBi+1)의 제 1회로 경로(SZi+11)의 제 1메인 노드(Hi+11)에 연결된다. 제 4회로 블록(SB4)의 제 2회로 경로(SZ42)의 제 2메인 노드(H422)는 제 1회로 블록(SB1)의 제 1회로 경로(SZ11)의 제 1메인 노드(H111)에 연결된다. 이는 순환 회로 구조이다.
제 1회로 경로(SZi1)의 제 1 단일 전자 트랜지스터(ETi11) 및 제 2회로 경로(SZi2)의 제 1 단일 전자 트랜지스터(ETi21)는 동일하게 설계된다. 이들은 두 개의 턴넬 콘택트(TK1)을 통하여 제 1메인 노드 및 제 2메인 노드(Hij1, Hij2, i=1 내지 4 이고 j=1, 2)에 연결되는 턴넬 엘리먼트(T1)을 가진다. 턴넬 엘리먼트(T1)은 게이트 전극(G)을 통하여 용량적으로 동작될 수 있다.
캐패시터(Kij, i=1 내지 4이고, j=1, 2)는 유사하게 설계된다.
제 2 단일 전자 트랜지스터(ETij2, i=1 내지 4, j=1, 2)는 유사하게 설계된다. 이들은 각각 제 1턴넬 콘택트(TK21)을 통하여 인접한 제 1메인 노드(Hij1)에 연결되고 제 2턴넬 콘택트(TK22)를 통하여 제 2동작 전압 접속부(U2)에 연결된다. 턴넬 엘리먼트(T2)는 게이트 전극(G2)를 통하여 용량적으로 동작될 수 있다.
단일 전자 트랜지스터(ETijk, i= 1내지 4, j=1, 2, k=1, 2)의 캐패시턴스 및 캐패시터(Kij, i=1내지 4), j=1, 2)의 캐패시턴스는 예를 들어 다음과 같이 정해진다.
두 개의 이진수에 대한 로직 연산을 위하여, 단계(1.1, 1.2, 1.3)에 의한 제 1수행 및 단계(2.1, 2.2, 2.3)에 의한 제 2수행이 선택적으로 수행된다. 전체적으로, 4개의 수행이 두 개의 3-디지트 이진수의 가산을 위하여 요구되며, 여기서 제 3수행의 전압 형태는 제 1수행에서와 유사하며, 제 4수행의 전압 형태는 제 2수행에서와 유사하다. 이 경우 제 2동작 전압 접속부(U2)는 접지 전위이다. 제 1동작 전압 접속부(U11, U21) 및 제어 전압 접속부(US1, US2)는 개별 단계에서 다음의 전압 레벨을 가진다.
선택적으로, 다음 전압 레벨이 인가될 수 있으며, 캐패시턴스는 동일하다.
캐패시터(Kij) 및 단일 전자 트랜지스터(ETijk, i=1내지 4, j=1, 2, k=1, 2)의 캐패시턴스는 다음과 같이 정해진다.
이 경우, 제 1동작 전압 접속부(U11, U21) 및 제어 전압 접속부(US1, US2)는 다음 전압 레벨이 인가된다.
본 발명은 전술한 캐패시턴스값 및 전압 레벨에 한정되지 않는다. 다른 캐패시턴스값 및 전압 레벨을 이용 역시 본 발명의 범위 내이다.
도 2를 참조로 설명한 회로 장치를 이용하는 두 개의 이진수의 가산은 예를 들어 도 3a 내지 3l을 참조 단계별로 설명된다. 명확하게 하기 위하여, 도 3a 내지 3l은 단지 제 1메인 노드(Hij1), 제 1 단일 전자 트랜지스터(ETij1)의 턴넬 엘리먼트(T1) 및 제 2 단일 전자 트랜지스터(ETij2)만을 도시한다. 이와 별개로, 전술한 회로 장치는 각각의 경우에 도 2를 참조로 설명한 회로 장치와 대응한다. 메인 노드 또는 턴넬 엘리먼트에서의 전자의 존재는 도 3a 내지 3l에서 x로 표시된다.
수 7 + 3(이진 표시에서 111 + 011)를 가산하는 과정은 다음과 같다. 가산될 수는메인 노드(Hij1)에 기록된다. 이 프로세스에서, 제 1 피가수3(011)의 디지트는 제 1회로 경로(SZi1)의 제 1메인 노드(Hi11)에 기록된다. 제 2피가수7(111)의 디지트는 제 2회로 경로(SZi2)의 제 1메인 노드(Hi21)에 기록된다. 이해를 돕기 위하여, 제 1메인 노드(H111, H121, H211, H221, H311, H321, H411, H421)은 각각 인접한 제 2메인 노드(H422, H112, H122, H231, H222, H312, H322, H412)에 연결되고 동일한 전하가 대응하는 제 2메인 노드에서 작용됨을 인식하여야 한다.
전자가 대응하는 메인 노드에 제공되며 1이되고, 전자가 메인 노드에 제공되지 않으면 0이다. 각각의 경우 전자는 제 2동작 전압 접속부(U2)를 통하여 적당한 단일 전자 트랜지스터의 동작에 의하여 유입된다. 이를 위하여 각각의 회로 경로(SZij)의 제 2동작 전압 접속부(U2)에는 적당한 전압 레벨이 인가된다.
제 4회로 블록(SB4)의 제 1메인 노드(H411, H421)에는 0로가 인가된다.
다음에, 메인 노드(H421, H411, H311)에는 각각 0로가 인가되고, 메인 노드(H321, H221, H121, H111)에는 각각 1이 인가된다. 따라서 전자는 메인 노드(H321, H211, H121, H111)에 위치한다(도 3a 참조).
제 1단계(1.1)에서, 관련된 제 1메인 노드(Hi11)에 전자가 존재하면, 전자는 제 2회로 경로(SZi2)의 제 1메인 노드(Hi21)에서 제 1 단일 전자 트랜지스터(ETi11)의 턴넬 엘리먼트(T1)으로 시프트된다. 제 1회로 경로(SZi11)의 관련된 메인 노드(Hi11)이 전자를 가지지 않으면, 전자는 제 1회로 경로(SZi2)의 제 1메인 노드(Hi21)에서 제 1회로 경로(SZi1)의 제 1메인 노드(Hill)로 시프트된다. 이는 도 3b에 도시된 결과를 야기한다. 따라서 일 전자는 각각의 경우에 메인 노드(H311, H211, H111) 및 단일 전자 트랜지스터(ET211, ET111)의 턴넬 엘리먼트(T1)에 위치한다.
단계(1.2)에서, 전자는 단일 전자 트랜지스터(ETi11)의 턴넬 엘리먼트(T1)으로부터 제 2회로 경로(SZi2)의 관련 제 1메인 노드(Hi21)로 시프트된다. 이는 도 3c에 도시된 결과를 발생시킨다. 전자는 메인 노드(H311, H211, H111, H221, H121)에 위치한다.
단계(1.3)에서, 제 2회로 경로(SZi2)의 제 1메인 노드(Hi21) 및 제 1회로 경로(SZi1)의 제 1메인 노드(Hi11)이 전자로 채워지는 회로 블록(SBi)에서, 제 2 단일 전자 트랜지스터(ETi12)는 제 1메인 노드(Hi11)에서 제 2동작 전압 접속부(U2)로 흐르도록 동작된다. 이는 도 3d에 도시된 결과를 야기한다. 전자는 메인 노드(H311, H221, H121)에 위치한다.
다음에 단계(2.1)가 수행되는데, 이는 단계(1.1)와 유사하지만 제 1회로 경로(SZi1)의 역할이 제 2회로 경로(SZi2)와 바뀐다. 이 경우, 일 전자는 제 1메인 노드(H411, H311, H211)에서 전자가 제 2노드에 위치하는 지에 따라 각각의 제 2회로 경로(SZi2)의 단일 전자 트랜지스터(ET321, ET221, ET121 ET421)의 턴넬 엘리먼트(T1) 또는 제 1메인 노드(H321, H221, H121, H421)로 시프트된다. 이 결과는 도 3e에 도시되어 있다. 전자는 각각의 메인 노드(H221, H121) 및 단일 전자 트랜지스터(ET221)의 턴넬 엘리먼트(T1)에 위치한다.
단계(2.2)에서, 턴넬 엘리먼트(T1)에 위치한 전자는 인접 제 1메인 노드(H321, H221, H121, H421)이 전자를 가지면, 인접한 제 1메인 노드(H411, H311, H211, H111)로 시프트된다. 이 결과는 도 3f에 도시된다. 전자는 각각의 메인 노드(H311, H221, H121)에 위치한다.
단계(2.3)에서, 제 2메인 노드(H321, H221, H121, H421)에 위치한 전자는 전자가 인접 제 1메인 노드(H411, H311, H211, H111)에 위치할 경우 제 2동작 전압 접속부(U2)로 이동된다. 이 결과는 도 3g에 도시된다. 전자는 메인 노드(H311, H121)에 위치한다.
다음에 단계(1.1)가 수행되어 도 3h에 도시된 결과를 도출한다. 전자는 메인 노드(H311, H111)에 위치한다.
다음에 단계(1.2)가 수행되어 도 3i에 도시된 결과를 발생시킨다. 전자는 메인 노드(H311, H111)에 위치한다. 이 경우에, 단계(1.1) 이후에 턴넬 엘리먼트에 전자가 없기 때문에 변화가 발생하지 않는다.
다음에 단계(1.3)이 수행되어 도 3j에 도시된 결과를 발생시킨다. 전자는 메인 노드(H311, H111)에 위치한다. 이 경우, 단계(1.2) 이후에 인접 메인 노드에 전자가 없기 때문에, 이 단계에서 변화가 발생하지 않는다.
다음에 단계(2.1)이 수행되어 도 3k에 도시된 결과를 발생시킨다. 전자는 메인 노드(H421, H221)에 위치한다.
단계(2.2) 및 (2.3)의 이용은 더 이상 메인 노드의 전하를 변경시키지 않으며 그 결과는 도 3l에 도시된다. 전자는 메인 노드(H421, H221)에 위치한다. 메인 노드(Hi11)은 0로 설정된다. 합산 수의 디지트는 제 2회로 경로)(SZi2)의 제 1메인 노드(Hi21)로부터 발생될 수 있다. 디지트는 두 개의 회로 블록으로부터 원래의 위치에서 시프트된다. 도 2와 관련하여 설명된 전압 레벨은 단계(1.1, 1.2, 1.3, 2.1, 2.2, 2.3)에서 가산 프로세스에 이용된다.

Claims (12)

  1. 단일 전자 소자를 갖는 회로 배치로서,
    제 1메인 노드와 제 2메인 노드 사이에 접속되는 적어도 하나의 제 1 단일 전자 트랜지스터가 제공되며,
    상기 제 1메인 노드가 제 1 동작 전압 접속부과 제 2 동작 전압 접속부 사이에 용량적으로 접속되며,
    상기 게이트 전극이 제어 전압 접속부에 접속되는 것을 특징으로 하는 회로 배치.
  2. 제 1 항에 있어서, 제 2 단일 전자 트랜지스터가 제공되며, 상기 제 2 단일 전자 트랜지스터가 상기 제 1메인 노드와 상기 제 2 동작 전압 접속부 사이에 접속되며, 그의 게이트 전극이 상기 제 2메인 노드에 접속되는 것을 특징으로 하는 회로 배치.
  3. 제 1 항 또는 제 2 항에 있어서,
    적어도 하나의 제 1 회로 경로와 하나의 제 2 회로 경로가 제공되며,
    상기 제 1 경로와 두번재 회로 경로 각각이 제 1메인 노드를 경유하여 서로 직렬로 접속된 제 1 단일 전자 트랜지스터와 제 2 단일 전자 트랜지스터를 가지며,
    상기 제 1메인 노드가 커패시터를 경유하여 제 1 동작 전압 접속부에 접속되며,
    상기 직렬로 접속된 제 1 및 제 2 단일 전자 트랜지스터가 제 2메인 노드와 제 2 동작 전압 접속부 사이에 접속되며,
    상기 제 1 단일 전자 트랜지스터의 상기 게이트 전극이 제어 전압 접속부에 접속되며,
    상기 제 2 단일 전자 트랜지스터의 상기 게이트 전극이 제 2메인 노드에 접속되며,
    상기 제 2 회로 경로의 상기 제 1메인 노드가 상기 제 1 회로 경로의 상기 제 2메인 노드에 접속되는 것을 특징으로 하는 회로 배치.
  4. 제 1 항에 있어서,
    상기 제 2 회로 경로의 상기 제 2메인 노드가 상기 제 1 회로 경로의 상기 제 1메인 노드에 접속되는 것을 특징으로 하는 회로 배치.
  5. 제 3 항에 있어서,
    각각 제 1 회로 경로와 제 2 회로 경로를 갖는 n 회로 블록이 제공되며, 여기서 n은 2 이상이며, 상기 제 1 회로 경로와 상기 제 2 회로 경로가 각각 제 1메인 노드를 경유하여 서로 직렬로 접속되어 있는 제 1 단일 전자 트랜지스터와 제 2 단일 전자 트랜지스터를 갖지며,
    상기 메인 노드가 커패시터를 경유하여 제 1 동작 전압 접속부에 접속되며,
    상기 직렬로 접속된 제 1 및 제 2 단일 전자 트랜지스터가 제 2메인 노드와 제 2 동작 전압 접속부 사이에 접속되며,
    상기 제 1 단일 전자 트랜지스터의 상기 게이트 전극이 제어 전압 접속부에 접속되며,
    상기 제 2 단일 전자 트랜지스터의 상기 게이트 전극이 제 2메인 노드에 접속되며,
    상기 제 2 회로 경로의 상기 제 1메인 노드가 상기 제 1 회로 경로의 상기 제 2메인 노드에 접속되며,
    i번째 회로 블록의 상기 제 2 회로 경로의 상기 제 2메인 노드, i = 1,... n-1, 가 i+1번째 회로 블록의 상기 제 1 회로 경로의 상기 제 1메인 노드에 각각 접속되며,
    상기 n번째 회로 블록의 상기 제 2 회로 경로의 상기 제 2메인 노드가 상기 제 1 회로 블록의 상기 제 1 회로 경로의 상기 제 1메인 노드에 접속되는 것을 특징으로 하는 회로 배치.
  6. 제 3 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 제 1 회로 경로와 상기 제 2 회로 경로의 상기 커패시터, 상기 제 1 단일 전자 트랜지스터 및 상기 제 2 단일 전자 트랜지스터가 본질적으로 전기적으로 동일하도록 설계되는 것을 특징으로 하는 회로 배치.
  7. 제 3 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 제 1 단일 전자 트랜지스터가 본질적으로 동일한 커패시턴스를 갖는 두개의 턴넬 콘텍트를 가지며,
    상기 제 2 단일 전자 트랜지스터가 서로 다른 커패시턴스를 갖는 두개의 턴넬 콘택트를 갖는 것을 특징으로 하는 회로 배치.
  8. 제 3 항 내지 제 7 항중 어느 한 항에 있어서,
    상기 제 1 회로 경로의 상기 제 2 동작 전압 접속부이 상기 제 2 회로 경로의 상기 제 2 동작 전압 접속부에 각각 접속되는 것을 특징으로 하는 회로 배치.
  9. 제 3 항 내지 제 8 항중 어느 한 항의 회로 배치를 동작시키기 위한 방법으로서,
    제 1 전압 레벨이 각각의 경우에 상기 제 1 회로 경로의 상기 제 1 동작 전압에 인가되며, 제 2 전압 레벨이 각각의 경우에 상기 제 1 회로 경로의 상기 제어 접속부에 인가되며, 세번째 전압 레벨이 각각의 경우에 상기 제 2 회로 경로의 상기 제 1 동작 전압에 인가되며, 네번째 전압 레벨이 각각의 경우에 상기 제 2 회로 경로의 상기 제어 접속부에 인가되며,
    제 1 단계에서, 상기 제 1 전압 레벨, 제 2 전압 레벨, 세번째 전압 레벨, 네번째 전압 레벨에 대한 값들이, 상기 제 1메인 노드에 이미 전하 케리어가 존재하지 않는 경우에 상기 제 1 회로 경로의 상기 제 2메인 노드에 위치하는 전하 케리어가 상기 제 1 회로 경로의 상기 제 1메인 노드로 흐르며, 전하 케리어가 상기 제 1 회로 경로의 상기 제 1메인 노드에 위치하는 경우에 상기 제 1 회로 경로의 상기 제 2메인 노드에 위치하는 전하 케리어가 상기 제 1 회로 경로의 상기 제 1 단일 전자 트랜지스터의 턴넬 정션으로 흐르도록 설정되며,
    제 2 단계에서, 상기 세번째 전압 레벨, 네번째 전압 레벨에 대한 값들이, 상기 제 1 회로 경로의 상기 제 1 단일 전자 트랜지스터의 턴넬 정션에 위치하는 전하 케리어가 상기 제 1 회로 경로의 상기 제 2메인 노드로 흐르도록 설정되며,
    세번째 단계에서, 상기 제 1 전압 레벨, 제 2 전압 레벨, 세번째 전압 레벨, 네번째 전압 레벨에 대한 값들이, 전하 케리어가 상기 제 1 회로 경로의 상기 제 2메인 노드에 위치하는 경우에 상기 제 1 회로 경로의 상기 제 1메인 노드에 위치하는 전하 케리어가 상기 제 2 단일 전자 트랜지스터를 경유하여 상기 제 2 동작 전압 접속부로 흐르도록 설정되는 것을 특징으로 하는 회로 배치 동작 방법.
  10. 제 9 항에 있어서,
    제 1 런에서, 제 1 전압 레벨이 각각의 경우에 상기 제 1 회로 경로의 상기 제 1 동작 전압 접속부에 인가되며, 제 2 전압 레벨이 각각의 경우에 상기 제 1 회로 경로의 상기 제어 접속부에 인가되며, 세번째 전압 레벨이 각각의 경우에 상기 제 2 회로 경로의 상기 제 1 동작 전압 접속부에 인가되며, 네번째 전압 레벨이 각각의 경우에 상기 제 2 회로 경로의 상기 제어 접속부에 인가되며,
    제 1 단계에서, 상기 제 1 전압 레벨, 제 2 전압 레벨, 세번째 전압 레벨, 네번째 전압 레벨에 대한 값들이, 상기 제 1메인 노드에 이미 전하 케리어가 존재하지 않는 경우에 상기 제 1 회로 경로의 상기 제 2메인 노드에 위치하는 전하 케리어가 상기 제 1 회로 경로의 상기 제 1메인 노드로 흐르며, 전하 케리어가 상기 제 1 회로 경로의 상기 제 1메인 노드에 위치하는 경우에 상기 제 1 회로 경로의 상기 제 2메인 노드에 위치하는 전하 케리어가 상기 제 1 회로 경로의 상기 제 1 단일 전자 트랜지스터의 턴넬 정션으로 흐르도록 설정되며,
    제 2 단계에서, 상기 세번째 전압 레벨, 네번째 전압 레벨에 대한 값들이, 상기 제 1 회로 경로의 상기 제 1 단일 전자 트랜지스터의 턴넬 정션에 위치하는 전하 케리어가 상기 제 1 회로 경로의 상기 제 2메인 노드로 흐르도록 설정되며,
    세번째 단계에서, 상기 제 1 전압 레벨, 제 2 전압 레벨, 세번째 전압 레벨, 네번째 전압 레벨에 대한 값들이, 전하 케리어가 상기 제 1 회로 경로의 상기 제 2메인 노드에 위치하는 경우에 상기 제 1 회로 경로의 상기 제 1메인 노드에 위치하는 전하 케리어가 상기 제 2 단일 전자 트랜지스터를 경유하여 상기 제 2 동작 전압 접속부로 흐르도록 설정되며,
    제 2 런에서, 상기 세번째 전압 레벨이 상기 제 1 회로 경로의 상기 제 1 동작 전압 접속부에 인가되며, 상기 네번째 전압 레벨이 상기 제 1 회로 경로의 상기 제어 접속부에 인가되며, 상기 제 1 전압 레벨이 상기 제 2 회로 경로의 상기 제 1 동자 전압 접속부에 인가되며, 상기 제 2 전압 레벨이 상기 제 2 회로 경로의 상기 제어 접속부에 인가되며,
    제 1 단계에서, 상기 제 1 전압 레벨, 상기 제 2 전압 레벨, 상기 세번째 전압 레벨, 및 상기 네번째 전압 레벨이 상기 제 1 런의 상기 제 1 단계에서 사용된 값들로 설정되며,
    제 2 단계에서, 상기 제 1 전압 레벨, 상기 제 2 전압 레벨, 상기 세번째 전압 레벨, 및 상기 네번째 전압 레벨이 상기 제 1 런의 상기 제 2 단계에서 사용된 값들로 설정되며,
    세번째 단계에서, 상기 제 1 전압 레벨, 상기 제 2 전압 레벨, 상기 세번째 전압 레벨, 및 상기 네번째 전압 레벨이 상기 제 1 런의 상기 세번째 단계에서 사용된 값들로 설정되는 것을 특징으로 하는 회로 배치 동작 방법.
  11. 제 10 항에 있어서, 상기 제 1 런과 상기 제 2 런이 번갈아 사용되는 것을 특징으로 하는 회로 배치 동작 방법.
  12. 제 10 항 또는 제 11 항의 방법을 바이너리 숫자를 부가하는데 사용하는 용도.
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