JP2001357071A - ネットワーク・プロセッサ用の完全一致（ｆｍ）サーチ・アルゴリズムの実装 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 サーチ・パターンとサーチ・ツリーのリーフ
に格納されたパターンとの間の完全一致を見つけるため
の新規のデータ構造、方法、および装置を提供する。 【解決手段】 キーを入力し、キーに対しハッシュ関数
を実行し、直接テーブル（ＤＴ）にアクセスし、パター
ン・サーチ制御ブロック（ＰＳＣＢ）を通してリーフに
達するまでツリーのウォーク・スルーを行う。キーおよ
び検索のために必要な対応する情報の両方が、パトリシ
ア・ツリー構造に格納され、ハッシュ関数は、キーのビ
ットからハッシュ・キーのビットへｎ−＞ｎのマッピン
グを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に、パター
ン・マッチング・アルゴリズムに関し、さらに詳しく
は、ネットワーク処理装置に実装することができる完全
マッチング・サーチ・アルゴリズムに関する。

【０００２】

【従来の技術】ますます複雑になるタスクをメディア速
度でサポートするためのハードウェア統合処理の要求か
ら、ネットワーク・プロセッサが生成された。ネットワ
ーク・プロセッサは、１組の埋込み型プログラム可能プ
ロトコル・プロセッサおよび相補型システム・コプロセ
ッサにより機能柔軟性を備えた配線速度のフレーム処理
および転送能力を提供する。ネットワーク・プロセッサ
は、今日のパーソナル・コンピュータにとってのマイク
ロプロセッサと同様に、ネットワークにとっての基本的
ネットワーク構築ブロックになるものと期待される。ネ
ットワーク・プロセッサは複数のデータ・ストリームの
実時間処理を提供し、セキュリティの強化やＩＰパケッ
ト処理および転送能力をもたらす。さらに、それは、並
列分散処理およびパイプライン処理設計などの高度アー
キテクチャにより、速度改善をもたらす。これらの能力
は効率的なサーチ・エンジンを可能にし、データ処理ス
ループットを向上し、複雑なタスクの高速実行をもたら
す。ネットワーク・プロセッサのプログラム可能な機能
は、ネットワーク製品開発者に、新しい特注のアプリケ
ーション特定的な集積回路（ＡＳＩＣ）の設計を必要と
することなく、新しいプロトコルおよび技術を実装する
ためのより容易な移行経路を提供する。

【０００３】ネットワーク・プロセッサは、インターネ
ット・プロバイダまたはエンタープライズ・ネットワー
ク・プロバイダ向けの相互接続解決策を開発するための
高度にカスタマイズ可能でスケーラブルな技術を提供す
る。ネットワーク・プロセッサは、ローエンド独立型装
置から大型マルチラック解決策まで広範囲の解決策の基
礎を提供する。この性質の規模変更は、高性能非ブロッ
キング・パケット・ルーティング・スイッチ技術、およ
び他の産業スイッチ技術に適応できるＩＢＭ社のData A
ligned Serial Link（ＤＡＳＬ）インタフェースなど専
有技術のインタフェースを使用することにより達成され
る。

【０００４】プログラム可能な通信集積回路として、ネ
ットワーク・プロセッサは、非常に効率的なパケット分
類、フレーム毎のマルチテーブル・ルックアップ、パケ
ット変更、キュー／ポリシー管理、およびその他のパケ
ット処理能力を提供する。ネットワーク・プロセッサ
は、スイッチング・エンジン、サーチ・エンジン、フレ
ーム・プロセッサ、およびイーサネット（登録商標）Ｍ
ＡＣを１つの装置に統合して、いずれかのプロトコル層
でフレーム内容に基づき高容量メディア重みスイッチン
グ・フレームを必要とする顧客の要求をサポートする。

【０００５】ハードウェア・アクセラレータは、フレー
ム転送、フレーム・フィルタリング、およびフレーム変
更を実行する。複合範囲および動作仕様を持つ何百もの
ルールを実施するネットワーク・プロセッサの能力は、
フィルタリング能力の新しいベンチマークを設定し、ネ
ットワーク・プロセッサに基づくシステムを高容量サー
バ・ファーム・アプリケーションに独特に適合させる。

【０００６】ネットワーク・プロセッサを用いて展開さ
れる典型的なシステムは、分散型ソフトウェア・モデル
を使用し、各プログラム可能なネットワーク・プロセッ
サがタスクを同時に実行する。幾つかの機能は制御点
（ＣＰ）プロセッサで実行され、これはネットワーク・
プロセッサの内部または外部に置くことができる。ＣＰ
は、レイヤ２およびレイヤ３のルーティング・プロトコ
ル、ならびにレイヤ４およびレイヤ５のネットワーク・
アプリケーションおよびシステム管理をサポートする。
配線速度の転送およびフィルタリング機能は、ネットワ
ーク・プロセッサ・ハードウェアおよび常駐ピココード
の組合せによって実行される。

【０００７】多数の相互接続されたノードを含む通信ネ
ットワークで、データは１つのノードから他のいずれか
のノードまたはネットワークに送信することができる。
ルータと呼ばれる特殊化されたノードは、データをその
宛先に転送する能力を持つ。通信ネットワークを通して
送信されるデータは、一般的にヘッダの一部として、宛
先アドレスに関する情報を含む。各ルータはこの情報ま
たは少なくともその一部を、内部に格納されたアドレス
のリストと比較する。格納されたアドレスと宛先アドレ
スとの間に一致が見つかると、ルータはその宛先ノード
に通じる経路を確立する。ネットワークの規模および構
造によって、データはその宛先に直接転送されるか、ま
たは他の中間ルータへ送信される。国際標準化機構（Ｉ
ＳＯ）は、ルータが部分アドレスのルーティング情報を
格納するルーティング規格を発表した。ルータはそこ
で、そのデータベースにある最もよく一致する部分アド
レスにパケットを送信する。ＩＳＯ規格は、所定の桁数
または所定のヘッダ長を使用してノードの階層構造を構
築することを可能にする。主ルータはアドレスの最初の
部分によってアドレス指定され、サブルータは中間部分
によって、かつ最終宛先はアドレスの最後の数桁によっ
て指定される。したがって、いずれかのルータが、デー
タの送信先の階層のレベルに割り当てられた桁を読み取
れば充分である。

【０００８】受信パケットのルーティングは、付随する
アドレス文字列に基づく。アドレス文字列は、アドレス
文字列と共に、どのルータがパケットの配信における次
のルータであるかなど他の関連詳細を含むデータベース
で、サーチ・キーとして使用される。データベースはル
ーティング・テーブルと呼ばれ、現在のルータと次のル
ータとの間のリンクは、パケットの進行における次のホ
ップと呼ばれる。ルーティング・テーブル・サーチ・プ
ロセスは、アドレスの構造のみならず、テーブルの編成
にも依存する。たとえば非階層構造を有する７ビット以
下のサイズのサーチ・キーは、一連のアドレス・エント
リとして編成されたルーティング・テーブルでは最も効
率的に見つかる。サーチ・キーは、テーブルで正しいエ
ントリをつき止めるための索引として使用される。より
大きいサイズ、たとえば３２ビットのサーチ・キーの場
合、対応するルーティング・テーブルは、１０，０００
個を超えるエントリを持つことができる。データベース
を索引によって直接サーチする単純なテーブルとして編
成すると、テーブルの大部分が空になるので、大量のメ
モリ空間を無駄にすることになる。

【０００９】従来のルータは、サーチ・プロセスを幾つ
かのステップに分割する。第１ステップは、ルータが宛
先ホスト・コンピュータに直接接続されているかどうか
を決定することである。この場合、メッセージは宛先か
ら１ホップであり、その方向に経路選択しなければなら
ない。宛先コンピュータがそのルータに直接接続されて
いない場合、次のステップは、宛先ネットワークのトポ
ロジカル方向を決定することである。トポロジカル・レ
イアウトから方向が決定されると、メッセージはその方
向に経路選択される。そうでない場合、最終ステップ
は、メッセージをデフォルト・リンクに沿って経路選択
することである。

【００１０】一般的に、第１ステップは、ルータに直接
接続された３２ビットのアドレスのホスト・コンピュー
タを含むテーブル内の線形サーチを使用して実行され
る。ローカル・トポロジを反映して、アドレス・テーブ
ル内の各エントリは、アドレス指定されたコンピュータ
に直接通じている対応する出力インタフェースに接続さ
れる。宛先アドレスをルータが受け取ると、３２ビット
全部が、テーブル内の宛先アドレスの各々と比較され
る。一致が見つかると、メッセージは、指定されたルー
タ・インタフェースを介して、対応する宛先に直接送信
される。

【００１１】第２ステップ、つまり宛先ネットワークの
方向を決定するステップは通常、ネットワーク・アドレ
スの数のためにそのようなテーブルの管理および使用が
困難になるので、テーブル内の線形サーチによって行わ
れることはない。従来の技術では、アドレス文字列がネ
ットワーク・アドレス、サブネット・アドレス、および
ホスト識別の３つの階層レベルに一致すると、ルータ
は、ハッシュ化、パトリシア・ツリー・サーチ、および
マルチレベル・サーチなど、幾つかの周知の技術の１つ
を使用して決定を行った。ハッシュ化で、ハッシュ関数
はアドレスのネットワーク部分を縮小し、小さい管理可
能な索引を生成する。ハッシュ索引は、ハッシュ・テー
ブルに索引を付け、一致するハッシュ・エントリを探索
するために使用される。ハッシュ・テーブルの各ハッシ
ュ・エントリに対応するのが、対応するネットワークの
トポロジカル方向を指し示す出力インタフェースのアド
レスである。ハッシュ・ネットワーク部分とハッシュ・
エントリとの間に一致が見つかると、メッセージは、対
応するインタフェースおよび宛先ネットワークの方向に
向けられる。

【００１２】ハッシュ化により、大きい管理不能なフィ
ールドは、小さい管理可能な索引に縮小される。しか
し、このプロセスでは、２つまたはそれ以上のフィール
ドから同一ハッシュ索引が生成されることがある。これ
らのフィールドはハッシュ・テーブルの同一場所に格納
しなければならないので、このできごとは衝突と呼ばれ
る。衝突中にエントリを区別するために、さらなるサー
チが必要である。したがって、衝突は、ハッシュ・サー
チを用いることから得られる効率を低下し、全ての許容
アドレスが単一の索引に縮小される最悪の場合には、ハ
ッシュ化はサーチ・プロセスとして事実上役立たないと
みなされる。

【００１３】パトリシア・ツリー・サーチは、ハッシュ
法によって生じる衝突を回避する。このサーチ法は、全
てのアドレス文字列およびたとえば関連ルート情報など
の付随情報をバイナリ・ツリーに格納する必要がある。
このサーチ・プロセスは、アドレスをアドレス文字列内
の最上位ビット位置から１ビットずつ、ツリー・ノード
と比較する。一致したビット値は、左または右子ノード
のいずれかに進むようにサーチを誘導し、このプロセス
がアドレスの次のビットに対して繰り返される。サーチ
時間は、格納された最長アドレス文字列のサイズに比例
する。パトリシア・ツリー・サーチでは、平均サーチ時
間と最悪の場合のサーチ時間との間の差は、あまり大き
くない。さらに、ルーティング・テーブルは極めて効率
的に編成される。それは、ハッシュ法の匹敵するルーテ
ィング・テーブルより少ないメモリを必要とする。パト
リシア・ツリー・サーチは、最悪の場合のサーチをハッ
シュ法よりよく処理するが、大抵の場合、一致をつき止
めるまでの時間がかなり長くかかる。したがって、多く
の従来のルータは、ハッシュ化とパトリシア・ツリー・
サーチの組合せを使用する。この組合せはマルチレベル
・サーチと呼ばれる。

【００１４】マルチレベル・サーチは、ハッシュ化とパ
トリシア・ツリー・サーチを結合したものである。キャ
ッシュは、最も最近に、かつおそらく最も一般的に経路
選択されたネットワーク・アドレスの部分セットを含む
ハッシュ・テーブルを格納し、パトリシア・ツリーはネ
ットワーク・アドレスの全セットを格納する。メッセー
ジを受信すると、宛先アドレスはテーブル上にハッシュ
化される。それが予め定められた時間内につき止められ
ない場合、アドレスは、アドレスが格納されていれば見
つかることを確実にするパトリシア・ツリー・サーチ・
エンジンに渡される。

【００１５】従来の技術には、固定マッチ・ツリー、最
長プレフィックス・マッチ・ツリー、およびソフトウェ
ア管理ツリーをはじめ、多数の既知のツリー・サーチ・
アルゴリズムがある。固定マッチ・ツリーは、レイヤ２
イーサネットＭＡＣテーブルなど、厳密な一致を要求す
る固定サイズ・パターンに使用される。最長プレフィッ
クス・マッチ・ツリーは、ＩＰサブネット転送など、部
分一致だけを必要とする可変長パターンに使用される。
ソフトウェア管理ツリーは、フィルタ・ルールなど範囲
またはビット・マスクとして定義されるパターンに使用
される。一般的に、ルックアップはツリー・サーチ・エ
ンジン（ＴＳＥ）を用いて実行される。

【００１６】

【発明が解決しようとする課題】本発明の目的は、パト
リシア・ツリーのための完全一致ツリー・サーチ・アル
ゴリズムをハードウェア内に実装することである。この
アルゴリズムの目的を果たすことができるようにメモリ
構造をどのようにセットアップし、これらの構造をハー
ドウェアがどのように処理するかを記載する。

【００１７】本発明の別の目的は、以前のポインタに関
する記憶を必要とせず、試験する次のビットまたはビッ
ト群と共に正方向ポインタのみを使用し、それによりノ
ードの記憶空間を縮小するサーチ機構を提供することで
ある。

【００１８】

【課題を解決するための手段】主要な概念は、キーを入
力し、キーに対してハッシュ関数を実行し、直接テーブ
ル（ＤＴ）にアクセスし、パターン・サーチ制御ブロッ
ク（ＰＳＣＢ）を通してツリーのウォーク・スルーを実
行して、リーフで終了するというものである。

【００１９】解決される問題は、少数のレジスタおよび
正規メモリに配置することができ、次いで比較的単純な
ハードウェア・マクロによって操作できるパトリシア・
ツリー構造を構築するために使用できる、１組のデータ
構造の設計である。パトリシア・ツリーに、キーおよび
検索のために必要な対応する情報の両方が格納される。

【００２０】キーは、探索され照合される情報である。
最初に、キーがレジスタに入れられ、ハッシュ化され
る。その結果がハッシュ・キーであり、実際のサーチは
ハッシュ・キーに対して行われる。ハッシュ関数は空ハ
ッシュとすることができ、その場合ハッシュ・キーはキ
ーと全く同一となる。ハッシュ関数は、キーのビットか
らハッシュ・キーのビットへｎ−＞ｎのマッピングを行
う。

【００２１】ハッシュ・キーおよび関連情報をツリーに
格納するために使用されるデータ構造は、リーフと呼ば
れる。リーフを検索することが、このアルゴリズムの目
的である。各リーフは、入力キーと厳密に一致する単一
のキーに対応する。この実現ではリーフはキーを含み、
格納すべき追加情報がそれに付加される。リーフの長さ
は、キーの長さの場合と同様に、プログラム可能であ
る。リーフはランダム・アクセス・メモリに格納され、
単一メモリ・エントリとして実現される。キーが直接テ
ーブル（ＤＴ）内にある場合には、それは直接リーフと
呼ばれる。

【００２２】

【発明の実施の形態】本発明について、本発明が埋め込
まれたネットワーク・プロセッサの文脈で説明する。ネ
ットワーク・プロセッサ１０は、単一チップ上のプログ
ラム可能なスイッチングおよびルーティング・システム
であり、そのアーキテクチャを図１に示す。それは、ス
イッチ・インタフェースに接続するためのData Aligned
Serial Link（ＤＡＳＬ）のみならず、１０／１００イ
ーサネット、ギガビット・イーサネット、およびPacket
Over SONET（ＰＯＳ）用のメディア・インタフェース
を提供する。内部ハードウェア・アクセラレータは、性
能および効率を高める。埋込み型プロセッサ複合体（Ｅ
ＰＣ）１２は、プロトコル・プロセッサおよびフレーム
処理、構成、および管理サポートのための内部制御点プ
ロセッサを含む。

【００２３】最高Ｎ個までの並列プロトコル・プロセッ
サが利用可能である。１６個のプロトコル・プロセッサ
の実施形態の場合、１６，３８４語の内部ピココード命
令記憶装置および３２，７６８語の外部ピココード命令
記憶装置が利用可能である。毎秒２１２，８００万個の
命令（ＭＩＰＳ）の集合処理能力を提供することができ
る。さらに、各プロトコル・プロセッサは、高速パター
ン・サーチ、データ操作、内部チップ管理機能、フレー
ム・パージング、およびデータ先取りサポートを提供す
る、Ｍ個のハードウェア・アクセラレータ・コプロセッ
サにアクセスできる。好ましい実施形態では、プロトコ
ル・プロセッサ用の制御記憶装置は、内部および外部メ
モリの両方、すなわち即時アクセス用の３２Ｋの内部ス
タティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
２８、高速アクセス用の外部ゼロ・バス・ターンアラウ
ンド（ＺＢＴ）ＳＲＡＭ３０、および大容量記憶要求用
の外部二重データ・レート（ＤＤＲ）ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）３２によって提
供される。

【００２４】接続された制御点プロセッサ３４で作動す
る前処理アルゴリズムと共に埋込み型ハードウェア・ア
クセラレータを使用して、ネットワーク・プロセッサ１
０は、複合範囲、優先順位、および動作仕様を持つ１０
０またはそれ以上のフィルタ・ルールにより、配線速度
でフレームを処理することができる。これにより、ネッ
トワーク・プロセッサに基づくシステムは、ゲートウェ
イ、サーバ・ファーム・アプリケーション、およびトラ
ヒックの混合の処理に関連するフィルタリング・タスク
によく適合するようになる。

【００２５】ネットワーク管理者がコヒーレントでユー
ザ・フレンドリーなインタフェースにフィルタ・ルール
を入力すると、制御点ソフトウェアは自動論理検査を行
う。安定度論理に基づき新規のフロー制御を使用して、
ネットワーク・プロセッサ１０は、伝送制御プロトコル
（ＴＣＰ）のコラプス無く、一般的に使用されるランダ
ム早期廃棄法より高速の一時オーバサブスクリプション
に耐える。ネットワーク・プロセッサ１０はまた、帯域
幅を自動的に割り当てることによって、Differentiated
Servicesをも配信し、ネットワーク管理者は、瞬時ま
たは仮定トラヒック統計に基づき多数の閾値を設定する
効果を予測する必要性から解放される。

【００２６】単一ネットワーク・プロセッサ１０は、最
高４０までの高速イーサネット・ポートまたは４つまで
のギガビット・イーサネット・ポートのメディア速度ス
イッチングを行う。それはまた、ＯＣ−４８ｃ、ＯＣ−
４８、４つのＯＣ−１２、または１６のＯＣ−３ポート
をサポートするように構成することもできる。スケーラ
ビリティのために、２つの３．５ＧｂｐｓシリアルＤＡ
ＳＬリンクを使用して、２つのネットワーク・プロセッ
サを相互接続してポート密度を倍加するか、またはスイ
ッチ構造を接続して最高６４までのネットワーク・プロ
セッサによるスイッチング解を生成することができる。
システムのアベイラビリティを高めるため、２つのＤＡ
ＳＬリンク、つまり１つの一次および１つの二次ＤＡＳ
Ｌリンクを、冗長スイッチ構造に接続することもでき
る。

【００２７】ネットワーク・プロセッサ１０の１つの例
示的実施形態は、図１に示す通り次の主要部分を含む。 １．最高１６までのプログラム可能なプロセッサとコプ
ロセッサを含む埋込み型プロセッサ複合体（ＥＰＣ）１
２ ２．フレームがイーサネット物理層装置からスイッチ構
造へ移動するためのエンキュー・デキュー・スケジュー
リング論理１４（ＥＤＳイングレス） ３．フレームがスイッチ構造からイーサネット物理層装
置へ移動するためのエンキュー・デキュー・スケジュー
リング論理１６（ＥＤＳエグレス） ４．別のネットワーク・プロセッサまたは中間スイッチ
への相互接続のためのイングレス・スイッチ・インタフ
ェース（スイッチ・イングレス）１８およびエグレス・
スイッチ・インタフェース（スイッチ・エグレス）２０
のＤＡＳＬリンク ５．イーサネットまたはＰＯＳ物理層装置２６からフレ
ームを受信する物理ＭＡＣマルチプレクサ２２（ＰＭＭ
イングレス）、およびイーサネットまたはＰＯＳ物理層
装置２６へフレームを送信する物理ＭＡＣマルチプレク
サ２４（ＰＭＭエグレス）

【００２８】図２は、埋込み型プロセッサ複合体の例示
的実施形態を示す。それは１６のプロトコル・プロセッ
サを含み、２１２８ＭＩＰＳの処理力を提供する。各プ
ロトコル・プロセッサ４０は、３ステージ・パイプライ
ン（取出し、復号、および実行）、汎用レジスタ、専用
レジスタ、８命令キャッシュ、専用論理演算装置（ＡＬ
Ｕ）、およびコプロセッサを含み、全て１３３ＭＨｚで
作動する。プロトコル・プロセッサのうち２つは特殊化
されている。つまり、１つは誘導フレームの処理用であ
り（誘導フレーム・ハンドラ）、１つは制御メモリ内の
ルックアップ・データの構築用である（一般ツリー・ハ
ンドラ）。

【００２９】図３は、プロトコル・プロセッサの例示的
実施形態を示す。各々のプログラム可能なプロトコル・
プロセッサ４０に関連付けられるコプロセッサは、次の
機能を果たす。 １．データ記憶コプロセッサ６４は、フレーム・バッフ
ァ・メモリ４２、４４（イングレスおよびエグレス方
向）をインタフェースして直接メモリ・アクセス（ＤＭ
Ａ）機能をもたらす。 ２．チェックサム・コプロセッサ６２は、ヘッダのチェ
ックサムを計算する。 ３．エンキュー・コプロセッサ６６は、キー・フレーム
・パラメータを含む２５６ビット作業レジスタへのアク
セスを制御する。このコプロセッサは完了ユニット４６
とインタフェースして、フレームをスイッチおよびター
ゲット・ポート・キューに入れる。 ４．インタフェース・コプロセッサは、デバッグまたは
統計情報の収集のため、全てのプロトコル・プロセッサ
を内部レジスタ、カウンタ、およびメモリにアクセスさ
せる。 ５．文字列コピー・コプロセッサは、ＥＰＣ内における
データの効率的な移動を可能にする。 ６．カウンタ・コプロセッサは、プロトコル・プロセッ
サ４０のためのカウンタの更新を管理する。 ７．ポリシー・コプロセッサはフロー制御情報を検討
し、事前に割り当てられた帯域幅と一致するか検査す
る。

【００３０】ハードウェア・アクセラレータ４８は、フ
レーム転送、フレーム・フィルタリング、フレーム変
更、およびツリー・サーチを実行する。ネットワーク・
プロセッサに組み込まれるその他の機能として、革新的
フィルタ・ルール処理、ハッシュ関数、およびフロー制
御が含まれる。

【００３１】プロトコル・プロセッサ４０は、複合範囲
および動作仕様を持つ１００またはそれ以上のフレーム
・フィルタ・ルールを実施することができる。フィルタ
リングはネットワーク・セキュリティのために不可欠で
あり、ネットワーク・プロセッサ・ハードウェア補助機
構４８は、これらの複合ルール・セットを配線速度で実
施する。フィルタ・ルールは、ＩＰヘッダ情報に基づ
き、フレームを拒絶または許可し、あるいはサービスの
品質（ＱｏＳ）を割り当てることができる。ルールを前
処理するための制御点ソフトウェアは、論理エラーを自
動的に訂正する。論理的に正しいルール・セットが入力
された後、パケット・ヘッダ情報からキーが形成され、
ネットワーク・プロセッサのソフトウェア管理されるツ
リーを用いて、配線速度で試験される。

【００３２】幾何学的ハッシュ関数はＩＰヘッダの統計
的構造を利用して、理想的ランダム・ハッシュより優れ
た性能を発揮する。したがって、低衝突率は、追加的解
決サーチ無しで、完全一致テーブルの高速ルックアップ
を可能にする。

【００３３】プロトコル・プロセッサの実行と並行して
作動して、ツリー・サーチ・エンジン７０はツリー・サ
ーチ命令（メモリ読出し、書込み、または読み書き）、
メモリ範囲検査、および不正メモリ・アクセス通知を実
行する。図１４は、ツリー・サーチ・エンジンの例示的
実施形態を示す。

【００３４】ネットワーク・プロセッサ１０内で２つの
システム制御オプションが利用可能である。内部プロセ
ッサ３４は、システムの制御点（ＣＰ）プロセッサとし
て機能することができ、または代替的に、初期化および
構成のために４つのイーサネット・マクロの１つに外部
プロセッサ接続することができる。ＣＰプロセッサ３４
は、誘導フレームと呼ばれる特殊なイーサネット・フレ
ームを構築することによって、ネットワーク・プロセッ
サ内の他のプロセッサ・エンティティと通信する。誘導
フレームはＤＡＳＬリンクをまたいで他の装置へ転送す
ることができ、単一のイーサネット・ポートに接続され
た１つのＣＰプロセッサが、サブシステム内に含まれる
全てのネットワーク・プロセッサ装置と通信してそれら
を制御することを可能にする。各ネットワーク・プロセ
ッサ１０の内部プロセッサ３４はまた、別個の３２ビッ
トＰＣＩバスを用いて通信することもできる。

【００３５】ネットワーク・プロセッサ１０は通常サブ
システム・ボード上にあり、プロトコル層（つまりレイ
ヤ２、レイヤ３、レイヤ４およびより高いレイヤ）のフ
レーム処理を行う。ＣＰサブシステム内のＣＰプロセッ
サ３４上で作動するソフトウェアは、管理および経路発
見機能を提供する。ＣＰコード、プロトコル・プロセッ
サ上で作動するピココード、および誘導フレーム・ハン
ドラ上で作動するピココードは、このシステムの初期
化、転送経路の維持、およびシステムの管理を可能にす
る。分散システムとして、ＣＰおよび各ネットワーク・
プロセッサ・サブシステムは、効率および性能の向上の
ため、誘導フレームを使用して並行して作動したり通信
する複数のプロセッサを含む。

【００３６】データ・フレームはＰＭＭ２２によってメ
ディアから受信され、データ記憶バッファ４２に転送さ
れる。ＰＭＭはまた、受信プロセス中にＣＲＣ検査およ
びフレーム妥当性検証をも実行する。ディスパッチャ５
０は、フレーム・ルックアップのために利用可能なプロ
トコル・プロセッサ４０に最高６４バイトまでのフレー
ム情報を送信する。分類ハードウェア補助機構４８は制
御データを供給して、フレーム・フォーマットを識別す
る。プロトコル・プロセッサ４０は制御データを使用し
て、固定マッチ・ツリー、最長プレフィックス・マッチ
・ツリー、またはソフトウェア管理ツリーをはじめ、適
用すべきツリー・サーチ・アルゴリズムを決定する。

【００３７】ルックアップは、ツリー・サーチ・エンジ
ン（ＴＳＥ）７０を用いて実行される。ＴＳＥ７０は制
御メモリ７２へのアクセスを実行し、プロトコル・プロ
セッサ４０が実行を続けることを可能にする。制御メモ
リ７２は全てのテーブル、カウンタ、およびピココード
によって必要とされるその他のデータを記憶する。効率
のために、制御メモリ・アービタ５２は、プロトコル・
プロセッサ４０と様々なオンチップおよびオフチップ制
御メモリ・オプション５４との間でメモリ・サイクルを
割り当てることによって、制御メモリ動作を管理する。

【００３８】プロトコル・プロセッサ４０は、データ記
憶動作のために、一次データ・バッファ、スクラッチ・
パッド・データ・バッファ、および制御レジスタ（集合
的に７２）を含む。ひとたび一致が見つかると、ＶＬＡ
Ｎヘッダ挿入またはオーバレイなど、イングレス・フレ
ーム変更を適用することができる。これらの変更は、Ｅ
ＰＣ１２によっては実行されない。代りに、ハードウェ
ア・フラッグがセットされた場合に、イングレス・スイ
ッチ・インタフェース・ハードウェア１８がこの変更を
実行する。他のフレーム変更は、ピココードおよびデー
タ記憶コプロセッサ６４により、イングレス・データ記
憶装置４２内に保持されたフレーム内容を変更すること
によって、達成することができる。

【００３９】フレームをスイッチ構造に送る前に、スイ
ッチ・ヘッダおよびフレーム・ヘッダを構築するため
に、制御データが収集され使用される。制御データは、
フレームの宛先などのスイッチ情報のみならず、エグレ
ス・ネットワーク・プロセッサのための情報をも含み、
それが宛先ポートのフレーム・ルックアップ、マルチキ
ャストまたはユニキャスト・オペレーション、およびエ
グレス・フレーム変更を促進するのを助ける。

【００４０】図４は、例示的なイングレスおよびエグレ
ス・フレームの流れを示す。完了後、エンキュー・コプ
ロセッサ６６は、フレームをキュー制御ブロック（ＱＣ
Ｂ）７４に入れるために必要なフォーマットを作成し、
それらを完了ユニット４６に転送する。完了ユニット４
６は、最高１６のプロトコル・プロセッサ４０からスイ
ッチ構造キュー７６へのフレームの順序を保証する。ス
イッチ構造キュー７６からのフレームは、それらがスイ
ッチ構造７６によって転送されるときに、スイッチ・ヘ
ッダおよびフレーム・ヘッダ・バイトを挿入して、６４
バイト・セルに区分化される。

【００４１】スイッチ構造７６から受信したフレーム
は、リアセンブリ制御ブロック（ＲＣＢ）８０およびＥ
ＤＳエグレス４４によって提供される情報を使用して、
エグレス・データ記憶バッファ７８に入れられ、ＥＰＣ
１２に登録される。フレームの一部分は、フレーム・ル
ックアップを実行するために、ディスパッチャ５０によ
ってアイドル状態のプロトコル・プロセッサ４０に送ら
れる。フレーム・データは、分類ハードウェア補助機構
４８からのデータと共に、プロトコル・プロセッサ４０
にディスパッチされる。分類ハードウェア補助機構４８
は、イングレス・ネットワーク・プロセッサによって形
成されたフレーム制御データを使用して、エグレス処理
のための開始命令アドレスを決定するのに役立つ。

【００４２】エグレス・ツリー・サーチは、イングレス
・サーチのためにサポートされるのと同じアルゴリズム
をサポートする。ルックアップはＴＳＥ７０で行われ、
プロトコル・プロセッサ４０は自由に実行を続けること
ができる。全ての制御メモリの動作は、プロセッサ複合
体の間でメモリ・アクセスを割り当てる制御メモリ・ア
ービタ５２によって管理される。

【００４３】エグレス・フレーム・データは、データ記
憶コプロセッサ６４を通してアクセスされる。成功した
ルックアップの結果は、転送情報、および場合によって
はフレーム変更情報を含む。エグレス・フレーム変更
は、ＶＬＡＮヘッダの削除、活動時間の増分（ＩＰＸ）
または減分（ＩＰ）、ＩＰヘッダ・チェックサムの再計
算、イーサネット・フレームＣＲＣオーバレイ、および
ＭＡＣ宛先アドレスまたはソース・アドレスのオーバレ
イまたは挿入を含むことができる。ＩＰヘッダ・チャッ
クサムは、チェックサム・コプロセッサ６２によって作
成される。変更が埋込み型プロセッサ複合体１２によっ
て実行されるのではなく、ハードウェア・フラッグが形
成され、ＰＭＭエグレス・ハードウェア２４が変更を実
行する。完了後、フレームをＥＤＳエグレス・キュー４
４に登録するために、エンキュー・コプロセッサ４６を
使用して必要なフォーマットが構築され、それらが完了
ユニット４６に転送される。完了ユニット４６は、最高
１６のプロトコル・プロセッサから、エグレス・イーサ
ネットＭＡＣに供給するＥＤＳエグレス・キュー４４へ
のフレーム順序を保証する。完成したフレームは最終的
に、ＰＭＭエグレス・ハードウェア２４によってイーサ
ネットＭＡＣまたはＰＯＳインタフェースに送られ、物
理ポートから送り出される。

【００４４】図１４に示すように、ツリー・サーチ・エ
ンジン（ＴＳＥ）７０は、ツリーの概念を使用して情報
を格納したり検索する。検索つまりツリー・サーチのみ
ならず、挿入や削除も、たとえばＭＡＣソース・アドレ
ス、またはＩＰソース・アドレスとＩＰ宛先アドレスの
連結などのビット・パターンであるキーに基づいて行わ
れる。本発明で使用するための例示的ツリー・データ構
造１００を図５に示す。情報は、少なくともキー１０２
を含むリーフ１１６、１１８、１２０、１２２と呼ばれ
る制御ブロックに格納される（格納されたビット・パタ
ーンは実際にはハッシュ化キーである）。リーフはエー
ジング情報、またはユーザ情報などの追加情報をも含む
ことができ、それは、目標ブレードまたは目標ポート番
号などの転送情報とすることができる。リーフのフォー
マットはピココードによって定義され、オブジェクトは
内部または外部制御記憶装置に入れられる。

【００４５】ツリーのサーチ・アルゴリズムは、キー１
０２を含む入力パラメータに作用し、キーにハッシュ１
０４を実行し、直接テーブル（ＤＴ）１０８にアクセス
し、パターン・サーチ制御ブロック（ＰＳＣＢ）１１
０、１１２、１１４を通してツリーのウォーク・スルー
を実行し、リーフ１１６、１１８、１２０、１２２で終
了する。各種のツリーはそれ自体のサーチ・アルゴリズ
ムを持ち、異なるルールに従ってツリーのウォークを行
わせる。たとえば固定マッチ（ＦＭ）ツリーの場合、デ
ータ構造はパトリシア・ツリー・である。リーフが見つ
かると、このリーフは、入力キー１０２と一致すること
ができる唯一の可能な候補である。「最後の比較」演算
で、入力キー１０２はリーフに格納されたパターンと比
較される。これにより、リーフが本当に入力キー１０２
と一致するかどうかが確認される。このサーチの結果
は、リーフが見つかり、かつ一致が発生した場合には成
功（ＯＫ）であり、その他の場合は全て失敗（ＫＯ）で
ある。

【００４６】サーチ演算の入力は、次のパラメータを含
む。 キー サーチまたは挿入／削除の前に、専用ピココー
ド命令を使用して、１７６ビット・キーを構築しなけれ
ばならない。キー・レジスタは１つしか無い。しかし、
ツリー・サーチが始動した後、ピココードによってキー
・レジスタを使用して、ＴＳＥ７０でサーチを実行する
と同時に次のサーチのためのキーを構築することができ
る。これは、ＴＳＥ７０がキーをハッシュ化し、結果を
内部１９２ビットHashedKeyレジスタ１０６に格納する
からである。 キー長 この８ビット・レジスタは、キー長から１ビ
ットを引いたものを含む。それは、キーの構築中に、ハ
ードウェアによって自動的に更新される。 LUDefIndex これは、サーチが行われるツリーの完全
な定義を含むルックアップ定義テーブル（LuDefTable）
内の８ビット・インデックスである。LUDefTableの内部
構造を図１１に示す。 ＴＳＲＮｒ サーチ結果は、１ビット・ツリー・サー
チ結果領域ＴＳＲ０またはＴＳＲ１に格納することがで
きる。これは、ＴＳＲＮｒによって指定される。ＴＳＥ
がサーチを行っている間、ピココードは他のＴＳＲにア
クセスして、前のサーチの結果を分析することができ
る。 色 色がイネーブルされた（LUDefTableで指定され
る）ツリーの場合、ハッシュ演算中に、１６ビット色レ
ジスタ１２４の内容がキーに挿入される。

【００４７】ＦＭツリーの場合、入力キーは、図４に示
すようにHashedKey１０６にハッシュ化される。利用可
能な幾つかの固定アルゴリズムがある。使用されるアル
ゴリズムは、LUDefTableで指定される。

【００４８】ルックアップ定義テーブルは、ツリー・サ
ーチ・メモリを管理する主要構造である。LUDefTableは
内部メモリ構造であり、ツリーを形成するために１２８
のエントリを含む。LUDefTableは、ツリーが存在する物
理メモリ（たとえばＤＲＡＭ、ＳＲＡＭ、内部ＲＡ
Ｍ）、キャッシングがイネーブルされるかどうか、キー
およびリーフのサイズ、ならびに実行すべきサーチ動作
の種類を定義するエントリを含む。LUDefTableは、３つ
の別個のランダム・アクセス・メモリ、つまり一般プロ
セッサ・ツリー・ハンドラ（ＧＴＨ）によってのみアク
セス可能な１つのＲＡＭ、および相互の複製であり全て
のピコプロセッサによってアクセス可能な２つのＲＡＭ
として実装される。

【００４９】ハッシュ関数１０４の出力は常に１７６ビ
ットの数字であり、元の入力キー１０２とハッシュ関数
１０４の出力との間に１対１の対応があるという特性を
有する。以下で説明するように、この特性により、直接
テーブル１０８の後に始まるツリーの深さは最小にな
る。

【００５０】図４の例の場合のように、ツリーに色がイ
ネーブルされている場合、１６ビットの色レジスタ１２
４が１７６ビットのハッシュ関数出力に挿入され、ファ
イル結果はHashedKey１０６と呼ばれる１９２ビットの
数字となる。挿入は、直接テーブル１０８の直後に行わ
れる。直接テーブル１０８に２^N個のエントリが含まれ
る場合には、図４に示すように、１６ビットの色値がビ
ット位置Ｎに挿入される。ハッシュ関数の出力は、挿入
された色値と一緒に、HashedKeyレジスタ１０６に格納
される。ツリーに対して色がディセーブルされている場
合、１７６ビットのハッシュ関数が変更されずに使用さ
れ、ハッシュ出力に１６個のゼロが付加され、１９２ビ
ットの最終HashedKeyが生成される。

【００５１】色は、複数の独立ツリーの間で単一の直接
テーブル１０８を共用するために使用することができ
る。たとえば色の１つの用途は、ＭＡＣソース・アドレ
ス（ＳＡ）テーブル内のＶＬＡＮ ＩＤとすることがで
きる。この場合、入力キー１０２はＭＡＣ ＳＡとな
り、色１２４はＶＬＡＮ ＩＤとなる（ＶＬＡＮ ＩＤ
は１２ビットなので、色の４ビットは使用されず、つま
りゼロに設定される）。ハッシュ関数１０４の後、使用
されるパターンは４８＋１６＝６４ビットである。色は
今やパターンの一部であり、異なるＶＬＡＮのＭＡＣア
ドレスを区別する。

【００５２】ハッシュ関数１０４は、その出力における
大部分のエントロピーが最上位ビットに入るように定義
される。HashedKeyレジスタ１０６の最上位のＮビット
は、直接テーブル（ＤＴ）１０８内のインデックスを計
算するために使用される。

【００５３】ツリーを実装する第１構造は、直接テーブ
ル（ＤＴ）１０８と呼ばれる。Ｎ個の要素を持つＤＴテ
ーブルの各エントリはキーに対応し、その最初のｌｏｇ
₂Ｎビットは、二進形でＤＴテーブルのそのエントリの
インデックスと同じである。たとえば、１６個のエント
リのあるＤＴテーブルにおける５番目のエントリは、最
初の３ビットが「０１０１」であるキーに対応する。最
初のｌｏｇ₂ＮビットがＤＴのインデックスと同じであ
るキーに対応するリーフが無い場合、そのエントリは空
と印される。これらのビットに一致するリーフが１つし
か無い場合には、そのエントリの中にリーフのポインタ
がある。このポインタは、そのリーフが格納されている
メモリのアドレスである。最初のビットが同一であるキ
ーに対応するリーフが複数ある場合には、ＤＴエントリ
はＰＳＣＢ構造１１０を指し、また次の試験ビット（Ｎ
ＢＴ）フィールド１２６をも含む。これらの２つの構造
について、以下で説明する。

【００５４】ＤＴテーブル１０８はメモリに実装され、
そのサイズ（長さ）および開始点はプログラム可能であ
る。別のプログラム可能な特徴は、直接リーフと呼ばれ
るものを使用することである。ＤＴエントリでリーフを
指し示した場合、その後でリーフを読み出さなければな
らないが、そうする代りにＤＴエントリの位置にリーフ
を格納することができる。これは、直接リーフと呼ばれ
る。これに伴う問題は、言うまでもなく、ＤＴエントリ
により多くのメモリを使用することによる速度のトレー
ドオフである。メモリ・サイズ（その幅）はリーフを収
容するのに充分でなければならず、かつ、全てのＤＴエ
ントリにリーフが格納されるわけではない。しかし、キ
ーの優れたハッシュ関数の結果、リーフのほとんどを単
一のＤＴエントリに付加させることができるので、速度
のトレードオフが大きくなることがある。

【００５５】要するに、ＤＴエントリは空になることが
ある。この場合、このＤＴエントリにはリーフが付加さ
れない。ＤＴエントリは、このＤＴエントリに付加され
た単一のエントリを指し示すことができる。この場合、
ＤＴエントリはパターン・サーチ制御ブロック（ＰＳＣ
Ｂ）を指し示すことができ、またそのＰＳＣＢの次の試
験ビット（ＮＢＴ）を含むこともできる。このＤＴエン
トリに付加されるリーフが２つ以上ある。最後に、ＤＴ
エントリは直接リーフを含むことができる。

【００５６】ＰＳＣＢは、ツリーの分岐を表す。好まし
い実施形態では、０分岐および１分岐がある。ＰＳＣＢ
から発する分岐の数は、分岐を指定するために使用され
るビット数によって異なる。ｎビットが使用される場合
には、そのＰＳＣＢに２ⁿ個の分岐が定義される。各Ｐ
ＳＣＢはまた、ビット位置ｐにも関連付けられる。ＰＳ
ＣＢから０分岐を通して到達できる全てのリーフは、パ
ターンの位置ｐに「０」を持ち、１分岐を通して到達で
きるリーフは位置ｐに「１」を持つ。さらに、ＰＳＣＢ
から到達することのできる全てのリーフは常に、ビット
０・・・ｐ−１が同一のパターンを持つ。つまり、パタ
ーンは位置ｐから異なり始める。ＰＳＣＢに関連付けら
れるビット位置は前ＰＳＣＢまたはＤＴエントリに格納
され、ＮＢＴ（つまり次の試験ビット）と呼ばれる。Ｐ
ＳＣＢエントリのフォーマットは、ＤＴエントリのフォ
ーマットと同一である。それはランダム・アクセス・メ
モリに実装される。

【００５７】したがって、ＰＳＣＢはツリーのリーフ・
パターンが異なる位置に挿入されるだけである。ＰＳＣ
Ｂの数、およびしたがってサーチ性能は、ツリー内のリ
ーフの数にのみ依存し、パターンの長さには依存しない
ので、これにより効率的なサーチ演算が可能になる。Ｐ
ＳＣＢレジスタ・フォーマットを図１２に示す。

【００５８】要するに、ＰＳＣＢエントリは空になるこ
とができ、リーフを指すことができ、または別のＰＳＣ
Ｂを指すことができ、かつ次の試験ビット（ＮＢＴ）を
ＰＳＣＢに含むこともできる。ＦＭ ＰＳＣＢは、以下
で詳述する通り、１の幅、および１の高さによって定義
される形状を持つ。

【００５９】ＰＳＣＢは、２ビット以上に対応する分岐
を表すことができる。この場合、たとえば、２ビットに
対応するＰＳＣＢは、４つのＰＳＣＢエントリ、つまり
００分岐エントリ、０１分岐エントリ、１０分岐エント
リ、および１１分岐エントリを持つことになる。各ツリ
ーは、様々なビット数に対応するＰＳＣＢを持つことが
できる。この場合、前ＰＳＣＢは、これらのビットが表
すビット数のみならず、次のＰＳＣＢに対応するビット
数をも持つことになる。

【００６０】実際の実装では、キーは専用キー・レジス
タ１０２に挿入される。次いでそれはハッシュ化され１
０４、結果はハッシュ化キー・レジスタ１０６に格納さ
れる。ハッシュ関数１０４はプログラム可能であり、関
数の１つは空ハッシュ関数である（つまり、ハッシュ無
し）。ハッシュ化キーの最初のｎビットは、ＤＴテーブ
ル１０８のインデックスとして使用される。１つのプロ
グラム可能な機能は、ＤＴエントリのインデックスに使
用されるビットの直後にビット・ベクトルを挿入するこ
とである。このビット・ベクトルは「色」値（レジスタ
１２４）と呼ばれ、ハッシュ化キーおよび挿入された色
値の結果は、ハッシュ化キー・レジスタ１０６内に格納
される。

【００６１】ＦＭツリーのリーフのフォーマットは、パ
ターンを含む制御情報を含む。パターンは、リーフをツ
リー内で一意のものとして識別する。リーフはまた、ツ
リー・サーチを開始したアプリケーションによって必要
とされるデータをも含む。リーフに含まれるデータはア
プリケーションによって異なり、そのサイズまたはメモ
リ要件は、そのツリーのLUDefTableエントリによって定
義される。図１３は、ＦＭツリーの固定リーフ・フォー
マットを示す。

【００６２】ＤＴエントリを処理するステップは次の通
りである。 ・ＤＴエントリがメモリから読み出される。 ・ＤＴエントリが空エントリである場合、これは、最初
の「ｎ」ビットがハッシュ化キーと同一であるリーフが
ツリー内に無いことを意味しているので、サーチは失敗
する。 ・ＤＴエントリにリーフのポインタがある場合には、Ｄ
Ｔ１０８からのポインタをリーフのアドレスとして使用
して、メモリからリーフが読み出される。リーフはレジ
スタに格納され、キーと比較される。このステップは、
最後の比較と呼ばれる。完全一致が存在する場合、ツリ
ー・サーチは成功する。それ以外では、ツリー・サーチ
は失敗する。 ・ＤＴエントリがＰＳＣＢ１１０のポインタおよびＮＢ
Ｔを持つ場合、ＮＢＴは最初に特定のレジスタに格納さ
れる。次いでＮＢＴ数は、キー内のＮＢＴ位置のビット
を見つけるために使用される。そのビット（０または
１）をＰＳＣＢのポインタと共に使用して、正確なＰＳ
ＣＢエントリが抽出される。つまり、そのビットはポイ
ンタの終わりに付加され、ＰＳＣＢのメモリ内の完全な
アドレスを提供する。ＰＳＣＢは読み出され、特定のレ
ジスタに格納される。次いでハードウェアはＰＳＣＢエ
ントリを処理する。この時点で、アルゴリズムはツリー
を下方に辿るウォークを開始する。

【００６３】ＰＳＣＢエントリを処理するステップは次
の通りである。 ・ＰＳＣＢエントリが空エントリである場合、これは、
最初のＮＢＴビットがキーと同一であるリーフがツリー
内に無いことを意味するので、サーチは失敗する。 ・ＰＳＣＢにリーフのポインタがある場合には、ＰＳＣ
Ｂからのポインタをリーフのアドレスと使用して、メモ
リからリーフが読み出される。リーフはレジスタに格納
され、キーと比較される。このステップは、最後の比較
と呼ばれる。完全一致が存在する場合、ツリー・サーチ
は成功する。それ以外では、ツリー・サーチは失敗す
る。 ・ＰＳＣＢがＰＳＣＢのポインタおよびＮＢＴを持つ場
合、ＮＢＴは最初に特定のレジスタに格納され、これは
現在のＮＢＴになる。次いでこのＮＢＴ数は、キー内の
ＮＢＴ位置のビットを見つけるために使用される。その
ビット（０または１）をＰＳＣＢのポインタと共に使用
して、正確な次のＰＳＣＢエントリが抽出される。その
ビットはポインタの終わりに付加され、ＰＳＣＢのメモ
リ内の完全なアドレスを提供する。ＰＳＣＢは読み出さ
れ、特定のレジスタに格納される。次いでハードウェア
は、ＰＳＣＢエントリのこの処理を繰り返す。

【００６４】ツリー・ウォーク中、リーフの全てのビッ
トが試験されるのではなく、ＰＳＣＢ（ツリーの分岐）
があるビットだけが試験される。したがって、リーフが
見つかったら、リーフのパターンをキーと比較して、全
てのビットが一致することを確認しなければならない。
これが、このアルゴリズムの演算の最後の比較の理由で
ある。サーチの成否は、完了フラッグと共にＯＫ／ＫＯ
フラッグによって印される。完了フラッグがトリガされ
ると、このＦＭツリー・サーチ・エンジンを使用するプ
ログラムまたはハードウェアは、ＯＫ／ＫＯフラッグを
調べることができる。

【００６５】「プログラム可能」と記載されたものは全
て、そのツリーに対応する特定のレジスタ値に設定する
ことができる。エンジンがＮ個のツリーをサポートする
必要がある場合には、これらの値がＮ個、レジスタ・ア
レイに入れられる。このレジスタには、プログラム可能
な値、つまり使用するハッシュ関数、ＤＴテーブルの開
始、そのサイズ等が符号化される。

【００６６】ハードウェアの１つの能力として、キーの
自動挿入（ハードウェア挿入）がある。（ハッシュ化さ
れた）キーのサーチを進めながら、不一致（ＫＯ）があ
った場合、ハードウェアを使用して進行中にＰＳＣＢを
形成することによって、そのポイントにリーフを自動的
に挿入することができる。この場合、完全一致ツリーの
概念をキャッシュとして使用することができる。

【００６７】サーチは、直接テーブル１０８へのアクセ
スにより開始される。つまり、ＤＴエントリは直接テー
ブル１０８から読み出される。ＤＴエントリを読み出す
ために使用されるアドレスは、HashedKeyの最高位Ｎビ
ットからだけでなく、ルックアップ定義テーブル（LUDe
fTable）で定義されるツリー特性に基づいても計算され
る。ＤＴエントリは、ツリーのルートとみることができ
る。実際のツリー・データ構造は、ツリーの型に依存す
る。パトリシア・ツリー・データ構造はＦＭツリーに使
用され、パトリシア・ツリーの延長はＬＰＭおよびＳＭ
Ｔツリーに使用される。

【００６８】８つのエントリのあるＤＴ１０８の使用例
を図６に示す。サーチ時間つまりアクセスしなければな
らないＰＳＣＢの数は、ＤＴ１０８を使用することによ
って減少できることが分かる。したがって、ＤＴサイズ
を増加することによって、メモリの使用量とサーチ性能
との間でトレードオフを行うことができる。

【００６９】性能上の理由から、ＤＴエントリを読み出
して、そこにリーフのポインタが含まれることを見出す
だけでは不十分であり、その後でリーフ自体を読み出さ
なければならない。この状況は、ＤＴエントリ当たりの
単一リーフ・エントリが多数存在するＦＭツリーの場
合、非常にしばしば発生する。直接リーフの概念は、よ
り多くのメモリの使用量とより優れた性能との間のトレ
ードオフを可能にする。

【００７０】ツリーは直接リーフをイネーブルすること
ができ、これはルックアップ定義テーブル（LUDefTabl
e）で指定される。直接リーフをイネーブルしたツリー
とディセーブルしたツリーとの相違を、図７に示す。直
接リーフがイネーブルされ、ＤＴエントリが単一リーフ
を含む場合、このリーフ１３０はＤＴエントリ自体に直
接格納される。それ以外の場合、ＤＴエントリはリーフ
のポインタを含む。

【００７１】形状設定はツリー・サーチ・メモリ（ＴＳ
Ｍ）の特徴であり、リーフまたはＰＳＣＢのようなオブ
ジェクトをＴＳＭにどのように格納するかを指定するた
めに使用される。形状は幅および高さパラメータによっ
て定義される。オブジェクトの高さは、オブジェクトが
格納される連続アドレス場所の数を示す。オブジェクト
の幅は、オブジェクトが格納される連続バンクの数を示
す。幅および高さについて、ハードウェアは自動的に適
切な数の場所を読み出す。ピココードの観点から、オブ
ジェクトはアクセスの最小単位である。幅は、ＳＲＡＭ
に格納されたオブジェクトの場合、常に１としなければ
ならない。幅は、ＤＲＡＭのオブジェクトの場合、２以
上にすることができる。単一メモリ場所内に収まる充分
に小さいオブジェクトは、１の高さおよび１の幅を持つ
ように定義される。直接リーフをディセーブルしたＤＴ
エントリの形状は常に（Ｗ＝１、Ｈ＝１）である。ＤＴ
エントリがダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）に格納される場合、それはちょうど６４ビ
ットを占有する。直接リーフをイネーブルしたＤＴエン
トリの形状は、リーフの形状に等しく、それはLUDefTab
leに指定される。一般的に、これは、ＤＴ１０８によっ
て使用されるメモリを増加させる。それはまた、ＤＴエ
ントリのアドレス計算に対するリーフの形状の影響を生
じさせる。

【００７２】ＤＴエントリが読み出された後、ＤＴエン
トリが直接リーフを含まず、空でもないと仮定して、Ｄ
Ｔエントリから始まるツリーをウォークすることによっ
て、サーチが続行される。ツリー・ウォークは、リーフ
に達するまで幾つかのＰＳＣＢ（パターン・サーチ制御
ブロック）を通過することができる。

【００７３】ＦＭツリーのサーチ中にＰＳＣＢに遭遇す
ると、ツリー・サーチ・エンジン・ハードウェア７０
は、HashedKeyのビットｐの値によって、０分岐または
１分岐にツリー・ウォークを続行する。

【００７４】ツリー・ウォーク中、HashedKeyの全ての
ビットが試験されるのではなく、ＰＳＣＢがあるビット
だけが試験される。したがって、リーフが見つかった
ら、リーフのパターンをまだHashedKeyと比較して、全
てのビットが一致することを確認しなければならない。
リーフに格納されているのはHashedKeyであって、元の
入力キーではないことに注意されたい。ＦＭリーフが見
つかったら、次の操作が実行される。 ステップ１：リーフ・パターンがHashedKeyと比較され
る。一致が発生すると、操作はステップ２に進む。そう
でない場合、リーフが別のリーフへのチェーン・ポイン
タを含むならば、このリーフが読み出され、パターンが
再びHashedKeyと比較される。一致せず、かつＮＬＡフ
ィールドが無ければ、サーチは失敗（ＫＯ）で終了す
る。 ステップ２：ベクトル・マスクがイネーブルされている
場合、VectorIndex数を持つビットがリーフのベクトル
・マスクから読み出される。このビットは、サーチ結果
の一部として返される。サーチは成功（ＯＫ）で終了す
る。

【００７５】図１０は、本発明の完全一致サーチ・アル
ゴリズムの処理論理を示す。処理は、論理ブロック１０
００で入力キーの読出しから始まる。次いで入力キー
に、論理ブロック１００２に示すようにハッシュ関数が
行われる。入力キーでハッシュ化を行なってハッシュ化
キーを形成することは、任意選択である。ハッシュ関数
は、ハッシュ化キーの最左端ビット、つまり直接テーブ
ルをアドレス指定するために使用されるビットでエント
ロピーが最高となるように、選択される。ハッシュ関数
は可逆である。つまり、ハッシュ化キーを入力キーに変
換できる逆方向ハッシュ関数が存在する。次に、論理ブ
ロック１００４で、直接テーブルが読み出される。ハッ
シュ化キーの上位Ｎビット（それによりＮは構成可能で
ある）は、直接テーブルのインデックスとして使用され
る。読み出されたエントリが空である場合、サーチはＫ
Ｏ（一致が見つからない）を返す。これは、終了ブロッ
ク１００６によって示される。決定ブロック１００８に
示すように、エントリがリーフを指し示すか否かに関し
て決定が行われる。ＤＴエントリがリーフを指し示す場
合には、論理ブロック１０１０に示すように、そのリー
フが読み出される。そうでない場合には、ＤＴエントリ
はＰＳＣＢを指し示す。この場合、論理ブロック１０１
２に示すように、ＰＳＣＢの適切な部分が読み出され
る。完全一致サーチの場合、ＰＳＣＢは２つのエント
リ、つまり０部分と１部分を含む。前ＰＳＣＢ（または
ＤＴエントリ）は、ビット番号（ＮＢＴ：試験する次の
ビット）を含む。ＮＢＴは、どのＰＳＣＢエントリを使
用するかを選択するハッシュ化キー内のビット（つまり
０または１）を選択する。ＰＳＣＢエントリは、リーフ
のポインタまたは別のＰＳＣＢのポインタのいずれかを
含む。次いで、処理は決定ブロック１００８にループバ
ックする。決定ブロック１００８でリーフが見つかり、
論理ブロック１０１０で読み出されると、論理ブロック
１０１４で示すように、リーフに格納されたパターンが
１ビットずつハッシュ化キーと比較される。決定ブロッ
ク１０１６に示すように、全てのビットが一致すると、
サーチは、終了ブロック１０１８に示すように、ＯＫ
（一致の成功）を返す。次いで、リーフの内容はアプリ
ケーションに渡される。一致しない場合、終了ブロック
１０２０に示すように、サーチはＫＯ（失敗）を返す。
この処理論理の延長として、ハッシュ化キーからのｂビ
ットでどのエントリをＰＳＣＢから読み出すかを選択す
るように、ＰＳＣＢは２^b個のエントリで構成すること
ができる。これにより、より多くのメモリ使用量を犠牲
にして、性能が増強される。

【００７６】ツリーのサーチ性能を増強するために、キ
ャッシュを使用することができる。キャッシュの使用
は、LUDefTableでツリー毎にイネーブルすることができ
る。サーチ中、ツリー・サーチ・エンジン７０は最初に
キャッシュを検査して、HashedKeyと一致するリーフが
存在するかどうかを決定する。そのようなリーフが見つ
かると、それが返され、それ以上のサーチは必要ない。
そのようなリーフが見つからなければ、通常のサーチが
開始される。

【００７７】ツリー・サーチ・エンジン・ハードウェア
７０にとって、キャッシュ・ルックアップは通常のサー
チと全く同一である。したがって、入力キーはHashedKe
yにハッシュ化され、直接テーブル１０８のアクセスが
実行される。直接テーブル１０８はキャッシュとして作
動する。キャッシュ・サーチがＯＫ（成功）を返すと、
サーチは終了する。そうでなければ、ツリー・サーチ・
エンジン７０は、ハッシュ演算が行われないことを除い
て、全ツリーの第２サーチを開始する。HashedKeyレジ
スタ１０６の内容は再使用される。

【００７８】キャッシュ・サーチを使用する場合、それ
はLUDefTableで指定することができる。キャッシュ・サ
ーチがLUDefTableエントリＩを使用し、サーチがＫＯ
（失敗）で終了すると、LUDefTableエントリＩ＋１を使
用して、別のサーチが自動的に開始される。原則的に、
これにより複数のサーチを連鎖的に行うことができる
が、LUDefTableのエントリＩ＋１の下にツリー全体を格
納することが推薦される。

【００７９】ツリー・サーチ・エンジン７０は、ＦＭツ
リー、ＬＰＭツリー、およびＳＭＴツリーでのハードウ
ェア・サーチ作業を行う。三種類全ての場合に、ツリー
を初期化し、維持するために変化する量のソフトウェア
が必要になる。ＦＭツリーおよびＬＰＭツリーのみが、
制御点プロセッサ３４の介在無く、リーフの挿入および
除去を実行できる能力を持つ。この機能の使用により、
スケーラブルな構成が可能になり、かつ、必要な場合に
は、依然としてＣＰ３４がリーフを挿入または除去する
ことができる柔軟性を備えている。

【００８０】ＦＭツリーは、テーブルで固定サイズ・パ
ターンを効率的にサーチするための機構を提供する。こ
れの一例は、レイヤ２イーサネット・ユニキャストＭＡ
Ｃテーブルである。イーサネット・ユニキャストＭＡＣ
アドレスは固定長の６バイトであり、厳密に一致しなけ
ればならず、さもなければ宛先は不明である。

【００８１】ＦＭツリーは、ハッシング関数から著しい
利益が得られるので、最も性能の良いツリーである。ツ
リー・サーチ・エンジンは、衝突率が非常に低い複数の
固定ハッシング関数を提供する。ＤＴ１０８が充分に大
きいと仮定すると、複数のリーフが単一のＤＴエントリ
に関連付けられる確率は非常に低い。これは１＋イプシ
ロン・ルールであり、ここでイプシロンはＤＴエントリ
における衝突数を表す。１つのリーフを持つＤＴエント
リは、イプシロン＝０である。したがって、ハッシング
関数を用いて、ＦＭツリーを使用すると、イプシロンの
値は非常に小さくなるはずである。

【００８２】ＦＭツリーのＤＴエントリの構造は、図８
に見ることができる。各ＤＴエントリは３６ビット幅で
あり、次のフォーマットの１つを含む。 ・空のＤＴエントリ。このＤＴエントリに関連付けられ
るリーフは無い。 ・次のＰＳＣＢのポインタ。ＤＴエントリは、ＰＳＣＢ
のポインタを含む。次のＰＳＣＢアドレス（ＮＰＡ）フ
ィールドおよび次の試験ビット（ＮＢＴ）フィールドが
有効である。 ・リーフのポインタ。ＤＴエントリに関連付けられる単
一のリーフがある。リーフ制御ブロック・アドレス（Ｌ
ＣＢＡ）は、このリーフのポインタを含む。 ・直接リーフ。ＤＴエントリに関連付けられる単一のリ
ーフがあり、リーフはＤＴエントリ自体に格納される。
リーフの第１フィールドはＮＬＡロープでなければなら
ず、これは直接リーフがループをイネーブルしなければ
ならないことを暗示する。ループとは、ツリー内のリー
フをひとつに連結するために使用される循環連結リスト
である。ピココードは「ロープをウォーク」して、ロー
プ内の全てのリーフを順次検査することができる。ＮＬ
Ａの最初の２ビットは、自動的に「直接」と符号化する
ように、「１０」を表すように予約されることに留意さ
れたい。直接リーフは、これがLUDefTableでイネーブル
された場合に、所与のツリーのためにだけ使用される。 ・ＦＭ ＰＳＣＢは、２つのＰＳＣＢラインで構成さ
れ、各ＰＳＣＢラインが図８に示す２つのフォーマット
のうちの１つを持つことができることを除いては、ＦＭ
ＤＴエントリと同一の構造を持つ。２つのＰＳＣＢラ
インはメモリ内で連続的に割り当てられ、ツリーをウォ
ークするための分岐として使用される。次の試験ビット
（ＮＢＴ）フィールドは、ＰＳＣＢをウォークするため
のビット比較として使用するキーのオフセットを意味
し、２つのＰＳＣＢラインのどちらを使用するかを表
す。

【００８３】７ビット値がツリーに格納される場合のＦ
Ｍツリーのサーチの一例を、図９に見ることができる。
この例は、キーの最上位３ビット（ＭＳＢ）をＦＭ Ｄ
Ｔ１０８へのハッシュとして使用することによって単純
化される。このツリーに格納された５つのリーフ・エン
トリ（Ｌ０−Ｌ４）がある。

【００８４】第１例として、１１１００１１のバイナリ
入力キーを想定する。最初の３ビット「１１１」はＤＴ
エントリ７に指標を付け、ここでリーフＬ０を指すＬＣ
ＢＡが存在する。リーフＬ０はＴＳＥ７０によって読み
出され、Ｌ０のパターンが入力パターンと比較される。
この例では、厳密な一致が発生し、ＴＳＥはＯＫ（成
功）を返す。

【００８５】今、１００１１１０の入力パターンを想定
する。ＤＴエントリ４は、ＮＢＴフィールドが３のＰＳ
ＣＢ０のポインタを含む。これは、キーの第４ビット
「１」（ビット０はＭＳＢつまり最上位ビット）がツリ
ーのどの分岐を選ぶかを決定することを意味する。第４
ビットは「１」なので、ＰＳＣＢ０の下半分が使用され
る。それが「０」であった場合、ＰＳＣＢ０の上半分が
使用される。各ＰＳＣＢは基本的にＰＳＣＢラインの２
要素配列であり、ここで「０」のＮＢＴ値は第１要素を
指標付けし、「１」のＮＢＴ値は第２要素を指標付けす
る。したがって、ＰＳＣＢ０のＰＳＣＢライン１は、６
のＮＢＴおよびＰＳＣＢ２を指す次のＰＳＣＢアドレス
（ＮＰＡ）を含むので、サーチが続行される。ＮＢＴが
７であり、入力パターンのビット７が「０」である場
合、Ｌ３のポインタを含むＰＳＣＢ２の上半分が使用さ
れる。リーフＬ３を読出し、Ｌ３のパターンと入力パタ
ーンの完全比較作業を実行すると、ＯＫ（成功）が返さ
れる。

【００８６】入力パターン１００１１００のサーチは、
前の例の場合と全く同じツリー内の経路を辿るが、最後
の比較作業は一致しないので、サーチはＫＯ（失敗）を
返す。

【００８７】本発明は、ハードウェア、ソフトウェア、
または２つの組合せで実現することができる。ここで説
明する方法を実行するために適応させた任意の種類のコ
ンピュータ・システムまたはその他の装置が適合する。
ハードウェアとソフトウェアの一般的な組合せは、ロー
ドされ実行したときに、ここで説明する方法を実行する
ようにコンピュータ・システムを制御する、汎用コンピ
ュータ・システムとすることができる。本発明はまた、
ここで説明した方法の実現を可能にする全ての機能を含
み、コンピュータ・システムにロードされたときにこれ
らの方法を実行することができる、コンピュータ・プロ
グラム製品に埋め込むこともできる。

【００８８】本発明の文脈におけるコンピュータ・プロ
グラム命令またはコンピュータ・プログラムとは、情報
処理能力を有するシステムに特定の関数をすぐに、また
はａ）別の言語、コードまたは表記法への変換、および
ｂ）異なるマテリアル形式での複製、のいずれかまたは
両方が行われた後で、実行させるように意図された１組
の命令のいずれかの言語、コード（つまりピココード命
令）、または表記法による表現を意味する。

【００８９】当業者は、本発明の精神および範囲から逸
脱することなく、本発明の好ましい実施形態に多くの変
更が可能であることを理解されるであろう。さらに、他
の機能を相応じて使用することなく、本発明の特徴の幾
つかを使用することが可能である。したがって、本発明
の範囲は請求の範囲によってのみ画定されるので、好ま
しい実施形態の上記の説明は、本発明の原理を解説する
ことを目的として、本発明を制限することなく、提供す
るものである。

【００９０】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００９１】（１）入力キーをサーチ文字列として読み
出す動作と、ハッシュ関数を使用して前記入力キーをハ
ッシュ化してハッシュ化キーを生成する動作と、前記ハ
ッシュ化キーの最上位Ｎビットを、各々の非空エントリ
がサーチ・ツリーの次の分岐またはリーフのポインタを
含むサーチ・ツリーの複数のルート・ノードを表すテー
ブルのインデックスとして使用する動作と、非空テーブ
ル・エントリのポインタが、対応するサーチ・ツリーの
リーフまたは次の分岐を指し示すかどうかを決定する動
作と、ポインタが対応するサーチ・ツリーのリーフを指
し示さない場合、次の分岐内容を読み出す動作と、対応
するサーチ・ツリーのリーフに達した場合、リーフ内容
を読み出し、リーフのパターンを前記ハッシュ化キーと
比較して、前記リーフ・パターンが前記ハッシュ化キー
と一致するかどうかを決定する動作と、前記リーフ・パ
ターンが前記ハッシュ化キーと一致する場合、要求する
アプリケーションに見つかったリーフの内容を返す動作
とを含む、コンピュータ処理装置によって可変長サーチ
・キーの完全一致を決定するための方法。 （２）前記サーチ・ツリーの複数のルート・ノードを表
すテーブルが２^N個のエントリを含む、上記（１）に記
載の完全一致を決定するための方法。 （３）前記コンピュータ処理装置がネットワーク・プロ
セッサである、上記（１）に記載の完全一致を決定する
ための方法。 （４）前記対応するサーチ・ツリーの次の分岐の内容が
別の次の分岐を指し示す、上記（１）に記載の完全一致
を決定するための方法。 （５）前記次の分岐の内容が対応するサーチ・ツリーの
リーフを指し示す、上記（１）に記載の完全一致を決定
するための方法。 （６）前記リーフ・パターンが前記ハッシュ化キーと一
致せず、かつ別のリーフのポインタを含まない場合、一
致見つからずの標識を返すことをさらに含む、上記
（１）に記載の完全一致を決定するための方法。 （７）テーブルのインデックスが空エントリのインデッ
クスである場合、一致見つからずの標識を返すことをさ
らに含む、上記（１）に記載の完全一致を決定するため
の方法。 （８）色レジスタの内容を前記ハッシュ化キーに付加し
て最終ハッシュ化キーを提供することをさらに含む、上
記（１）に記載の完全一致を決定するための方法。 （９）ゼロの文字列を前記ハッシュ化キーに付加して最
終ハッシュ化キーを提供することをさらに含む、上記
（１）に記載の完全一致を決定するための方法。 （１０）前記次の分岐のビット数が前記ハッシュ化キー
の長さを超える場合、完全一致のサーチを終了する動作
をさらに含む、上記（１）に記載の完全一致を決定する
ための方法。 （１１）前記入力キーに対して使用される前記ハッシュ
関数が、前記ハッシュ化キーを前記入力キーに変換でき
る可逆ハッシュ関数である、上記（１）に記載の完全一
致を決定するための方法。 （１２）前記リーフが別のリーフへのチェーン・ポイン
タを含む場合、別のリーフに格納されたパターンを読み
出し、前記パターンを前記ハッシュ化キーと比較する動
作と、前記格納されたパターンが前記ハッシュ化キーと
一致せず、かつ前記チェーンの次のリーフのポインタを
含まない場合、一致見つからずの標識を返す動作とをさ
らに含む、上記（１）に記載の完全一致を決定するため
の方法。 （１３）前記リーフが別のリーフのチェーン・ポインタ
を含む場合、別のリーフに格納されたパターンを読み出
し、前記パターンを前記ハッシュ化キーと比較する動作
と、前記格納されたパターンが前記ハッシュ化キーと一
致する場合、一致発見の標識を返す動作とをさらに含
む、上記（１）に記載の完全一致を決定するための方
法。 （１４）サーチすべきパターンまたはキーと、サーチ・
ツリーの第１アドレス位置を格納する直接テーブルと、
各々がサーチ・ツリーの分岐を表す複数のパターン・サ
ーチ制御ブロックと、各リーフがサーチの結果のための
アドレス位置である複数のリーフとを含む、可変長サー
チ・キーの完全一致を見つけるための複数のデータ構造
を含むコンピュータ読み出し可能な媒体。 （１５）ツリー・サーチ・メモリを管理するルックアッ
プ定義テーブルをさらに含む、上記（１４）に記載の完
全一致を見つけるための複数のデータ構造を含むコンピ
ュータ読み出し可能な媒体。 （１６）前記ルックアップ定義テーブルは、ツリーが存
在する物理的メモリ、キーおよびリーフのサイズ、およ
び実行すべきサーチの種類を定義するエントリを含む、
上記（１５）に記載の完全一致を見つけるための複数の
データ構造を含むコンピュータ読み出し可能な媒体。 （１７）前記ルックアップ定義テーブルが複数のメモリ
に実装される、上記（１４）に記載の完全一致を見つけ
るための複数のデータ構造を含むコンピュータ読み出し
可能な媒体。 （１８）直接テーブル・エントリのフォーマットがサー
チ制御ブロック、次のパターン・サーチ制御ブロックを
指し示す次のパターン・アドレス、リーフまたは結果を
指し示すリーフ制御ブロック・アドレス、次の試験ビッ
ト、および直接リーフのうちの少なくとも１つを含む、
上記（１４）に記載の完全一致を見つけるための複数の
データ構造を含むコンピュータ読み出し可能な媒体。 （１９）パターン・サーチ制御ブロックのフォーマット
がサーチ制御ブロック、次のパターン・サーチ制御ブロ
ックを指し示す次のパターン・アドレス、リーフまたは
結果を指し示すリーフ制御ブロック・アドレス、および
次の試験ビットのうちの少なくとも１つを含む、上記
（１４）に記載の完全一致を見つけるための複数のデー
タ構造を含むコンピュータ読み出し可能な媒体。 （２０）リーフ・データ構造が１つのリーフ連鎖ポイン
タ、プレフィックス長、サーチ・キーと比較すべきパタ
ーン、および可変ユーザ・データのうちの少なくとも１
つを含む、上記（１４）に記載の完全一致を見つけるた
めの複数のデータ構造を含むコンピュータ読み出し可能
な媒体。 （２１）前記直接リーフは直接テーブル・エントリに直
接格納され、かつサーチ制御ブロックおよびサーチ・キ
ーと比較されるパターンを含む、上記（１８）に記載の
完全一致を見つけるための複数のデータ構造を含むコン
ピュータ読み出し可能な媒体。 （２２）パターン・サーチ制御ブロックが、サーチ・ツ
リーのリーフ・パターンが異なる位置に挿入される、上
記（１４）に記載の完全一致を見つけるための複数のデ
ータ構造を含むコンピュータ読み出し可能な媒体。 （２３）パターン・サーチ制御ブロックは１の幅および
１の高さによって定義される形状を持ち、かつ少なくと
も３６ビットのライン長を有するメモリに格納される、
上記（１４）に記載の完全一致を見つけるための複数の
データ構造を含むコンピュータ読み出し可能な媒体。 （２４）フレーム処理を行う複数のプロトコル・プロセ
ッサおよび内部制御点プロセッサを含む埋込み式プロセ
ッサ複合体と、各プロトコル・プロセッサにアクセスで
き、高速パターン・サーチ、データ操作、およびフレー
ム・パージングをもたらす複数のハードウェア・アクセ
ラレータ・コプロセッサと、少なくとも１つのサーチ・
ツリーを表す複数のデータ構造であって、直接テーブル
とパターン・サーチ制御ブロックとリーフとを含む前記
データ構造を格納する複数のプログラム可能なメモリ装
置と、各プロトコル・プロセッサの複数のメモリ装置へ
のアクセスを制御する制御メモリ・アービタとを含む、
可変長サーチ・キーの完全一致を決定するために半導体
基板上に組み立てられた装置。 （２５）プロトコル・プロセッサの実行と並行して作動
して、メモリの読み書きおよびメモリ範囲検査を含むツ
リー・サーチ命令を実行するツリー・サーチ・エンジン
をさらに含む、上記（２４）に記載の完全一致を決定す
るために半導体基板上に組み立てられた装置。 （２６）前記複数のメモリ装置は内部スタティック・ラ
ンダム・アクセス・メモリ、外部スタティック・ランダ
ム・アクセス・メモリ、および外部ダイナミック・ラン
ダム・アクセス・メモリの少なくとも１つをさらに含
む、上記（２４）に記載の完全一致を決定するために半
導体基板上に組み立てられた装置。 （２７）前記制御メモリ・アービタが、複数のプロトコ
ル・プロセッサと複数のメモリ装置との間でメモリ・サ
イクルを割り当てることによって、制御メモリ動作を管
理する、上記（２４）に記載の完全一致を決定するため
に半導体基板上に組み立てられた装置。 （２８）各プロトコル・プロセッサは一次データ・バッ
ファ、スクラッチ・パッド・データ・バッファ、および
データ格納動作のための制御レジスタを含む、上記（２
４）に記載の完全一致を決定するために半導体基板上に
組み立てられた装置。 （２９）サーチ・キーに対して幾何学的ハッシュ関数を
実行するハッシュ・ボックス・コンポーネントをさらに
含む、上記（２４）に記載の完全一致を決定するために
半導体基板上に組み立てられた装置。 （３０）プログラム可能なサーチ・キー・レジスタおよ
びプログラム可能なハッシュ化キー・レジスタをさらに
含む、上記（２４）に記載の完全一致を決定するために
半導体基板上に組み立てられた装置。 （３１）複数の独立サーチ・ツリーの間で単一のデーブ
ル・データ構造を共用することを可能にするプログラム
可能な色キー・レジスタをさらに含む、上記（３０）に
記載の完全一致を決定するために半導体基板上に組み立
てられた装置。 （３２）色レジスタがイネーブルされている場合、その
内容をハッシュ出力に付加して最終ハッシュ化キーを生
成する、上記（３１）に記載の完全一致を決定するため
に半導体基板上に組み立てられた装置。 （３３）色レジスタがイネーブルされていない場合、同
等の数のゼロをハッシュ出力に付加して最終ハッシュ化
キーを生成する、上記（３１）に記載の完全一致を決定
するために半導体基板上に組み立てられた装置。 （３４）入力キーをサーチ文字列として読み出すプログ
ラム命令と、ハッシュ化キーを入力キーに変換すること
ができる可逆ハッシュ関数を使用して前記入力キーをハ
ッシュ化するプログラム命令と、前記ハッシュ化キーの
最上位Ｎビットを、各非空エントリがサーチ・ツリーの
次の分岐またはリーフへのポインタを含むサーチ・ツリ
ーの複数のルート・ノードを表すテーブルのインデック
スとして使用するプログラム命令と、非空テーブル・エ
ントリのポインタが対応するサーチ・ツリーのリーフま
たは次の分岐を指し示すかどうかを決定するプログラム
命令と、ポインタが対応するサーチ・ツリーのリーフを
指し示さない場合、次の分岐の内容を読み出すプログラ
ム命令と、対応するサーチ・ツリーのリーフに達したと
きにリーフ内容を読み出し、リーフのパターンをハッシ
ュ化キーと比較して、リーフ・パターンがハッシュ化キ
ーと一致するか否かを決定するプログラム命令と、リー
フ・パターンがハッシュ化キーと一致する場合、要求す
るアプリケーションに見つかったリーフの内容を返すプ
ログラム命令とを含む、可変長サーチ・キーの完全一致
を決定するためのコンピュータ・プログラム製品を含む
コンピュータ読み出し可能な媒体。 （３５）サーチ・ツリーの複数のルート・ノードを表す
テーブルが２^N個のエントリを含む、上記（３４）に記
載の完全一致を決定するためのコンピュータ・プログラ
ム製品。 （３６）前記コンピュータ処理装置がネットワーク・プ
ロセッサである、上記（３４）に記載の完全一致を決定
するためのコンピュータ・プログラム製品。 （３７）前記対応するサーチ・ツリーの次の分岐の内容
が別の次の分岐を指し示す、上記（３４）に記載の完全
一致を決定するためのコンピュータ・プログラム製品。 （３８）前記次の分岐の内容が対応するサーチ・ツリー
のリーフを指し示す、上記（３４）に記載の完全一致を
決定するためのコンピュータ・プログラム製品。 （３９）リーフ・パターンがハッシュ化キーと一致せ
ず、かつ別のリーフのポインタを含まない場合、一致見
つからずの標識を返すプログラム命令をさらに含む、上
記（３４）に記載の完全一致を決定するためのコンピュ
ータ・プログラム製品。 （４０）テーブルのインデックスが空エントリのインデ
ックスである場合、一致見つからずの標識を返すプログ
ラム命令をさらに含む、上記（３４）に記載の完全一致
を決定するためのコンピュータ・プログラム製品。 （４１）色レジスタの内容をハッシュ化キーに付加して
最終ハッシュ化キーを提供するプログラム命令をさらに
含む、上記（３４）に記載の完全一致を決定するための
コンピュータ・プログラム製品。 （４２）文字列またはゼロをハッシュ化キーに付加して
最終ハッシュ化キーを提供するプログラム命令をさらに
含む、上記（３４）に記載の完全一致を決定するための
コンピュータ・プログラム製品。 （４３）次の分岐のビット数がハッシュ化キーの長さを
超える場合、完全一致のサーチを終了するプログラム命
令をさらに含む、上記（３４）に記載の完全一致を決定
するためのコンピュータ・プログラム製品。 （４４）リーフが別のリーフのチェーン・ポインタを含
む場合、別のリーフに格納されたパターンを読み出し、
前記パターンをハッシュ化キーと比較するプログラム命
令と、格納されたパターンがハッシュ化キーと一致せ
ず、かつチェーンの次のリーフのポインタを含まない場
合、一致見つからずの標識を返すプログラム命令とをさ
らに含む、上記（３４）に記載の完全一致を決定するた
めのコンピュータ・プログラム製品。 （４５）リーフが別のリーフのチェーン・ポインタを含
む場合、別のリーフに格納されたパターンを読み出し、
前記パターンをハッシュ化キーと比較するプログラム命
令と、格納されたパターンがハッシュ化キーと一致する
場合、一致発見の標識を返すプログラム命令とをさらに
含む、上記（３４）に記載の完全一致を決定するための
コンピュータ・プログラム製品。

【図面の簡単な説明】

【図１】本発明の好ましい実施形態によるネットワーク
・プロセッサの例示的アーキテクチャを示すブロック図
である。

【図２】本発明の好ましい実施形態による埋込み型プロ
セッサ複合体の例示的実施形態を示すブロック図であ
る。

【図３】本発明の好ましい実施形態による例示的プロト
コル・プロセッサ構造を示すブロック図である。

【図４】本発明の好ましい実施形態による例示的イング
レスおよびエグレス・フレームの流れを示すブロック図
である。

【図５】本発明の好ましい実施形態による完全マッチ・
サーチ・アルゴリズムのためのツリー・データ構造を示
す略図である。

【図６】本発明の好ましい実施形態による直接テーブル
を使用することの例示的データ構造への効果を示す略図
である。

【図７】本発明の好ましい実施形態による直接リーブを
使用可能にすることの例示的データ構造への効果を示す
略図である。

【図８】本発明の好ましい実施形態による完全マッチ・
サーチ・ツリーのＤＴエントリおよびパターン・サーチ
制御ブロック（ＰＳＣＢ）ライン・フォーマットの例示
的構造を示す表である。

【図９】本発明の好ましい実施形態による完全マッチ・
サーチを使用するサーチの例を示す略図である。

【図１０】本発明の好ましい実施形態による完全マッチ
（ＦＭ）サーチ・アルゴリズムの処理論理を示す図であ
る。

【図１１】本発明の好ましい実施形態による例示的参照
定義テーブルの内部構造を示す表である。

【図１２】ＰＳＣＢレジスタの内部フォーマットを示す
表である。

【図１３】ＦＭツリーの固定リーフ・フォーマットを示
す表である。

【図１４】本発明の好ましい実施形態によるツリー・サ
ーチ・エンジンの例示的アーキテクチャを示すブロック
図である。

【符号の説明】

１０ ネットワーク・プロセッサ １２ 埋込み型プロセッサ複合体 １４ エンキュー・デキュー・スケジューリング論理 １８ イングレス・スイッチ・インタフェース ２０ エグレス・スイッチ・インタフェース ２８ スタティック・ランダム・アクセス・メモリ（Ｓ
ＲＡＭ） ３０ ゼロ・バス・ターンアラウンドＳＲＡＭ ３２ ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ） ３４ 接続点プロセッサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブライアン・ミッチェル・バス アメリカ合衆国27502 ノースカロライナ 州アペックス オールド・スターブリッ ジ・ドライブ4021 (72)発明者 ジャン・ルイ・カルヴィニャク アメリカ合衆国27511 ノースカロライナ 州ケアリ スプリング・ホロー・レーン 112 (72)発明者 マーコ・シー・ヘデス アメリカ合衆国27612 ノースカロライナ 州ローリー グランド・マナー・コート 4109 ナンバー308 (72)発明者 アントニオス・マラグコス アメリカ合衆国27612 ノースカロライナ 州ローリー プリンセトン・ミル・パーク ウェイ3321 アパートメント201 (72)発明者 マイケル・スティーブン・スィーゲル アメリカ合衆国27615 ノースカロライナ 州ローリー ラウリー・ドライブ10625 (72)発明者 ファブリス・ジャン・ヴェルプランケン フランス06610 ラゴード ルート・ド・ カーニュ9152

Claims (34)

【特許請求の範囲】
1. 【請求項１】入力キーをサーチ文字列として読み出す動
   作と、 ハッシュ関数を使用して前記入力キーをハッシュ化して
   ハッシュ化キーを生成する動作と、 前記ハッシュ化キーの最上位Ｎビットを、各々の非空エ
   ントリがサーチ・ツリーの次の分岐またはリーフのポイ
   ンタを含むサーチ・ツリーの複数のルート・ノードを表
   すテーブルのインデックスとして使用する動作と、 非空テーブル・エントリのポインタが、対応するサーチ
   ・ツリーのリーフまたは次の分岐を指し示すかどうかを
   決定する動作と、 ポインタが対応するサーチ・ツリーのリーフを指し示さ
   ない場合、次の分岐内容を読み出す動作と、 対応するサーチ・ツリーのリーフに達した場合、リーフ
   内容を読み出し、リーフのパターンを前記ハッシュ化キ
   ーと比較して、前記リーフ・パターンが前記ハッシュ化
   キーと一致するかどうかを決定する動作と、 前記リーフ・パターンが前記ハッシュ化キーと一致する
   場合、要求するアプリケーションに見つかったリーフの
   内容を返す動作とを含む、コンピュータ処理装置によっ
   て可変長サーチ・キーの完全一致を決定するための方
   法。
2. 【請求項２】前記サーチ・ツリーの複数のルート・ノー
   ドを表すテーブルが２^N個のエントリを含む、請求項１
   に記載の完全一致を決定するための方法。
3. 【請求項３】前記コンピュータ処理装置がネットワーク
   ・プロセッサである、請求項１に記載の完全一致を決定
   するための方法。
4. 【請求項４】前記対応するサーチ・ツリーの次の分岐の
   内容が別の次の分岐を指し示す、請求項１に記載の完全
   一致を決定するための方法。
5. 【請求項５】前記次の分岐の内容が対応するサーチ・ツ
   リーのリーフを指し示す、請求項１に記載の完全一致を
   決定するための方法。
6. 【請求項６】前記リーフ・パターンが前記ハッシュ化キ
   ーと一致せず、かつ別のリーフのポインタを含まない場
   合、一致見つからずの標識を返すことをさらに含む、請
   求項１に記載の完全一致を決定するための方法。
7. 【請求項７】テーブルのインデックスが空エントリのイ
   ンデックスである場合、一致見つからずの標識を返すこ
   とをさらに含む、請求項１に記載の完全一致を決定する
   ための方法。
8. 【請求項８】色レジスタの内容を前記ハッシュ化キーに
   付加して最終ハッシュ化キーを提供することをさらに含
   む、請求項１に記載の完全一致を決定するための方法。
9. 【請求項９】ゼロの文字列を前記ハッシュ化キーに付加
   して最終ハッシュ化キーを提供することをさらに含む、
   請求項１に記載の完全一致を決定するための方法。
10. 【請求項１０】前記次の分岐のビット数が前記ハッシュ
    化キーの長さを超える場合、完全一致のサーチを終了す
    る動作をさらに含む、請求項１に記載の完全一致を決定
    するための方法。
11. 【請求項１１】前記入力キーに対して使用される前記ハ
    ッシュ関数が、前記ハッシュ化キーを前記入力キーに変
    換できる可逆ハッシュ関数である、請求項１に記載の完
    全一致を決定するための方法。
12. 【請求項１２】前記リーフが別のリーフへのチェーン・
    ポインタを含む場合、別のリーフに格納されたパターン
    を読み出し、前記パターンを前記ハッシュ化キーと比較
    する動作と、 前記格納されたパターンが前記ハッシュ化キーと一致せ
    ず、かつ前記チェーンの次のリーフのポインタを含まな
    い場合、一致見つからずの標識を返す動作とをさらに含
    む、請求項１に記載の完全一致を決定するための方法。
13. 【請求項１３】前記リーフが別のリーフのチェーン・ポ
    インタを含む場合、別のリーフに格納されたパターンを
    読み出し、前記パターンを前記ハッシュ化キーと比較す
    る動作と、 前記格納されたパターンが前記ハッシュ化キーと一致す
    る場合、一致発見の標識を返す動作とをさらに含む、請
    求項１に記載の完全一致を決定するための方法。
14. 【請求項１４】サーチすべきパターンまたはキーと、 サーチ・ツリーの第１アドレス位置を格納する直接テー
    ブルと、 各々がサーチ・ツリーの分岐を表す複数のパターン・サ
    ーチ制御ブロックと、 各リーフがサーチの結果のためのアドレス位置である複
    数のリーフとを含む、可変長サーチ・キーの完全一致を
    見つけるための複数のデータ構造を含むコンピュータ読
    み出し可能な媒体。
15. 【請求項１５】ツリー・サーチ・メモリを管理するルッ
    クアップ定義テーブルをさらに含む、請求項１４に記載
    の完全一致を見つけるための複数のデータ構造を含むコ
    ンピュータ読み出し可能な媒体。
16. 【請求項１６】前記ルックアップ定義テーブルは、ツリ
    ーが存在する物理的メモリ、キーおよびリーフのサイ
    ズ、および実行すべきサーチの種類を定義するエントリ
    を含む、請求項１５に記載の完全一致を見つけるための
    複数のデータ構造を含むコンピュータ読み出し可能な媒
    体。
17. 【請求項１７】前記ルックアップ定義テーブルが複数の
    メモリに実装される、請求項１４に記載の完全一致を見
    つけるための複数のデータ構造を含むコンピュータ読み
    出し可能な媒体。
18. 【請求項１８】直接テーブル・エントリのフォーマット
    がサーチ制御ブロック、次のパターン・サーチ制御ブロ
    ックを指し示す次のパターン・アドレス、リーフまたは
    結果を指し示すリーフ制御ブロック・アドレス、次の試
    験ビット、および直接リーフのうちの少なくとも１つを
    含む、請求項１４に記載の完全一致を見つけるための複
    数のデータ構造を含むコンピュータ読み出し可能な媒
    体。
19. 【請求項１９】パターン・サーチ制御ブロックのフォー
    マットがサーチ制御ブロック、次のパターン・サーチ制
    御ブロックを指し示す次のパターン・アドレス、リーフ
    または結果を指し示すリーフ制御ブロック・アドレス、
    および次の試験ビットのうちの少なくとも１つを含む、
    請求項１４に記載の完全一致を見つけるための複数のデ
    ータ構造を含むコンピュータ読み出し可能な媒体。
20. 【請求項２０】リーフ・データ構造が１つのリーフ連鎖
    ポインタ、プレフィックス長、サーチ・キーと比較すべ
    きパターン、および可変ユーザ・データのうちの少なく
    とも１つを含む、請求項１４に記載の完全一致を見つけ
    るための複数のデータ構造を含むコンピュータ読み出し
    可能な媒体。
21. 【請求項２１】前記直接リーフは直接テーブル・エント
    リに直接格納され、かつサーチ制御ブロックおよびサー
    チ・キーと比較されるパターンを含む、請求項１８に記
    載の完全一致を見つけるための複数のデータ構造を含む
    コンピュータ読み出し可能な媒体。
22. 【請求項２２】パターン・サーチ制御ブロックが、サー
    チ・ツリーのリーフ・パターンが異なる位置に挿入され
    る、請求項１４に記載の完全一致を見つけるための複数
    のデータ構造を含むコンピュータ読み出し可能な媒体。
23. 【請求項２３】パターン・サーチ制御ブロックは１の幅
    および１の高さによって定義される形状を持ち、かつ少
    なくとも３６ビットのライン長を有するメモリに格納さ
    れる、請求項１４に記載の完全一致を見つけるための複
    数のデータ構造を含むコンピュータ読み出し可能な媒
    体。
24. 【請求項２４】フレーム処理を行う複数のプロトコル・
    プロセッサおよび内部制御点プロセッサを含む埋込み式
    プロセッサ複合体と、 各プロトコル・プロセッサにアクセスでき、高速パター
    ン・サーチ、データ操作、およびフレーム・パージング
    をもたらす複数のハードウェア・アクセラレータ・コプ
    ロセッサと、 少なくとも１つのサーチ・ツリーを表す複数のデータ構
    造であって、直接テーブルとパターン・サーチ制御ブロ
    ックとリーフとを含む前記データ構造を格納する複数の
    プログラム可能なメモリ装置と、 各プロトコル・プロセッサの複数のメモリ装置へのアク
    セスを制御する制御メモリ・アービタとを含む、可変長
    サーチ・キーの完全一致を決定するために半導体基板上
    に組み立てられた装置。
25. 【請求項２５】プロトコル・プロセッサの実行と並行し
    て作動して、メモリの読み書きおよびメモリ範囲検査を
    含むツリー・サーチ命令を実行するツリー・サーチ・エ
    ンジンをさらに含む、請求項２４に記載の完全一致を決
    定するために半導体基板上に組み立てられた装置。
26. 【請求項２６】前記複数のメモリ装置は内部スタティッ
    ク・ランダム・アクセス・メモリ、外部スタティック・
    ランダム・アクセス・メモリ、および外部ダイナミック
    ・ランダム・アクセス・メモリの少なくとも１つをさら
    に含む、請求項２４に記載の完全一致を決定するために
    半導体基板上に組み立てられた装置。
27. 【請求項２７】前記制御メモリ・アービタが、複数のプ
    ロトコル・プロセッサと複数のメモリ装置との間でメモ
    リ・サイクルを割り当てることによって、制御メモリ動
    作を管理する、請求項２４に記載の完全一致を決定する
    ために半導体基板上に組み立てられた装置。
28. 【請求項２８】各プロトコル・プロセッサは一次データ
    ・バッファ、スクラッチ・パッド・データ・バッファ、
    およびデータ格納動作のための制御レジスタを含む、請
    求項２４に記載の完全一致を決定するために半導体基板
    上に組み立てられた装置。
29. 【請求項２９】サーチ・キーに対して幾何学的ハッシュ
    関数を実行するハッシュ・ボックス・コンポーネントを
    さらに含む、請求項２４に記載の完全一致を決定するた
    めに半導体基板上に組み立てられた装置。
30. 【請求項３０】プログラム可能なサーチ・キー・レジス
    タおよびプログラム可能なハッシュ化キー・レジスタを
    さらに含む、請求項２４に記載の完全一致を決定するた
    めに半導体基板上に組み立てられた装置。
31. 【請求項３１】複数の独立サーチ・ツリーの間で単一の
    デーブル・データ構造を共用することを可能にするプロ
    グラム可能な色キー・レジスタをさらに含む、請求項３
    ０に記載の完全一致を決定するために半導体基板上に組
    み立てられた装置。
32. 【請求項３２】色レジスタがイネーブルされている場
    合、その内容をハッシュ出力に付加して最終ハッシュ化
    キーを生成する、請求項３１に記載の完全一致を決定す
    るために半導体基板上に組み立てられた装置。
33. 【請求項３３】色レジスタがイネーブルされていない場
    合、同等の数のゼロをハッシュ出力に付加して最終ハッ
    シュ化キーを生成する、請求項３１に記載の完全一致を
    決定するために半導体基板上に組み立てられた装置。
34. 【請求項３４】入力キーをサーチ文字列として読み出す
    プログラム命令と、 ハッシュ化キーを入力キーに変換することができる可逆
    ハッシュ関数を使用して前記入力キーをハッシュ化する
    プログラム命令と、 前記ハッシュ化キーの最上位Ｎビットを、各非空エント
    リがサーチ・ツリーの次の分岐またはリーフへのポイン
    タを含むサーチ・ツリーの複数のルート・ノードを表す
    テーブルのインデックスとして使用するプログラム命令
    と、 非空テーブル・エントリのポインタが対応するサーチ・
    ツリーのリーフまたは次の分岐を指し示すかどうかを決
    定するプログラム命令と、 ポインタが対応するサーチ・ツリーのリーフを指し示さ
    ない場合、次の分岐の内容を読み出すプログラム命令
    と、 対応するサーチ・ツリーのリーフに達したときにリーフ
    内容を読み出し、リーフのパターンをハッシュ化キーと
    比較して、リーフ・パターンがハッシュ化キーと一致す
    るか否かを決定するプログラム命令と、 リーフ・パターンがハッシュ化キーと一致する場合、要
    求するアプリケーションに見つかったリーフの内容を返
    すプログラム命令とを含む、可変長サーチ・キーの完全
    一致を決定するためのコンピュータ・プログラム。