JP2003516666A - 最長一致アドレスルックアップのための方法および装置 - Google Patents

Abstract

(57)【要約】 サーチリクエストにおいて与えられるキーのための最長プレフィックス一致を与えるためのルックアップテーブルを提供する。ルックアップテーブルに対して発行された単一のサーチリクエストにおいてサーチキーが与えられる。ルックアップテーブルは、キーの連続した部分に基づいて結果値のためにマルチレベルサーチを行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】

インターネットはルータで接続された１セットのネットワークである。ルータ
は、受信したデータパケットを転送すべき次のホップを、各々の可能なデスティ
ネーションネットワークごとに示すルーティングテーブルを維持する。次のホッ
プとは、別のルータまたは最終的なデスティネーションであろう。

【０００２】 ルータのポートで受信されるインターネットプロトコル（ＩＰ）データパケッ
トはＩＰデスティネーションアドレスを含む。ＩＰデスティネーションアドレス
はＩＰデータパケットの最終デスティネーションである。現在、ＩＰバージョン
４（ＩＰｖ４）およびＩＰバージョン６（ＩＰｖ６）の２つのＩＰバージョンが
存在する。ＩＰｖ４は、ＩＰデスティネーションアドレスを記憶する、データパ
ケットに含まれるＩＰヘッダに３２ビットのフィールドを設ける。ルータは、Ｉ
Ｐヘッダに記憶されたＩＰデスティネーションアドレスに依存して、接続された
受信データパケットを次のループのルータかまたは、デスティネーションがロー
カルネットワークであれば最終的なデスティネーションに転送する。

【０００３】 ３２ビットＩＰｖ４デスティネーションアドレスは４０億の可能なルートをも
たらす。インターネットルータは典型的に、４０億の可能なルートのうち５万を
記憶する。しかしながら、記憶されるルートの数は、インターネットの発展およ
びＩＰｖ６の広がりによって増加している。

【０００４】 もともと、ＩＰアドレス空間は３つのクラスのＩＰアドレス、すなわちＡ，Ｂ
およびＣに分割されていた。各々のＩＰアドレス空間はネットワークアドレスお
よびホストアドレスに分割された。クラスＡは、１２６のネットワークおよびネ
ットワーク当り１６００万個のホストを許容した。クラスＢは、ネットワーク当
り６４，０００個のホストを備えて、１６３８２個のネットワークを許容し、ク
ラスＣは、ネットワーク当り２５６個のホストを備えて、２００万個のネットワ
ークを許容した。しかしながら、ＩＰアドレス空間を異なるクラスに分割するこ
とにより、利用可能なＩＰアドレスの数が減少してしまった。クラスＣはネット
ワーク当り最大で２５６個のホストしか許容しないが、これは大抵の組織にとっ
ては少なすぎる。したがって、大抵の組織にクラスＢアドレスを割当てて、６４
，０００個のホストアドレスをとった。このホストアドレスは、それらを割当て
られた組織が使用しなくても、他の組織が使用不可能なものである。クラスＢの
ＩＰアドレスを有する組織のホストのすべては、たとえば、２７．３２．ｘｘ．
ｘｘなどの、１６の最上位ビット（ＭＢＳ）に同じネットワークアドレスを記憶
する。

【０００５】 クラスレス・インタードメイン・ルーティング（ＣＩＤＲ）は、未使用のＩＰ
ホストアドレスを自由化するために導入された。残余の未使用のネットワークは
、サイズ可変のブロックで組織に割当てられる。５００個のアドレスを必要とす
る組織は５００個の連続するアドレスを入手する。たとえば、ある組織に、１２
８．３２．ｘｘで始まる５００個の利用可能なアドレスを割当て可能である。ル
ータが記憶するルートの数は、クラスレス・インタードメイン・ルーティングの
導入以来増加した。クラスレス・インタードメイン・ルーティングは、一致する
ネットワークアドレスをサーチしてＩＰデスティネーションアドレスの対応する
次のホップを見出す代わりに、対応するルートを見出すのに最長プレフィックス
一致を必要とする。たとえば、サーチは、たとえば１２８．ｘｘ．ｘｘなどのク
ラスＢのＩＰアドレスの１６ＭＳＢの後はもはやストップできない。なぜなら、
１２８．３２．４．ｘｘは別の組織に割当てられ得るからであり、これには次の
異なるホップを必要とする。

【０００６】 キーに対して最長プレフィックス一致をサーチするための１つの方法は、バイ
ナリツリーサーチの使用によるものである。バイナリツリーサーチは、１ビット
ずつ３２のレベルまで３２ビット入力を一致させ、３２ビットのキーに一致する
エントリを見出すには３２のサーチが必要である。一致をサーチするための別の
方法はパトリシアツリーの使用によるものである。パトリシアツリーは、バイナ
リツリーの葉までにエントリが存在しなければ、必要なサーチ数を減らす。

【０００７】 ＩＰデスティネーションアドレスと関連する次のホップを効率的にサーチする
ためのまた別の方法が、１９９８年５月１１日に出願された、ブロドニックら（
Brodnick et al.）による「高速ルーティングルックアップのための方法および
システム」（“Method and System for Fast Routing Lookups”）と題された、
ＰＣＴ出願連続番号ＰＣＴ／ＳＥ９８／００８５４に記載されている。ブロドニ
ックが記載する方法は、重複するルートを記憶しないことで、記憶される次のホ
ップの数を減じる。次のホップの数を減じることにより、メモリの必要量を低減
し、それによりルートルックアップテーブルを高速キャッシュメモリに記憶でき
るようになる。

【０００８】 ブロドニックらは、バイナリツリーを３レベルに分割する。バイナリツリーを
３つのレベルに分割することにより、サーチ数を３に減らした。第１のレベルの
インデックス付けされたエントリは、ルートをエントリからとる場合、サーチを
第１のレベルで終了可能であるかまたは、ＩＰデスティネーションアドレスのさ
らなる部分を用いて、その後のレベルまでサーチを継続しなければならないかを
示す。

【０００９】 図１Ａは、バイナリツリーの第１のレベルを表わす先行技術の６４Ｋ（６５５
３６）ビットマップを図示する。６４Ｋビットマップ３０は、深度１６のバイナ
リツリーの葉またはノード４４を表わし、ノード４４当り１ビットである。ビッ
トマップは長さ１６のビットマスクに分割される。６４Ｋビットマップには２¹² ＝４０９６のビットマスクが存在する。図１Ａに１つのビットマスクが示される
。ビットマップ３０中のビットは、ノード４４に対応するポインタのアレイに記
憶されたルートインデックスまたはサブツリーが存在すれば、‘１’にセットさ
れる。ノードが前のノード４４とルートエントリを共有していれば、ビットマッ
プ３０中のビットは、‘０’にセットされる。

【００１０】 図１Ｂは、キャッシュメモリに実現される先行技術のルックアップテーブルを
図示する。ルックアップテーブルは、コードワード３６のアレイ、ベースインデ
ックス３４のアレイおよびマップテーブル４０を含む。図１Ｂには３２ビットの
ＩＰアドレス３８も示される。コードワード４６は、ビットマップ３０（図１Ａ
）の各ビットマスクごとにコードワード３６のアレイに記憶される。コードワー
ド４６は６ビットの値４６ａおよび１０ビットのオフセット４６ｂを含む。ベー
スインデックス４２は、コードワード３６のアレイ中の４つのコードワード４６
ごとに、ベースインデックス３４のアレイに記憶される。

【００１１】 コードワード３６のアレイ、ベースインデックス３４のアレイおよびマップテ
ーブル４０を用いて、ポインタ（図示せず）のアレイ中のポインタを選択する。
ポインタは、ルートインデックスまたはインデックスを記憶してさらなるサーチ
を行なう。

【００１２】 ポインタのアレイ中のポインタ群は、コードワード３６のアレイ中のコードワ
ード４６およびベースインデックス３４のアレイ中のベースインデックス４２を
選択することによって選択される。コードワード４６は、ＩＰアドレス３８の最
初の１２ビット５０を用いて選択される。ベースインデックス４２は、ＩＰアド
レス３８の最初の１０ビット４８を用いて選択される。マップテーブル３２を用
いて、ポインタ群の中の正しいポインタが選択される。

【００１３】 選択されたコードワード３６中の１０ビットの値４６ｂは、マップテーブル３
２へのインデックスである。マップテーブル３２は、ビットマスク内のビット数
を４ビットのオフセットにマッピングする。オフセットは、ポインタのアレイの
中の選択されたポインタ群内のポインタを特定する。１０ビットの値４６ｂはマ
ップテーブル３２中の列を選択し、ＩＰアドレス５２のビット１９：１６は４ビ
ットのオフセット５４を選択する。

【００１４】 このように、ポインタのサーチには、以下のキャッシュメモリアクセスが必要
である。すなわち、（１）１６ビットのコードワード４６を読出す；（２）１６
ビットのベースアドレス４２を読出す；（３）マップテーブル３２から４ビット
のオフセット５４を読出す；（４）ポインタインデックスがベースアドレス４２
、コードワードオフセット４６ａおよび４ビットのオフセット５４の和であるポ
インタインデックスでポインタを読出す。

【００１５】 バイナリツリーの各レベルで同じメモリアクセスが必要である。したがって、
３レベルのサーチには１２のメモリアクセスが必要である。

【００１６】

【発明の概要】

ブロドニックによって記載される方法は、キャッシュメモリにおいて実現され
るルートルックアップテーブルの複数サーチを必要とし、各サーチは、キャッシ
ュメモリの複数のメモリアクセスを必要とするので、スループットがキャッシュ
メモリの帯域幅によって制限される。

【００１７】 この発明に従えば、最長プレフィックス一致ルックアップテーブルが提供され
る。ルックアップテーブルは、第１レベルのマッパおよび第２レベルのマッパを
含む。第１レベルのマッパは、サーチリクエストにおいて与えられるキーの第１
の部分によってインデックス付けされた複数個の第１のメモリ場所を含む。イン
デックス付けされたエントリは、ルートがエントリから取られ、サーチが第１の
マッパで終わることができるか、または、キーのさらなる部分を用いてその後の
マッパにサーチが続行しなければならないかを示す。第２のメモリマッパは、第
１のメモリ場所のインデックス付けされた１つに記憶された第１のサブツリーセ
レクトおよびキーの第２の部分に基づいてインデックス付けされた複数個の第２
のメモリ場所を含む。ルックアップテーブルに対して発行された単一のサーチリ
クエストの結果、マッパの１つの場所に記憶されるキーに対応する値が得られる
。

【００１８】 第２レベルのマッパは、サブツリーメモリと、サブツリーマッパと、マッパア
ドレス論理とを含む。サブツリーメモリは、サブツリーセレクトによってインデ
ックス付けされたサブツリー記述子を記憶する。サブツリーマッパは、第２のメ
モリ場所を含み、マッパアドレス論理は、選択されたサブツリー記述子およびキ
ーの第２の部分に依存してサブツリーマッパのためのマッパインデックスを与え
る。

【００１９】 サブツリー記述子は、ビットマップおよびブロックポインタを含む。ビットマ
ップは、サブツリーにおける各可能なノードごとに１ビットを含む。ブロックポ
インタは、値を記憶するための第２のメモリ場所のブロックのベースアドレスを
記憶する。

【００２０】 「０」にセットされた、ノードに対応するビットマップ中の１ビットが、ノー
ドが前のノードと値を共有することを示す。第２のメモリ場所のためのインデッ
クスは、ノードに対応するビットより前にビットマップに記憶された「１」の数
に依存する。

【００２１】 サブツリーのためのマッパに記憶される値の数は、ビットマップに記憶された
「１」の数に依存する。ブロックは、１６個の第２のメモリ場所を含み、可能な
ノードの数は２５６個であり得る。

【００２２】 ある実施例では、ルックアップテーブルは、第２のメモリ場所の１つに記憶さ
れた第２のサブツリーセレクトおよびキーの第３の部分に依存してインデックス
付けされた複数個の第３のメモリ場所を含む第３レベルのマッパを含み得る。キ
ーは３２ビットであり、キーの第１の部分は１６ビットであり、キーの第２の部
分は８ビットであり、キーの第３の部分は８ビットである。

【００２３】 別の実施例では、ルックアップテーブルは、第３のメモリ場所の１つに記憶さ
れた第３のサブツリーセレクトおよびキーの第４の部分に依存してインデックス
付けされた複数個の第４のメモリ場所を含む第４レベルのマッパを含み得る。キ
ーは４０ビットであり、キーの第１の部分は１６ビットであり、キーの第２の部
分は８ビットであり、キーの第３の部分は８ビットであり、キーの第４の部分は
８ビットである。

【００２４】 この発明の以上およびその他の目的、特徴および利点は、添付の図面に図示さ
れるように、この発明の好ましい実施例の以下のより特定的な説明から明らかに
なるであろう。図面中の同じ参照番号は異なる図面を通じて同じ部分を示す。図
面は、この発明の原則を図示するのに供される代わりに、縮尺を変更したり、強
調したりということを必ずしも行なわなくてよい。

【００２５】

【詳細な説明】

この発明の好ましい実施例の説明は以下のとおりである。

【００２６】 デンスモード 図２Ａは、この発明の原則に従う最長一致プレフィックスルックアップテーブ
ル１００を図示する。ルックアップテーブル１００はキー１０４のルートインデ
ックス１０２を与える。ルートインデックス１０２を用いて、ＩＰデスティネー
ションアドレスに向けた次のホップにアクセスする。図２Ａに示された実施例で
は、キー１０４は３２ビット幅であるが、キー１０４は３２ビットに限定される
ものではない。ルックアップテーブル１００は３つのマッパ１０６ａ−ｃを含む
。各々のマッパ１０６ａ−ｃは別個にアドレス指定されたメモリを含む。キー１
０４に対応するデフォルトルートインデックスまたはルートインデックス１０２
は、マッパ１０６ａ−ｃのうち１つの中の場所に記憶される。各マッパからのマ
ッパ出力１１０ａ−ｃは、多数のマッパをサーチする必要がある場合、キーにつ
いてすべてのマッパ１０６ａ−ｃにアクセスするまで、遅延メモリ１５０ａ−ｃ
に記憶される。

【００２７】 マルチプレクサ１０８は、マルチプレクサ１０８の入力に転送されるマッパ出
力１１０ａ−ｃの１つをルートインデックス１０２として選択する。マッパ出力
１１０ａ−ｃは、マッパ出力１１０ａ−ｃの最上位ビット（ＭＳＢ）に依存して
選択される。マッパ出力１１０ａ−ｃがルートインデックス１０２を含む場合の
み、マッパ出力１１０ａ−ｃのＭＳＢが‘１’となる。

【００２８】 図２Ｂは、図２Ａに示されたルックアップテーブル１００のマッパ１０６ａ−
ｃに記憶されたエントリのバイナリツリー表示を図示する。図２Ｂは図２Ａと関
連して説明される。３２ビットのキー１０４は３２レベルのバイナリツリーとし
て表わすことができる。バイナリツリー実現例は、１ビットずつ３２レベルまで
サーチするには、３２のサーチを必要とする。サーチ数を減らすため、バイナリ
ツリーの３２のレベルは３つのマッパレベル１１２ａ−ｃに分割され、各マッパ
レベル１１２ａ−ｃはマッパ１０６ａ−ｃ（図２Ａ）に対応する。マッパレベル
＿１ １１２ａは、バイナリツリーの３２のレベルのうち最初の１６個を含む。
しかしながら、簡潔さのため、図２Ｂには１６のレベルのうち５つしか示されな
い。マッパレベル＿２ １１２ｂは、３２レベルのバイナリツリーの次の８レベ
ルを含み、図２Ｂには８つのレベルのうち３つが示される。マッパレベル＿３は
、３２レベルのバイナリツリーのうち最後の８レベルを含み、図１Ｂには８つの
レベルのうち３つが示される。各マッパレベル１１２ａ−ｃは複数のノードを含
む。１６レベル（キー１０４の１６のＭＳＢ）がマッパレベル−１ １１２ａに
あり、８レベルがマッパレベル＿２ １１２ｂにありかつ８レベルがマッパレベ
ル＿３にあるように３２レベルを分割することが、現在のメモリ技術においては
最適であるように思われるが、この発明はこの構成に限定されるものではない。

【００２９】 キー１０４の最初の１６ビットに対して１ビットずつ別個の１６のサーチを行
なう代わりに、キー１０４の最初の１６ビットと関連するルートインデックス１
０２をマッパ１０６ａ（図２Ａ）に記憶する。マッパ１０６ａ（図２Ａ）は、キ
ー１０４の最初の１６ビットのＭＳＢによって直接にインデックス付けされる。
次のマッパ１０６ｂは、前のマッパ１０６ａが、キー１０４と関連する次のホッ
プ情報にアクセスするのに用いるルートインデックス１０２を記憶しているか否
かに依存して、サーチされる。

【００３０】 図２Ｂに示されるように、マッパレベル＿１ １１２ａに示されるノードまた
は葉は、それぞれｒ０およびｒ１と標識付けられた２つのルート１１４、１１６
と、それぞれｓ０およびｓ１と標識付けられたマッパレベル＿２ １１２ｂへの
２つのポインタ１３０⁴および１３０²³とを含む。各ルート１１４、１１６ごと
のルートインデックス１０２はＬ１マッパ１０６ａに記憶される。また、Ｌ２マ
ッパ１０６ｂに向けたアドレスポインタ１２０はサブツリーインデックス１３０ ⁴ に対して記憶され、Ｌ２マッパ１０６ｂに向けたアドレスポインタ（図示せず
）はサブツリー１３０²³に対して記憶される。サブツリーインデックス１３０⁴
に対して、マッパ１０６ａ中のマッパエントリ１４０⁴に記憶されるアドレスポ
インタ１２０は、キー１０４と関連のルートインデックス１０２を見出すために
は、次のレベルのサーチが必要であることを示す。

【００３１】 ツリー中のいずれのノードの値も、根１１４からの経路をトレースすることに
よって判定することができる。バイナリツリー中の各ノードは、右側の子および
左側の子の２つの子を有して示される。親ノードが‘１’ならば右側の子が選択
される。親ノードが‘０’ならば左側の子が選択される。根１１４からノード１
１６への経路をトレースすると、ｒ１は、‘０１０’にセットされたＭＳＢを有
するすべてのキーに対して、Ｌ１マッパ１０６ａ中にルートインデックス１０２
として記憶される。根ノード１１４からｓ０ノード１３０⁴への経路をトレース
すると、ｓ０は、‘０００１１’にセットされたＭＳＢを有するすべてのキーに
対してＬ１マッパ１０６ａに記憶される。

【００３２】 Ｌ１マッパ１０６ａはダイレクト・マップト・マッパであり、マッパレベル＿
１ １１２ａのボトムレベルの各ボトムレベルノードまたは葉ごとにルートイン
デックス１０２を記憶する。マッパレベル＿１ １１２ａのボトムレベルは、３
２レベルバイナリツリーの１６番目のレベルである。１６番目のレベルは６４Ｋ
のノードを有する。しかしながら、例示の目的のため、マッパレベル＿１ １１
２ａのボトムレベルは、３２レベルのバイナリツリーのレベル−５として示され
る。Ｌ１マッパ１０６ａに示されるルートインデックス１０２は、マッパレベル
＿１ １１２ａのレベル−５の１３０¹−１３０³²ノードに対応する。根ノード
１１４からレベル＿５のノード１３０¹、１３０²、１３０³への経路をトレース
すると、ルートインデックス１０２はｒ０である。したがって、ｒ０は、Ｌ１マ
ッパ１０６ａの場所１４０¹、１４０²、１４０³に、すなわち、インデックス０
００００、００００１および０００１０に記憶される。ノード１３０⁴はサブツ
リーインデックスｓ０を記憶し、したがって、ｓ０は、アドレス０００１１に、
Ｌ１マッパ１０６ａの中の場所１４０⁴に記憶される。同様に、レベル−５のノ
ード１３０⁵−１３０⁸に対するルートインデックス１０２はｒ０であり、したが
って、Ｌ１マッパ１０６ａの中のアドレス００１００、００１０１、００１１０
および００１１１の場所１４０⁵、１４０⁶、１４０⁷、１４０⁸はｒ０を記憶する
。レベル−５のノード１３０⁹−１３０¹²に対するルートインデックス１０２は
ｒ１であり、したがって、Ｌ１マッパ１０６ａの中のアドレス０１０００および
０１０００１の場所１４０⁹、１４０¹⁰はｒ１を記憶する。

【００３３】 Ｌ１マッパ１０６ａ中の各々の場所は、直接にもしくはレベル−５のノード３
００^1-32の親を介してレベル−５のノード３００¹−３００³²に割当てられるル
ートインデックス１０２または次のマッパ１０６ｂ−ｃへのアドレスポインタを
記憶する。マッパレベル＿３ １０６ｃは、３２レベルのバイナリツリーのボト
ムレベルで、ノード１３８のｈ０およびノード１４０のｈ１の２つのホストノー
ドを含む。ホストノードのサーチは、キー１０４のすべてのビットのサーチを必
要とする。図２Ａに示されるように、ｈ０に対するルートインデックス１０２は
、Ｌ３＿マッパ１０６ｃ中の場所１４６⁴に記憶される。Ｌ１マッパ１０６ａと
異なり、Ｌ２マッパ１０６ｂおよびＬ３マッパ１０６ｃは直接にマッピングされ
ない。

【００３４】 マッパ１０６ｂおよび１０６ｃでは、ルートインデックス１０２は各々の可能
な入力ごとに記憶されない。ノードに対するルートインデックス１０２がマッパ
１０６ｂ−ｃに以前に記憶されたルートインデックス１０２と異なる場合にのみ
、ルートインデックス１０２が記憶される。マッパレベル＿２ １１２ｂに示さ
れる第１のサブツリーＡのレベル−３ノードを見ると、ノード１３２¹およびノ
ード１３２²に対するルートインデックス１０２はｒ０であり、したがって、ｒ
０に対するルートインデックスは、Ｌ２マッパ１０６ｂの中のノード１３２¹お
よびノード１３２²の両者について、場所１４２¹に記憶される。ノード１３２²
に対するサブツリーインデックスｓ０は場所１４２²に記憶される。レベル−３
のノード１３２⁴およびレベル−３のノード１３２⁵および１３２⁶と関連のルー
トインデックス１０２はｒ０であり、これは、前のノード１３２²に対して記憶
されたｓ０とは異なる。したがって、ｒ０はＬ２マッパ１０６ｂ中の次の場所１
４２³に記憶される。ルートｒ２は、ノード１３２⁷に対して、Ｌ２マッパ１０６
ｂ中の場所１４２⁴に記憶される。なぜなら、ノード１３２⁷は前のノード１３２ ⁶ と同じルートを共有しないからである。サブツリーインデックスｓ３は次のレ
ベル−３のノード１３２⁷に対して記憶される。したがって、ｓ３はＬ２マッパ
１０６ｂの中の場所１４２⁵に記憶される。前のノードからルート変更があると
きにだけルートインデックスを記憶することにより、ルートインデックス１０２
を記憶するのに必要なメモリが低減される。示されるように、マッパレベル＿２ １１２ｂの第１のサブツリーＡのレベル−３の８つのノード１３２^1-8につい
てルートインデックスを記憶するためには、Ｌ２マッパ１０６ｂの中の場所は５
つしか必要でない。ノンダイレクトマッパ１０６ｂ、１０６ｃは、図５と関連し
てより詳細に後述される。

【００３５】 図３は、この発明の原則に従う４０ビットのキー２１０のための最長一致プレ
フィックスルックアップテーブル２００を図示する。１つの実施例では、４０ビ
ットのキーは、８ビットのプレフィックスおよび３２ビットのＩＰアドレスを含
む。８ビットのプレフィックスは、３２ビットのＩＰアドレスと関連する仮想私
設網（ＶＰＮ）識別子であり得る。ルックアップテーブル２００は４つのマッパ
１０６ａ−ｄを含む。マッパ１０６ａは、図２Ａと関連して説明されたように、
ダイレクト・マップト・マッパである。マッパ１０６ｂ−ｄはインダイレクトマ
ッパである。マッパ１０６ａは、４０ビットのキー２１０の１６のＭＳＢに対応
する、Ｌ２マッパ１０６ｂに対するサブツリーインデックスまたはルートインデ
ックス１０２を記憶する。したがって、Ｌ１マッパは、第１のマッパレベル１１
２ａ（図２Ｂ）中の６４Ｋのノードの各々ごとに１つの、６４Ｋの可能な場所を
有する。Ｌ１マッパ１０６ａ中の対応する場所に記憶されるＬ１マッパエントリ
データ２２０ａは、パイプライン２０８およびＬ２インダイレクトマッパ１０６
ｂに転送される。Ｌ１マッパエントリデータ２２０ａが、キー２１０ｂの次の８
ビットを用いる次のレベルのサーチが必要であることを示せば、キー２１０ｂの
次の８ビットおよびＬ１マッパエントリデータ２２０ａに依存して、Ｌ２インダ
イレクトマッパ１０６ｂでサーチが行なわれる。

【００３６】 第２のレベルのサーチの結果がＬ２マッパエントリデータ２２０ｂ上に与えら
れ、これはパイプライン２０８およびＬ３インダイレクトマッパ１０６ｃに転送
される。第３のレベルのサーチは、キー２１０ｃの次の８ビットおよびＬ２マッ
パエントリデータ２２０ｂに依存して、Ｌ３インダイレクトマッパ１０６ｃで行
なわれる。

【００３７】 サーチの結果は、Ｌ３マッパエントリデータ２２０ｃ上を、パイプライン２０
８およびＬ４インダイレクトマッパ１０６ｄに与えられる。Ｌ３マッパエントリ
データ２２０ｃは、キー２１０ｄの最後の８ビットおよびＬ３マッパエントリデ
ータ２２０ｃに依存して、Ｌ４インダイレクトマッパ１０６ｄで行なわれる。

【００３８】 第４のサーチの結果はＬ４マッパエントリデータ２２０ｄ上に与えられる。キ
ー２１０に対する最長一致プレフィックスと関連するルートインデックス１０２
は、マッパ１０６ａ−ｄのうちの１つの中のただ１つの場所に記憶される。した
がって、パイプライン２０８に転送されるルートインデックス１０２は、ただ１
つのマッパエントリデータ２２０ａ−ｄに含まれる。マッパ１０６ａ−ｄのうち
１つ、たとえばマッパ１０６ｂにルートインデックス１０２を見出すと、残余の
マッパ１０６ｃ−ｄのサーチは必要ではなく、マッパ１０６ｃ−ｄはアクセスさ
れない。パイプライン２０８は、マッパエントリデータ２２０ａ−ｄのうち１つ
に含まれるルートインデックス１０２を選択するためのマルチプレクサ１０８（
図２Ａ）を含む。たとえば、マッパエントリデータ２２０ａ−ｄのＭＳＢは、ル
ートインデックスが含まれているか否かの表示を与えることができる。

【００３９】 マッパ１０６ａ−ｄと関連してパイプライン２０８を用いることにより、異な
るキー２１０による最長一致プレフィックステーブル２００の複数サーチを並行
して行なうことができる。パイプライン２０８は、４０ビットのルックアップテ
ーブル２００の複数のサーチを、必要に応じて、他のマッパ１０６ａ−ｄの各々
のサーチが完了するまで、４０ビットのキー２１０と関連の各マッパ１０６ａ−
ｄごとにマッパエントリデータ２２０ａ−ｄを記憶することによって並行して行
なって、４０ビットキー２１０に対応するルートインデックスを見出すのを可能
にする。したがって、ダイレクト・マップト・マッパ１０６ａへの単一のメモリ
アクセスを行なうことにより、受信したＩＰアドレスに対応するルートインデッ
クスに対するサーチリクエストがルックアップテーブル２００に発せられる。別
のキーに対応するルートインデックスに対するその後のサーチは、ダイレクト・
マップト・マッパ１０６ａのための次のメモリアクセスサイクルの中でルックア
ップテーブル２００に発せられ得る。

【００４０】 図４は、図３に示されたダイレクト・マップト・マッパ１０６ａに記憶可能な
マッパエントリのタイプを図示する。図２Ｂに示されたバイナリツリー中のいず
れのノードに対するマッパエントリも、ノーエントリ３００、ルートエントリ３
０２またはサブツリーエントリ記述子３０４を記憶することができる。マッパエ
ントリ３００、３０２、３０４の各タイプは、サブツリーフラグ３０６を含む。
サブツリーフラグ３０６の状態は、マッパエントリがサブツリーエントリ記述子
３０４であるか否かを示す。サブツリーフラグ３０６が‘１’にセットされれば
、マッパエントリはサブツリーエントリ記述子３０４であり、サブツリーインデ
ックス３１２を含む。サブツリーインデックス３１２は、次のノンダイレクト・
マップト・マッパ１０６ｂ−ｄに記憶されるサブツリーエントリ記述子３０４の
アドレスである。サブツリーエントリは図４と関連して後述される。サブツリー
フラグ３０６が‘０’ならば、ノーエントリフラグ３１４をチェックして、マッ
パエントリがノーエントリ３００であるかまたはルートエントリ３０２であるか
を判定する。ノーエントリフラグ３１４が‘０’ならば、エントリはノーエント
リ３００である。ノーエントリフラグ３１４が‘１’ならばエントリはルートエ
ントリ３０２であり、ルートインデックスフィールド３１０中に、キー１０４と
関連のルートインデックス１０２（図３）を記憶する。マルチプレクサ１０８（
図２Ａ）は、サブツリーフラグ３０６を用いて、ルートインデックス１０２（図
３）を含むマッパエントリデータ２２０ａ−ｄを選択する。

【００４１】 図５は、図２Ｂに示されたマッパレベル＿２ １１２ｂ中のノードに対応する
マッパ１０６ｂを図示する。マッパ１０６ｂは、サブツリーメモリ４００、マッ
パアドレス論理４０２およびサブツリーマッパ４１８を含む。マッパ１０６ａに
記憶されるキー２１０ａの最初の部分によって選択されたサブツリーインデック
ス３１２は、サブツリーメモリ４００に転送される。サブツリーメモリ４００は
、サブツリーインデックス３１２が選択するサブツリーエントリ４０４を含む。
サブツリーエントリ４０４はデータフィールド４０６およびポインタフィールド
４０８を含む。

【００４２】 図２Ｂに戻って、サブツリーエントリ４０４は、マッパレベル＿２ １１２ｂ
に示されるサブツリーのうちの１つのボトムレベルに対応する。マッパレベル＿
２ １１２ｂが８つのレベルを有すれば、各サブツリー（図示せず）のボトムレ
ベルは、各ノードに１つの、最大２５６のルートを有する。

【００４３】 続いて図５で、サブツリーエントリ４０４は、サブツリーのボトムレベル上の
各ノードに対応する２５６の可能なルートインデックス１０２（図３）へのアク
セスを提供する。ルートインデックス１０２（図３）はサブツリーマッパ４１８
に記憶される。２５６の可能なルートインデックスへのアクセスを提供するため
、稠密サブツリー記述子がデータフィールド４０６に記憶される。データフィー
ルド４０６は２５６ビット幅であり、サブツリーのボトムレベルで各ノードごと
に１ビットを与える。データフィールド４０６は、図６Ａおよび図６Ｂと関連し
てより詳細に後述される。ポインタフィールド４０８は２５６ビット幅であり、
１６の１６ビットポインタの記憶を可能にする。各ポインタは、サブツリーマッ
パ４１８中に、連続した１６のマッパエントリに対するベースアドレスを記憶し
て、２５６のルートインデックスへのアクセスを与える。したがって、ポインタ
フィールド４０８は、サブツリーのボトムレベルの各ノードごとにサブツリーマ
ッパ４１８中のマッパエントリへのポインタを間接的に与えることができる。ポ
インタフィールド４０８は図６と関連してより詳細に説明される。

【００４４】 データフィールド４０６中の稠密サブツリー記述子に記憶されたサブツリーデ
ータ４１２とポインタフィールド４０８に記憶されたサブツリーポインタ４１４
とはマッパアドレス論理４０２に転送される。マッパアドレス論理４０２は、キ
ー２１０ｂの次の部分（次の８ビット）も受ける。

【００４５】 マッパアドレス論理４０２は、キー２１２ｂの次の８ビットに依存するサブツ
リーのボトムレベルのノードと関連のマッパエントリ、すなわちサブツリーデー
タ４１２およびサブツリーと関連のサブツリーポインタ４１４のマッパアドレス
４１６を判定する。マッパアドレス４１６は、サブツリーマッパ４１８中のマッ
パエントリを選択する。サブツリーマッパ４１８は、ダイレクト・マップト・マ
ッパ１０６ａに対して、図４と関連して説明されたのと同じタイプのマッパエン
トリを含む。マッパデータエントリ２２０ｂの中身が、その後のサーチが必要で
あるか否かを決定する。マッパエントリデータ２２０ｂが、次のマッパレベル１
１２ｃ（図２Ｂ）中に別のサブツリーエントリ４０４が存在することを示すサブ
ツリーインデックス３１２（図４）を含めば、その後のサーチが必要である。

【００４６】 キー２１０ｂの第２の部分は、選択されたサブツリーのボトムレベル中のノー
ドを選択する。サブツリーポインタ４１４は、サブツリー中のノードと関連のベ
ースアドレスを選択し、サブツリーデータ４１２は、ベースアドレスと関連のマ
ッパエントリのブロック内のオフセットを選択する。マッパアドレス論理４０２
は、図７と関連して後述される。

【００４７】 図６Ａはサブツリーのバイナリツリー表示である。示されたサブツリーは５つ
のレベルを含む。サブツリーは、３つのルートインデックスｒ１、ｒ２およびｒ
３ならびに２つのサブツリーインデックスｓ０およびｓ１を含む。サブツリーの
ボトムレベルには３２個のノード５００¹−５００³²が存在する。ボトムレベル
の各ノード５００¹−５００³²と関連のルートインデックスまたはサブツリーイ
ンデックスが以下の表１に示される。

【００４８】

【表１】

【００４９】 図６Ｂは、図６Ａに示されたサブツリーのボトムレベル中のノードに対応する
、図５に示されたデータフィールド４０６に記憶された稠密サブツリー記述子を
図示する。データフィールド４０６は、図６Ａに示されたサブツリーのボトムレ
ベル中の各ノード５００ごとに１ビットの、３２ビットを含む。データフィール
ド４０６中のビット５０２¹−５０２³²は以下のように割当てられる。前のノー
ドのルートインデックスを用いるならば、データフィールド４０６中のビットを
‘０’にセットし、サブツリーマッパ４１８（図５）に記憶された次のルートイ
ンデックスを用いるならば、‘１’にセットして次のマッパエントリアドレスを
増分する。ルートが特定されなければ、データフィールド４０２中の最初のビッ
トは、マッパエントリ５０４¹に記憶されたデフォルトルートｒ０を選択する。
特定されたルートがないため、こうして、ビット５０２¹を‘０’にセットして
デフォルトルートを選択する。マッパエントリ５０４¹に記憶されたデフォルト
ルートｒ０は、次の３つのノード５００²−５００⁴に対して選択され、すなわち
、対応するビット５０２²−５００⁴はデータフィールド４０６中で‘０’にセッ
トされて、５０２¹が用いた前のルートインデックスを用いる。ノード５００⁵で
はルート変更がある。

【００５０】 マッパエントリ５０４²に記憶される、ノード５００⁵に用いられるルートｒ１
はノード５０６⁶と共有される。したがって、ビット５０２⁵は、ルート変更を示
す‘１’であり、サブツリーマッパ４１８（図５）中のマッパエントリ５０４²
を選択する。ビット５０２⁶は、５０２⁵に記憶されるルートインデックスをこの
ノードに用いるべきであることを示す‘０’である。ノード５００⁷に対しては
いずれのルートも与えられないため、ルート変更があり、デフォルトルートｒ０
を記憶するサブツリーマッパ４１８（図５）中のマッパエントリ５０４³を必要
として、ビット５０２⁷に‘１’が記憶される。

【００５１】 ノード５００⁸は前のノード５００⁷と同じルートを共有し、サブツリーマッパ
４１８（図５）で新たなマッパエントリは必要ない。ノード５００⁸に対応する
ビット５０２⁸は‘０’にセットされる。ノード５００⁹は前のノード５００⁸と
は異なるルートを有し、サブツリーマッパ４１８（図５）で新たなマッパエント
リが必要である。ノード５００⁹に対応するビット５０２⁹は‘１’にセットされ
、次の連続するメモリ場所中のサブツリーマッパ４１８（図５）に、ｒ２を記憶
するマッパエントリ５０４⁴が加えられる。

【００５２】 ノード５００¹⁰は、前のノード５００⁹とは異なるルートを有し、サブツリー
マッパ４１８（図５）で新たなルートエントリが必要である。ノード５００¹⁰に
対応するビット５０２¹⁰は‘１’にセットされ、ｓ０を記憶するマッパエントリ
５０４⁵が、次の連続するメモリ場所中のサブツリーマッパ４１８（図５）に加
えられる。

【００５３】 ノード５００¹¹は、前のノード５００¹⁰とは異なるルートを有し、サブツリー
マッパ４１８（図５）で新たなマッパエントリが必要である。ノード５００¹¹に
対応するビット５０２¹¹は‘１’にセットされ、ｒ２を記憶するマッパエントリ
５０４⁶が、次の連続するメモリ場所中のサブツリーマッパ４１８（図５）に加
えられる。

【００５４】 ノード５００¹²および５００¹³は、前のノード５００¹¹と同じルートを共有し
、サブツリーマッパ４１８（図５）で新たなマッパエントリは必要ない。ノード
５００¹²に対応するビット５０２¹²およびノード５００¹³に対応するビット５０
２¹³はデータフィールド４０６中で‘０’にセットされる。

【００５５】 ノード５００¹⁴は前のノード５００¹³とは異なるルートを有し、サブツリーマ
ッパ４１８（図５）で新たなマッパエントリが必要である。ノード５００¹⁴に対
応するデータフィールド４０６中のビット５０２¹⁴は‘１’にセットされ、ｓ１
を記憶するマッパエントリ５０４⁷がサブツリーマッパ４１８（図５）に加えら
れる。ノード５００¹⁵は前のノード５００¹⁴とは異なるルートを有し、サブツリ
ーマッパ４１８（図５）で新たなマッパエントリが必要である。ノード５００¹⁵ に対応する、データフィールド中のビット５０２¹⁵は‘１’にセットされ、サブ
ツリーマッパ４１８（図５）に、ｒ２を記憶するマッパエントリ５０４⁸が加え
られる。ノード５００¹⁶は前のノード５００¹⁵と同じルートを共有し、サブツリ
ーマッパ４１８（図５）で新たなマッパエントリは必要ない。

【００５６】 ノード５００¹⁷は前のノード５００¹⁶とは異なるルートを有し、サブツリーマ
ッパ４１８（図５）で新たなマッパエントリが必要である。ノード５００¹⁷に対
応する、データフィールド４０６中のビット５０２¹⁷は‘１’にセットされ、ｒ
３を記憶するマッパエントリ５０４⁹がサブツリーマッパ４１８（図５）に加え
られる。

【００５７】 ノード５００¹⁸−５００³²はすべてノード５００¹⁷と同じルートを共有し、サ
ブツリーマッパ４１８（図５）で新たなマッパエントリは必要ない。対応するビ
ット５０２¹⁸−５０２³²は‘０’にセットされる。したがって、３２個のノード
５００¹−５００³²について、ルートエントリ３０２（図４）またはサブツリー
エントリ３０４（図４）を記憶するには、マッパエントリ５０４^1-9が９つ必要
である。

【００５８】 ノード５００¹−５００³²に対応するマッパエントリ５０４¹−５０４⁹は、デ
ータフィールド４０６に記憶される稠密サブツリー記述子に記憶される‘１’の
数を計算することにより、サブツリーマッパ４１８（図５）中でインデックス付
けされる。たとえば、ノード５００²⁸に対応するマッパエントリ５０４¹−５０
４⁹を見出すには、データフィールド４０６のビット５０２¹−５０２²⁸に記憶さ
れる‘１’の数をカウントする。‘１’の数が８であると、対応するマッパエン
トリはデフォルトルートから８番目の場所、すなわち、マッパエントリ５０４⁹
である。

【００５９】 ルート変更がある場合にのみマッパエントリを記憶することにより、サブツリ
ーマッパ４１８（図５）中のサブツリー当りのマッパエントリ５０４¹−５０４⁹ の数が減少する。

【００６０】 図７は図５に示されたポインタフィールド４０８を図示する。ポインタフィー
ルド４０８は、サブツリーマッパ４１８（図５）中の連続する１６のマッパエン
トリ場所５０４¹−５０４¹⁶（図６Ｂ）のブロックのベースアドレスを記憶する
ためのブロックベースアドレスフィールド６００¹、６００²を含む。連続する１
６のマッパエントリのブロック６０２¹、６０２²中のサブツリーマッパ４１８（
図５）にメモリが割当てられる。８レベルのサブツリーは異なるルートを２５６
まで有することができ、２５６のすべてのルートを記憶するためには、ブロック
６０２¹、６０２²が１６個必要である。必要なブロック６０２の数は、サブツリ
ーに対するルートの数に依存する。ブロックベースアドレス６０２¹、６０２²を
ブロックベースアドレス（図示せず）のフリーリストから除くことにより、ブロ
ック６０２を特定のサブツリーに割当てる。メモリにアドレスのフリーリストを
与えるための方法は技術分野では周知である。

【００６１】 １６のマッパエントリ５０４^1-16のメモリブロックを割当てることにより、サ
ブツリーマッパ４１８（図５）中のメモリの扱いがより容易になる。なぜなら割
当てられた１６個の場所は連続しているからである。

【００６２】 図８は、図５に示されたマッパアドレス論理４０２を図示する。マッパアドレ
ス論理４０２は、オフセット論理７００、ポインタ論理７０２およびアダー論理
７０４を含む。オフセット論理７００はノードセレクト論理７０６および１カウ
ント論理７０８を含む。ポインタ論理はベースアドレスセレクト論理７１０を含
む。

【００６３】 ノードセレクト論理７０６は、キー２１０ｂの８ビットに対応する、サブツリ
ーデータ４１２中のノード５００（図６Ｂ）を選択する。対応するノード番号は
ノードセレクト７１８上を１カウント論理７０８に転送される。１カウント論理
７０８は、サブツリーデータフィールド４０６に記憶された‘１’の数を、選択
されたノード５００に対応するビットまでカウントする。１の数はブロックセレ
クト７１２上をポインタ論理７０２へおよびブロックオフセット７１４上をアダ
ー論理７０４へ転送される。

【００６４】 ８ビット幅のカウントフィールドを必要とする２５６ビットのサブツリーデー
タフィールド４０６に記憶される‘１’は最大で２５６個であり得る。８ビット
カウントフィールドは２つのフィールドに分割され、４つのＭＳＢがブロックセ
レクト７１２を与え、４つの最下位ビット（ＬＳＢ）がブロックオフセット７１
４を与える。

【００６５】 たとえば、８ビットキー２１０ｂが‘０１０００１００’である場合、ノード
番号６８を選択し、サブツリーデータ４１２の最初の６８ビットに記憶される‘
１’が２７個存在すれば、カウントは１Ｃ Ｈｅｘ（０００１１１００）、ＭＳ
Ｂ（０００１）である。すなわち、ブロックセレクト７１４、セレクトブロック
６０２¹（図６）およびＬＳＢ（１１００）である。すなわち、ベースブロック
オフセットセレクトマッパエントリ５０４¹¹（図６）であり、すなわちブロック
５０２¹中の１２番目のエントリである。

【００６６】 ベースアドレスセレクト論理７１０は、オフセット論理７００から転送される
ブロックセレクト７１２に依存して、サブツリーポインタ４１４からベースアド
レス７１６を選択する。アダー論理７０４は、オフセット論理７００から転送さ
れるブロックオフセット７１４をベースアドレス７１６に加算し、マッパアドレ
ス４１６を与える。マッパアドレス４１６はマッパ１０６ｂ−ｄ中のマッパエン
トリ５０４（図６Ｂ）のインデックスである。

【００６７】 図９は、この発明の原則に従う、ルックアップテーブル２００中のキー２１０
（図３）に対して最長一致プレフィックスをサーチするためのステップを図示す
るフローチャートである。

【００６８】 ステップ８００で、キー２１０ａ（図３）の最初の部分がマッパ１０６ａへの
インデックスとして転送される。処理はステップ８０２に継続する。

【００６９】 ステップ８０２で、キー２１０ａ（図３）の最初の部分によってインデックス
付けされた第１のレベルのマッパ中のマッパエントリ５０４（図６Ｂ）に記憶さ
れたマッパエントリデータ２２０ａ（図３）は、次のレベルのさらなるサーチが
必要であるか否かを判定する。必要ならば、処理はステップ８０４に継続する。
必要なければ、第１のレベルのマッパ中のインデックス付けされたマッパエント
リ５０４（図６Ｂ）中のルートエントリ３０２（図４）が、キーに対して、対応
する最長プレフィックスルートを記憶し、処理はステップ８０８に継続する。

【００７０】 ステップ８０４で、次のレベルのマッパ１０６ｂ−ｄがサーチされる。次のレ
ベルのマッパのためのインデックスは、前のレベルのマッパ中のインデックス付
けされたマッパエントリ５０４（図６Ｂ）中のサブツリーエントリ記述子３０４
（図４）に記憶されたサブツリーインデックス３１２と、キー２１０ｂ−ｄの次
の部分とに依存する。処理はステップ８０６に継続する。

【００７１】 ステップ８０６で、次のレベルのマッパ中のインデックス付けされたマッパエ
ントリ５０４（図６Ｂ）は、キーに対する、対応する最長プレフィックスルート
インデックスまたはさらなるサーチが必要であることを示すサブツリーインデッ
クスを記憶する。さらなるサーチが必要ならば、処理はステップ８０４に継続す
る。必要なければ、処理はステップ８０８に継続する。

【００７２】 ステップ８０８で、マッパ１０６ａ−ｄのうち１つの中のマッパエントリ５０
４（図６Ｂ）に記憶されたルートインデックス１０２（図３）は、ルートインデ
ックス１０２（図３）としてルックアップテーブル２００から転送される。処理
は完了する。

【００７３】 深度拡張（depth expansion） 図３に示されたルックアップテーブル２００に記憶可能なルートインデックス
１０２（図３）の数は、サブツリーマッパ４１８（図５）中の利用可能なマッパ
エントリ５０４（図６Ｂ）の数によって限定される。たとえば、各々のサブツリ
ーマッパ４１８（図５）が１２８Ｋのマッパエントリを含みかつルックアップテ
ーブル中にサブツリーマッパ４１８（図５）が２つ存在すれば、ルックアップテ
ーブル２００中に最大で２５６Ｋのルートインデックス１０２（図３）を記憶可
能である。１２８Ｋのマッパエントリを有するサブツリーマッパ４１８（図５）
は１７ビットのインデックスを必要とする。５１２Ｋのマッパエントリを有する
サブツリーマッパ４１８（図５）は１９ビットのインデックスを必要とする。ル
ックアップテーブル２００中の２つの５１２Ｋサブツリーマッパ４１８（図５）
は、３２ビットＩＰｖ４デスティネーションアドレスのために、可能な４０億個
のルートインデックス１０２（図３）のうち１００万個のための記憶を提供する
。

【００７４】 ルートインデックス１０２（図３）を記憶するためのマッパエントリ５０４（
図６Ｂ）の数は、複数のルックアップテーブル２００を設けることによって増や
すことができる。複数のルックアップテーブルは、ルックアップテーブル２００
のうち１つの中のサブツリーマッパ４１８（図５）のマッパエントリ５０４（図
６Ｂ）に記憶された、サーチキー２１０に対応する値を求めて並行してサーチさ
れる。

【００７５】 図１０Ａは深度拡張のための実施例を図示する。２つのルックアップテーブル
、すなわちマスタルックアップテーブル２００ａおよびスレーブルックアップテ
ーブル２００ｂが示される。しかしながら、ルックアップテーブルの数は示され
た２つに限定されるのではなく、１つよりも多くのスレーブルックアップテーブ
ル２００ｂを加えることができる。

【００７６】 ルックアップテーブル２００ａ−ｂの各々は、同じサーチキー２１０によって
並行してサーチされる。サーチキー２１０に対応するルートインデックス１０２
（図３）は、ルックアップテーブル２００ａ−ｂのうち１つの中のサブツリーマ
ッパ４１８（図５）またはルックアップテーブル２００ａ、２００ｂの両者の中
のダイレクトマッパ１０６ａに記憶される。最終ルートインデックス９００は、
両者のルックアップテーブル２００ａ、２００ｂの並行したサーチの後に見出さ
れる。

【００７７】 図１０Ｂは、図１０Ａに示された実施例のルックアップテーブル２００ａの１
つを図示する。ルックアップテーブル２００ａ−ｂの各々は、図３と関連してル
ックアップテーブル２００について既に説明されたようなマッパ１０６ａ−ｄお
よびパイプライン２０８ならびにドライバ論理９０２を含む。ルックアップテー
ブル２００ａは、サーチキーに対応するルートインデックスを求めて、マッパ１
０６ａ−ｄ中の複数レベルサーチを行なう。各レベルのサーチ結果は、マッパエ
ントリデータ２２０ａ−ｄ上をパイプライン２０８に転送される。パイプライン
２０８は、サーチ９０４の結果をドライバ論理９０２に転送する。ルックアップ
テーブル２００ａ−ｂの各々の中のマッパ１０６ａのマッパエントリ５０４（図
６Ｂ）はサブツリーエントリ３０４（図４）を記憶するが、ルートエントリ３０
２（図４）は、マスタルックアップテーブル２００ａ中のマッパ１０６ａにしか
記憶されない。ルートエントリ３０２の代わりに、スレーブルックアップテーブ
ル２００ｂ中のマッパ１０６ａのマッパエントリ５０４（図６Ｂ）にノーエント
リ３００（図４）が記憶される。マッパ１０６ａ中でただ１つのルックアップテ
ーブルにルートインデックスを配することにより、ルックアップテーブルを選択
して最終ルートインデックス９００を与えることを回避する。この結果、スレー
ブルックアップテーブル２００ｂ中のメモリ６４Ｋが与えられる。これは、ルー
トインデックスを記憶するのに用いることはできないが、図３と関連して説明さ
れたように、同じルックアップテーブルをマスタルックアップテーブルとしてま
たはスレーブルックアップテーブルとして構成できるようにする。代替的な実施
例では、マッパ１０６ａを有しないスレーブルックアップデバイスを設けること
ができる。ルートインデックス１０２（図３）をマッパ１０６ａ中のルートエン
トリ３０２（図４）に記憶すれば、サーチは、マスタルックアップテーブル２０
０ａ中のマッパ１０６ａで終了する。

【００７８】 図１０Ａに示されたように、マスタルックアップテーブル２００ａおよびスレ
ーブルックアップテーブル２００ｂは最終ルートインデックス９００を共有する
。最終ルートインデックス９００を記憶するルックアップテーブル２００ａ、２
００ｂはルートインデックス１０２（図３）を与える。ルックアップテーブル２
００ａ、２００ｂの各々が別個のデバイスならば、最終ルートインデックス９０
０を共有することにより、各デバイスの外部ピンのカウントが減少する。いかな
るときにも、最終ルートインデックス９００を駆動するのは、ルックアップテー
ブル２００ａ、ｂのうち１つだけである。

【００７９】 サーチキー２１０と関連のルートインデックスをルックアップテーブル２００
ａ、２００ｂの両者に記憶して、ルックアップテーブルの両者が同時に最終ルー
トインデックス９００を駆動するエラー状態を回避するため、各ルックアップテ
ーブル２００ａ、ｂはデバイスコード９０６を記憶する。３ビットのデバイスコ
ードにより、拡張ルックアップテーブルが８つのデバイスを含むことが可能にな
る。

【００８０】 ドライバ論理９０２は、サーチ９０４の結果がルートインデックス１０２（図
３）を含むか否かを判定する。含んでいれば、ルックアップテーブル２００ａ中
のドライバ論理９０２は、バスリクエスト信号（図示せず）上に、最終ルートイ
ンデックス９００を駆動する意図を信号で伝える。２つ以上のルックアップテー
ブル２００ａ、２００ｂが同時にルートインデックス信号を駆動する意図を信号
で伝えれば、ルートインデックスは、ルックアップテーブル２００ａ、２００ｂ
により、最も低いデバイスコードを与えられる。バスリクエスト信号を用いるこ
とによりバス競合を解決するための方法は技術分野で周知である。

【００８１】 図１０Ｃは、サーチキー２１０に対応する値を記憶するのに利用可能なマッパ
エントリの数を増やすために深度拡張を与える別の実施例を図示する。図１０Ｃ
に示される実施例では、２つのルックアップテーブル２００ｃ−ｄ、すなわちマ
スタルックアップテーブル２００ｃおよびスレーブルックアップテーブル２００
ｄが値を記憶するために設けられる。しかしながら、ルックアップテーブルの数
は示された２つに限定されるものではなく、マッパエントリの数は、より多くの
スレーブルックアップテーブル２００ｄを加えることによって増やすことができ
る。サーチキー［３９：０］２１０に対応するルックアップテーブル２００ｃ−
ｄのうち１つの中のマッパエントリに記憶される値に対するサーチは、ルックア
ップテーブル２００ｃ−ｄで並行して行なわれる。

【００８２】 図１０Ｄは、図１０Ｃに示された実施例のスレーブルックアップテーブル２０
０ｄを図示する。各々のルックアップテーブルは、図３と関連してルックアップ
テーブル２００について説明されたような、マッパ１０６ａ−ｄを含む。ルック
アップテーブル２００ｃ−ｄの各々の中のマッパ１０６ａのマッパエントリは、
サブツリーエントリ３０４（図４）を記憶する。各々のルックアップテーブルｃ
−ｄは、マッパ１０６ａ中のマッパエントリ５０４（図６Ｂ）に記憶されたサブ
ツリーエントリ記述子３０４（図４）に記憶されたサブツリーインデックス３１
２を次のマッパ１０６ｂ−ｄに転送する。しかしながら、ルートインデックス１
０２（図３）は、マスタルックアップテーブル２００ｃ中のマッパ１６ａにのみ
記憶される。スレーブルックアップテーブル２００ｄ中のマッパ１０６ａにノー
エントリを記憶して、キーに対応するルートインデックスを１つよりも多くのル
ックアップテーブル２００ｂ、２００ｄに記憶しないようにする。

【００８３】 スレーブルックアップ２００ｄの複数レベルのサーチ９０４の結果は最終イン
デックス論理１００４に転送される。最終インデックス論理１００４は、複数レ
ベルサーチ９０４の結果およびマスタルックアップテーブル２００ｃから転送さ
れた入結果（incoming result）１０００ａを出結果（outgoing result）１００
２ａとして転送する。ルートインデックス１０２（図３）が複数レベルサーチ９
０４の結果に含まれれば、複数レベルサーチの結果が出結果１００２ａとして転
送される。ルートインデックス１０２（図３）が入結果１０００ａに含まれれば
、入結果１０００ａが出結果１００２ａとして転送される。ルートインデックス
１０２（図３）が入結果１０００ａまたは複数レベルサーチ９０４の結果のいず
れにも含まれなければ、複数レベルサーチ９０４の結果が出結果１００２ａとし
て転送される。

【００８４】 図１０Ｃに示されるように、マスタルックアップテーブル２００ｃおよびスレ
ーブルックアップテーブル２００ｄは、入結果１０００ａで標識付けられた共通
のバスを介して接続される。ルートインデックス１０２（図３）は、出結果１０
０２ａの上を、スレーブルックアップテーブル２００ｄから転送されるのみであ
る。１つよりも多くのスレーブルックアップテーブル２００ｄが存在する場合、
最後のスレーブルックアップテーブルにより、拡張ルックアップテーブルに対す
るルートインデックス１０２（図３）が与えられる。この実施例は、図１０Ａと
関連して説明されたマルチドライバ最終ルートインデックス９００の実現例を回
避するが、入結果１０００ａ用に、より多くのデバイス外部ピンが必要である。

【００８５】 図１１Ａ−Ｂは、ルックアップテーブル２００ａ−ｂ（図１０Ａ）または２０
０ｃ−ｄ（図１０Ｃ）中の、図２Ｂに示されたルートの分布のバイナリツリー表
示を図示する。

【００８６】 図１１Ａは、マスタルックアップテーブル２００ａ（図１０Ａ）または２００
ｃ（図１０Ｃ）に記憶されたルートのバイナリツリー表示を図示する。図２Ｂに
示されたルートのバイナリツリー表示に示されるサブツリーＢは、マスタルック
アップテーブル２００ａには含まれない。ノード１３０¹−１３０²²および１３
０^24-32は、図３と関連して説明されたように、ルックアップテーブル２００ａ
中のマッパ１０６ａでコード化される。サブツリーＢがインデックス付けされる
ノードは、それがマスタルックアップテーブル２００ａに記憶されれば、Ｘでグ
ラフィックに表わされ、プルーニングされたサブツリーを示す。マスタルックア
ップテーブル２００ａ中のノード１３０²³に対応するマッパエントリ５０４（図
６Ｂ）は、もはやサブツリーＢへのサブツリーインデックス３１２（図４）を記
憶しない。代わりに、ノード１３０²³に対応するマッパエントリが別のスレーブ
ルックアップテーブル２００ｂ中のサブツリーマッパ４１８（図５）に記憶され
ることを示すマスタルックアップテーブル２００ａ中の、ノード１３０²³に対応
するマッパエントリ５０４（図６Ｂ）に、ノーエントリ３００（図４）が記憶さ
れる。

【００８７】 図１１Ｂは、スレーブルックアップテーブル２００ｂ（図１０Ａ）または２０
０ｄ（図１０Ｃ）中のサブツリーマッパ４１８（図５）中のマッパエントリ５０
４（図６Ｂ）に記憶されるルートのバイナリツリー表示を図示する。スレーブル
ックアップテーブル２００ｂに記憶されるルートのバイナリツリー表示は、サブ
ツリーＡが含まれないという点で、図２Ｂに示されたバイナリツリー表示と異な
っている。したがって、図２Ｂと関連して説明されたように、ノード１３０¹−
１３０³および１３０⁵−１３０³²がコード化される。スレーブルックアップテー
ブル２００ｂ中のノード１３０⁴に対応するマッパエントリ５０４（図６Ｂ）は
、もはやサブツリーＡへのサブツリーインデックス３１２（図４）を記憶しない
。代わりに、スレーブルックアップテーブル２００ｂ中のノード１３０⁴に対応
するマッパエントリは、ノード１３０⁴に対応するマッパエントリが別のルック
アップテーブルに記憶されることを示すノーエントリ３００（図４）を記憶する
。サブツリーＡへのサブツリーインデックスおよびしたがってホスト１３８（図
１１Ａ）へのルートインデックスはマスタルックアップテーブル２００ａに記憶
され、サブツリーＢへのサブツリーインデックスおよびしたがってホスト１４０
へのルートインデックスはスレーブルックアップテーブル２００ｂに記憶される
。スレーブルックアップテーブル２００ｂ、２００ｄはサブツリーに対する結果
のみを記憶する。すなわち、スレーブルックアップテーブル２００ｂ、２００ｄ
は第１のレベルのマッパ１０６ａの結果を記憶しない。

【００８８】 図１１Ａおよび図１１Ｂを参照して、キー２１０ａの最初の部分による、スレ
ーブマッパレベル＿１ １１０４ａまたはマスタマッパレベル＿１ １１０２（
図３）中のノード１３０⁹−１３０¹²のいずれに対するサーチの結果も、マスタ
ルックアップテーブル２００ａ、２００ｃ中のマッパ１０６ａのマッパエントリ
５０４（図６Ｂ）中のルートエントリ３０２（図４）と、スレーブルックアップ
テーブル２００ｂ、２００ｄ中のマッパ１０６ａのマッパエントリ５０４（図６
Ｂ）に記憶されるノーエントリ３００（図４）とに記憶されるｒ１ １１６とな
る。マスタルックアップテーブル２００ａ、２００ｃに記憶されるルートエント
リ３０２（図４）は、入結果１０００ａ上をスレーブルックアップテーブル２０
０ｂ、２００ｄに転送され、スレーブルックアップテーブル２００ｂ、２００ｄ
により出結果１００２ａ上を転送される。

【００８９】 キー２１０ａの最初の部分による、ノード１３０⁴に対するサーチの結果は、
マスタルックアップテーブル２００ａ中のマッパ１０６ａのマッパエントリ５０
４（図６Ｂ）中にサブツリーエントリ記述子３０４（図４）に記憶されたサブツ
リーＡに対するサブツリーインデックス３１２（図４）となる。サブツリーイン
デックス３１２はマスタルックアップテーブル２００ａ中のマッパ１０６ｂに転
送され、マスタルックアップテーブル２００ａに記憶されるルートエントリ３０
２（図４）に対するサーチを継続する。

【００９０】 キー２１０の最初の部分による、ノード１３０²³に対するサーチの結果は、マ
スタルックアップテーブル２００ａ中のマッパ１０６ａのマッパエントリ５０４
（図６Ｂ）に記憶されるサブツリーエントリ記述子３０４（図４）と、スレーブ
ルックアップテーブル２００ｂ中のマッパ１０６ａのマッパエントリ５０４（図
６Ｂ）に記憶されるノーエントリ３００（図４）とである。したがって、ルート
エントリ３０２（図４）に対するサーチは、スレーブルックアップテーブル２０
０ｂ中のマッパ１０６ｂで、キー２１０ｂの次の部分を用いて継続する。

【００９１】 図１２は、図１０Ａに示されたルックアップテーブル２００ａ−ｂ中のマッパ
エントリ５０４（図６Ｂ）に記憶されるべきルートエントリ３０２（図４）を分
散するための方法を図示するフローチャートである。同じ方法は、図１０Ｃに示
されたルックアップテーブル２００ｃ−ｄに当てはまる。マッパエントリに記憶
されるべきルートエントリ３０２（図４）はまず、ルックアップテーブル２００
ａ−ｂに記憶される前に、プロセッサ（図示せず）によってメモリに記憶される
。

【００９２】 ルートエントリ３０２（図４）がメモリに記憶される間、ルックアップテーブ
ル２００ａ−ｂ（図１０Ａ）の各々に記憶されるべきルートエントリ３０２（図
４）の数がカウントされる。マッパレベル＿１ １１０４ａ（図１１Ｂ）に対す
るルートエントリ３０２（図４）は、ルックアップテーブル２００ａ中のマッパ
１０６ａに記憶される。マッパレベル＿１ １１０４ａ（図１１Ｂ）に対するサ
ブツリーエントリ（図４）は、ルックアップテーブル２００ａ−２００ｂの各々
の中のマッパ１０６ａに記憶される。

【００９３】 ステップ１２００で、ルックアップテーブル２００ａ−２００ｂ（図１０Ａ）
の各々の中のマッパ１０６ａのサブツリーエントリ３０４（図４）の各々ごとの
、記憶されるべきルートエントリ３０２（図４）の数を計算して、どのようにル
ートエントリ３０２（図４）をルックアップテーブル２００ａ−ｂ（図１０Ａ）
の中に分散すべきかを判定する。ルートエントリ３０２（図４）を記憶するのに
必要なマッパエントリ５０４（図６Ｂ）の総数を判定した後、処理はステップ１
２０２に継続する。

【００９４】 ステップ１２０２で、サブツリーに対して記憶されるべきマッパエントリ５０
４（図６Ｂ）の総数を、ルックアップテーブル２００ａ−ｂ（図１０Ａ）の数で
除算して、各ルックアップテーブル２００ａ−ｂ（図１０Ａ）に記憶すべきルー
トエントリ３０２（図４）の数を定める。処理はステップ１２０４に継続する。

【００９５】 ステップ１２０４で、ルートエントリ３０２（図４）は、選択されたルックア
ップテーブル２００ａ−ｂ中のサブツリーマッパ４１８（図５）中のマッパエン
トリ５０４（図６Ｂ）に記憶される。処理はステップ１２０６に継続する。

【００９６】 ステップ１２０６で、選択されたルックアップテーブル２００ａ−ｂ（図１０
Ａ）中のサブツリーマッパ４１８（図５）のマッパエントリ５０４（図６Ｂ）に
記憶されたルートエントリの数が１／ｎ未満ならば、なおここでｎは利用可能な
ルックアップテーブル２００ａ−ｂ（図１０Ａ）の数であるが、プロセスはステ
ップ１２０４に続く。それ以上ならば、選択されたルックアップテーブル２００
ａ−ｂはマッパエントリの総数の１／ｎを記憶しており、処理はステップ１２０
８に継続する。

【００９７】 ステップ１２０８で、選択されたルックアップテーブル２００ａ−ｂはマッパ
エントリの総数の１／ｎを記憶し、選択されたルックアップテーブル２００ａ−
ｂのいずれの残余のサブツリーノードに対しても、ノーエントリ３００（図４）
を記憶する。それぞれのサブツリーに対するルートインデックスは、現在選択さ
れたルックアップテーブルに記憶されないからである。処理はステップ１２１０
に続く。

【００９８】 ステップ１２１０で、すべてのルートエントリが記憶されれば、処理は完了す
る。記憶されていなければ、処理はステップ１２１２に継続する。

【００９９】 ステップ１２１２で、次のルックアップテーブル２００ａ−ｂ（図１０Ａ）が
選択される。処理はステップ１２０４に続く。

【０１００】 ルートエントリは、ＩＰアドレスに対応するルートインデックスに対するサー
チの前に、ルックアップテーブル２００ａ−ｂ（図１０Ａ）の中に分散される。
サーチは、ルックアップテーブル２００ａ−ｂ（図１０Ａ）の各々の中で並行し
て行なわれる。ルックアップテーブルの各々の中で並行して実現されるサーチの
ための方法が、ルックアップテーブル２００ａ−ｂ（図１０Ａ）の１つのために
説明される。

【０１０１】 図１３は、図１０Ｃに示されたルックアップテーブル２００ｃ−ｄのいずれの
１つにも記憶されるサーチキーに対応する値に対する、サーチキーによるサーチ
のための方法を図示するフローチャートである。

【０１０２】 ステップ１３００で、ルックアップテーブル２００ｃ−ｄ（図１０Ｃ）の各々
はサーチキー２１０を受ける。ルックアップテーブル２００ｃ−ｄの各々の中の
マッパ１０６ａは、キー２１０ａの最初の部分に対応する値を求めてサーチされ
る。処理はステップ１３０２に継続する。

【０１０３】 ステップ１３０２において、マッパ１０６ａ内のマッパエントリ５０４（図６
Ｂ）に記憶されたエントリが読出される。マスタルックアップテーブル２００ｃ
中のマッパエントリ５０４（図６Ｂ）は、ノーエントリ３００（図４）、ルート
エントリ３０２（図４）またはサブツリーエントリ記述子３０４（図４）を記憶
し得る。スレーブルックアップテーブル２００ｄ内のマッパエントリ５０４（図
６Ｂ）は、ノーエントリ３００（図４）およびサブツリーエントリ記述子３０４
（図４）を記憶し得る。それぞれのルックアップテーブル２００内のマッパエン
トリがルートエントリ３０２（図４）を記憶していれば、そのエントリは有効な
値であり、ルックアップテーブル２００ｃ−２００ｄ内の後続のマッパ１０６ｂ
−ｄのさらなるサーチは必要はなく、処理はステップ１３１０へ進む。そうでな
ければ、処理はステップ１３０４へ進む。

【０１０４】 ステップ１３０４において、このエントリがサブツリーエントリ記述子３０４
（図４）を記憶していれば、ルックアップテーブル２００ｃ−ｄ内のさらなるサ
ーチが必要となり、処理はステップ１３０６へ進む。そうでなければ、このエン
トリはノーエントリを記憶しており、これがさらなるサーチが必要でないことを
示しているので、処理はステップ１３１０へ進む。

【０１０５】 ステップ１３０６において、選択されたサブツリーにおいてサーチが継続され
る。キー２１０ｂ−ｄの次の部分および前のレベルのサーチの結果得られたサブ
ツリーインデックス３１２（図４）に依存して、次のレベルのマッパ１０６ｂ−
ｄ（図３）がサーチされる。処理はステップ１３０８へ進む。

【０１０６】 ステップ１３０８において、現在のレベルのマッパ１０６ｂ−ｄのサーチの結
果得られるマッパエントリに依存して、サーチを継続するか否かが判定される。
マッパエントリ５０４（図６Ｂ）がサブツリーエントリ記述子３０４（図４）を
記憶していれば、次のレベルのマッパ１０６ｂ−ｄでサーチが継続され、処理は
ステップ１３０６へ進む。マッパエントリ５０４（図６Ｂ）がサブツリーエント
リ記述子３０４（図４）を記憶していなければ、さらなるサーチは必要なく、処
理はステップ１３１０へ進む。

【０１０７】 ステップ１３１０において、サーチの結果が別のルックアップテーブルから受
けた入結果１０００ａと比較される。たとえば、ルックアップテーブルがスレー
ブルックアップテーブル２００ｄの場合、マスタルックアップテーブル２００ｃ
でのサーチからの入結果は、入結果１０００ａ上でルックアップテーブル２００
ｄへ転送され、スレーブルックアップテーブル２００ｄにおけるサーチの結果と
比較される。処理はステップ１３１２へ進む。

【０１０８】 ステップ１３１２において、入結果１０００ａと現在のルックアップテーブル
２００ｄのサーチ結果が異なる場合、処理はステップ１３１４へ進む。入結果１
０００ａと現在のルックアップテーブル２００ｄのサーチ結果との両者が同じで
あれば、別々のルックアップテーブル２００ｃ−ｄ中のマッパエントリ５０４（
図６Ｂ）に２つの有効な結果が記憶されている。同じキー２１０に対して２つの
有効な結果を記憶すべきでなく、処理はステップ１３１６へ進む。

【０１０９】 ステップ１３１４において、入結果１０００ａがチェックされ、それが有効で
あるか否かが判定される。入結果１０００ａは、それがルートエントリ３０２（
図４）であれば有効である。入結果１０００ａは、それがノーエントリ３００（
図４）またはサブツリーエントリ記述子３０４（図４）であれば無効である。サ
ブツリーエントリ記述子３０４（図４）、ルートエントリ３０２（図４）および
ノーエントリ３００（図４）については図４に関連して既に説明した。入結果１
０００ａが無効であれば、処理はステップ１３１８へ進む。そうでなければ、処
理はステップ１３２０へ進む。

【０１１０】 ステップ１３１８において、入結果１０００ａは有効であり、現在のルックア
ップテーブル２００ｄのサーチ結果は無効である。入結果１０００ａは現在のル
ックアップテーブル２００ｄから出結果（出て行く結果）１００２ａ上で転送さ
れる。入結果１０００ａは、現在のルックアップテーブル２００ｄが最後のルッ
クアップテーブルであればルートインデックス１０２（図３）として転送され、
または、入結果１０００ａとして次のルックアップテーブルへ転送される。処理
が完了する。

【０１１１】 ステップ１３１６において、２つの有効な結果の値がキーに対して別々のルッ
クアップテーブルに記憶される。ルックアップテーブル２００ｃ−ｄ中のルート
エントリの記憶中にエラーが起こる。エラーコードが生成されるのでこのエラー
は修正され得る。処理が完了する。

【０１１２】 ステップ１３２０において、現在のルックアップテーブル２００ｄのサーチ結
果も入結果１０００ａも有効でない。現在のルックアップテーブル２００ｄのサ
ーチ結果は、たとえ無効であっても、入結果１０００ａとして次のルックアップ
テーブルへ転送される。処理が完了する。

【０１１３】 図１４は、図１０Ａに示すルックアップテーブル２００ａ−ｄのうちの１つに
記憶されたサーチキーに対応する値をサーチするための方法を表わすフローチャ
ートである。

【０１１４】 ステップ１３４０において、ルックアップテーブル２００ａおよび２００ｂの
両者における第１のレベルのマッパ１０６ａが、キー２１０ａの第１の部分に対
応する値についてサーチされる。処理はステップ１３４２へ進む。

【０１１５】 ステップ１３４２において、キー２１０ａの第１の部分で第１のレベルのマッ
パ１０６ａをサーチした後に有効な結果の値が見つかれば、処理はステップ１３
５２へ進む。そうでなければ、処理はステップ１３４４へ進む。

【０１１６】 ステップ１３４４において、キー２１０ａの第１の部分で第１のレベルのマッ
パ１０６ａをサーチした結果の値がサブツリーエントリ記述子３０４（図４）で
あれば、処理はステップ１３４６へ進む。そうでなければ、そのキーに対する有
効な値は現在のルックアップテーブルには記憶されておらず、処理は完了する。

【０１１７】 ステップ１３４６において、有効な値のサーチは、前のレベルのマッパのサー
チ中に見つかったサブツリーエントリ記述子３０４（図４）において識別された
サブツリーで継続される。次のレベルのマッパが、キー２１０ｂ−ｃの次の部分
および次のレベルのサーチの結果得られるサブツリーセレクトに依存する値に対
してサーチされる。処理はステップ１３４８へ進む。

【０１１８】 ステップ１３４８において、このサーチ結果により、次のレベルのマッパのサ
ーチが要求されるか否かが判定される。現在のサーチの結果得られるエントリは
、ルートエントリ３０２、ノーエントリ３００（図４）またはサブツリーエント
リ記述子３０４（図４）を記憶し得る。このエントリがサブツリーエントリ記述
子３０４（図４）を記憶していれば、さらなるサーチが必要であり、処理はステ
ップ１３４６へ進む。このエントリがサブツリーエントリ記述子３０４（図４）
を記憶していなければ、処理はステップ１３５０へ進む。

【０１１９】 ステップ１３５０において、このエントリがルートインデックス１０２（図３
）を記憶していれば、処理はステップ１３５２へ進む。そうでなければ、このエ
ントリは別のルックアップテーブルに記憶されている。処理が完了する。

【０１２０】 ステップ１３５２において、キーに対応する有効な値が現在のルックアップテ
ーブルに記憶されている。この有効な値は、キーに対応するルートインデックス
１０２（図３）として転送される。処理が完了する。

【０１２１】 スパースモード 図５を参照して、サブツリーエントリ４０４は２５６までの可能なルートイン
デックスのアクセスを、２５６のノードサブツリーにおいて各ノードに１つずつ
提供する。これらのルートインデックスはサブツリーマッパ４１８（図５）にお
けるマッパエントリ５０４¹−５０４ⁿに記憶される。サブツリーマッパ４１８（
図５）内のマッパエントリ５０４（図６Ｂ）に対するマッパアドレス４１６は、
データフィールド４０６に記憶された稠密サブツリー記述子と、サブツリーエン
トリ４０４内のポインタフィールド４０８に記憶されたサブツリーポインタとに
依存して決定される。稠密サブツリー記述子の形式については図６Ａ−６Ｂに関
連して既に説明した。稠密サブツリー記述子は、２５６のノードサブツリーにお
ける各ノードに対してノードビット５０２（図６Ｂ）を記憶する。しかしながら
、すべてのサブツリーが、２５６個のノードの各々に対してある別個のルートイ
ンデックスを有する。たとえば、１つのサブツリーは１つのルートインデックス
のみを有し得る。

【０１２２】 図１５は、第１のマッパレベル１１２ａにおけるサブツリーエントリ３０４（
図４）によってインデックス付けされた第２のマッパレベル１１２ｂにおける疎
サブツリーＡおよび稠密サブツリーＢのバイナリツリーを表わした図である。マ
ッパ１０６ａ内のｓ１に対するサブツリーエントリ記述子３０４（図４）はサブ
ツリーＡのサブツリーエントリ４０４に対するサブツリーインデックス３１２を
記憶する。マッパ１０６ａ内のｓ０に対するサブツリーエントリ記述子３０４（
図４）は、サブツリーＢのサブツリーエントリ４０４に対するサブツリーインデ
ックス３１２を記憶する。

【０１２３】 密に配置されたサブツリーＢは１１個のルートインデックス、すなわちｒ６か
らｒ１６と、６個のサブツリーエントリ、すなわちｓ２からｓ７を有する。サブ
ツリーＢに対してルートエントリ３０２（図４）とサブツリーエントリ３０４（
図４）とを記憶するマッパエントリ５０４（図６Ｂ）に対応するマッパアドレス
４１６は、図６Ｂに関連して既に述べたように、稠密サブツリー記述子において
コード化される。

【０１２４】 疎に配置されたサブツリーＡは２個のルートインデックス、すなわちｒ１およ
びｒ２を記憶する。これらが稠密サブツリー記述子に記憶されていれば、サブツ
リーエントリ４０４全体を用いてマッパエントリ５０４（図６Ｂ）に対する３つ
のマッパアドレス４１６、すなわちｒ０、ｒ１およびｒ２が提供される。

【０１２５】 ルックアップテーブル２００に記憶されたルートの数は、複数の疎サブツリー
記述子のうちの１つにある疎サブツリーをコード化し、サブツリーエントリ４０
４内の稠密サブツリー記述子にある密に配置されたサブツリーをコード化するこ
とによって、増加し得る。

【０１２６】 密に配置されたサブツリーは１６以上のマッパエントリ５０４（図６Ｂ）を有
し、サブツリーエントリ４０４内のデータフィールド４０６は、図６Ａ−６Ｂに
関して述べたように、稠密サブツリー記述子を記憶する。疎に配置されたサブツ
リーは１５以下のマッパエントリ５０４（図６Ｂ）を有し、サブツリーエントリ
４０４内のデータフィールドは複数の疎サブツリー記述子を記憶する。疎に配置
されたサブツリーを疎サブツリー記述子に記憶する能力を与えることにより、サ
ブツリーメモリ４００により多くのサブツリーを記憶することができ、よって、
ルックアップテーブル２００中により多くのルートエントリを記憶することがで
きる。

【０１２７】 図１６Ａ−Ｃは、図５に示すサブツリーエントリ４０４内のデータフィールド
４０６およびポインタフィールド４０８と、図４に示すサブツリーエントリ記述
子３０４（図４）とを、サブツリーエントリ４０４内に複数の疎サブツリー記述
子を記憶できるよう変形した例を表わす。

【０１２８】 図１６Ａを参照して、スパースモードで構成されたサブツリーエントリ４０４
内のデータフィールド４０６は、図６Ｂに関連して述べたサブツリーの各ノード
ごとに１ビットを有する稠密サブツリー記述子の代わりに、複数の疎サブツリー
記述子１４００¹−１４００ⁿを含む。疎サブツリー記述子１４００¹−１４００ⁿ の各々は、ノード記述子１４０２¹−１４０２ⁿを含む。ノード記述子１４０２¹
−１４０２ⁿは、サブツリーにおいて完全に符号化されたルートを表わす９ビッ
トの値である。ノード記述子１４０２¹−１４０２ⁿは、サブツリー内の単一のノ
ードまたは複数のノードを表わす。

【０１２９】 図１６Ｂを参照して、疎サブツリー記述子の記憶をサポートするために、モー
ドフィールド１４０４がサブツリーエントリ４０４内のポインタフィールド４０
８に加えられる。ポインタフィールド４０８は、ブロックベースアドレス６００ ¹ およびブロックベースアドレス６００²も記憶しており、各ブロックが１６個の
割当てられたマッパアドレス４１６を含み、これらのアドレスは各サブツリーエ
ントリ４０４ごとに合計３２のマッパアドレス４１６を提供する。モードフィー
ルド１４０４はモード値を記憶する。モードフィールド１４０４に記憶されたモ
ード値は、サブツリーエントリ４０４に記憶された疎サブツリー記述子１４００ ¹ −１４００ⁿの数と、疎サブツリー記述子１４００¹−１４００ⁿの各々に記憶さ
れたノード記述子１４０２¹−１４０２ⁿの数とを示す。表２は、各モードについ
てのサブツリーエントリ４０４の構成を表わす。

【０１３０】

【表２】

【０１３１】 表２を参照して、たとえば、サブツリーエントリ４０４内のポインタフィール
ド４０８におけるモードフィールド１４０４に記憶されたモード値が「４」にセ
ットされる場合、サブツリーエントリ４０４の疎サブツリー記述子１４００の各
々は５から７のノード記述子１４０２¹−１４０２ⁿを記憶する。各ノード記述子
１４０２¹−１４０２ⁿは９ビットを記憶する。疎サブツリー記述子１４００に記
憶されたビットの総数は、疎サブツリー記述子１４００¹−１４００ⁿごとのノー
ド記述子１４０２¹−１４０２ⁿの数を９（ノード記述子１４０２¹−１４０２ⁿご
とのビット数）で乗じることにより計算される。モード４に対して疎サブツリー
記述子１４００ごとのビット数を計算すると、７個のノード記述子１４０２を有
する疎サブツリー記述子１４００は６３ビットを記憶している（７ノード記述子
＊９ビット＝６３）。

【０１３２】 サブツリーエントリ４０４ごとの疎サブツリー記述子１４００の数は、データ
フィールド４０６内のビット数を疎サブツリー記述子１４００¹−１４００ⁿ内の
ビット数で除することにより、算出される。モード４について、データフィール
ド４０６内のビット数は２５６であり、疎サブツリー記述子内のビット数は６３
である。したがって、疎サブツリー記述子１４００¹−１４００ⁿの数は４である
（ｉｎｔ（２５６／６３）＝４）。

【０１３３】 サブツリーエントリ４０４ごとのノード記述子１４０２¹−１４０２ⁿの総数は
、各サブツリーごとのノードの数に各サブツリーエントリ４０４ごとのサブツリ
ーの数を乗じたものである。モード４について計算すると、サブツリーエントリ
４０４ごとのノード記述子１４０２の総数は、疎サブツリー記述子１４００¹−
１４００ⁿに記憶されたノード記述子１４０２¹−１４０２ⁿが７個ある場合は２
８であり（７＊４＝２８）、疎サブツリー記述子１４００¹−１４００ⁿごとのノ
ード記述子１４０２が５個ある場合は２０である（５＊４＝２０）。

【０１３４】 表２のマッパエントリの列には、サブツリーマッパ４１８（図５）内のマッパ
エントリ５０４（図６Ｂ）がいくつサブツリーエントリ４０４によって使用され
ているかが示される。マッパの値は、サブツリーごとのノードを１ずつ増分し、
かつ疎サブツリー記述子のサブツリーの数で乗じることにより、算出される。サ
ブツリーのデフォルトエントリを記憶するためには各サブツリーごとのノードの
数より１以上多いマッパエントリが要求されるので、サブツリーごとのノードは
１ずつ増分される。

【０１３５】 表２のモード４の行を参照して、疎サブツリー記述子１４００ごとに７個のノ
ード記述子１４０２があれば、各サブツリーエントリ４０４ごとに３２（（７＋
１）＊４＝３２）のマッパエントリが要求され、疎サブツリー記述子１４００ご
とに５個のノード記述子１４０２があれば、疎サブツリー記述子１４００ごとに
２４（（５＋１）＊４＝２４）のノード記述子１４０２が要求される。サブツリ
ーごとのノードの数およびサブツリーエントリ４０４ごとのサブツリーの数は、
サブツリーエントリ４０４ごとのノード記述子の最大数が３０を超えないように
選択される。これは、サブツリーマッパ４１８（図５）内のマッパアドレス４１
６が１６ブロック刻みで割当てられるからである。ポインタフィールド４０８に
記憶された２つのブロックベースアドレス６００¹および６００²を記憶すること
により、３２のマッパアドレス４１６が提供される。

【０１３６】 図１６Ｃを参照して、サブツリーメモリ４００における各サブツリーエントリ
４０４は、図６Ｂに関連して述べたようなデンス（稠密）モードで、またはスパ
ース（疎）モードで構成され得る。デンスモードについて図４に関して述べたサ
ブツリーマッパ４１８（図５）に記憶されるサブツリーエントリ記述子３０４（
図４）は、サブツリーエントリ４０４がデンスモードでコード化されるかまたは
スパースモードでコード化されるかの指示を提供することによりスパースモード
を可能にするよう変更される。この指示（indicator）は、タイプフィールド１
４０６により提供される。

【０１３７】 タイプフィールド１４０６の状態により、サブツリーエントリ４０４がデンス
モードまたはスパースモードかのいずれで構成されているかが示される。サブツ
リーエントリ４０４がスパースモードで構成されている場合、スパースサブツリ
ー記述子セレクトフィールド１４０８に記憶された値とサブツリーインデックス
３１４とが用いられて、スパースサブツリー記述子１４００が選択される。スパ
ースサブツリー記述子セレクト１４０８については、図１６を参照して後により
詳細に説明する。

【０１３８】 図１７は、疎に配置されたサブツリーにおけるノードに対してマッパエントリ
５０４（図６Ｂ）を選択するようにブロックオフセット７１４を与えるための、
図８に示すオフセット論理７００のスパースモード論理１５０２を表わす。スパ
ースモード論理１５０２は、サブツリーエントリ４０４中の疎サブツリー記述子
１４００に記憶されたノード記述子１４０２に依存して、ブロックオフセット７
１４を与える。オフセット論理７００はまた、デンスモード論理１５００も含む
。デンスモード論理１５００は、密に配置されたサブツリーにおけるルートに対
してブロックオフセット７１４を与えるためのノードセレクト７０６および１カ
ウント論理７０８を含む。デンスモード論理１５００については、図８に関連し
て既に説明した。

【０１３９】 タイプフィールド１４０６の状態がサブツリーエントリ４０４がスパースモー
ドで構成されていると示す場合、サブツリーエントリ４０４からのサブツリーデ
ータ４１２はスパースモード論理１５０２へ転送される。スパースモードサブツ
リー論理１５０２については図１８に関連して説明する。

【０１４０】 図１８は、図１７のオフセット論理７００に示されるスパースモード論理１５
０２を表わす。スパースモード論理１５０２は、サブツリーセレクト論理１６０
０、マルチプレクサ１６０２、連想メモリ（「ＣＡＭ」）１６０６および変換論
理１６０４を含む。選択されたサブツリーエントリ４０４内のデータフィールド
４０６に記憶された疎サブツリー記述子１４００¹−１４００ⁿは、サブツリーデ
ータ４１２上でオフセット論理７００へ転送される。オフセット論理７００は疎
サブツリー記述子１４００¹−１４００ⁿをスパースモード論理１５０２における
マルチプレクサ１６０２へ転送する。サブツリーデータ４１２中の疎サブツリー
記述子１４００¹のうちの１つが、サブツリーセレクト論理１６００により生成
されたセレクト１６１４によって選択される。

【０１４１】 サブツリーセレクト論理１６００はセレクト１６１４を生成し、前のマッパレ
ベルにおいて選択されたマッパエントリから転送された疎サブツリー記述子セレ
クト１４０８の状態と、選択されたサブツリーエントリ４０４内のポインタフィ
ールド４０８に記憶されたモード１４０４とに依存して、疎サブツリー記述子１
４００¹を選択する。表３は、モード４サブツリーエントリ４０４について、マ
ルチプレクサ１６０２から、選択された疎サブツリー記述子１６１０上で転送さ
れた、選択された疎サブツリー記述子１４００¹およびそれぞれのサブツリーデ
ータビット４１２を表わす。表２のモード４の行を参照して、モード４サブツリ
ーエントリ４０４には４つの疎サブツリー記述子が記憶され得る。４つの疎サブ
ツリー記述子１４００の各々は６３ビットであり、７から５個のノード記述子１
４０２を記憶し得る。よって、これら４つの疎サブツリー記述子１４００の各々
は６３ビット境界から始まる。第１の疎サブツリー記述子１４００¹はデータフ
ィールド４０６のビット６２：０に記憶される。第２の疎サブツリー記述子１４
００²はデータフィールド４０６のビット１２５：６３に記憶される。第３の疎
サブツリー記述子１４００³はデータフィールド４０６のビット１８８：１２６
に記憶され、第４の疎サブツリー記述子１４００⁴はデータフィールド中のビッ
ト２５１：１８９に記憶される。データフィールド４０６におけるそれぞれのビ
ットは、疎サブツリー記述子セレクト１４０８により選択される。たとえば、表
３を見ると、疎サブツリー記述子セレクト１４０８が「０００１」であれば、第
２の疎サブツリー記述子１４００²が選択され、２５６ビットのサブツリーデー
タ４１２のビット１２５：６３が、マルチプレクサ１６０２を介して、選択され
た疎サブツリー記述子１６１０上で変換論理１６０４へ転送される。

【０１４２】

【表３】

【０１４３】 サブツリーメモリ４００内の各サブツリーエントリ４０４はスパースモードま
たはデンスモードで構成され得る。スパースモードで構成された各サブツリーエ
ントリ４０４は、モード１４０４を介して疎サブツリー記述子１４００ごとに異
なる数のノード記述子１４０２を記憶するよう構成され得る。スパースモードで
構成されたサブツリーエントリ４０４内の疎サブツリー記述子１４００はすべて
、疎サブツリー記述子１４００ごとに同数のノード記述子１４０２を記憶する。

【０１４４】 ノード記述子１４０２はサブツリーにおける複数のノードを表わすようにコー
ド化され得る。ノード記述子１４０２によって表わされる複数の８ビットノード
は、８ビットのうちのいくつかをマスキングすることにより識別される。マスク
ビットを各ノード記述子１４０２で記憶する代わりに、９個のビットノード記述
子１４０２を用いてノード記述子１４０２が表わす８ビット幅のノードを完全に
符号化する。この８ビット幅のノードは、ランビットレングス符号化を用いて９
ビット幅のノード記述子１４０２において符号化される。ランビットレングス符
号化により、そのノードの８ビットのうちのいずれがマスキングされるかが識別
できるようになる。

【０１４５】 変換論理１６０４は、選択された疎サブツリー記述子１４００に記憶された９
ビット幅のノード記述子１４０２¹−１４０２ⁿを、「Ｘ」（ドントケア）にセッ
トされたビットを含む８ビットのＣＡＭ値１６１２へ変換し、この８ビットのＣ
ＡＭ値１６１２をＣＡＭ１６０６へロードする。９ビットのノード記述子１４０
２を変換論理１６０４により８ビットのＣＡＭ値１６１２へ変換する例を以下の
表４に示す。

【０１４６】

【表４】

【０１４７】 ９ビットコードの列は、ノード記述子１４０２に記憶された値を表わす。表４
の第１行目を見ると、ノード記述子１４０２に記憶された９ビットコードは「１
０１１００１００」であり、対応する８ビット値「１０１１００ＸＸ」がＣＡＭ
１６０６に記憶される。変換論理１６０４は、９ビットのコードを「１」にセッ
トされた第１のビットに対して右から左へサーチすることにより、この９ビット
コードを変換する。９ビットコード中のビットを右から左へ見ると、最初の２つ
のビットが「０」にセットされ、３番目のビットが「１」にセットされている。
変換論理１６０４は、最初の「１」の右側に「０」が２つあるので、「１００」
を２つのドントケア（「ＸＸ」）に変換する。１つ目の「１」は無視され、残り
のビットが８ビット値の次の各ビットへと直接コピーされる。

【０１４８】 表４の第２行目を見ると、ノード記述子１４０２に記憶された９ビットコード
は「１００１０００００」である。変換論理１６０４は、最初の「１」について
この９ビットコードを右から左へサーチすることにより、この９ビットコードを
変換する。５番目の数字が「１」を記憶している。この９ビットコードは、５つ
の最下位ビット（「ＬＳＢ」）が「ドントケア」（「Ｘ」）にセットされた８ビ
ット値に変換される。９ビットのランビットレングス符号化を用いてノード記述
子１４０２を記憶することにより、各ノード記述子１４０２ごとに要求されるビ
ット数は最小になり、よって、ルックアップテーブル２００中に記憶され得るノ
ード記述子１４０２の数が増加する。

【０１４９】 ９ビットのノード記述子１４０２を８ビット値に変換した後、変換論理１６０
４はこの８ビット値をＣＡＭ１６０６内へロードする。この８ビット値は、ノー
ド記述子１４０２が選択された疎サブツリー記述子１４００に記憶されたのと同
じ順序で、すなわち最短一致から最長一致の順序で、ＣＡＭ１６０６内にロード
される。ＣＡＭ１６０６は、疎サブツリー記述子１４００ごとのノード記述子１
４０２の最大数を記憶するための記憶部を提供する。したがって、ＣＡＭ１６０
６は８ビット幅×１６エントリの深さであり、デフォルトマッパアドレスおよび
モード５疎サブツリー記述子１４００に対する最大数のノード記述子１４０２を
記憶するために１５のエントリを提供する。ＣＡＭ１６０６にはターナリの能力
（ternary capability）と複数一致リゾルバ（multi-match resolver）とが内蔵
されている。真の連想メモリを提供するのとは対照的に、小さなサイズのＣＡＭ
１６０６が、ゲートの形態で実現され得る。すなわち、ＣＡＭ１６０６は、ＣＡ
Ｍをエミュレートするハードウェア回路で実現され得る。

【０１５０】 疎サブツリー記述子１４００に記憶されたノード記述子１４０２の数は、疎サ
ブツリー記述子１４００が記憶されるサブツリーエントリ４０４を決定する。特
定のモードの範囲内のノード記述子１４０２を記憶する疎サブツリー記述子１４
００は、同じサブツリーエントリ４０４に記憶される。各サブツリーのデフォル
トルートに対して、デフォルトマッパアドレスが算出される。デフォルトの８ビ
ット値は、ＣＡＭ１６０６内の第１の場所に永久に記憶され、デフォルトマッパ
アドレスを算出する。

【０１５１】 選択された疎サブツリー１４００に対する８ビット値がＣＡＭ１６０６内へロ
ードされた後、ＣＡＭ１６０６はキー２１０ｂの次の部分でサーチされる。キー
２１０ｂの次の部分において最大数のビットに一致するＣＡＭ１６０６内のエン
トリが選択される。ＣＡＭのサーチの結果得られた一致アドレスは、ブロックオ
フセット７１４として転送される。ブロックオフセット７１４を用いて、サブツ
リーマッパ４１８（図５）に記憶されたルートに対応するマッパエントリのマッ
パアドレス４１６が決定される。

【０１５２】 図１９Ａ−Ｄは、疎に配置されたサブツリー１７００内のあるノードに対する
ブロックオフセット７１４の選択を図示する。図１７Ａは疎に配置されたサブツ
リー１７００におけるルートを図示したものである。サブツリー１７００内のノ
ードは３つのルートｒ０、ｒ１およびｒ２のうちの１つに対応しており、ｒ０は
サブツリー１７００のデフォルトルートである。２つのルートｒ１およびｒ２は
、疎サブツリー記述子１４００のノード記述子１４０２¹および１４０２²で符号
化される。デフォルトルートｒ０の値は、ＣＡＭ１６０６内の第１のエントリ１
７０２に永久に記憶される。表２を参照して、２つのノード記述子１４０２を備
える疎サブツリー記述子１４００は、サブツリーエントリ４０４に記憶され、モ
ードフィールド１４０４は「１」にセットされる。

【０１５３】 サブツリー１７００を見ると、ｒ２は１０ＸＸＸＸＸＸに一致するすべてのノ
ードに対応し、ｒ１は０１０ＸＸＸＸＸに一致するすべてのノードに対応する。
各ノード記述子１４０２¹および１４０２²により要求されるビット数を最小にし
て疎サブツリー記述子１４００中の各ルートを記述するために、ノード記述子１
４０２¹および１４０２²は、ランビットレングス符号化を用いてコード化される
。コード化の方法は、そのノードを完全に符号化するのに用いられるビット数よ
り１ビット多いものを用いる。最初の「Ｘ」（「ドントケア」）の場所に「１」
が挿入され、残りのＸは０としてコード化される。すなわち、ルート１０ＸＸＸ
ＸＸＸは１０１０００００に翻訳され、０１０ＸＸＸＸＸは０１０１０００００
に翻訳される。

【０１５４】 図１９Ｂは、疎サブツリー記述子１４００中のノード記述子１４０２¹および
１４０２²の記憶部を表わす。ノード記述子１４０２¹および１４０２²はサブツ
リーエントリ４０４に記憶され、モードフィールド１４０４は「１」にセットさ
れる。これは、疎サブツリー記述子１４００に記憶された２つのノード記述子１
４０２¹および１４０２²があるからである。サブツリーの最長一致はｒ１である
。なぜなら、ｒ１は最初の３ビットの一致を要求し、ｒ２は最初の２ビットの一
致を要求するからである。ノード記述子１４０２¹および１４０２²は疎サブツリ
ー記述子１４００において最短一致から最長一致の順序で記憶され、最初にｒ２
のノード記述子１４０２¹が記憶されて次にｒ１のノード記述子１４０２²が次に
記憶される。

【０１５５】 図１９Ｃは、ノード記述子１４０２²の８ビットのマスキングされた値１７０
６への変換を表わす。ノード記述子ビット１７０８¹−１７０８⁹を左から右へ見
ると、最初の「１」がビット１７０８⁶に記憶され、これは８ビットのマスキン
グ値１７０６のマスクビットの終わりを記している。ノード記述子１４０２²を
８ビットのマスキングされた値１７０６に変換するために、以下のビット変換が
行なわれる。ノード記述子のビット１７０８¹に記憶された「０」は「Ｘ」に変
換され、８ビットのマスキングされた値のビット１７１０¹に記憶される。ノー
ド記述子のビット１７０８²に記憶された「０」は「Ｘ」に変換され、８ビット
のマスキングされた値のビット１７１０²に記憶される。ノード記述子のビット
１７０８³に記憶された「０」は、「Ｘ」に変換され、８ビットのマスキングさ
れた値のビット１７１０³に記憶される。ノード記述子のビット１７０８⁴に記憶
された「０」は「Ｘ」に変換され、８ビットマスキングされた値のビット１７１
０⁴に記憶される。ノード記述子のビット１７０８⁵に記憶された「０」は「Ｘ」
に変換され、８ビットのマスキングされた値のビット１７１０⁵に記憶される。
ノード記述子のビット１７０８⁶に記憶された「１」は無視される。ノード記述
子のビット１７０８⁷に記憶された「０」は８ビットのマスキングされた値のビ
ット１７１０⁶に記憶される。ノード記述子のビット１７０８⁸に記憶された「１
」は８ビットのマスキングされた値のビット１７１０⁷に記憶される。ノード記
述子のビット１７０８⁹に記憶された「０」は８ビットのマスキングされた値の
ビット１７１０⁸に記憶される。

【０１５６】 図１９Ｄは、ＣＡＭ１６０６内のノード記述子１４０２¹および１４０２²の記
憶部と、選択された疎サブツリー記述子１４００に対してサブツリーマッパ４１
８（図５）に記憶された対応のマッパエントリ５０４¹−５０４³とを表わす。選
択されたサブツリー記述子１４００に記憶された９ビットのノード記述子１４０
２¹および１４０２²は変換論理１６０４（図１８）に変換され、ＣＡＭ１６０６
内へロードされる。ＣＡＭ１６０６内の第１のエントリ１７０２は、図１９Ａの
サブツリー１７００に示すｒ０に対するデフォルトエントリである。第２のエン
トリ１７０４は、選択された疎サブツリー記述子１４００に記憶された第１のノ
ード記述子１４０２¹から変換される。第２のエントリ１７０４は、ｒ２に対し
て変換される最短の一致である。選択されたサブツリー記述子１４００に記憶さ
れた第２のノード記述子１４０２²は、０１０１０００００から０１０ＸＸＸＸ
Ｘへ変換され、ＣＡＭ１６０６内の第３のエントリ１７０６に記憶される。

【０１５７】 ＣＡＭ１６０６のサーチの結果、ブロックオフセット７１４（図１８）が得ら
れる。このブロックオフセット７１４は、サブツリーマッパ４１８（図５）に記
憶されたマッパエントリ５０４¹−５０４³のマッパアドレス４１６を決定するの
に用いられる。ＣＡＭ１６０６は、最長一致を記憶するエントリ１７０２、１７
０４および１７０６についてキー２１０ｂの第２の部分でサーチされる。ＣＡＭ
１６０６により提供されたブロックオフセット７１４は、選択されたサブツリー
エントリ４０４内のポインタフィールド４０８に記憶されたブロックベースアド
レス６００¹、６００¹のうちの１つに依存するサブツリーベースアドレスと組合
される。

【０１５８】 図２０は、図８に示すポインタ論理７０２中のスパースモードベースセレクト
論理１８００を表わすブロック図である。ポインタロジック７０２は、サブツリ
ーマッパ４１８（図５）内のマッパエントリ５０４（図６Ｂ）のマッパアドレス
４１６を算出するのに用いられるベースアドレス７１６を選択する。ポインタ論
理７０２はデンスモードベースセレクト論理７１０およびスパースモードベース
セレクト論理１８００を含み、それらのうちの１つが、前のマッパレベルから転
送された、サブツリーエントリ記述子３０４（図４）に記憶されたタイプ１４０
６の状態に依存して、選択される。既に述べたように、タイプ１４０６の状態は
、サブツリーエントリ４０４がデンスモードで構成されるか否かを示す。

【０１５９】 スパースモードベースセレクト論理１８００は、サブツリーエントリ４０４が
複数の疎サブツリー記述子１４００を記憶していれば、疎サブツリー記述子１４
００のベースアドレス７１６を算出する。スパースモードベースセレクト論理１
８００は、モードフィールド１４０４に記憶されたモード値１６０８と、サブツ
リーエントリ４０４内のブロックベースアドレスフィールド６００¹および６０
０²に記憶されたサブツリーポインタ４１４と、前のマッパレベルから転送され
たサブツリーエントリ記述子３０４（図４）に記憶された疎サブツリー記述子セ
レクト１４０８とを用いて、ベースアドレス７１６を算出する。ベースアドレス
７１６は以下のように算出される。

【０１６０】 （疎サブツリー記述子の）ベースアドレス＝ブロックベースアドレス＋ベース
オフセット ここでベースオフセット＝（（１＋ノード／サブツリー）＊疎サブツリー記述
子セレクト） たとえば、スパースモード４で構成されたサブツリーエントリ４０４における
サブツリー番号２の開始時のベースアドレス７１６を見つけるためには、最初に
ベースオフセットが計算される。サブツリー番号２に対する疎サブツリー記述子
セレクト１４０８は「１」であり、ノード／サブツリーの数は７である（表２参
照）。ベースオフセットは８（（１＋７）＊１）である。ブロックベースアドレ
ス６００¹および６００²の各々が、サブツリーエントリ４０４に対して割当てら
れた１６のマッパアドレスのブロックのベースアドレスである。サブツリー番号
２のベースオフセットは８であり、これは１６より小さいので、サブツリー２の
ブロックベースアドレスはブロックベースアドレス６００¹になり、疎サブツリ
ー記述子のベースアドレス７１６はブロックベースアドレス６００¹＋８になる
。以下の表５に、モード４で構成されたサブツリーエントリ４０４における４つ
のサブツリーの各々についてのサブツリーベースアドレスを表わす。

【０１６１】

【表５】

【０１６２】 図２１は、サブツリーメモリ４００に記憶された稠密サブツリー記述子および
疎サブツリー記述子を表わす。図２１は図１５と関連して説明する。サブツリー
Ｂ（図２１）の稠密サブツリー記述子がサブツリーエントリ４０４¹内のデータ
フィールド４０６¹に記憶される。サブツリーＡ（図２１）の疎サブツリー記述
子１４００¹は、サブツリーエントリ４０４²内のデータフィールド４０６²に記
憶される。稠密サブツリー記述子は、図６Ｂに関連して既に述べたように、サブ
ツリーＢの最下レベルにおいて各ノードに対してノードビットを記憶する。スパ
ースモード記述子１４００¹は、図１９Ｂに関連して既に述べたように、ルート
ｒ４およびｒ５に対応するノード記述子１４０２¹および１４０２²を含む。サブ
ツリーインデックス３１２はサブツリーエントリ４０４¹および４０４²を選択す
る。

【０１６３】 ｓ０（図１５）に対してマッパ１０６ａ内のマッパエントリ５０４中のサブツ
リーエントリ記述子３０４（図４）に記憶されたサブツリーインデックス３１２
がサブツリーエントリ４０４¹を選択する。ｓ１（図１５）に対するマッパ１０
６ａ内のマッパエントリ５０４（図６Ｂ）におけるサブツリーエントリ記述子３
０４（図４）に記憶されたサブツリーインデックス３１２は、サブツリーエント
リ４０４²を選択する。このように、サブツリーメモリ４００は、疎サブツリー
および稠密サブツリーに対してサブツリーエントリ４０４¹および４０４²を記憶
し得る。

【０１６４】 図２２は、疎に配置されたサブツリーおよび密に配置されたサブツリーにおけ
るあるノードに対するルートを記憶するサブツリーマッパ４１８（図５）内のマ
ッパエントリ５０４（図６Ｂ）についてのマッパアドレス４１６（図５）を提供
するための方法を図示するフローチャートである。いずれのサブツリーエントリ
４０４も、複数の疎サブツリー記述子または単一の稠密サブツリー記述子を記憶
し得る。バイナリツリー内でルートがいかに分散されるかに依存して、疎サブツ
リー記述子と密サブツリー記述子とのいかなる組合せも可能である。サブツリー
メモリ４００内のサブツリーエントリ４０４でスパースモードと稠密サブツリー
記述子とを混合させ一致させる柔軟性により、サブツリーメモリ４００をより有
用化することが可能になる。

【０１６５】 ステップ１９００において、選択されたサブツリーエントリ４０４の構成は、
前のマッパレベルで選択されたサブツリーエントリ記述子３０４（図４）に記憶
されたタイプ１４０６（図１６Ｃ）の状態から決定される。サブツリーエントリ
４０４タイプがスパースモードで構成される場合、処理はステップ１９０２へ進
む。そうでなければ、処理はステップ１９１４へ進む。

【０１６６】 ステップ１９０２において、サブツリーエントリ４０４はスパースモードで構
成される。スパースモードで構成されるサブツリーエントリ４０４は、複数の疎
サブツリー記述子１４００を記憶する。サブツリーエントリ４０４に記憶された
疎サブツリー記述子１４００の数は、モードフィールド１４０４の状態に依存す
る。オフセット論理７００におけるスパースモード論理１５０２により、図１４
に関連して前に述べたように前のマッパレベルから転送されたサブツリーエント
リ記述子３０４（図４）に記憶された疎サブツリー記述子セレクト１４０８とモ
ードフィールド１４０４の内容とに依存して、サブツリーエントリ４０４から疎
サブツリー記述子１４００が選択される。処理はステップ１９０４へ進む。

【０１６７】 ステップ１９０４において、選択された疎サブツリー記述子１４００内のノー
ド記述子１４０２に記憶された９ビットコード化された値は８ビット値に変換さ
れ、最短一致から最長一致の順序で、ＣＡＭ１６０６に記憶される。処理はステ
ップ１９０６へ進む。

【０１６８】 ステップ１９０６において、ＣＡＭ１６０６が、最長の一致を記憶するＣＡＭ
エントリについてキー２１０ｂの次の部分でサーチされる。処理はステップ１９
０８へ進む。

【０１６９】 ステップ１９０８において、キー２１０ｂの次の部分の最長一致を記憶するＣ
ＡＭ１６０６における場所のアドレスが、ブロックオフセット７１４として転送
される。ブロックオフセット７１４を用いて、サブツリーマッパ４１８（図５）
内のマッパエントリ５０４（図６Ｂ）のマッパアドレス４１６（図５）が算出さ
れる。処理はステップ１９１０へ進む。

【０１７０】 ステップ１９１０において、選択された疎サブツリー記述子１４００のベース
アドレス７１６（図２０）は、前のマッパレベルから転送されたサブツリーエン
トリ記述子３０４（図４）に記憶された疎サブツリー記述子セレクト１４０８と
、選択されたサブツリーエントリ４０４に記憶されたモードフィールド１４０４
の内容とに依存して、算出される。処理はステップ１９１２へ進む。

【０１７１】 ステップ１９１２において、マッパアドレス４１６は、アダー論理７０４（図
８）内でブロックオフセット７１４とベースアドレス７１６とを加算することに
より算出される。サブツリーマッパ４１８（図５）内のマッパアドレス４１６に
より識別されたマッパエントリ５０４（図６Ｂ）は、ルートエントリ３０２（図
４）またはサブツリーエントリ記述子３０４（図４）のいずれかを記憶する。マ
ッパエントリ５０４（図６Ｂ）がルートエントリ３０２（図４）を記憶する場合
、サーチは完了する。マッパエントリ５０４（図６Ｂ）がサブツリーエントリ記
述子３０４（図４）を記憶する場合、キー２１０に対応する値のサーチが次のマ
ッパレベルにおいて継続される。

【０１７２】 ステップ１９１４において、サブツリーエントリ４０４はデンスモードで構成
され、データフィールド４０６に単一の稠密サブツリー記述子を記憶する。ブロ
ックオフセット７１４は、図６Ｂに関連して前述したように、サブツリーエント
リ４０４内のデータフィールド４０６に記憶された稠密サブツリー記述子に記憶
された「１」の数をカウントすることにより、算出される。処理はステップ１９
１６へ進む。

【０１７３】 ステップ１９１６において、サブツリーエントリ４０４は、サブツリーエント
リ４０４内のポインタフィールド４０８に１６個のブロックベースアドレス６０
０を記憶する。ブロックベースポインタ６００のうちの１つが、図８と関連して
前述したポインタ論理７０２におけるデンスモードベースセレクト論理７１０に
より選択される。処理はステップ１９１２へ進む。

【０１７４】 インクリメンタルな更新 図２３は、ルックアップテーブル２００に追加される新たなルートのバイナリ
ツリーを表わす図である。このバイナリツリーは、マッパレベル＿１ ２０００
、マッパレベル＿２ ２００２およびマッパレベル＿３ ２００４について、ル
ックアップテーブル２００に記憶されたルートを表わす。マッパレベル＿２ ２
００２は、サブツリーＡおよびＢに対するルートを記憶する。マッパレベル＿３ ２００４はサブツリーＡ₁、Ａ₂、Ｂ₁およびＢ₂に対するルートを記憶する。ｓ
５は、サブツリーマッパ４１８（図５）に記憶されたサブツリーエントリ記述子
３０４（図４）を表わす。ｓ５に対するサブツリーエントリ記述子３０４（図４
）はサブツリーＢ₂に対するポインタを記憶し、キー２１０に対する最長一致の
ルートのサーチをマッパレベル＿３ ２００４で継続できるようにする。

【０１７５】 サブツリーＢ₂ ２００６は、２つのルート、ｒ６およびｈ１のみを有するの
で、疎サブツリーである。したがって、ノードｒ６およびｈ１のノード記述子１
４０２（図１６Ａ）は、図１４Ａに関連して既に述べたように、疎サブツリー記
述子１４００に記憶される。サブツリーＢ₂ ２００６の疎サブツリー記述子１
４００はサブツリーエントリ４０４に記憶され、サブツリーメモリ４００におい
てモードフィールド１４０４は１にセットされる。これは、疎サブツリー記述子
１４００に記憶されたノード記述子１４０２が２つあるためである。

【０１７６】 サブツリーＢ₂′２００８に示す新たなルートｈ２は、ルックアップテーブル
２００に追加されることになる。新たなルートｈ１をルックアップテーブル内の
サブツリーＢ₂ ２００６に直接追加することはできない。なぜなら、サブツリ
ーＢ₂ ２００６に対するルートを追加することにより、疎サブツリー記述子１
４００に記憶されたノード記述子１４０２の数が２から３へ増加するからである
。疎サブツリー記述子１４００へノード記述子１４０２を追加するとモードフィ
ールド１４０４が「２」にセットされたサブツリーエントリ４０４において新た
な疎サブツリー記述子１４００を割当てる必要が生じる。すなわち、新たなルー
トｈ１の追加により、サブツリーＢ₂２００６をサブツリーＢ₂′２００８で置き
換える必要が生じる。

【０１７７】 図２４は、プロセッサメモリ２４００に記憶された更新ルートを表わす。ルッ
クアップテーブル２００に記憶されたバイナリツリーのコピーもまた、ルックア
ップテーブル２００とは別のプロセッサメモリ２４００に記憶される。サブツリ
ーＢ₂ ２００６について記憶されたルートはプロセッサメモリ２４００内のサ
ブツリーＢ₂′２００８にコピーされ、新たなルートｈ２がサブツリーＢ₂′２０
０８に追加される。

【０１７８】 ルート更新ルーチン２４０２は、ルート更新命令２４０４のシーケンスを生成
してサブツリーＢ₂′２００８をルックアップテーブル２００に追加し、ルート
更新２４０４をテーブル更新ルーチン２４０６へ転送する。テーブル更新ルーチ
ン２４０６はルート更新２４０２に対してテーブル更新２４１０を生成し、更新
サイクル２４１２を転送し、ルックアップテーブル２００をルート更新２４０４
で更新する。更新サイクル２４１２は、サブツリーマッパ４１８（図５）および
サブツリーメモリ４００（図５）における適切なメモリ場所にルート更新を書込
む。

【０１７９】 図２３を参照して、更新サイクル２４１２はサブツリーマッパ４１８（図５）
の一部分を割当て、新たなサブツリーＢ₂′２００８のルートをマッパエントリ
５０４（図６Ｂ）に記憶するための命令を含む。サブツリーＢ₂′２００８は、
ルートｈ１およびｒ６ならびに新たなルートｈ２に対してマッパエントリ５０４
（図６Ｂ）に記憶されたルートエントリを含む。サブツリーＢ₂′２００８に対
するルートエントリがサブツリーマッパ４１８（図５）内のマッパエントリ５０
４（図６Ｂ）に記憶された後、ルートに対するノード記述子１４０２が作成され
、疎サブツリー記述子１４００に記憶される。疎サブツリー記述子１４００はサ
ブツリーエントリ４０４に記憶される。サブツリーエントリ４０４のモード１４
０４は、疎サブツリー記述子１４００に記憶されたノード記述子１４０２の数に
関連する。

【０１８０】 サブツリーＢ₂′２００８の疎サブツリー記述子１４００がルックアップテー
ブル２００中のサブツリーメモリ４００のサブツリーエントリ４０４に記憶され
た後、ｓ５で表わされるサブツリーエントリ記述子３０４（図４）は、サブツリ
ーＢ₂２００６の代わりにサブツリーＢ₂′２００８を指すように変更される。サ
ブツリーＢ₂′２００８がルックアップテーブルに追加される一方、サブツリー
Ｂ₂ ２００６に記憶されたルートｒ６およびｈ１はｓ５を介してアクセスされ
得る。サブツリーＢ₂′２００８がルックアップテーブルに記憶された後、ｓ５
は、サブツリーＢ₂′２００８およびルートｒ６を指すように変更され、新たな
ルートｈ２がアクセスされ得る。したがって、サブツリーＢ₂ ２００６の、ル
ートｒ６およびｈ１に対応するルートインデックスについてのサーチを継続する
ことができ、一方、新たなルートｈ２はルックアップテーブル２００に追加され
る。

【０１８１】 図２５は、ルックアップテーブル２００中のサブツリーマッパ４１８ｂにおけ
るマッパエントリ５０４ｃ⁴に記憶された、図２３に示す新たなルートｈ２を表
わす。図２５は、図２４に示すバイナリツリーの図に関連して説明する。

【０１８２】 マッパレベル＿２ ２００２におけるサブツリーＢは３つのルート、すなわち
ｒ３、ｓ４およびｓ５を有する。サブツリーＢは１６未満のルートを有するので
、疎サブツリーである。サブツリーＢのｒ３、ｓ４およびｓ５に対するノード記
述子１４０２ａ¹−１４０２ａ³は、サブツリーメモリ４００ａ内のサブツリーエ
ントリ４０４ａにおける疎サブツリー記述子１４００ａ¹に記憶される。マッパ
エントリ５０４ａ²−５０４ａ⁴は、サブツリーＢ内の各ルートに対してサブツリ
ーマッパ４１８ａに記憶される。サブツリーＢのデフォルトルートは、サブツリ
ーマッパ４１８ａ内のマッパエントリ５０４ａ¹に記憶される。マッパエントリ
５０４ａ²−５０４ａ⁴の各々は、そのノードに対するルートエントリ３０２（図
４）またはサブツリーエントリ記述子３０４（図４）を記憶する。サブツリーエ
ントリ記述子３０４（図４）は、ルートｓ４については５０４ａ³に、ｓ５につ
いては５０４ａ⁴に記憶される。ｓ５についてマッパエントリ５０４ａ⁴に記憶さ
れたサブツリーエントリ記述子３０４（図４）は、サブツリーメモリ４００ｂに
サブツリーインデックス３１２ｂを与え、次のレベルのサーチ、すなわちマッパ
レベル＿３ ２００４に対するサーチを開始する。

【０１８３】 サブツリーＢ₂は、２つのルートすなわちｈ１およびｒ６を有するので、これ
もまた疎サブツリーである。ノード記述子１４０２ｂ¹−１４０２ｂ²は、サブツ
リーメモリ４００ｂ内のサブツリーエントリ４０４ｂにおける疎サブツリー記述
子１４００ｂ¹に記憶される。サブツリーＢ₂内の各ルートは、マッパエントリ５
０４ｂ²−５０４ｂ³に記憶され、サブツリーＢ₂のデフォルトルートがマッパエ
ントリ５０４ｂ¹に記憶される。

【０１８４】 サブツリーＢ₂２００６内でルートｈ１についてサーチするために、ルートｓ
５についてノード記述子１４０２を記憶する疎サブツリー記述子１４００ａを記
憶しているサブツリーエントリ４０４ａのアドレスが、サブツリーインデックス
３１２ａ上でサブツリーメモリ４００ａへ転送される。選択されたサブツリーエ
ントリ４０４ａに記憶されたデータフィールド４０６およびポインタフィールド
４０８は、サブツリーデータ４１２ａおよびサブツリーポインタ４１４ａ上でマ
ッパアドレス論理４０２ａへ転送される。マッパアドレス論理４０２ａは、ｓ５
についてサブツリーエントリを記憶しているマッパエントリ５０４ａ⁴のマッパ
アドレス４１６ａを生成する。マッパアドレス４１６ａは、サブツリーデータ４
１２ａ、サブツリーポインタ４１４ａおよびキー２１０ｂの次の部分に依存する
。ｓ５のサブツリーエントリは、サブツリーインデックス３１２ｂ上でサブツリ
ーメモリ４００ｂへ転送される。

【０１８５】 サブツリーメモリ４００ｂは、サブツリーＢ₂ ２００６についてノード記述
子１４０２ｂ²および１４０２ｂ¹を記憶する。Ｂ₂についての疎サブツリー記述
子１４００ｂ¹がサブツリーエントリ４０４ｂに記憶される。サブツリーエント
リ４０４ｂに記憶されたデータフィールド４０６およびポインタフィールド４０
８は、サブツリーデータ４１２ｂおよびサブツリーポインタ４１４ｂ上でマッパ
アドレス論理４０２ｂへ転送される。マッパアドレス論理４０２ｂは、ｈ１につ
いてルートエントリを記憶しているマッパエントリ５０４ｂ³のマッパアドレス
４１６ｂを生成する。マッパアドレス４１６ｂは、サブツリーデータ４１２ｂ、
サブツリーポインタ４１４ｂおよびキー２１０ｃの次の部分に依存している。

【０１８６】 ルートｈ２をサブツリーＢ₂ ２００６に追加するためには、サブツリーマッ
パ４１８ｂ内のこれまでに未使用のマッパエントリ６０２ｂのブロックが割当て
られ、サブツリーＢ₂′２００８についてルートｒ６、ｈ１およびｈ２を記憶し
ているマッパエントリ５０４ｃ²−５０４ｃ⁴を記憶する。マッパエントリ５０４
ｃ¹は、サブツリーＢ₂′２００８のデフォルトエントリ、すなわち、マッパエン
トリ５０４ｂ¹に記憶されたものと同じ値を記憶する。マッパエントリ５０４ｃ² はルートｒ６のルートエントリ、すなわちマッパエントリ５０４ｂ²に記憶され
たものと同じ値を記憶する。マッパエントリ５０４ｃ³はルートｈ１のルートエ
ントリ、すなわちマッパエントリ５０４ｂ³に記憶されたものと同じ値を記憶す
る。マッパエントリ５０４ｃ⁴は、新たなルートｈ２に対するルートエントリを
記憶する。マッパエントリ５０４ｃ^1-4のブロックが書込まれている間に、マッ
パエントリ５０４ｂ¹−５０４ｂ³に記憶されたルートエントリは、サブツリーマ
ッパ４１８ａ内の５０４ａ⁴にルートｓ５について記憶されたサブツリーエント
リを介して、アクセスされ得る。

【０１８７】 サブツリーマッパ４１８ｂにはサブツリーＢ₂′２００８についてのマッパエ
ントリ５０４ｃ^1-4が記憶されており、疎サブツリー記述子１４００ｃ¹がサブツ
リーメモリ４００ｂに追加される。ノード記述子１４０２ｃ^1-3の数は１６未満
であるので、ノード記述子１４０２ｃ^1-3は疎サブツリー記述子１４００ｃ¹に記
憶される。サブツリーメモリ４００ｂ内のサブツリー記述子１４００¹の場所は
、疎サブツリー記述子１４００ｃ¹に関連付けられるノード記述子１４０２ｃ^1-3 の数に依存する。サブツリーＢ₂ ２００６に新たなルートを追加することによ
り、疎サブツリー記述子１４００ｃ¹に対して記憶されるノード記述子１４０２
ｃ¹−１４０２ｃ³の数は２から３へ増加する。疎サブツリー記述子１４００ｃ¹
はサブツリーエントリ４０４ｃに記憶され、各疎サブツリー記述子ごとに３つの
ノード記述子があり、モードフィールド１４０４は「２」にセットされる。疎サ
ブツリー記述子１４００ｃ¹は、利用可能なスペースがあれば現在のモード３サ
ブツリーエントリ４０４ｃに記憶されるか、または新たなモード３サブツリーエ
ントリが割当てられる。Ｂ₂′２００８内のルートについてのノード記述子は、
モード３サブツリーエントリ４０４ｃの疎サブツリー記述子１４００ｃ¹におけ
るノード記述子１４０２ｃ^1-3に記憶される。

【０１８８】 疎サブツリー記述子１４００ｃ¹およびノード記述子１４０２ｃ^1-3がサブツリ
ーメモリ４００ｂに記憶された後、サブツリーＢ₂′２００８がアクセスされ得
る。Ｂ₂′２００８にアクセスを提供するために、サブツリーエントリ５０４ａ⁴ は、サブツリーエントリ４０４ｂ内の疎サブツリー記述子１４００ｂ¹の代わり
にサブツリーエントリ４０４ｃ内の疎サブツリー記述子１４００ｃ¹をインデッ
クス付けするよう変更される。マッパエントリ５０４ｃ⁴に記憶されたルートｈ
２についてのルートエントリならびにそれぞれのマッパエントリ５０４ｃ²およ
び５０４ｃ³に記憶されたルートｒ６およびｈ１がアクセスされ得る。

【０１８９】 マッパエントリ５０４ｂ¹−５０４ｂ³はもはやアクセス不可能であるので、割
当解除され、将来の割当のためにフリーリスト（図示せず）上に置かれる。また
疎サブツリー記述子１４００ｂ¹ももはやアクセス不可能である。こうして、疎
サブツリー記述子１４００ｂ¹は割当解除され、将来の割当のためにフリーリス
ト（図示せず）に置かれる。

【０１９０】 疎サブツリーにルートを追加することについて説明した。ルートは、新たに割
当てられたサブツリーエントリ４０４に新たな稠密サブツリー記述子を記憶し、
対応のマッパエントリをサブツリーマッパ４１８に記憶することにより、また、
マッパエントリ５０４ａ⁴に記憶されたサブツリーエントリを新たに割当てられ
たサブツリーエントリ４０４のインデックス付けを行なうように変更することに
より、追加することもできる。

【０１９１】 図２６は、図２５に示すルックアップテーブル２００にあるルートを追加する
ためにインクリメンタルな更新を行なうためのステップを表わすフローチャート
である。

【０１９２】 ステップ２２００において、サブツリーごとのルートの数が算出され、ルート
更新結果が疎サブツリーであるか稠密サブツリーであるかが判定される。ルート
更新後のサブツリーが稠密であれば、処理はステップ２２１８へ進む。ルート更
新後のサブツリーが疎であれば、処理はステップ２２０２へ進む。

【０１９３】 ステップ２２０２において、サブツリーは疎である。疎サブツリーモードが決
定される。処理は２２０４へ進む。

【０１９４】 ステップ２２０４において、サブツリーマッパ４１８（図５）に記憶された部
分的にフルにされたサブツリーエントリ４０４のリストがサーチされ、新たな疎
サブツリー記述子１４００ｃ¹が前に割当てられたサブツリーエントリ４０４に
記憶され得るか否かが判定される。たとえば、４つの疎サブツリー記述子１４０
０ｃ¹−１４００ｃ⁴がモード４サブツリーエントリ４０４に記憶され得る。３つ
のみが記憶される場合、サブツリーエントリ４０４は部分的にフルにされており
、部分的に満たされたサブツリーエントリ４０４のリストに記憶される。部分的
にフルなサブツリーエントリ４０４が利用可能であれば、処理はステップ２２０
８へ進む。そうでなければ、処理はステップ２２０６へ進む。

【０１９５】 ステップ２２０６において、新たなサブツリーエントリ４０４ｃが疎サブツリ
ー記述子１４００ｃ¹を記憶するために割当てられ、マッパエントリ５０４ｃ¹−
５０４ｃ⁴が、新たに割当てられたサブツリーエントリ４０４ｃ内の疎サブツリ
ー記述子１４００ｃ¹に記憶されたノード記述子１４０２ｃ¹−１４０２ｃ³のマ
ッパエントリ５０４（図６Ｂ）を記憶するために、サブツリーマッパに割当てら
れる。サブツリーマッパ４１８（図５）内のマッパエントリ５０４ｃ¹−５０４
ｃ⁴の割当てられたブロックに対するポインタは、新たなサブツリーエントリ４
０４ｃ内のポインタフィールド４０８に記憶される。処理はステップ２２０８へ
進む。

【０１９６】 ステップ２２０８において、疎サブツリー記述子１４００ｃ¹に対するサブツ
リーマッパ内の第１のマッパエントリ５０４ｃ¹の場所が、サブツリーエントリ
４０４ｃ内のポインタフィールド４０８に記憶されたポインタおよびサブツリー
エントリ４０４ｃ内のモードフィールド１４０４に記憶されたモードから判定さ
れる。処理はステップ２２１０へ進む。

【０１９７】 ステップ２２１０において、疎サブツリーのルートエントリが、サブツリーマ
ッパ４１８ｂ内のマッパエントリ５０４ｃ¹−５０４ｃ⁴に記憶される。処理はス
テップ２２１２へ進む。

【０１９８】 ステップ２２１２において、ノード記述子１４０２ｃ¹−１４０２ｃ³を記憶し
ている疎サブツリー記述子１４００ｃ¹がサブツリーエントリ４０４ｃに記憶さ
れる。処理はステップ２２１４へ進む。

【０１９９】 ステップ２２１４において、マッパエントリ５０４ａ⁴に記憶されたサブツリ
ーエントリ記述子３０４（図４）は、サブツリーエントリ４０４ｃに記憶された
新たな疎サブツリー記述子１４００ｃ¹のインデックス付けを行なうよう変更さ
れる。マッパエントリ５０４ｃ⁴に記憶されたｈ２のルートエントリがここでア
クセス可能にある。処理はステップ２２１６へ進む。

【０２００】 ステップ２２１６において、マッパエントリ５０４ｂ¹−５０４ｂ³および疎サ
ブツリー記述子１４００ｂはもはやアクセス不可能である。マッパエントリ５０
４ｂ¹−５０４ｂ³は、サブツリーマッパ４１８ｂのマッパエントリ５０４（図６
Ｂ）のフリーリストに置かれ、他のルートを記憶するために割当てられ得る。サ
ブツリーエントリ４０４ｂ内の第１の利用可能な場所は、部分的にフルなサブツ
リーエントリのリストにおいて更新される。処理が完了する。

【０２０１】 ステップ２２１８において、新たなサブツリーエントリ４０４がプロセッサメ
モリ２４００（図２４）に記憶されたフリーのサブツリーエントリ４０４のリス
トから割当てられる。この新たなサブツリーエントリ４０４は、新たな稠密サブ
ツリー記述子を記憶するために割当てられる。サブツリーマッパ４１８ｂにおけ
るマッパエントリ５０４（図６Ｂ）のブロックが、ルートを記憶するために割当
てられる。割当てられたマッパエントリ５０４（図６Ｂ）のブロックに対するポ
インタは、サブツリーエントリ４０４（図５）内のポインタフィールド４０８（
図７）に記憶される。処理はステップ２２２０へ進む。

【０２０２】 ステップ２２２０において、新たな稠密サブツリー記述子が、図６Ａおよび６
Ｂに関連して前述したように、新たなサブツリーエントリ４０４内のデータフィ
ールド４０６に書込まれる。処理はステップ２２２２へ進む。

【０２０３】 ステップ２２２２において、稠密サブツリーのルートエントリが、サブツリー
エントリ４０４内のポインタフィールド４０８に記憶されたポインタにより識別
されたサブツリーマッパ４１８（図５）内のマッパエントリ５０４（図６Ｂ）に
記憶される。処理はステップ２２２４へ進む。

【０２０４】 ステップ２２２４において、マッパエントリ５０４ａ⁴に記憶されたサブツリ
ーエントリ記述子３０４（図４）は、新たなサブツリーエントリ４０４ｃに記憶
された新たな稠密サブツリー記述子をインデックス付けするよう変更される。マ
ッパエントリ５０４ｃ⁴に記憶されたｈ２に対するルートエントリがここでアク
セス可能になる。処理はステップ２２２６へ進む。

【０２０５】 ステップ２２２６において、古いサブツリーエントリ４０４内のポインタフィ
ールド４０８に記憶されたポインタによりインデックス付けされたマッパエント
リ５０４（図６Ｂ）は、プロセッサメモリ２４００（図２４）に記憶されたマッ
パエントリのフリーリストへ戻される。この古いサブツリーエントリ４０４ｂは
、プロセッサメモリ２４００（図２４）に記憶されたサブツリーエントリのフリ
ーリストに追加される。

【０２０６】 ルートをルックアップテーブルに追加する処理について述べてきた。ルートを
ルックアップテーブルから削除するためにも同様の処理が行なわれる。たとえば
、ｈ２ ５０４ｃ⁴をサブツリーＢ₂′から削除するためには、ルートｒ６および
ｈ１の２つのノード記述子を有する新たな疎サブツリー記述子を記憶し、モード
２サブツリーエントリに疎サブツリー記述子を記憶し、対応のサブツリーマッパ
を更新し、マッパエントリ５０４ａ⁴に記憶されたサブツリーエントリ記述子３
０４（図４）を、新たなサブツリーエントリ４０４に記憶された更新されたサブ
ツリー記述子のインデックス付けを行なうよう変更する必要がある。

【０２０７】 この発明はその好ましい実施例を参照して具体的に図示し説明してきたが、当
業者には、前掲の請求項に包含される本発明の範囲から離れることなく、形式お
よび内容の点で種々の変更をなすことができることがわかるであろう。

【図面の簡単な説明】

【図１Ａ】 バイナリツリーの第１のレベルを表わす先行技術のビットマッ
プを示す図である。

【図１Ｂ】 キャッシュメモリで実現される先行技術のルックアップテーブ
ルを示す図である。

【図２Ａ】 この発明の原則に従う最長一致プレフィックスルックアップテ
ーブルを示す図である。

【図２Ｂ】 図２Ａに示されるルックアップテーブルに記憶されるルートイ
ンデックスのバイナリツリー表示を示す図である。

【図３】 この発明の原則に従う４０ビットキーに対する最長一致プレフィ
ックスルックアップテーブルを示す図である。

【図４】 図２Ａに示されるダイレクト・マップト・マッパに記憶可能なマ
ッパエントリのタイプを示す図である。

【図５】 図２Ｂに示されるマッパレベル＿２ １１２ｂ中のノードに対応
するマッパを示す図である。

【図６Ａ】 サブツリーのバイナリツリー表示の図である。

【図６Ｂ】 図６Ａに示されたサブツリーのボトムレベルのノードに対応す
る、図５に示されたデータフィールドに記憶される稠密サブツリー記述子を示す
図である。

【図７】 図５に示されたｐｔｒフィールドを示す図である。

【図８】 図５に示されたマッパアドレス論理を示す図である。

【図９】 最長一致をサーチするためのステップを図示するフローチャート
の図である。

【図１０Ａ】 深度拡張を与えるための実施例を示す図である。

【図１０Ｂ】 図１０Ａに示された実施例のルックアップテーブルの１つを
示す図である。

【図１０Ｃ】 値を記憶するのに利用可能なマップエントリの数を増やすた
めに深度拡張を与えるための別の実施例を示す図である。

【図１０Ｄ】 図１０Ｃに示された実施例のスレーブルックアップテーブル
を示す図である。

【図１１Ａ】 図１０Ａおよび図１０Ｃに示されたルックアップテーブル中
のマッパエントリの中の、図２Ｂに示されたルートインデックスのバイナリツリ
ー表示のノードの分布のバイナリツリー表示を示す図である。

【図１１Ｂ】 図１０Ａおよび図１０Ｃに示されたルックアップテーブル中
のマッパエントリの中の、図２Ｂに示されたルートインデックスのバイナリツリ
ー表示のノードの分布のバイナリツリー表示を示す図である。

【図１２】 図１０Ａおよび図１０Ｃに示されたルックアップテーブル中の
マッパエントリの中に値を分散するための方法を図示するフローチャートの図で
ある。

【図１３】 図１０Ｃに示されたルックアップテーブル中のマッパエントリ
のうち１つに記憶されるサーチキーに対応する値をサーチするための方法を図示
するフローチャートの図である。

【図１４】 図１０Ａに示されたルックアップテーブル中のマッパエントリ
のうち１つに記憶されるサーチキーに対応する値をサーチするための方法を図示
するフローチャートの図である。

【図１５】 第１のマッパレベルによってインデックス付けされる第２のマ
ッパレベル中の疎らなサブツリーおよび稠密なサブツリーのバイナリツリー表示
を示す図である。

【図１６Ａ】 図５に示されるサブツリーエントリおよび図４に示されるサ
ブツリーエントリのデータフィールドおよびポインタフィールドに対して変更を
加えて、サブツリーエントリ中への複数の疎らなサブツリー記述子の記憶を可能
にするのを示す図である。

【図１６Ｂ】 図５に示されるサブツリーエントリおよび図４に示されるサ
ブツリーエントリのデータフィールドおよびポインタフィールドに対する変更を
加えてサブツリーエントリ中への複数の疎らなサブツリー記述子の記憶を可能に
するのを示す図である。

【図１６Ｃ】 図５に示されるサブツリーエントリおよび図４に示されるサ
ブツリーエントリのデータフィールドおよびポインタフィールドに対する変更を
加えてサブツリーエントリ中への複数の疎らなサブツリー記述子の記憶を可能に
するのを示す図である。

【図１７】 疎らに配されたサブツリー中のノードに対してブロックオフセ
ットを選択するための、図８に示されたオフセット論理中のスパースモードサブ
ツリー論理を示す図である。

【図１８】 図１７のオフセット論理に示されたスパースモード論理を示す
図である。

【図１９Ａ】 疎らに配されたサブツリー中のノードに対するブロックオフ
セットの選択を示す図である。

【図１９Ｂ】 疎らに配されたサブツリー中のノードに対するブロックオフ
セットの選択を示す図である。

【図１９Ｃ】 疎らに配されたサブツリー中のノードに対するブロックオフ
セットの選択を示す図である。

【図１９Ｄ】 疎らに配されたサブツリー中のノードに対するブロックオフ
セットの選択を示す図である。

【図２０】 図８に示されたポインタ論理中のスパースモードベースセレク
ト論理を示すブロック図である。

【図２１】 サブツリーメモリに記憶される、稠密サブツリー記述子および
疎サブツリー記述子を示す図である。

【図２２】 疎らに配されたサブツリーおよび密に配されたサブツリー中の
ノードに対してルートを記憶するサブツリーマッパ中のマッパエントリに対して
マッパアドレスを与えるための方法を図示するフローチャートの図である。

【図２３】 ルックアップテーブルに加えるべき新たなルートのバイナリツ
リー表示を示す図である。

【図２４】 プロセッサメモリに記憶される更新ルートを示す図である。

【図２５】 ルックアップテーブルに記憶される、図２３に示された新たな
ルートを示す図である。

【図２６】 図２５に示されたルックアップテーブルに新たなルートを加え
るためのステップを図示するフローチャートの図である。

【手続補正書】

【提出日】平成１４年６月２４日（２００２．６．２４）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ， ＶＮ，ＹＵ，ＺＡ，ＺＷ

Claims (48)

【特許請求の範囲】
1. 【請求項１】 サーチリクエストにおいて与えられるキーの第１の部分によ
   ってインデックス付けされた複数個の第１のメモリ場所を含む第１レベルのマッ
   パと、 第１のメモリ場所のインデックス付けされた１つに記憶される第１のサブツリ
   ーセレクトおよびキーの第２の部分に依存してインデックス付けされた複数個の
   第２のメモリ場所を含む第２レベルのマッパとを含み、ルックアップテーブルに
   対して発行された単一のサーチリクエストの結果、マッパの１つの場所に記憶さ
   れる、キーに対応する値が得られる、ルックアップテーブル。
2. 【請求項２】 第２のレベルのマッパはさらに、 第１のサブツリーセレクトによってインデックス付けされたサブツリー記述子
   を記憶するサブツリーメモリと、 第２のメモリ場所を含むサブツリーマッパと、 選択されたサブツリー記述子およびキーの第２の部分に依存してサブツリーマ
   ッパに対するマッパインデックスを与えるマッパアドレス論理とを含む、請求項
   １に記載のルックアップテーブル。
3. 【請求項３】 サブツリー記述子はさらに、 サブツリーのためのデフォルト値と、 ビットマップとを含み、前記ビットマップは、サブツリーにおける各可能なノ
   ードごとに１ビットを含み、さらに、 複数個のブロックポインタを含み、各ブロックポインタは、値を記憶するため
   の第２のメモリ場所のブロックのベースアドレスを記憶する、請求項２に記載の
   ルックアップテーブル。
4. 【請求項４】 「０」にセットされた、ノードに対応するビットマップ中の
   １ビットは、ノードが前のノードと値を共有することを示す、請求項３に記載の
   ルックアップテーブル。
5. 【請求項５】 第２のメモリ場所のためのインデックスは、ノードに対応す
   るビットより前にビットマップに記憶された「１」の数に依存する、請求項３に
   記載のルックアップテーブル。
6. 【請求項６】 サブツリーのためのマッパに記憶された値の数は、ビットマ
   ップに記憶された「１」の数に依存する、請求項５に記載のルックアップテーブ
   ル。
7. 【請求項７】 ブロックは、１６個の第２のメモリ場所を含む、請求項３に
   記載のルックアップテーブル。
8. 【請求項８】 可能なノードの数は、２５６個である、請求項３に記載のル
   ックアップテーブル。
9. 【請求項９】 第２のメモリ場所の１つに記憶される第２のサブツリーセレ
   クトおよびキーの第３の部分に依存してインデックス付けされた複数個の第３の
   メモリ場所を含む第３レベルのマッパをさらに含む、請求項１に記載のルックア
   ップテーブル。
10. 【請求項１０】 第３のメモリ場所の１つに記憶される第３のサブツリーセ
    レクトおよびキーの第４の部分に依存してインデックス付けされた複数個の第４
    のメモリ場所を含む第４レベルのマッパをさらに含む、請求項９に記載のルック
    アップテーブル。
11. 【請求項１１】 キーは３２ビットであり、キーの第１の部分は１６ビット
    であり、キーの第２の部分は８ビットであり、キーの第３の部分は８ビットであ
    る、請求項９に記載のルックアップテーブル。
12. 【請求項１２】 キーは４０ビットであり、キーの第１の部分は１６ビット
    であり、キーの第２の部分は８ビットであり、キーの第３の部分は８ビットであ
    り、キーの第４の部分は８ビットである、請求項１０に記載のルックアップテー
    ブル。
13. 【請求項１３】 サーチリクエストにおいて与えられるキーの第１の部分で
    第１レベルのマッパ中の第１の場所を選択するステップと、 インデックス付けされた第１の場所に記憶された第１のサブツリーセレクトを
    検出すると、キーの第２の部分および第１のサブツリーセレクトに依存して第２
    レベルのマッパ中の第２の場所を選択するステップと、 キーに対する単一のサーチリクエストに応答してマッパの１つの場所に記憶さ
    れる、キーに対応する値を転送するステップとを含む、キーに対する最長プレフ
    ィックス一致を与えるための方法。
14. 【請求項１４】 第２の場所を選択するステップはさらに、 サブツリーメモリにおいて第１のサブツリーセレクトによってインデックス付
    けされたサブツリー記述子を選択するステップと、 選択されたサブツリー記述子およびキーの第２の部分に依存してサブツリーマ
    ッパのためのマッパインデックスを判定するステップと、 マッパインデックスでサブツリーマッパ中の第２のメモリ場所を選択するステ
    ップとを含む、請求項１３に記載の方法。
15. 【請求項１５】 サブツリー記述子を選択するステップは、 サブツリーのためのデフォルト値を設けるステップと、 ビットマップを設けるステップとを含み、前記ビットマップは、サブツリーに
    おける各可能なノードごとに１ビットを含み、さらに、 複数個のブロックポインタを設けるステップを含み、各ブロックポインタは、
    第２のメモリ場所のブロックのベースアドレスを記憶する、請求項１４に記載の
    方法。
16. 【請求項１６】 「０」にセットされた、ノードに対応するビットマップ中
    の１ビットは、ノードが前のノードと値を共有することを示す、請求項１５に記
    載の方法。
17. 【請求項１７】 第２のメモリ場所のためのインデックスは、ノードに対応
    するビットより前にビットマップに記憶された「１」の数に依存する、請求項１
    ５に記載の方法。
18. 【請求項１８】 サブツリーのためのマッパに記憶された値の数は、ビット
    マップに記憶された「１」の数に依存する、請求項１７に記載の方法。
19. 【請求項１９】 ブロックは、１６個の第２のメモリ場所を含む、請求項１
    ５に記載の方法。
20. 【請求項２０】 可能なノードの数は、２５６個である、請求項１５に記載
    の方法。
21. 【請求項２１】 第２の場所に記憶された第２のサブツリーセレクトを検出
    すると、キーの第３の部分および第２のサブツリーセレクトに依存して第３レベ
    ルのマッパ中の第３の場所を選択するステップをさらに含む、請求項１３に記載
    の方法。
22. 【請求項２２】 第３の場所に記憶された第３のサブツリーセレクトを検出
    すると、キーの第４の部分および第３のサブツリーセレクトに依存して第４レベ
    ルのマッパ中の第４の場所を選択するステップをさらに含む、請求項２１に記載
    の方法。
23. 【請求項２３】 キーは３２ビットであり、キーの第１の部分は１６ビット
    であり、キーの第２の部分は８ビットであり、キーの第３の部分は８ビットであ
    る、請求項２１に記載の方法。
24. 【請求項２４】 キーは４０ビットであり、キーの第１の部分は１６ビット
    であり、キーの第２の部分は８ビットであり、キーの第３の部分は８ビットであ
    り、キーの第４の部分は８ビットである、請求項２２に記載の方法。
25. 【請求項２５】 サーチリクエストにおいて与えられるキーの第１の部分に
    よってインデックス付けされた複数個の第１のメモリ場所を含む第１レベルのマ
    ッパと、 第１のメモリ場所のインデックス付けされた１つに記憶される第１のサブツリ
    ーセレクトおよびキーの第２の部分に依存してインデックス付けされた複数個の
    第２のメモリ場所を含む第２レベルのマッパと、 ルックアップテーブルに対して発行された単一のサーチリクエストからマッパ
    の１つの場所に記憶されたキーに対応する値を転送するための手段とを含む、ル
    ックアップテーブル。
26. 【請求項２６】 第２レベルのマッパはさらに、 第１のサブツリーセレクトによってインデックス付けされたサブツリー記述子
    を記憶するサブツリーメモリと、 第２のメモリ場所を含むサブツリーマッパと、 選択されたサブツリー記述子およびキーの第２の部分に依存してサブツリーマ
    ッパのためのマッパインデックスを与えるための手段とを含む、請求項２５に記
    載のルックアップテーブル。
27. 【請求項２７】 サブツリー記述子はさらに、 サブツリーのためのデフォルト値と、 ビットマップとを含み、前記ビットマップは、サブツリーにおける各可能なノ
    ードごとに１ビットを含み、さらに、 複数個のブロックポインタを含み、各ブロックポインタは、第２のメモリ場所
    のブロックのベースアドレスを記憶する、請求項２６に記載のルックアップテー
    ブル。
28. 【請求項２８】 「０」にセットされた、ノードに対応するビットマップ中
    の１ビットは、ノードが前のノードと値を共有することを示す、請求項２７に記
    載のルックアップテーブル。
29. 【請求項２９】 第２のメモリ場所のためのインデックスは、ノードに対応
    するビットより前にビットマップに記憶された「１」の数に依存する、請求項２
    ７に記載のルックアップテーブル。
30. 【請求項３０】 サブツリーのためのマップに記憶された値の数は、ビット
    マップに記憶された「１」の数に依存する、請求項２９に記載のルックアップテ
    ーブル。
31. 【請求項３１】 ブロックは、１６個の第２のメモリ場所を含む、請求項２
    ７に記載のルックアップテーブル。
32. 【請求項３２】 可能なノードの数は、２５６個である、請求項２７に記載
    のルックアップテーブル。
33. 【請求項３３】 第２のメモリ場所の１つに記憶された第２のサブツリーセ
    レクトおよびキーの第３の部分に依存してインデックス付けされた複数個の第３
    のメモリ場所を含む第３レベルのマッパをさらに含む、請求項２５に記載のルッ
    クアップテーブル。
34. 【請求項３４】 第３のメモリ場所の１つに記憶された第３のサブツリーセ
    レクトおよびキーの第４の部分に依存してインデックス付けされた複数個の第４
    のメモリ場所を含む第４レベルのマッパをさらに含む、請求項３３に記載のルッ
    クアップテーブル。
35. 【請求項３５】 キーは３２ビットであり、キーの第１の部分は１６ビット
    であり、キーの第２の部分は８ビットであり、キーの第３の部分は８ビットであ
    る、請求項３３に記載のルックアップテーブル。
36. 【請求項３６】 キーは４０ビットであり、キーの第１の部分は１６ビット
    であり、キーの第２の部分は８ビットであり、キーの第３の部分は８ビットであ
    り、キーの第４の部分は８ビットである、請求項３５に記載のルックアップテー
    ブル。
37. 【請求項３７】 サーチリクエストにおいて与えられるＩＰアドレスの第１
    の部分によってインデックス付けされた複数個の第１のメモリ場所を含む第１レ
    ベルのマッパと、 第１のメモリ場所のインデックス付けされた１つに記憶された第１のサブツリ
    ーセレクトおよびＩＰアドレスの第２の部分に依存してインデックス付けされた
    複数個の第２のメモリ場所を含む第２レベルのマッパとを含み、ルックアップテ
    ーブルに対して発行された単一のサーチリクエストの結果、マッパの１つの場所
    に記憶される、ＩＰアドレスに対応する最長プレフィックス一致が得られる、Ｉ
    Ｐアドレスのための最長プレフィックス一致を与えるルックアップテーブル。
38. 【請求項３８】 第２レベルのマッパはさらに、 第１のサブツリーセレクトによってインデックス付けされたサブツリー記述子
    を記憶するサブツリーメモリと、 第２のメモリ場所を含むサブツリーマッパと、 選択されたサブツリー記述子およびＩＰアドレスの第２の部分に依存してサブ
    ツリーマッパのためのマッパインデックスを与えるマッパアドレス論理とを含む
    、請求項３７に記載のルックアップテーブル。
39. 【請求項３９】 サブツリー記述子はさらに、 サブツリーのためのデフォルト値と、 ビットマップとを含み、前記ビットマップは、サブツリーにおける各可能なノ
    ードごとに１ビットを含み、さらに、 複数個のブロックポインタを含み、各ブロックポインタは、最長プレフィック
    ス一致を記憶するための第２のメモリ場所のブロックのベースアドレスを記憶す
    る、請求項３８に記載のルックアップテーブル。
40. 【請求項４０】 「０」にセットされた、ノードに対応するビットマップ中
    の１ビットは、ノードが前のノードとブロックポインタを共有することを示す、
    請求項３９に記載のルックアップテーブル。
41. 【請求項４１】 第２のメモリ場所のためのインデックスは、ノードに対応
    するビットより前にビットマップに記憶された「１」の数に依存する、請求項３
    ９に記載のルックアップテーブル。
42. 【請求項４２】 サブツリーのためのマッパに記憶された値の数は、ビット
    マップに記憶された「１」の数に依存する、請求項４１に記載のルックアップテ
    ーブル。
43. 【請求項４３】 ブロックは、１６個の第２のメモリ場所を含む、請求項３
    ９に記載のルックアップテーブル。
44. 【請求項４４】 可能なノードの数は、２５６個である、請求項３９に記載
    のルックアップテーブル。
45. 【請求項４５】 第２のメモリ場所の１つに記憶された第２のサブツリーセ
    レクトおよびＩＰアドレスの第３の部分に依存してインデックス付けされた複数
    個の第３のメモリ場所を含む第３レベルのマッパをさらに含む、請求項３７に記
    載のルックアップテーブル。
46. 【請求項４６】 第３のメモリ場所の１つに記憶された第３のサブツリーセ
    レクトおよびＩＰアドレスの第４の部分に依存してインデックス付けされた複数
    個の第４のメモリ場所を含む第４レベルのマッパをさらに含む、請求項４５に記
    載のルックアップテーブル。
47. 【請求項４７】 ＩＰアドレスは３２ビットであり、ＩＰアドレスの第１の
    部分は１６ビットであり、ＩＰアドレスの第２の部分は８ビットであり、ＩＰア
    ドレスの第３の部分は８ビットである、請求項４５に記載のルックアップテーブ
    ル。
48. 【請求項４８】 ＩＰアドレスは４０ビットであり、ＩＰアドレスの第１の
    部分は１６ビットであり、ＩＰアドレスの第２の部分は８ビットであり、ＩＰア
    ドレスの第３の部分は８ビットであり、ＩＰアドレスの第４の部分は８ビットで
    ある、請求項４６に記載のルックアップテーブル。