JP4565793B2 - 最長一致アドレスルックアップのための方法および装置 - Google Patents

Description

【０００１】
【発明の背景】
インターネットはルータで接続された１セットのネットワークである。ルータは、受信したデータパケットを転送すべき次のホップを、各々の可能なデスティネーションネットワークごとに示すルーティングテーブルを維持する。次のホップとは、別のルータまたは最終的なデスティネーションであろう。
【０００２】
ルータのポートで受信されるインターネットプロトコル（ＩＰ）データパケットはＩＰデスティネーションアドレスを含む。ＩＰデスティネーションアドレスはＩＰデータパケットの最終デスティネーションである。現在、ＩＰバージョン４（ＩＰｖ４）およびＩＰバージョン６（ＩＰｖ６）の２つのＩＰバージョンが存在する。ＩＰｖ４は、ＩＰデスティネーションアドレスを記憶する、データパケットに含まれるＩＰヘッダに３２ビットのフィールドを設ける。ルータは、ＩＰヘッダに記憶されたＩＰデスティネーションアドレスに依存して、接続された受信データパケットを次のループのルータかまたは、デスティネーションがローカルネットワークであれば最終的なデスティネーションに転送する。
【０００３】
３２ビットＩＰｖ４デスティネーションアドレスは４０億の可能なルートをもたらす。インターネットルータは典型的に、４０億の可能なルートのうち５万を記憶する。しかしながら、記憶されるルートの数は、インターネットの発展およびＩＰｖ６の広がりによって増加している。
【０００４】
もともと、ＩＰアドレス空間は３つのクラスのＩＰアドレス、すなわちＡ，ＢおよびＣに分割されていた。各々のＩＰアドレス空間はネットワークアドレスおよびホストアドレスに分割された。クラスＡは、１２６のネットワークおよびネットワーク当り１６００万個のホストを許容した。クラスＢは、ネットワーク当り６４，０００個のホストを備えて、１６３８２個のネットワークを許容し、クラスＣは、ネットワーク当り２５６個のホストを備えて、２００万個のネットワークを許容した。しかしながら、ＩＰアドレス空間を異なるクラスに分割することにより、利用可能なＩＰアドレスの数が減少してしまった。クラスＣはネットワーク当り最大で２５６個のホストしか許容しないが、これは大抵の組織にとっては少なすぎる。したがって、大抵の組織にクラスＢアドレスを割当てて、６４，０００個のホストアドレスをとった。このホストアドレスは、それらを割当てられた組織が使用しなくても、他の組織が使用不可能なものである。クラスＢのＩＰアドレスを有する組織のホストのすべては、たとえば、２７．３２．ｘｘ．ｘｘなどの、１６の最上位ビット（ＭＢＳ）に同じネットワークアドレスを記憶する。
【０００５】
クラスレス・インタードメイン・ルーティング（ＣＩＤＲ）は、未使用のＩＰホストアドレスを自由化するために導入された。残余の未使用のネットワークは、サイズ可変のブロックで組織に割当てられる。５００個のアドレスを必要とする組織は５００個の連続するアドレスを入手する。たとえば、ある組織に、１２８．３２．ｘｘで始まる５００個の利用可能なアドレスを割当て可能である。ルータが記憶するルートの数は、クラスレス・インタードメイン・ルーティングの導入以来増加した。クラスレス・インタードメイン・ルーティングは、一致するネットワークアドレスをサーチしてＩＰデスティネーションアドレスの対応する次のホップを見出す代わりに、対応するルートを見出すのに最長プレフィックス一致を必要とする。たとえば、サーチは、たとえば１２８．ｘｘ．ｘｘなどのクラスＢのＩＰアドレスの１６ＭＳＢの後はもはやストップできない。なぜなら、１２８．３２．４．ｘｘは別の組織に割当てられ得るからであり、これには次の異なるホップを必要とする。
【０００６】
キーに対して最長プレフィックス一致をサーチするための１つの方法は、バイナリツリーサーチの使用によるものである。バイナリツリーサーチは、１ビットずつ３２のレベルまで３２ビット入力を一致させ、３２ビットのキーに一致するエントリを見出すには３２のサーチが必要である。一致をサーチするための別の方法はパトリシアツリーの使用によるものである。パトリシアツリーは、バイナリツリーの葉までにエントリが存在しなければ、必要なサーチ数を減らす。
【０００７】
ＩＰデスティネーションアドレスと関連する次のホップを効率的にサーチするためのまた別の方法が、１９９８年５月１１日に出願された、ブロドニックら（Brodnick et al.）による「高速ルーティングルックアップのための方法およびシステム」（“Method and System for Fast Routing Lookups”）と題された、ＰＣＴ出願連続番号ＰＣＴ／ＳＥ９８／００８５４に記載されている。ブロドニックが記載する方法は、重複するルートを記憶しないことで、記憶される次のホップの数を減じる。次のホップの数を減じることにより、メモリの必要量を低減し、それによりルートルックアップテーブルを高速キャッシュメモリに記憶できるようになる。
【０００８】
ブロドニックらは、バイナリツリーを３レベルに分割する。バイナリツリーを３つのレベルに分割することにより、サーチ数を３に減らした。第１のレベルのインデックス付けされたエントリは、ルートをエントリからとる場合、サーチを第１のレベルで終了可能であるかまたは、ＩＰデスティネーションアドレスのさらなる部分を用いて、その後のレベルまでサーチを継続しなければならないかを示す。
【０００９】
図１Ａは、バイナリツリーの第１のレベルを表わす先行技術の６４Ｋ（６５５３６）ビットマップを図示する。６４Ｋビットマップ３０は、深度１６のバイナリツリーの葉またはノード４４を表わし、ノード４４当り１ビットである。ビットマップは長さ１６のビットマスクに分割される。６４Ｋビットマップには２¹²＝４０９６のビットマスクが存在する。図１Ａに１つのビットマスクが示される。ビットマップ３０中のビットは、ノード４４に対応するポインタのアレイに記憶されたルートインデックスまたはサブツリーが存在すれば、‘１’にセットされる。ノードが前のノード４４とルートエントリを共有していれば、ビットマップ３０中のビットは、‘０’にセットされる。
【００１０】
図１Ｂは、キャッシュメモリに実現される先行技術のルックアップテーブルを図示する。ルックアップテーブルは、コードワード３６のアレイ、ベースインデックス３４のアレイおよびマップテーブル４０を含む。図１Ｂには３２ビットのＩＰアドレス３８も示される。コードワード４６は、ビットマップ３０（図１Ａ）の各ビットマスクごとにコードワード３６のアレイに記憶される。コードワード４６は６ビットの値４６ａおよび１０ビットのオフセット４６ｂを含む。ベースインデックス４２は、コードワード３６のアレイ中の４つのコードワード４６ごとに、ベースインデックス３４のアレイに記憶される。
【００１１】
コードワード３６のアレイ、ベースインデックス３４のアレイおよびマップテーブル４０を用いて、ポインタ（図示せず）のアレイ中のポインタを選択する。ポインタは、ルートインデックスまたはインデックスを記憶してさらなるサーチを行なう。
【００１２】
ポインタのアレイ中のポインタ群は、コードワード３６のアレイ中のコードワード４６およびベースインデックス３４のアレイ中のベースインデックス４２を選択することによって選択される。コードワード４６は、ＩＰアドレス３８の最初の１２ビット５０を用いて選択される。ベースインデックス４２は、ＩＰアドレス３８の最初の１０ビット４８を用いて選択される。マップテーブル３２を用いて、ポインタ群の中の正しいポインタが選択される。
【００１３】
選択されたコードワード３６中の１０ビットの値４６ｂは、マップテーブル３２へのインデックスである。マップテーブル３２は、ビットマスク内のビット数を４ビットのオフセットにマッピングする。オフセットは、ポインタのアレイの中の選択されたポインタ群内のポインタを特定する。１０ビットの値４６ｂはマップテーブル３２中の列を選択し、ＩＰアドレス５２のビット１９：１６は４ビットのオフセット５４を選択する。
【００１４】
このように、ポインタのサーチには、以下のキャッシュメモリアクセスが必要である。すなわち、（１）１６ビットのコードワード４６を読出す；（２）１６ビットのベースアドレス４２を読出す；（３）マップテーブル３２から４ビットのオフセット５４を読出す；（４）ポインタインデックスがベースアドレス４２、コードワードオフセット４６ａおよび４ビットのオフセット５４の和であるポインタインデックスでポインタを読出す。
【００１５】
バイナリツリーの各レベルで同じメモリアクセスが必要である。したがって、３レベルのサーチには１２のメモリアクセスが必要である。
【００１６】
ルックアップテーブルに記憶されたルートは変更してもよい。新しいルートは、変更するネットワークトポロジまたはルート輻輳に基づいてルーティングプロトコルを使用することにより生成可能である。ルーティングプロトコルは、オープン・ショーテスト・パス・ファースト（Open Shortest Path First）（「ＯＳＰＦ」）、外部ゲートウェイプロトコル（External Gateway Protocol）（「ＥＧＰ」）、境界ゲートウェイプロトコル（Border Gateway Protocol）（「ＢＧＰ」）、インタードメイン・ポリシィ・ルーティング（InterDomain Policy Routing）（「ＩＤＰＲ」）および通信経路選択情報プロトコル（Routing Information Protocol）（「ＲＩＰ」）を含む。ルーティングプロトコルは、ルートを判定するためのルーティングアルゴリズムを使用する。通信経路選択情報は、ルーティングプロトコルメッセージの使用によりルータ間で共有される。ルーティングプロトコルメッセージは、ルータがテーブルを更新しかつ維持することを可能にする。新しいルートを追加することは、ルックアップテーブル全体を更新するためにバッチ更新を必要とする。バッチ更新を行ないながら、ルックアップテーブルをサーチすることはできない。
【００１７】
【発明の概要】
ルックアップテーブルがサーチのために利用可能でありながらルックアップテーブルのインクリメンタルな更新を行なうための方法および装置を提供する。第１の組のルートおよび関連付けられる第１のサブツリーエントリが、ルックアップテーブル中の第１のメモリ空間に記憶される。アクセスが、第１のサブツリーエントリへの第１のポインタを介して第１のメモリ空間に対して与えられる。第２の組のルートおよび関連付けられる第２のサブツリーエントリが、ルックアップテーブル中の第２のメモリ空間に記憶される。アクセスは、第１のサブツリーエントリへの記憶された第１のポインタを第２のサブツリーエントリへの第２のポインタと置換することにより、第２のメモリに記憶された第２の組のルートに切換えられる。第１のメモリ空間は、アクセスを切換えた後、割当て解除される。
【００１８】
第１の組のルートにおけるルートの数は、第２の組のルートにおけるルートの数よりも小さくてもよく、または、第１の組のルートにおけるルートの数は、第２の組のルートにおけるルートの数より大きい。
【００１９】
この発明の以上およびその他の目的、特徴および利点は、添付の図面に図示されるように、この発明の好ましい実施例の以下のより特定的な説明から明らかになるであろう。図面中の同じ参照番号は異なる図面を通じて同じ部分を示す。図面は、この発明の原則を図示するのに供される代わりに、縮尺を変更したり、強調したりということを必ずしも行なわなくてよい。
【００２０】
【詳細な説明】
この発明の好ましい実施例の説明は以下のとおりである。
【００２１】
デンスモード
図２Ａは、この発明の原則に従う最長一致プレフィックスルックアップテーブル１００を図示する。ルックアップテーブル１００はキー１０４のルートインデックス１０２を与える。ルートインデックス１０２を用いて、ＩＰデスティネーションアドレスに向けた次のホップにアクセスする。図２Ａに示された実施例では、キー１０４は３２ビット幅であるが、キー１０４は３２ビットに限定されるものではない。ルックアップテーブル１００は３つのマッパ１０６ａ−ｃを含む。各々のマッパ１０６ａ−ｃは別個にアドレス指定されたメモリを含む。キー１０４に対応するデフォルトルートインデックスまたはルートインデックス１０２は、マッパ１０６ａ−ｃのうち１つの中の場所に記憶される。各マッパからのマッパ出力１１０ａ−ｃは、多数のマッパをサーチする必要がある場合、キーについてすべてのマッパ１０６ａ−ｃにアクセスするまで、遅延メモリ１５０ａ−ｃに記憶される。
【００２２】
マルチプレクサ１０８は、マルチプレクサ１０８の入力に転送されるマッパ出力１１０ａ−ｃの１つをルートインデックス１０２として選択する。マッパ出力１１０ａ−ｃは、マッパ出力１１０ａ−ｃの最上位ビット（ＭＳＢ）に依存して選択される。マッパ出力１１０ａ−ｃがルートインデックス１０２を含む場合のみ、マッパ出力１１０ａ−ｃのＭＳＢが‘１’となる。
【００２３】
図２Ｂは、図２Ａに示されたルックアップテーブル１００のマッパ１０６ａ−ｃに記憶されたエントリのバイナリツリー表示を図示する。図２Ｂは図２Ａと関連して説明される。３２ビットのキー１０４は３２レベルのバイナリツリーとして表わすことができる。バイナリツリー実現例は、１ビットずつ３２レベルまでサーチするには、３２のサーチを必要とする。サーチ数を減らすため、バイナリツリーの３２のレベルは３つのマッパレベル１１２ａ−ｃに分割され、各マッパレベル１１２ａ−ｃはマッパ１０６ａ−ｃ（図２Ａ）に対応する。マッパレベル＿１ １１２ａは、バイナリツリーの３２のレベルのうち最初の１６個を含む。しかしながら、簡潔さのため、図２Ｂには１６のレベルのうち５つしか示されない。マッパレベル＿２ １１２ｂは、３２レベルのバイナリツリーの次の８レベルを含み、図２Ｂには８つのレベルのうち３つが示される。マッパレベル＿３は、３２レベルのバイナリツリーのうち最後の８レベルを含み、図１Ｂには８つのレベルのうち３つが示される。各マッパレベル１１２ａ−ｃは複数のノードを含む。１６レベル（キー１０４の１６のＭＳＢ）がマッパレベル−１ １１２ａにあり、８レベルがマッパレベル＿２ １１２ｂにありかつ８レベルがマッパレベル＿３にあるように３２レベルを分割することが、現在のメモリ技術においては最適であるように思われるが、この発明はこの構成に限定されるものではない。
【００２４】
キー１０４の最初の１６ビットに対して１ビットずつ別個の１６のサーチを行なう代わりに、キー１０４の最初の１６ビットと関連するルートインデックス１０２をマッパ１０６ａ（図２Ａ）に記憶する。マッパ１０６ａ（図２Ａ）は、キー１０４の最初の１６ビットのＭＳＢによって直接にインデックス付けされる。次のマッパ１０６ｂは、前のマッパ１０６ａが、キー１０４と関連する次のホップ情報にアクセスするのに用いるルートインデックス１０２を記憶しているか否かに依存して、サーチされる。
【００２５】
図２Ｂに示されるように、マッパレベル＿１ １１２ａに示されるノードまたは葉は、それぞれｒ０およびｒ１と標識付けられた２つのルート１１４、１１６と、それぞれｓ０およびｓ１と標識付けられたマッパレベル＿２ １１２ｂへの２つのポインタ１３０⁴および１３０²³とを含む。各ルート１１４、１１６ごとのルートインデックス１０２はＬ１マッパ１０６ａに記憶される。また、Ｌ２マッパ１０６ｂに向けたアドレスポインタ１２０はサブツリーインデックス１３０⁴に対して記憶され、Ｌ２マッパ１０６ｂに向けたアドレスポインタ（図示せず）はサブツリー１３０²³に対して記憶される。サブツリーインデックス１３０⁴に対して、マッパ１０６ａ中のマッパエントリ１４０⁴に記憶されるアドレスポインタ１２０は、キー１０４と関連のルートインデックス１０２を見出すためには、次のレベルのサーチが必要であることを示す。
【００２６】
ツリー中のいずれのノードの値も、根１１４からの経路をトレースすることによって判定することができる。バイナリツリー中の各ノードは、右側の子および左側の子の２つの子を有して示される。親ノードが‘１’ならば右側の子が選択される。親ノードが‘０’ならば左側の子が選択される。根１１４からノード１１６への経路をトレースすると、ｒ１は、‘０１０’にセットされたＭＳＢを有するすべてのキーに対して、Ｌ１マッパ１０６ａ中にルートインデックス１０２として記憶される。根ノード１１４からｓ０ノード１３０⁴への経路をトレースすると、ｓ０は、‘０００１１’にセットされたＭＳＢを有するすべてのキーに対してＬ１マッパ１０６ａに記憶される。
【００２７】
Ｌ１マッパ１０６ａはダイレクト・マップト・マッパであり、マッパレベル＿１ １１２ａのボトムレベルの各ボトムレベルノードまたは葉ごとにルートインデックス１０２を記憶する。マッパレベル＿１ １１２ａのボトムレベルは、３２レベルバイナリツリーの１６番目のレベルである。１６番目のレベルは６４Ｋのノードを有する。しかしながら、例示の目的のため、マッパレベル＿１ １１２ａのボトムレベルは、３２レベルのバイナリツリーのレベル−５として示される。Ｌ１マッパ１０６ａに示されるルートインデックス１０２は、マッパレベル＿１ １１２ａのレベル−５の１３０¹−１３０³²ノードに対応する。根ノード１１４からレベル＿５のノード１３０¹、１３０²、１３０³への経路をトレースすると、ルートインデックス１０２はｒ０である。したがって、ｒ０は、Ｌ１マッパ１０６ａの場所１４０¹、１４０²、１４０³に、すなわち、インデックス０００００、００００１および０００１０に記憶される。ノード１３０⁴はサブツリーインデックスｓ０を記憶し、したがって、ｓ０は、アドレス０００１１に、Ｌ１マッパ１０６ａの中の場所１４０⁴に記憶される。同様に、レベル−５のノード１３０⁵−１３０⁸に対するルートインデックス１０２はｒ０であり、したがって、Ｌ１マッパ１０６ａの中のアドレス００１００、００１０１、００１１０および００１１１の場所１４０⁵、１４０⁶、１４０⁷、１４０⁸はｒ０を記憶する。レベル−５のノード１３０⁹−１３０¹²に対するルートインデックス１０２はｒ１であり、したがって、Ｌ１マッパ１０６ａの中のアドレス０１０００および０１０００１の場所１４０⁹、１４０¹⁰はｒ１を記憶する。
【００２８】
Ｌ１マッパ１０６ａ中の各々の場所は、直接にもしくはレベル−５のノード３００^1-32の親を介してレベル−５のノード３００¹−３００³²に割当てられるルートインデックス１０２または次のマッパ１０６ｂ−ｃへのアドレスポインタを記憶する。マッパレベル＿３ １０６ｃは、３２レベルのバイナリツリーのボトムレベルで、ノード１３８のｈ０およびノード１４０のｈ１の２つのホストノードを含む。ホストノードのサーチは、キー１０４のすべてのビットのサーチを必要とする。図２Ａに示されるように、ｈ０に対するルートインデックス１０２は、Ｌ３＿マッパ１０６ｃ中の場所１４６⁴に記憶される。Ｌ１マッパ１０６ａと異なり、Ｌ２マッパ１０６ｂおよびＬ３マッパ１０６ｃは直接にマッピングされない。
【００２９】
マッパ１０６ｂおよび１０６ｃでは、ルートインデックス１０２は各々の可能な入力ごとに記憶されない。ノードに対するルートインデックス１０２がマッパ１０６ｂ−ｃに以前に記憶されたルートインデックス１０２と異なる場合にのみ、ルートインデックス１０２が記憶される。マッパレベル＿２ １１２ｂに示される第１のサブツリーＡのレベル−３ノードを見ると、ノード１３２¹およびノード１３２²に対するルートインデックス１０２はｒ０であり、したがって、ｒ０に対するルートインデックスは、Ｌ２マッパ１０６ｂの中のノード１３２¹およびノード１３２²の両者について、場所１４２¹に記憶される。ノード１３２²に対するサブツリーインデックスｓ０は場所１４２²に記憶される。レベル−３のノード１３２⁴およびレベル−３のノード１３２⁵および１３２⁶と関連のルートインデックス１０２はｒ０であり、これは、前のノード１３２²に対して記憶されたｓ０とは異なる。したがって、ｒ０はＬ２マッパ１０６ｂ中の次の場所１４２³に記憶される。ルートｒ２は、ノード１３２⁷に対して、Ｌ２マッパ１０６ｂ中の場所１４２⁴に記憶される。なぜなら、ノード１３２⁷は前のノード１３２⁶と同じルートを共有しないからである。サブツリーインデックスｓ３は次のレベル−３のノード１３２⁷に対して記憶される。したがって、ｓ３はＬ２マッパ１０６ｂの中の場所１４２⁵に記憶される。前のノードからルート変更があるときにだけルートインデックスを記憶することにより、ルートインデックス１０２を記憶するのに必要なメモリが低減される。示されるように、マッパレベル＿２ １１２ｂの第１のサブツリーＡのレベル−３の８つのノード１３２^1-8についてルートインデックスを記憶するためには、Ｌ２マッパ１０６ｂの中の場所は５つしか必要でない。ノンダイレクトマッパ１０６ｂ、１０６ｃは、図５と関連してより詳細に後述される。
【００３０】
図３は、この発明の原則に従う４０ビットのキー２１０のための最長一致プレフィックスルックアップテーブル２００を図示する。１つの実施例では、４０ビットのキーは、８ビットのプレフィックスおよび３２ビットのＩＰアドレスを含む。８ビットのプレフィックスは、３２ビットのＩＰアドレスと関連する仮想私設網（ＶＰＮ）識別子であり得る。ルックアップテーブル２００は４つのマッパ１０６ａ−ｄを含む。マッパ１０６ａは、図２Ａと関連して説明されたように、ダイレクト・マップト・マッパである。マッパ１０６ｂ−ｄはインダイレクトマッパである。マッパ１０６ａは、４０ビットのキー２１０の１６のＭＳＢに対応する、Ｌ２マッパ１０６ｂに対するサブツリーインデックスまたはルートインデックス１０２を記憶する。したがって、Ｌ１マッパは、第１のマッパレベル１１２ａ（図２Ｂ）中の６４Ｋのノードの各々ごとに１つの、６４Ｋの可能な場所を有する。Ｌ１マッパ１０６ａ中の対応する場所に記憶されるＬ１マッパエントリデータ２２０ａは、パイプライン２０８およびＬ２インダイレクトマッパ１０６ｂに転送される。Ｌ１マッパエントリデータ２２０ａが、キー２１０ｂの次の８ビットを用いる次のレベルのサーチが必要であることを示せば、キー２１０ｂの次の８ビットおよびＬ１マッパエントリデータ２２０ａに依存して、Ｌ２インダイレクトマッパ１０６ｂでサーチが行なわれる。
【００３１】
第２のレベルのサーチの結果がＬ２マッパエントリデータ２２０ｂ上に与えられ、これはパイプライン２０８およびＬ３インダイレクトマッパ１０６ｃに転送される。第３のレベルのサーチは、キー２１０ｃの次の８ビットおよびＬ２マッパエントリデータ２２０ｂに依存して、Ｌ３インダイレクトマッパ１０６ｃで行なわれる。
【００３２】
サーチの結果は、Ｌ３マッパエントリデータ２２０ｃ上を、パイプライン２０８およびＬ４インダイレクトマッパ１０６ｄに与えられる。Ｌ３マッパエントリデータ２２０ｃは、キー２１０ｄの最後の８ビットおよびＬ３マッパエントリデータ２２０ｃに依存して、Ｌ４インダイレクトマッパ１０６ｄで行なわれる。
【００３３】
第４のサーチの結果はＬ４マッパエントリデータ２２０ｄ上に与えられる。キー２１０に対する最長一致プレフィックスと関連するルートインデックス１０２は、マッパ１０６ａ−ｄのうちの１つの中のただ１つの場所に記憶される。したがって、パイプライン２０８に転送されるルートインデックス１０２は、ただ１つのマッパエントリデータ２２０ａ−ｄに含まれる。マッパ１０６ａ−ｄのうち１つ、たとえばマッパ１０６ｂにルートインデックス１０２を見出すと、残余のマッパ１０６ｃ−ｄのサーチは必要ではなく、マッパ１０６ｃ−ｄはアクセスされない。パイプライン２０８は、マッパエントリデータ２２０ａ−ｄのうち１つに含まれるルートインデックス１０２を選択するためのマルチプレクサ１０８（図２Ａ）を含む。たとえば、マッパエントリデータ２２０ａ−ｄのＭＳＢは、ルートインデックスが含まれているか否かの表示を与えることができる。
【００３４】
マッパ１０６ａ−ｄと関連してパイプライン２０８を用いることにより、異なるキー２１０による最長一致プレフィックステーブル２００の複数サーチを並行して行なうことができる。パイプライン２０８は、４０ビットのルックアップテーブル２００の複数のサーチを、必要に応じて、他のマッパ１０６ａ−ｄの各々のサーチが完了するまで、４０ビットのキー２１０と関連の各マッパ１０６ａ−ｄごとにマッパエントリデータ２２０ａ−ｄを記憶することによって並行して行なって、４０ビットキー２１０に対応するルートインデックスを見出すのを可能にする。したがって、ダイレクト・マップト・マッパ１０６ａへの単一のメモリアクセスを行なうことにより、受信したＩＰアドレスに対応するルートインデックスに対するサーチリクエストがルックアップテーブル２００に発せられる。別のキーに対応するルートインデックスに対するその後のサーチは、ダイレクト・マップト・マッパ１０６ａのための次のメモリアクセスサイクルの中でルックアップテーブル２００に発せられ得る。
【００３５】
図４は、図３に示されたダイレクト・マップト・マッパ１０６ａに記憶可能なマッパエントリのタイプを図示する。図２Ｂに示されたバイナリツリー中のいずれのノードに対するマッパエントリも、ノーエントリ３００、ルートエントリ３０２またはサブツリーエントリ記述子３０４を記憶することができる。マッパエントリ３００、３０２、３０４の各タイプは、サブツリーフラグ３０６を含む。サブツリーフラグ３０６の状態は、マッパエントリがサブツリーエントリ記述子３０４であるか否かを示す。サブツリーフラグ３０６が‘１’にセットされれば、マッパエントリはサブツリーエントリ記述子３０４であり、サブツリーインデックス３１２を含む。サブツリーインデックス３１２は、次のノンダイレクト・マップト・マッパ１０６ｂ−ｄに記憶されるサブツリーエントリ記述子３０４のアドレスである。サブツリーエントリは図４と関連して後述される。サブツリーフラグ３０６が‘０’ならば、ノーエントリフラグ３１４をチェックして、マッパエントリがノーエントリ３００であるかまたはルートエントリ３０２であるかを判定する。ノーエントリフラグ３１４が‘０’ならば、エントリはノーエントリ３００である。ノーエントリフラグ３１４が‘１’ならばエントリはルートエントリ３０２であり、ルートインデックスフィールド３１０中に、キー１０４と関連のルートインデックス１０２（図３）を記憶する。マルチプレクサ１０８（図２Ａ）は、サブツリーフラグ３０６を用いて、ルートインデックス１０２（図３）を含むマッパエントリデータ２２０ａ−ｄを選択する。
【００３６】
図５は、図２Ｂに示されたマッパレベル＿２ １１２ｂ中のノードに対応するマッパ１０６ｂを図示する。マッパ１０６ｂは、サブツリーメモリ４００、マッパアドレス論理４０２およびサブツリーマッパ４１８を含む。マッパ１０６ａに記憶されるキー２１０ａの最初の部分によって選択されたサブツリーインデックス３１２は、サブツリーメモリ４００に転送される。サブツリーメモリ４００は、サブツリーインデックス３１２が選択するサブツリーエントリ４０４を含む。サブツリーエントリ４０４はデータフィールド４０６およびポインタフィールド４０８を含む。
【００３７】
図２Ｂに戻って、サブツリーエントリ４０４は、マッパレベル＿２ １１２ｂに示されるサブツリーのうちの１つのボトムレベルに対応する。マッパレベル＿２ １１２ｂが８つのレベルを有すれば、各サブツリー（図示せず）のボトムレベルは、各ノードに１つの、最大２５６のルートを有する。
【００３８】
続いて図５で、サブツリーエントリ４０４は、サブツリーのボトムレベル上の各ノードに対応する２５６の可能なルートインデックス１０２（図３）へのアクセスを提供する。ルートインデックス１０２（図３）はサブツリーマッパ４１８に記憶される。２５６の可能なルートインデックスへのアクセスを提供するため、稠密サブツリー記述子がデータフィールド４０６に記憶される。データフィールド４０６は２５６ビット幅であり、サブツリーのボトムレベルで各ノードごとに１ビットを与える。データフィールド４０６は、図６Ａおよび図６Ｂと関連してより詳細に後述される。ポインタフィールド４０８は２５６ビット幅であり、１６の１６ビットポインタの記憶を可能にする。各ポインタは、サブツリーマッパ４１８中に、連続した１６のマッパエントリに対するベースアドレスを記憶して、２５６のルートインデックスへのアクセスを与える。したがって、ポインタフィールド４０８は、サブツリーのボトムレベルの各ノードごとにサブツリーマッパ４１８中のマッパエントリへのポインタを間接的に与えることができる。ポインタフィールド４０８は図６と関連してより詳細に説明される。
【００３９】
データフィールド４０６中の稠密サブツリー記述子に記憶されたサブツリーデータ４１２とポインタフィールド４０８に記憶されたサブツリーポインタ４１４とはマッパアドレス論理４０２に転送される。マッパアドレス論理４０２は、キー２１０ｂの次の部分（次の８ビット）も受ける。
【００４０】
マッパアドレス論理４０２は、キー２１２ｂの次の８ビットに依存するサブツリーのボトムレベルのノードと関連のマッパエントリ、すなわちサブツリーデータ４１２およびサブツリーと関連のサブツリーポインタ４１４のマッパアドレス４１６を判定する。マッパアドレス４１６は、サブツリーマッパ４１８中のマッパエントリを選択する。サブツリーマッパ４１８は、ダイレクト・マップト・マッパ１０６ａに対して、図４と関連して説明されたのと同じタイプのマッパエントリを含む。マッパデータエントリ２２０ｂの中身が、その後のサーチが必要であるか否かを決定する。マッパエントリデータ２２０ｂが、次のマッパレベル１１２ｃ（図２Ｂ）中に別のサブツリーエントリ４０４が存在することを示すサブツリーインデックス３１２（図４）を含めば、その後のサーチが必要である。
【００４１】
キー２１０ｂの第２の部分は、選択されたサブツリーのボトムレベル中のノードを選択する。サブツリーポインタ４１４は、サブツリー中のノードと関連のベースアドレスを選択し、サブツリーデータ４１２は、ベースアドレスと関連のマッパエントリのブロック内のオフセットを選択する。マッパアドレス論理４０２は、図７と関連して後述される。
【００４２】
図６Ａはサブツリーのバイナリツリー表示である。示されたサブツリーは５つのレベルを含む。サブツリーは、３つのルートインデックスｒ１、ｒ２およびｒ３ならびに２つのサブツリーインデックスｓ０およびｓ１を含む。サブツリーのボトムレベルには３２個のノード５００¹−５００³²が存在する。ボトムレベルの各ノード５００¹−５００³²と関連のルートインデックスまたはサブツリーインデックスが以下の表１に示される。
【００４３】
【表１】

【００４４】
図６Ｂは、図６Ａに示されたサブツリーのボトムレベル中のノードに対応する、図５に示されたデータフィールド４０６に記憶された稠密サブツリー記述子を図示する。データフィールド４０６は、図６Ａに示されたサブツリーのボトムレベル中の各ノード５００ごとに１ビットの、３２ビットを含む。データフィールド４０６中のビット５０２¹−５０２³²は以下のように割当てられる。前のノードのルートインデックスを用いるならば、データフィールド４０６中のビットを‘０’にセットし、サブツリーマッパ４１８（図５）に記憶された次のルートインデックスを用いるならば、‘１’にセットして次のマッパエントリアドレスを増分する。ルートが特定されなければ、データフィールド４０２中の最初のビットは、マッパエントリ５０４¹に記憶されたデフォルトルートｒ０を選択する。特定されたルートがないため、こうして、ビット５０２¹を‘０’にセットしてデフォルトルートを選択する。マッパエントリ５０４¹に記憶されたデフォルトルートｒ０は、次の３つのノード５００²−５００⁴に対して選択され、すなわち、対応するビット５０２²−５００⁴はデータフィールド４０６中で‘０’にセットされて、５０２¹が用いた前のルートインデックスを用いる。ノード５００⁵ではルート変更がある。
【００４５】
マッパエントリ５０４²に記憶される、ノード５００⁵に用いられるルートｒ１はノード５０６⁶と共有される。したがって、ビット５０２⁵は、ルート変更を示す‘１’であり、サブツリーマッパ４１８（図５）中のマッパエントリ５０４²を選択する。ビット５０２⁶は、５０２⁵に記憶されるルートインデックスをこのノードに用いるべきであることを示す‘０’である。ノード５００⁷に対してはいずれのルートも与えられないため、ルート変更があり、デフォルトルートｒ０を記憶するサブツリーマッパ４１８（図５）中のマッパエントリ５０４³を必要として、ビット５０２⁷に‘１’が記憶される。
【００４６】
ノード５００⁸は前のノード５００⁷と同じルートを共有し、サブツリーマッパ４１８（図５）で新たなマッパエントリは必要ない。ノード５００⁸に対応するビット５０２⁸は‘０’にセットされる。ノード５００⁹は前のノード５００⁸とは異なるルートを有し、サブツリーマッパ４１８（図５）で新たなマッパエントリが必要である。ノード５００⁹に対応するビット５０２⁹は‘１’にセットされ、次の連続するメモリ場所中のサブツリーマッパ４１８（図５）に、ｒ２を記憶するマッパエントリ５０４⁴が加えられる。
【００４７】
ノード５００¹⁰は、前のノード５００⁹とは異なるルートを有し、サブツリーマッパ４１８（図５）で新たなルートエントリが必要である。ノード５００¹⁰に対応するビット５０２¹⁰は‘１’にセットされ、ｓ０を記憶するマッパエントリ５０４⁵が、次の連続するメモリ場所中のサブツリーマッパ４１８（図５）に加えられる。
【００４８】
ノード５００¹¹は、前のノード５００¹⁰とは異なるルートを有し、サブツリーマッパ４１８（図５）で新たなマッパエントリが必要である。ノード５００¹¹に対応するビット５０２¹¹は‘１’にセットされ、ｒ２を記憶するマッパエントリ５０４⁶が、次の連続するメモリ場所中のサブツリーマッパ４１８（図５）に加えられる。
【００４９】
ノード５００¹²および５００¹³は、前のノード５００¹¹と同じルートを共有し、サブツリーマッパ４１８（図５）で新たなマッパエントリは必要ない。ノード５００¹²に対応するビット５０２¹²およびノード５００¹³に対応するビット５０２¹³はデータフィールド４０６中で‘０’にセットされる。
【００５０】
ノード５００¹⁴は前のノード５００¹³とは異なるルートを有し、サブツリーマッパ４１８（図５）で新たなマッパエントリが必要である。ノード５００¹⁴に対応するデータフィールド４０６中のビット５０２¹⁴は‘１’にセットされ、ｓ１を記憶するマッパエントリ５０４⁷がサブツリーマッパ４１８（図５）に加えられる。ノード５００¹⁵は前のノード５００¹⁴とは異なるルートを有し、サブツリーマッパ４１８（図５）で新たなマッパエントリが必要である。ノード５００¹⁵に対応する、データフィールド中のビット５０２¹⁵は‘１’にセットされ、サブツリーマッパ４１８（図５）に、ｒ２を記憶するマッパエントリ５０４⁸が加えられる。ノード５００¹⁶は前のノード５００¹⁵と同じルートを共有し、サブツリーマッパ４１８（図５）で新たなマッパエントリは必要ない。
【００５１】
ノード５００¹⁷は前のノード５００¹⁶とは異なるルートを有し、サブツリーマッパ４１８（図５）で新たなマッパエントリが必要である。ノード５００¹⁷に対応する、データフィールド４０６中のビット５０２¹⁷は‘１’にセットされ、ｒ３を記憶するマッパエントリ５０４⁹がサブツリーマッパ４１８（図５）に加えられる。
【００５２】
ノード５００¹⁸−５００³²はすべてノード５００¹⁷と同じルートを共有し、サブツリーマッパ４１８（図５）で新たなマッパエントリは必要ない。対応するビット５０２¹⁸−５０２³²は‘０’にセットされる。したがって、３２個のノード５００¹−５００³²について、ルートエントリ３０２（図４）またはサブツリーエントリ３０４（図４）を記憶するには、マッパエントリ５０４^1-9が９つ必要である。
【００５３】
ノード５００¹−５００³²に対応するマッパエントリ５０４¹−５０４⁹は、データフィールド４０６に記憶される稠密サブツリー記述子に記憶される‘１’の数を計算することにより、サブツリーマッパ４１８（図５）中でインデックス付けされる。たとえば、ノード５００²⁸に対応するマッパエントリ５０４¹−５０４⁹を見出すには、データフィールド４０６のビット５０２¹−５０２²⁸に記憶される‘１’の数をカウントする。‘１’の数が８であると、対応するマッパエントリはデフォルトルートから８番目の場所、すなわち、マッパエントリ５０４⁹である。
【００５４】
ルート変更がある場合にのみマッパエントリを記憶することにより、サブツリーマッパ４１８（図５）中のサブツリー当りのマッパエントリ５０４¹−５０４⁹の数が減少する。
【００５５】
図７は図５に示されたポインタフィールド４０８を図示する。ポインタフィールド４０８は、サブツリーマッパ４１８（図５）中の連続する１６のマッパエントリ場所５０４¹−５０４¹⁶（図６Ｂ）のブロックのベースアドレスを記憶するためのブロックベースアドレスフィールド６００¹、６００²を含む。連続する１６のマッパエントリのブロック６０２¹、６０２²中のサブツリーマッパ４１８（図５）にメモリが割当てられる。８レベルのサブツリーは異なるルートを２５６まで有することができ、２５６のすべてのルートを記憶するためには、ブロック６０２¹、６０２²が１６個必要である。必要なブロック６０２の数は、サブツリーに対するルートの数に依存する。ブロックベースアドレス６０２¹、６０２²をブロックベースアドレス（図示せず）のフリーリストから除くことにより、ブロック６０２を特定のサブツリーに割当てる。メモリにアドレスのフリーリストを与えるための方法は技術分野では周知である。
【００５６】
１６のマッパエントリ５０４^1-16のメモリブロックを割当てることにより、サブツリーマッパ４１８（図５）中のメモリの扱いがより容易になる。なぜなら割当てられた１６個の場所は連続しているからである。
【００５７】
図８は、図５に示されたマッパアドレス論理４０２を図示する。マッパアドレス論理４０２は、オフセット論理７００、ポインタ論理７０２およびアダー論理７０４を含む。オフセット論理７００はノードセレクト論理７０６および１カウント論理７０８を含む。ポインタ論理はベースアドレスセレクト論理７１０を含む。
【００５８】
ノードセレクト論理７０６は、キー２１０ｂの８ビットに対応する、サブツリーデータ４１２中のノード５００（図６Ｂ）を選択する。対応するノード番号はノードセレクト７１８上を１カウント論理７０８に転送される。１カウント論理７０８は、サブツリーデータフィールド４０６に記憶された‘１’の数を、選択されたノード５００に対応するビットまでカウントする。１の数はブロックセレクト７１２上をポインタ論理７０２へおよびブロックオフセット７１４上をアダー論理７０４へ転送される。
【００５９】
８ビット幅のカウントフィールドを必要とする２５６ビットのサブツリーデータフィールド４０６に記憶される‘１’は最大で２５６個であり得る。８ビットカウントフィールドは２つのフィールドに分割され、４つのＭＳＢがブロックセレクト７１２を与え、４つの最下位ビット（ＬＳＢ）がブロックオフセット７１４を与える。
【００６０】
たとえば、８ビットキー２１０ｂが‘０１０００１００’である場合、ノード番号６８を選択し、サブツリーデータ４１２の最初の６８ビットに記憶される‘１’が２７個存在すれば、カウントは１Ｃ Ｈｅｘ（０００１１１００）、ＭＳＢ（０００１）である。すなわち、ブロックセレクト７１４、セレクトブロック６０２¹（図６）およびＬＳＢ（１１００）である。すなわち、ベースブロックオフセットセレクトマッパエントリ５０４¹¹（図６）であり、すなわちブロック５０２¹中の１２番目のエントリである。
【００６１】
ベースアドレスセレクト論理７１０は、オフセット論理７００から転送されるブロックセレクト７１２に依存して、サブツリーポインタ４１４からベースアドレス７１６を選択する。アダー論理７０４は、オフセット論理７００から転送されるブロックオフセット７１４をベースアドレス７１６に加算し、マッパアドレス４１６を与える。マッパアドレス４１６はマッパ１０６ｂ−ｄ中のマッパエントリ５０４（図６Ｂ）のインデックスである。
【００６２】
図９は、この発明の原則に従う、ルックアップテーブル２００中のキー２１０（図３）に対して最長一致プレフィックスをサーチするためのステップを図示するフローチャートである。
【００６３】
ステップ８００で、キー２１０ａ（図３）の最初の部分がマッパ１０６ａへのインデックスとして転送される。処理はステップ８０２に継続する。
【００６４】
ステップ８０２で、キー２１０ａ（図３）の最初の部分によってインデックス付けされた第１のレベルのマッパ中のマッパエントリ５０４（図６Ｂ）に記憶されたマッパエントリデータ２２０ａ（図３）は、次のレベルのさらなるサーチが必要であるか否かを判定する。必要ならば、処理はステップ８０４に継続する。必要なければ、第１のレベルのマッパ中のインデックス付けされたマッパエントリ５０４（図６Ｂ）中のルートエントリ３０２（図４）が、キーに対して、対応する最長プレフィックスルートを記憶し、処理はステップ８０８に継続する。
【００６５】
ステップ８０４で、次のレベルのマッパ１０６ｂ−ｄがサーチされる。次のレベルのマッパのためのインデックスは、前のレベルのマッパ中のインデックス付けされたマッパエントリ５０４（図６Ｂ）中のサブツリーエントリ記述子３０４（図４）に記憶されたサブツリーインデックス３１２と、キー２１０ｂ−ｄの次の部分とに依存する。処理はステップ８０６に継続する。
【００６６】
ステップ８０６で、次のレベルのマッパ中のインデックス付けされたマッパエントリ５０４（図６Ｂ）は、キーに対する、対応する最長プレフィックスルートインデックスまたはさらなるサーチが必要であることを示すサブツリーインデックスを記憶する。さらなるサーチが必要ならば、処理はステップ８０４に継続する。必要なければ、処理はステップ８０８に継続する。
【００６７】
ステップ８０８で、マッパ１０６ａ−ｄのうち１つの中のマッパエントリ５０４（図６Ｂ）に記憶されたルートインデックス１０２（図３）は、ルートインデックス１０２（図３）としてルックアップテーブル２００から転送される。処理は完了する。
【００６８】
深度拡張（depth expansion）
図３に示されたルックアップテーブル２００に記憶可能なルートインデックス１０２（図３）の数は、サブツリーマッパ４１８（図５）中の利用可能なマッパエントリ５０４（図６Ｂ）の数によって限定される。たとえば、各々のサブツリーマッパ４１８（図５）が１２８Ｋのマッパエントリを含みかつルックアップテーブル中にサブツリーマッパ４１８（図５）が２つ存在すれば、ルックアップテーブル２００中に最大で２５６Ｋのルートインデックス１０２（図３）を記憶可能である。１２８Ｋのマッパエントリを有するサブツリーマッパ４１８（図５）は１７ビットのインデックスを必要とする。５１２Ｋのマッパエントリを有するサブツリーマッパ４１８（図５）は１９ビットのインデックスを必要とする。ルックアップテーブル２００中の２つの５１２Ｋサブツリーマッパ４１８（図５）は、３２ビットＩＰｖ４デスティネーションアドレスのために、可能な４０億個のルートインデックス１０２（図３）のうち１００万個のための記憶を提供する。
【００６９】
ルートインデックス１０２（図３）を記憶するためのマッパエントリ５０４（図６Ｂ）の数は、複数のルックアップテーブル２００を設けることによって増やすことができる。複数のルックアップテーブルは、ルックアップテーブル２００のうち１つの中のサブツリーマッパ４１８（図５）のマッパエントリ５０４（図６Ｂ）に記憶された、サーチキー２１０に対応する値を求めて並行してサーチされる。
【００７０】
図１０Ａは深度拡張のための実施例を図示する。２つのルックアップテーブル、すなわちマスタルックアップテーブル２００ａおよびスレーブルックアップテーブル２００ｂが示される。しかしながら、ルックアップテーブルの数は示された２つに限定されるのではなく、１つよりも多くのスレーブルックアップテーブル２００ｂを加えることができる。
【００７１】
ルックアップテーブル２００ａ−ｂの各々は、同じサーチキー２１０によって並行してサーチされる。サーチキー２１０に対応するルートインデックス１０２（図３）は、ルックアップテーブル２００ａ−ｂのうち１つの中のサブツリーマッパ４１８（図５）またはルックアップテーブル２００ａ、２００ｂの両者の中のダイレクトマッパ１０６ａに記憶される。最終ルートインデックス９００は、両者のルックアップテーブル２００ａ、２００ｂの並行したサーチの後に見出される。
【００７２】
図１０Ｂは、図１０Ａに示された実施例のルックアップテーブル２００ａの１つを図示する。ルックアップテーブル２００ａ−ｂの各々は、図３と関連してルックアップテーブル２００について既に説明されたようなマッパ１０６ａ−ｄおよびパイプライン２０８ならびにドライバ論理９０２を含む。ルックアップテーブル２００ａは、サーチキーに対応するルートインデックスを求めて、マッパ１０６ａ−ｄ中の複数レベルサーチを行なう。各レベルのサーチ結果は、マッパエントリデータ２２０ａ−ｄ上をパイプライン２０８に転送される。パイプライン２０８は、サーチ９０４の結果をドライバ論理９０２に転送する。ルックアップテーブル２００ａ−ｂの各々の中のマッパ１０６ａのマッパエントリ５０４（図６Ｂ）はサブツリーエントリ３０４（図４）を記憶するが、ルートエントリ３０２（図４）は、マスタルックアップテーブル２００ａ中のマッパ１０６ａにしか記憶されない。ルートエントリ３０２の代わりに、スレーブルックアップテーブル２００ｂ中のマッパ１０６ａのマッパエントリ５０４（図６Ｂ）にノーエントリ３００（図４）が記憶される。マッパ１０６ａ中でただ１つのルックアップテーブルにルートインデックスを配することにより、ルックアップテーブルを選択して最終ルートインデックス９００を与えることを回避する。この結果、スレーブルックアップテーブル２００ｂ中のメモリ６４Ｋが与えられる。これは、ルートインデックスを記憶するのに用いることはできないが、図３と関連して説明されたように、同じルックアップテーブルをマスタルックアップテーブルとしてまたはスレーブルックアップテーブルとして構成できるようにする。代替的な実施例では、マッパ１０６ａを有しないスレーブルックアップデバイスを設けることができる。ルートインデックス１０２（図３）をマッパ１０６ａ中のルートエントリ３０２（図４）に記憶すれば、サーチは、マスタルックアップテーブル２００ａ中のマッパ１０６ａで終了する。
【００７３】
図１０Ａに示されたように、マスタルックアップテーブル２００ａおよびスレーブルックアップテーブル２００ｂは最終ルートインデックス９００を共有する。最終ルートインデックス９００を記憶するルックアップテーブル２００ａ、２００ｂはルートインデックス１０２（図３）を与える。ルックアップテーブル２００ａ、２００ｂの各々が別個のデバイスならば、最終ルートインデックス９００を共有することにより、各デバイスの外部ピンのカウントが減少する。いかなるときにも、最終ルートインデックス９００を駆動するのは、ルックアップテーブル２００ａ、ｂのうち１つだけである。
【００７４】
サーチキー２１０と関連のルートインデックスをルックアップテーブル２００ａ、２００ｂの両者に記憶して、ルックアップテーブルの両者が同時に最終ルートインデックス９００を駆動するエラー状態を回避するため、各ルックアップテーブル２００ａ、ｂはデバイスコード９０６を記憶する。３ビットのデバイスコードにより、拡張ルックアップテーブルが８つのデバイスを含むことが可能になる。
【００７５】
ドライバ論理９０２は、サーチ９０４の結果がルートインデックス１０２（図３）を含むか否かを判定する。含んでいれば、ルックアップテーブル２００ａ中のドライバ論理９０２は、バスリクエスト信号（図示せず）上に、最終ルートインデックス９００を駆動する意図を信号で伝える。２つ以上のルックアップテーブル２００ａ、２００ｂが同時にルートインデックス信号を駆動する意図を信号で伝えれば、ルートインデックスは、ルックアップテーブル２００ａ、２００ｂにより、最も低いデバイスコードを与えられる。バスリクエスト信号を用いることによりバス競合を解決するための方法は技術分野で周知である。
【００７６】
図１０Ｃは、サーチキー２１０に対応する値を記憶するのに利用可能なマッパエントリの数を増やすために深度拡張を与える別の実施例を図示する。図１０Ｃに示される実施例では、２つのルックアップテーブル２００ｃ−ｄ、すなわちマスタルックアップテーブル２００ｃおよびスレーブルックアップテーブル２００ｄが値を記憶するために設けられる。しかしながら、ルックアップテーブルの数は示された２つに限定されるものではなく、マッパエントリの数は、より多くのスレーブルックアップテーブル２００ｄを加えることによって増やすことができる。サーチキー［３９：０］２１０に対応するルックアップテーブル２００ｃ−ｄのうち１つの中のマッパエントリに記憶される値に対するサーチは、ルックアップテーブル２００ｃ−ｄで並行して行なわれる。
【００７７】
図１０Ｄは、図１０Ｃに示された実施例のスレーブルックアップテーブル２００ｄを図示する。各々のルックアップテーブルは、図３と関連してルックアップテーブル２００について説明されたような、マッパ１０６ａ−ｄを含む。ルックアップテーブル２００ｃ−ｄの各々の中のマッパ１０６ａのマッパエントリは、サブツリーエントリ３０４（図４）を記憶する。各々のルックアップテーブルｃ−ｄは、マッパ１０６ａ中のマッパエントリ５０４（図６Ｂ）に記憶されたサブツリーエントリ記述子３０４（図４）に記憶されたサブツリーインデックス３１２を次のマッパ１０６ｂ−ｄに転送する。しかしながら、ルートインデックス１０２（図３）は、マスタルックアップテーブル２００ｃ中のマッパ１６ａにのみ記憶される。スレーブルックアップテーブル２００ｄ中のマッパ１０６ａにノーエントリを記憶して、キーに対応するルートインデックスを１つよりも多くのルックアップテーブル２００ｂ、２００ｄに記憶しないようにする。
【００７８】
スレーブルックアップ２００ｄの複数レベルのサーチ９０４の結果は最終インデックス論理１００４に転送される。最終インデックス論理１００４は、複数レベルサーチ９０４の結果およびマスタルックアップテーブル２００ｃから転送された入結果（incoming result）１０００ａを出結果（outgoing result）１００２ａとして転送する。ルートインデックス１０２（図３）が複数レベルサーチ９０４の結果に含まれれば、複数レベルサーチの結果が出結果１００２ａとして転送される。ルートインデックス１０２（図３）が入結果１０００ａに含まれれば、入結果１０００ａが出結果１００２ａとして転送される。ルートインデックス１０２（図３）が入結果１０００ａまたは複数レベルサーチ９０４の結果のいずれにも含まれなければ、複数レベルサーチ９０４の結果が出結果１００２ａとして転送される。
【００７９】
図１０Ｃに示されるように、マスタルックアップテーブル２００ｃおよびスレーブルックアップテーブル２００ｄは、入結果１０００ａで標識付けられた共通のバスを介して接続される。ルートインデックス１０２（図３）は、出結果１００２ａの上を、スレーブルックアップテーブル２００ｄから転送されるのみである。１つよりも多くのスレーブルックアップテーブル２００ｄが存在する場合、最後のスレーブルックアップテーブルにより、拡張ルックアップテーブルに対するルートインデックス１０２（図３）が与えられる。この実施例は、図１０Ａと関連して説明されたマルチドライバ最終ルートインデックス９００の実現例を回避するが、入結果１０００ａ用に、より多くのデバイス外部ピンが必要である。
【００８０】
図１１Ａ−Ｂは、ルックアップテーブル２００ａ−ｂ（図１０Ａ）または２００ｃ−ｄ（図１０Ｃ）中の、図２Ｂに示されたルートの分布のバイナリツリー表示を図示する。
【００８１】
図１１Ａは、マスタルックアップテーブル２００ａ（図１０Ａ）または２００ｃ（図１０Ｃ）に記憶されたルートのバイナリツリー表示を図示する。図２Ｂに示されたルートのバイナリツリー表示に示されるサブツリーＢは、マスタルックアップテーブル２００ａには含まれない。ノード１３０¹−１３０²²および１３０^24-32は、図３と関連して説明されたように、ルックアップテーブル２００ａ中のマッパ１０６ａでコード化される。サブツリーＢがインデックス付けされるノードは、それがマスタルックアップテーブル２００ａに記憶されれば、Ｘでグラフィックに表わされ、プルーニングされたサブツリーを示す。マスタルックアップテーブル２００ａ中のノード１３０²³に対応するマッパエントリ５０４（図６Ｂ）は、もはやサブツリーＢへのサブツリーインデックス３１２（図４）を記憶しない。代わりに、ノード１３０²³に対応するマッパエントリが別のスレーブルックアップテーブル２００ｂ中のサブツリーマッパ４１８（図５）に記憶されることを示すマスタルックアップテーブル２００ａ中の、ノード１３０²³に対応するマッパエントリ５０４（図６Ｂ）に、ノーエントリ３００（図４）が記憶される。
【００８２】
図１１Ｂは、スレーブルックアップテーブル２００ｂ（図１０Ａ）または２００ｄ（図１０Ｃ）中のサブツリーマッパ４１８（図５）中のマッパエントリ５０４（図６Ｂ）に記憶されるルートのバイナリツリー表示を図示する。スレーブルックアップテーブル２００ｂに記憶されるルートのバイナリツリー表示は、サブツリーＡが含まれないという点で、図２Ｂに示されたバイナリツリー表示と異なっている。したがって、図２Ｂと関連して説明されたように、ノード１３０¹−１３０³および１３０⁵−１３０³²がコード化される。スレーブルックアップテーブル２００ｂ中のノード１３０⁴に対応するマッパエントリ５０４（図６Ｂ）は、もはやサブツリーＡへのサブツリーインデックス３１２（図４）を記憶しない。代わりに、スレーブルックアップテーブル２００ｂ中のノード１３０⁴に対応するマッパエントリは、ノード１３０⁴に対応するマッパエントリが別のルックアップテーブルに記憶されることを示すノーエントリ３００（図４）を記憶する。サブツリーＡへのサブツリーインデックスおよびしたがってホスト１３８（図１１Ａ）へのルートインデックスはマスタルックアップテーブル２００ａに記憶され、サブツリーＢへのサブツリーインデックスおよびしたがってホスト１４０へのルートインデックスはスレーブルックアップテーブル２００ｂに記憶される。スレーブルックアップテーブル２００ｂ、２００ｄはサブツリーに対する結果のみを記憶する。すなわち、スレーブルックアップテーブル２００ｂ、２００ｄは第１のレベルのマッパ１０６ａの結果を記憶しない。
【００８３】
図１１Ａおよび図１１Ｂを参照して、キー２１０ａの最初の部分による、スレーブマッパレベル＿１ １１０４ａまたはマスタマッパレベル＿１ １１０２（図３）中のノード１３０⁹−１３０¹²のいずれに対するサーチの結果も、マスタルックアップテーブル２００ａ、２００ｃ中のマッパ１０６ａのマッパエントリ５０４（図６Ｂ）中のルートエントリ３０２（図４）と、スレーブルックアップテーブル２００ｂ、２００ｄ中のマッパ１０６ａのマッパエントリ５０４（図６Ｂ）に記憶されるノーエントリ３００（図４）とに記憶されるｒ１ １１６となる。マスタルックアップテーブル２００ａ、２００ｃに記憶されるルートエントリ３０２（図４）は、入結果１０００ａ上をスレーブルックアップテーブル２００ｂ、２００ｄに転送され、スレーブルックアップテーブル２００ｂ、２００ｄにより出結果１００２ａ上を転送される。
【００８４】
キー２１０ａの最初の部分による、ノード１３０⁴に対するサーチの結果は、マスタルックアップテーブル２００ａ中のマッパ１０６ａのマッパエントリ５０４（図６Ｂ）中にサブツリーエントリ記述子３０４（図４）に記憶されたサブツリーＡに対するサブツリーインデックス３１２（図４）となる。サブツリーインデックス３１２はマスタルックアップテーブル２００ａ中のマッパ１０６ｂに転送され、マスタルックアップテーブル２００ａに記憶されるルートエントリ３０２（図４）に対するサーチを継続する。
【００８５】
キー２１０の最初の部分による、ノード１３０²³に対するサーチの結果は、マスタルックアップテーブル２００ａ中のマッパ１０６ａのマッパエントリ５０４（図６Ｂ）に記憶されるサブツリーエントリ記述子３０４（図４）と、スレーブルックアップテーブル２００ｂ中のマッパ１０６ａのマッパエントリ５０４（図６Ｂ）に記憶されるノーエントリ３００（図４）とである。したがって、ルートエントリ３０２（図４）に対するサーチは、スレーブルックアップテーブル２００ｂ中のマッパ１０６ｂで、キー２１０ｂの次の部分を用いて継続する。
【００８６】
図１２は、図１０Ａに示されたルックアップテーブル２００ａ−ｂ中のマッパエントリ５０４（図６Ｂ）に記憶されるべきルートエントリ３０２（図４）を分散するための方法を図示するフローチャートである。同じ方法は、図１０Ｃに示されたルックアップテーブル２００ｃ−ｄに当てはまる。マッパエントリに記憶されるべきルートエントリ３０２（図４）はまず、ルックアップテーブル２００ａ−ｂに記憶される前に、プロセッサ（図示せず）によってメモリに記憶される。
【００８７】
ルートエントリ３０２（図４）がメモリに記憶される間、ルックアップテーブル２００ａ−ｂ（図１０Ａ）の各々に記憶されるべきルートエントリ３０２（図４）の数がカウントされる。マッパレベル＿１ １１０４ａ（図１１Ｂ）に対するルートエントリ３０２（図４）は、ルックアップテーブル２００ａ中のマッパ１０６ａに記憶される。マッパレベル＿１ １１０４ａ（図１１Ｂ）に対するサブツリーエントリ（図４）は、ルックアップテーブル２００ａ−２００ｂの各々の中のマッパ１０６ａに記憶される。
【００８８】
ステップ１２００で、ルックアップテーブル２００ａ−２００ｂ（図１０Ａ）の各々の中のマッパ１０６ａのサブツリーエントリ３０４（図４）の各々ごとの、記憶されるべきルートエントリ３０２（図４）の数を計算して、どのようにルートエントリ３０２（図４）をルックアップテーブル２００ａ−ｂ（図１０Ａ）の中に分散すべきかを判定する。ルートエントリ３０２（図４）を記憶するのに必要なマッパエントリ５０４（図６Ｂ）の総数を判定した後、処理はステップ１２０２に継続する。
【００８９】
ステップ１２０２で、サブツリーに対して記憶されるべきマッパエントリ５０４（図６Ｂ）の総数を、ルックアップテーブル２００ａ−ｂ（図１０Ａ）の数で除算して、各ルックアップテーブル２００ａ−ｂ（図１０Ａ）に記憶すべきルートエントリ３０２（図４）の数を定める。処理はステップ１２０４に継続する。
【００９０】
ステップ１２０４で、ルートエントリ３０２（図４）は、選択されたルックアップテーブル２００ａ−ｂ中のサブツリーマッパ４１８（図５）中のマッパエントリ５０４（図６Ｂ）に記憶される。処理はステップ１２０６に継続する。
【００９１】
ステップ１２０６で、選択されたルックアップテーブル２００ａ−ｂ（図１０Ａ）中のサブツリーマッパ４１８（図５）のマッパエントリ５０４（図６Ｂ）に記憶されたルートエントリの数が１／ｎ未満ならば、なおここでｎは利用可能なルックアップテーブル２００ａ−ｂ（図１０Ａ）の数であるが、プロセスはステップ１２０４に続く。それ以上ならば、選択されたルックアップテーブル２００ａ−ｂはマッパエントリの総数の１／ｎを記憶しており、処理はステップ１２０８に継続する。
【００９２】
ステップ１２０８で、選択されたルックアップテーブル２００ａ−ｂはマッパエントリの総数の１／ｎを記憶し、選択されたルックアップテーブル２００ａ−ｂのいずれの残余のサブツリーノードに対しても、ノーエントリ３００（図４）を記憶する。それぞれのサブツリーに対するルートインデックスは、現在選択されたルックアップテーブルに記憶されないからである。処理はステップ１２１０に続く。
【００９３】
ステップ１２１０で、すべてのルートエントリが記憶されれば、処理は完了する。記憶されていなければ、処理はステップ１２１２に継続する。
【００９４】
ステップ１２１２で、次のルックアップテーブル２００ａ−ｂ（図１０Ａ）が選択される。処理はステップ１２０４に続く。
【００９５】
ルートエントリは、ＩＰアドレスに対応するルートインデックスに対するサーチの前に、ルックアップテーブル２００ａ−ｂ（図１０Ａ）の中に分散される。サーチは、ルックアップテーブル２００ａ−ｂ（図１０Ａ）の各々の中で並行して行なわれる。ルックアップテーブルの各々の中で並行して実現されるサーチのための方法が、ルックアップテーブル２００ａ−ｂ（図１０Ａ）の１つのために説明される。
【００９６】
図１３は、図１０Ｃに示されたルックアップテーブル２００ｃ−ｄのいずれの１つにも記憶されるサーチキーに対応する値に対する、サーチキーによるサーチのための方法を図示するフローチャートである。
【００９７】
ステップ１３００で、ルックアップテーブル２００ｃ−ｄ（図１０Ｃ）の各々はサーチキー２１０を受ける。ルックアップテーブル２００ｃ−ｄの各々の中のマッパ１０６ａは、キー２１０ａの最初の部分に対応する値を求めてサーチされる。処理はステップ１３０２に継続する。
【００９８】
ステップ１３０２において、マッパ１０６ａ内のマッパエントリ５０４（図６Ｂ）に記憶されたエントリが読出される。マスタルックアップテーブル２００ｃ中のマッパエントリ５０４（図６Ｂ）は、ノーエントリ３００（図４）、ルートエントリ３０２（図４）またはサブツリーエントリ記述子３０４（図４）を記憶し得る。スレーブルックアップテーブル２００ｄ内のマッパエントリ５０４（図６Ｂ）は、ノーエントリ３００（図４）およびサブツリーエントリ記述子３０４（図４）を記憶し得る。それぞれのルックアップテーブル２００内のマッパエントリがルートエントリ３０２（図４）を記憶していれば、そのエントリは有効な値であり、ルックアップテーブル２００ｃ−２００ｄ内の後続のマッパ１０６ｂ−ｄのさらなるサーチは必要はなく、処理はステップ１３１０へ進む。そうでなければ、処理はステップ１３０４へ進む。
【００９９】
ステップ１３０４において、このエントリがサブツリーエントリ記述子３０４（図４）を記憶していれば、ルックアップテーブル２００ｃ−ｄ内のさらなるサーチが必要となり、処理はステップ１３０６へ進む。そうでなければ、このエントリはノーエントリを記憶しており、これがさらなるサーチが必要でないことを示しているので、処理はステップ１３１０へ進む。
【０１００】
ステップ１３０６において、選択されたサブツリーにおいてサーチが継続される。キー２１０ｂ−ｄの次の部分および前のレベルのサーチの結果得られたサブツリーインデックス３１２（図４）に依存して、次のレベルのマッパ１０６ｂ−ｄ（図３）がサーチされる。処理はステップ１３０８へ進む。
【０１０１】
ステップ１３０８において、現在のレベルのマッパ１０６ｂ−ｄのサーチの結果得られるマッパエントリに依存して、サーチを継続するか否かが判定される。マッパエントリ５０４（図６Ｂ）がサブツリーエントリ記述子３０４（図４）を記憶していれば、次のレベルのマッパ１０６ｂ−ｄでサーチが継続され、処理はステップ１３０６へ進む。マッパエントリ５０４（図６Ｂ）がサブツリーエントリ記述子３０４（図４）を記憶していなければ、さらなるサーチは必要なく、処理はステップ１３１０へ進む。
【０１０２】
ステップ１３１０において、サーチの結果が別のルックアップテーブルから受けた入結果１０００ａと比較される。たとえば、ルックアップテーブルがスレーブルックアップテーブル２００ｄの場合、マスタルックアップテーブル２００ｃでのサーチからの入結果は、入結果１０００ａ上でルックアップテーブル２００ｄへ転送され、スレーブルックアップテーブル２００ｄにおけるサーチの結果と比較される。処理はステップ１３１２へ進む。
【０１０３】
ステップ１３１２において、入結果１０００ａと現在のルックアップテーブル２００ｄのサーチ結果が異なる場合、処理はステップ１３１４へ進む。入結果１０００ａと現在のルックアップテーブル２００ｄのサーチ結果との両者が同じであれば、別々のルックアップテーブル２００ｃ−ｄ中のマッパエントリ５０４（図６Ｂ）に２つの有効な結果が記憶されている。同じキー２１０に対して２つの有効な結果を記憶すべきでなく、処理はステップ１３１６へ進む。
【０１０４】
ステップ１３１４において、入結果１０００ａがチェックされ、それが有効であるか否かが判定される。入結果１０００ａは、それがルートエントリ３０２（図４）であれば有効である。入結果１０００ａは、それがノーエントリ３００（図４）またはサブツリーエントリ記述子３０４（図４）であれば無効である。サブツリーエントリ記述子３０４（図４）、ルートエントリ３０２（図４）およびノーエントリ３００（図４）については図４に関連して既に説明した。入結果１０００ａが無効であれば、処理はステップ１３１８へ進む。そうでなければ、処理はステップ１３２０へ進む。
【０１０５】
ステップ１３１８において、入結果１０００ａは有効であり、現在のルックアップテーブル２００ｄのサーチ結果は無効である。入結果１０００ａは現在のルックアップテーブル２００ｄから出結果（出て行く結果）１００２ａ上で転送される。入結果１０００ａは、現在のルックアップテーブル２００ｄが最後のルックアップテーブルであればルートインデックス１０２（図３）として転送され、または、入結果１０００ａとして次のルックアップテーブルへ転送される。処理が完了する。
【０１０６】
ステップ１３１６において、２つの有効な結果の値がキーに対して別々のルックアップテーブルに記憶される。ルックアップテーブル２００ｃ−ｄ中のルートエントリの記憶中にエラーが起こる。エラーコードが生成されるのでこのエラーは修正され得る。処理が完了する。
【０１０７】
ステップ１３２０において、現在のルックアップテーブル２００ｄのサーチ結果も入結果１０００ａも有効でない。現在のルックアップテーブル２００ｄのサーチ結果は、たとえ無効であっても、入結果１０００ａとして次のルックアップテーブルへ転送される。処理が完了する。
【０１０８】
図１４は、図１０Ａに示すルックアップテーブル２００ａ−ｄのうちの１つに記憶されたサーチキーに対応する値をサーチするための方法を表わすフローチャートである。
【０１０９】
ステップ１３４０において、ルックアップテーブル２００ａおよび２００ｂの両者における第１のレベルのマッパ１０６ａが、キー２１０ａの第１の部分に対応する値についてサーチされる。処理はステップ１３４２へ進む。
【０１１０】
ステップ１３４２において、キー２１０ａの第１の部分で第１のレベルのマッパ１０６ａをサーチした後に有効な結果の値が見つかれば、処理はステップ１３５２へ進む。そうでなければ、処理はステップ１３４４へ進む。
【０１１１】
ステップ１３４４において、キー２１０ａの第１の部分で第１のレベルのマッパ１０６ａをサーチした結果の値がサブツリーエントリ記述子３０４（図４）であれば、処理はステップ１３４６へ進む。そうでなければ、そのキーに対する有効な値は現在のルックアップテーブルには記憶されておらず、処理は完了する。
【０１１２】
ステップ１３４６において、有効な値のサーチは、前のレベルのマッパのサーチ中に見つかったサブツリーエントリ記述子３０４（図４）において識別されたサブツリーで継続される。次のレベルのマッパが、キー２１０ｂ−ｃの次の部分および次のレベルのサーチの結果得られるサブツリーセレクトに依存する値に対してサーチされる。処理はステップ１３４８へ進む。
【０１１３】
ステップ１３４８において、このサーチ結果により、次のレベルのマッパのサーチが要求されるか否かが判定される。現在のサーチの結果得られるエントリは、ルートエントリ３０２、ノーエントリ３００（図４）またはサブツリーエントリ記述子３０４（図４）を記憶し得る。このエントリがサブツリーエントリ記述子３０４（図４）を記憶していれば、さらなるサーチが必要であり、処理はステップ１３４６へ進む。このエントリがサブツリーエントリ記述子３０４（図４）を記憶していなければ、処理はステップ１３５０へ進む。
【０１１４】
ステップ１３５０において、このエントリがルートインデックス１０２（図３）を記憶していれば、処理はステップ１３５２へ進む。そうでなければ、このエントリは別のルックアップテーブルに記憶されている。処理が完了する。
【０１１５】
ステップ１３５２において、キーに対応する有効な値が現在のルックアップテーブルに記憶されている。この有効な値は、キーに対応するルートインデックス１０２（図３）として転送される。処理が完了する。
【０１１６】
スパースモード
図５を参照して、サブツリーエントリ４０４は２５６までの可能なルートインデックスのアクセスを、２５６のノードサブツリーにおいて各ノードに１つずつ提供する。これらのルートインデックスはサブツリーマッパ４１８（図５）におけるマッパエントリ５０４¹−５０４ⁿに記憶される。サブツリーマッパ４１８（図５）内のマッパエントリ５０４（図６Ｂ）に対するマッパアドレス４１６は、データフィールド４０６に記憶された稠密サブツリー記述子と、サブツリーエントリ４０４内のポインタフィールド４０８に記憶されたサブツリーポインタとに依存して決定される。稠密サブツリー記述子の形式については図６Ａ−６Ｂに関連して既に説明した。稠密サブツリー記述子は、２５６のノードサブツリーにおける各ノードに対してノードビット５０２（図６Ｂ）を記憶する。しかしながら、すべてのサブツリーが、２５６個のノードの各々に対してある別個のルートインデックスを有する。たとえば、１つのサブツリーは１つのルートインデックスのみを有し得る。
【０１１７】
図１５は、第１のマッパレベル１１２ａにおけるサブツリーエントリ３０４（図４）によってインデックス付けされた第２のマッパレベル１１２ｂにおける疎サブツリーＡおよび稠密サブツリーＢのバイナリツリーを表わした図である。マッパ１０６ａ内のｓ１に対するサブツリーエントリ記述子３０４（図４）はサブツリーＡのサブツリーエントリ４０４に対するサブツリーインデックス３１２を記憶する。マッパ１０６ａ内のｓ０に対するサブツリーエントリ記述子３０４（図４）は、サブツリーＢのサブツリーエントリ４０４に対するサブツリーインデックス３１２を記憶する。
【０１１８】
密に配置されたサブツリーＢは１１個のルートインデックス、すなわちｒ６からｒ１６と、６個のサブツリーエントリ、すなわちｓ２からｓ７を有する。サブツリーＢに対してルートエントリ３０２（図４）とサブツリーエントリ３０４（図４）とを記憶するマッパエントリ５０４（図６Ｂ）に対応するマッパアドレス４１６は、図６Ｂに関連して既に述べたように、稠密サブツリー記述子においてコード化される。
【０１１９】
疎に配置されたサブツリーＡは２個のルートインデックス、すなわちｒ１およびｒ２を記憶する。これらが稠密サブツリー記述子に記憶されていれば、サブツリーエントリ４０４全体を用いてマッパエントリ５０４（図６Ｂ）に対する３つのマッパアドレス４１６、すなわちｒ０、ｒ１およびｒ２が提供される。
【０１２０】
ルックアップテーブル２００に記憶されたルートの数は、複数の疎サブツリー記述子のうちの１つにある疎サブツリーをコード化し、サブツリーエントリ４０４内の稠密サブツリー記述子にある密に配置されたサブツリーをコード化することによって、増加し得る。
【０１２１】
密に配置されたサブツリーは１６以上のマッパエントリ５０４（図６Ｂ）を有し、サブツリーエントリ４０４内のデータフィールド４０６は、図６Ａ−６Ｂに関して述べたように、稠密サブツリー記述子を記憶する。疎に配置されたサブツリーは１５以下のマッパエントリ５０４（図６Ｂ）を有し、サブツリーエントリ４０４内のデータフィールドは複数の疎サブツリー記述子を記憶する。疎に配置されたサブツリーを疎サブツリー記述子に記憶する能力を与えることにより、サブツリーメモリ４００により多くのサブツリーを記憶することができ、よって、ルックアップテーブル２００中により多くのルートエントリを記憶することができる。
【０１２２】
図１６Ａ−Ｃは、図５に示すサブツリーエントリ４０４内のデータフィールド４０６およびポインタフィールド４０８と、図４に示すサブツリーエントリ記述子３０４（図４）とを、サブツリーエントリ４０４内に複数の疎サブツリー記述子を記憶できるよう変形した例を表わす。
【０１２３】
図１６Ａを参照して、スパースモードで構成されたサブツリーエントリ４０４内のデータフィールド４０６は、図６Ｂに関連して述べたサブツリーの各ノードごとに１ビットを有する稠密サブツリー記述子の代わりに、複数の疎サブツリー記述子１４００¹−１４００ⁿを含む。疎サブツリー記述子１４００¹−１４００ⁿの各々は、ノード記述子１４０２¹−１４０２ⁿを含む。ノード記述子１４０２¹−１４０２ⁿは、サブツリーにおいて完全に符号化されたルートを表わす９ビットの値である。ノード記述子１４０２¹−１４０２ⁿは、サブツリー内の単一のノードまたは複数のノードを表わす。
【０１２４】
図１６Ｂを参照して、疎サブツリー記述子の記憶をサポートするために、モードフィールド１４０４がサブツリーエントリ４０４内のポインタフィールド４０８に加えられる。ポインタフィールド４０８は、ブロックベースアドレス６００¹およびブロックベースアドレス６００²も記憶しており、各ブロックが１６個の割当てられたマッパアドレス４１６を含み、これらのアドレスは各サブツリーエントリ４０４ごとに合計３２のマッパアドレス４１６を提供する。モードフィールド１４０４はモード値を記憶する。モードフィールド１４０４に記憶されたモード値は、サブツリーエントリ４０４に記憶された疎サブツリー記述子１４００¹−１４００ⁿの数と、疎サブツリー記述子１４００¹−１４００ⁿの各々に記憶されたノード記述子１４０２¹−１４０２ⁿの数とを示す。表２は、各モードについてのサブツリーエントリ４０４の構成を表わす。
【０１２５】
【表２】

【０１２６】
表２を参照して、たとえば、サブツリーエントリ４０４内のポインタフィールド４０８におけるモードフィールド１４０４に記憶されたモード値が「４」にセットされる場合、サブツリーエントリ４０４の疎サブツリー記述子１４００の各々は５から７のノード記述子１４０２¹−１４０２ⁿを記憶する。各ノード記述子１４０２¹−１４０２ⁿは９ビットを記憶する。疎サブツリー記述子１４００に記憶されたビットの総数は、疎サブツリー記述子１４００¹−１４００ⁿごとのノード記述子１４０２¹−１４０２ⁿの数を９（ノード記述子１４０２¹−１４０２ⁿごとのビット数）で乗じることにより計算される。モード４に対して疎サブツリー記述子１４００ごとのビット数を計算すると、７個のノード記述子１４０２を有する疎サブツリー記述子１４００は６３ビットを記憶している（７ノード記述子＊９ビット＝６３）。
【０１２７】
サブツリーエントリ４０４ごとの疎サブツリー記述子１４００の数は、データフィールド４０６内のビット数を疎サブツリー記述子１４００¹−１４００ⁿ内のビット数で除することにより、算出される。モード４について、データフィールド４０６内のビット数は２５６であり、疎サブツリー記述子内のビット数は６３である。したがって、疎サブツリー記述子１４００¹−１４００ⁿの数は４である（ｉｎｔ（２５６／６３）＝４）。
【０１２８】
サブツリーエントリ４０４ごとのノード記述子１４０２¹−１４０２ⁿの総数は、各サブツリーごとのノードの数に各サブツリーエントリ４０４ごとのサブツリーの数を乗じたものである。モード４について計算すると、サブツリーエントリ４０４ごとのノード記述子１４０２の総数は、疎サブツリー記述子１４００¹−１４００ⁿに記憶されたノード記述子１４０２¹−１４０２ⁿが７個ある場合は２８であり（７＊４＝２８）、疎サブツリー記述子１４００¹−１４００ⁿごとのノード記述子１４０２が５個ある場合は２０である（５＊４＝２０）。
【０１２９】
表２のマッパエントリの列には、サブツリーマッパ４１８（図５）内のマッパエントリ５０４（図６Ｂ）がいくつサブツリーエントリ４０４によって使用されているかが示される。マッパの値は、サブツリーごとのノードを１ずつ増分し、かつ疎サブツリー記述子のサブツリーの数で乗じることにより、算出される。サブツリーのデフォルトエントリを記憶するためには各サブツリーごとのノードの数より１以上多いマッパエントリが要求されるので、サブツリーごとのノードは１ずつ増分される。
【０１３０】
表２のモード４の行を参照して、疎サブツリー記述子１４００ごとに７個のノード記述子１４０２があれば、各サブツリーエントリ４０４ごとに３２（（７＋１）＊４＝３２）のマッパエントリが要求され、疎サブツリー記述子１４００ごとに５個のノード記述子１４０２があれば、疎サブツリー記述子１４００ごとに２４（（５＋１）＊４＝２４）のノード記述子１４０２が要求される。サブツリーごとのノードの数およびサブツリーエントリ４０４ごとのサブツリーの数は、サブツリーエントリ４０４ごとのノード記述子の最大数が３０を超えないように選択される。これは、サブツリーマッパ４１８（図５）内のマッパアドレス４１６が１６ブロック刻みで割当てられるからである。ポインタフィールド４０８に記憶された２つのブロックベースアドレス６００¹および６００²を記憶することにより、３２のマッパアドレス４１６が提供される。
【０１３１】
図１６Ｃを参照して、サブツリーメモリ４００における各サブツリーエントリ４０４は、図６Ｂに関連して述べたようなデンス（稠密）モードで、またはスパース（疎）モードで構成され得る。デンスモードについて図４に関して述べたサブツリーマッパ４１８（図５）に記憶されるサブツリーエントリ記述子３０４（図４）は、サブツリーエントリ４０４がデンスモードでコード化されるかまたはスパースモードでコード化されるかの指示を提供することによりスパースモードを可能にするよう変更される。この指示（indicator）は、タイプフィールド１４０６により提供される。
【０１３２】
タイプフィールド１４０６の状態により、サブツリーエントリ４０４がデンスモードまたはスパースモードかのいずれで構成されているかが示される。サブツリーエントリ４０４がスパースモードで構成されている場合、スパースサブツリー記述子セレクトフィールド１４０８に記憶された値とサブツリーインデックス３１４とが用いられて、スパースサブツリー記述子１４００が選択される。スパースサブツリー記述子セレクト１４０８については、図１６を参照して後により詳細に説明する。
【０１３３】
図１７は、疎に配置されたサブツリーにおけるノードに対してマッパエントリ５０４（図６Ｂ）を選択するようにブロックオフセット７１４を与えるための、図８に示すオフセット論理７００のスパースモード論理１５０２を表わす。スパースモード論理１５０２は、サブツリーエントリ４０４中の疎サブツリー記述子１４００に記憶されたノード記述子１４０２に依存して、ブロックオフセット７１４を与える。オフセット論理７００はまた、デンスモード論理１５００も含む。デンスモード論理１５００は、密に配置されたサブツリーにおけるルートに対してブロックオフセット７１４を与えるためのノードセレクト７０６および１カウント論理７０８を含む。デンスモード論理１５００については、図８に関連して既に説明した。
【０１３４】
タイプフィールド１４０６の状態がサブツリーエントリ４０４がスパースモードで構成されていると示す場合、サブツリーエントリ４０４からのサブツリーデータ４１２はスパースモード論理１５０２へ転送される。スパースモードサブツリー論理１５０２については図１８に関連して説明する。
【０１３５】
図１８は、図１７のオフセット論理７００に示されるスパースモード論理１５０２を表わす。スパースモード論理１５０２は、サブツリーセレクト論理１６００、マルチプレクサ１６０２、連想メモリ（「ＣＡＭ」）１６０６および変換論理１６０４を含む。選択されたサブツリーエントリ４０４内のデータフィールド４０６に記憶された疎サブツリー記述子１４００¹−１４００ⁿは、サブツリーデータ４１２上でオフセット論理７００へ転送される。オフセット論理７００は疎サブツリー記述子１４００¹−１４００ⁿをスパースモード論理１５０２におけるマルチプレクサ１６０２へ転送する。サブツリーデータ４１２中の疎サブツリー記述子１４００¹のうちの１つが、サブツリーセレクト論理１６００により生成されたセレクト１６１４によって選択される。
【０１３６】
サブツリーセレクト論理１６００はセレクト１６１４を生成し、前のマッパレベルにおいて選択されたマッパエントリから転送された疎サブツリー記述子セレクト１４０８の状態と、選択されたサブツリーエントリ４０４内のポインタフィールド４０８に記憶されたモード１４０４とに依存して、疎サブツリー記述子１４００¹を選択する。表３は、モード４サブツリーエントリ４０４について、マルチプレクサ１６０２から、選択された疎サブツリー記述子１６１０上で転送された、選択された疎サブツリー記述子１４００¹およびそれぞれのサブツリーデータビット４１２を表わす。表２のモード４の行を参照して、モード４サブツリーエントリ４０４には４つの疎サブツリー記述子が記憶され得る。４つの疎サブツリー記述子１４００の各々は６３ビットであり、７から５個のノード記述子１４０２を記憶し得る。よって、これら４つの疎サブツリー記述子１４００の各々は６３ビット境界から始まる。第１の疎サブツリー記述子１４００¹はデータフィールド４０６のビット６２：０に記憶される。第２の疎サブツリー記述子１４００²はデータフィールド４０６のビット１２５：６３に記憶される。第３の疎サブツリー記述子１４００³はデータフィールド４０６のビット１８８：１２６に記憶され、第４の疎サブツリー記述子１４００⁴はデータフィールド中のビット２５１：１８９に記憶される。データフィールド４０６におけるそれぞれのビットは、疎サブツリー記述子セレクト１４０８により選択される。たとえば、表３を見ると、疎サブツリー記述子セレクト１４０８が「０００１」であれば、第２の疎サブツリー記述子１４００²が選択され、２５６ビットのサブツリーデータ４１２のビット１２５：６３が、マルチプレクサ１６０２を介して、選択された疎サブツリー記述子１６１０上で変換論理１６０４へ転送される。
【０１３７】
【表３】

【０１３８】
サブツリーメモリ４００内の各サブツリーエントリ４０４はスパースモードまたはデンスモードで構成され得る。スパースモードで構成された各サブツリーエントリ４０４は、モード１４０４を介して疎サブツリー記述子１４００ごとに異なる数のノード記述子１４０２を記憶するよう構成され得る。スパースモードで構成されたサブツリーエントリ４０４内の疎サブツリー記述子１４００はすべて、疎サブツリー記述子１４００ごとに同数のノード記述子１４０２を記憶する。
【０１３９】
ノード記述子１４０２はサブツリーにおける複数のノードを表わすようにコード化され得る。ノード記述子１４０２によって表わされる複数の８ビットノードは、８ビットのうちのいくつかをマスキングすることにより識別される。マスクビットを各ノード記述子１４０２で記憶する代わりに、９個のビットノード記述子１４０２を用いてノード記述子１４０２が表わす８ビット幅のノードを完全に符号化する。この８ビット幅のノードは、ランビットレングス符号化を用いて９ビット幅のノード記述子１４０２において符号化される。ランビットレングス符号化により、そのノードの８ビットのうちのいずれがマスキングされるかが識別できるようになる。
【０１４０】
変換論理１６０４は、選択された疎サブツリー記述子１４００に記憶された９ビット幅のノード記述子１４０２¹−１４０２ⁿを、「Ｘ」（ドントケア）にセットされたビットを含む８ビットのＣＡＭ値１６１２へ変換し、この８ビットのＣＡＭ値１６１２をＣＡＭ１６０６へロードする。９ビットのノード記述子１４０２を変換論理１６０４により８ビットのＣＡＭ値１６１２へ変換する例を以下の表４に示す。
【０１４１】
【表４】

【０１４２】
９ビットコードの列は、ノード記述子１４０２に記憶された値を表わす。表４の第１行目を見ると、ノード記述子１４０２に記憶された９ビットコードは「１０１１００１００」であり、対応する８ビット値「１０１１００ＸＸ」がＣＡＭ１６０６に記憶される。変換論理１６０４は、９ビットのコードを「１」にセットされた第１のビットに対して右から左へサーチすることにより、この９ビットコードを変換する。９ビットコード中のビットを右から左へ見ると、最初の２つのビットが「０」にセットされ、３番目のビットが「１」にセットされている。変換論理１６０４は、最初の「１」の右側に「０」が２つあるので、「１００」を２つのドントケア（「ＸＸ」）に変換する。１つ目の「１」は無視され、残りのビットが８ビット値の次の各ビットへと直接コピーされる。
【０１４３】
表４の第２行目を見ると、ノード記述子１４０２に記憶された９ビットコードは「１００１０００００」である。変換論理１６０４は、最初の「１」についてこの９ビットコードを右から左へサーチすることにより、この９ビットコードを変換する。５番目の数字が「１」を記憶している。この９ビットコードは、５つの最下位ビット（「ＬＳＢ」）が「ドントケア」（「Ｘ」）にセットされた８ビット値に変換される。９ビットのランビットレングス符号化を用いてノード記述子１４０２を記憶することにより、各ノード記述子１４０２ごとに要求されるビット数は最小になり、よって、ルックアップテーブル２００中に記憶され得るノード記述子１４０２の数が増加する。
【０１４４】
９ビットのノード記述子１４０２を８ビット値に変換した後、変換論理１６０４はこの８ビット値をＣＡＭ１６０６内へロードする。この８ビット値は、ノード記述子１４０２が選択された疎サブツリー記述子１４００に記憶されたのと同じ順序で、すなわち最短一致から最長一致の順序で、ＣＡＭ１６０６内にロードされる。ＣＡＭ１６０６は、疎サブツリー記述子１４００ごとのノード記述子１４０２の最大数を記憶するための記憶部を提供する。したがって、ＣＡＭ１６０６は８ビット幅×１６エントリの深さであり、デフォルトマッパアドレスおよびモード５疎サブツリー記述子１４００に対する最大数のノード記述子１４０２を記憶するために１５のエントリを提供する。ＣＡＭ１６０６にはターナリの能力（ternary capability）と複数一致リゾルバ（multi-match resolver）とが内蔵されている。真の連想メモリを提供するのとは対照的に、小さなサイズのＣＡＭ１６０６が、ゲートの形態で実現され得る。すなわち、ＣＡＭ１６０６は、ＣＡＭをエミュレートするハードウェア回路で実現され得る。
【０１４５】
疎サブツリー記述子１４００に記憶されたノード記述子１４０２の数は、疎サブツリー記述子１４００が記憶されるサブツリーエントリ４０４を決定する。特定のモードの範囲内のノード記述子１４０２を記憶する疎サブツリー記述子１４００は、同じサブツリーエントリ４０４に記憶される。各サブツリーのデフォルトルートに対して、デフォルトマッパアドレスが算出される。デフォルトの８ビット値は、ＣＡＭ１６０６内の第１の場所に永久に記憶され、デフォルトマッパアドレスを算出する。
【０１４６】
選択された疎サブツリー１４００に対する８ビット値がＣＡＭ１６０６内へロードされた後、ＣＡＭ１６０６はキー２１０ｂの次の部分でサーチされる。キー２１０ｂの次の部分において最大数のビットに一致するＣＡＭ１６０６内のエントリが選択される。ＣＡＭのサーチの結果得られた一致アドレスは、ブロックオフセット７１４として転送される。ブロックオフセット７１４を用いて、サブツリーマッパ４１８（図５）に記憶されたルートに対応するマッパエントリのマッパアドレス４１６が決定される。
【０１４７】
図１９Ａ−Ｄは、疎に配置されたサブツリー１７００内のあるノードに対するブロックオフセット７１４の選択を図示する。図１７Ａは疎に配置されたサブツリー１７００におけるルートを図示したものである。サブツリー１７００内のノードは３つのルートｒ０、ｒ１およびｒ２のうちの１つに対応しており、ｒ０はサブツリー１７００のデフォルトルートである。２つのルートｒ１およびｒ２は、疎サブツリー記述子１４００のノード記述子１４０２¹および１４０２²で符号化される。デフォルトルートｒ０の値は、ＣＡＭ１６０６内の第１のエントリ１７０２に永久に記憶される。表２を参照して、２つのノード記述子１４０２を備える疎サブツリー記述子１４００は、サブツリーエントリ４０４に記憶され、モードフィールド１４０４は「１」にセットされる。
【０１４８】
サブツリー１７００を見ると、ｒ２は１０ＸＸＸＸＸＸに一致するすべてのノードに対応し、ｒ１は０１０ＸＸＸＸＸに一致するすべてのノードに対応する。各ノード記述子１４０２¹および１４０２²により要求されるビット数を最小にして疎サブツリー記述子１４００中の各ルートを記述するために、ノード記述子１４０２¹および１４０２²は、ランビットレングス符号化を用いてコード化される。コード化の方法は、そのノードを完全に符号化するのに用いられるビット数より１ビット多いものを用いる。最初の「Ｘ」（「ドントケア」）の場所に「１」が挿入され、残りのＸは０としてコード化される。すなわち、ルート１０ＸＸＸＸＸＸは１０１０００００に翻訳され、０１０ＸＸＸＸＸは０１０１０００００に翻訳される。
【０１４９】
図１９Ｂは、疎サブツリー記述子１４００中のノード記述子１４０２¹および１４０２²の記憶部を表わす。ノード記述子１４０２¹および１４０２²はサブツリーエントリ４０４に記憶され、モードフィールド１４０４は「１」にセットされる。これは、疎サブツリー記述子１４００に記憶された２つのノード記述子１４０２¹および１４０２²があるからである。サブツリーの最長一致はｒ１である。なぜなら、ｒ１は最初の３ビットの一致を要求し、ｒ２は最初の２ビットの一致を要求するからである。ノード記述子１４０２¹および１４０２²は疎サブツリー記述子１４００において最短一致から最長一致の順序で記憶され、最初にｒ２のノード記述子１４０２¹が記憶されて次にｒ１のノード記述子１４０２²が次に記憶される。
【０１５０】
図１９Ｃは、ノード記述子１４０２²の８ビットのマスキングされた値１７０６への変換を表わす。ノード記述子ビット１７０８¹−１７０８⁹を左から右へ見ると、最初の「１」がビット１７０８⁶に記憶され、これは８ビットのマスキング値１７０６のマスクビットの終わりを記している。ノード記述子１４０２²を８ビットのマスキングされた値１７０６に変換するために、以下のビット変換が行なわれる。ノード記述子のビット１７０８¹に記憶された「０」は「Ｘ」に変換され、８ビットのマスキングされた値のビット１７１０¹に記憶される。ノード記述子のビット１７０８²に記憶された「０」は「Ｘ」に変換され、８ビットのマスキングされた値のビット１７１０²に記憶される。ノード記述子のビット１７０８³に記憶された「０」は、「Ｘ」に変換され、８ビットのマスキングされた値のビット１７１０³に記憶される。ノード記述子のビット１７０８⁴に記憶された「０」は「Ｘ」に変換され、８ビットマスキングされた値のビット１７１０⁴に記憶される。ノード記述子のビット１７０８⁵に記憶された「０」は「Ｘ」に変換され、８ビットのマスキングされた値のビット１７１０⁵に記憶される。ノード記述子のビット１７０８⁶に記憶された「１」は無視される。ノード記述子のビット１７０８⁷に記憶された「０」は８ビットのマスキングされた値のビット１７１０⁶に記憶される。ノード記述子のビット１７０８⁸に記憶された「１」は８ビットのマスキングされた値のビット１７１０⁷に記憶される。ノード記述子のビット１７０８⁹に記憶された「０」は８ビットのマスキングされた値のビット１７１０⁸に記憶される。
【０１５１】
図１９Ｄは、ＣＡＭ１６０６内のノード記述子１４０２¹および１４０２²の記憶部と、選択された疎サブツリー記述子１４００に対してサブツリーマッパ４１８（図５）に記憶された対応のマッパエントリ５０４¹−５０４³とを表わす。選択されたサブツリー記述子１４００に記憶された９ビットのノード記述子１４０２¹および１４０２²は変換論理１６０４（図１８）に変換され、ＣＡＭ１６０６内へロードされる。ＣＡＭ１６０６内の第１のエントリ１７０２は、図１９Ａのサブツリー１７００に示すｒ０に対するデフォルトエントリである。第２のエントリ１７０４は、選択された疎サブツリー記述子１４００に記憶された第１のノード記述子１４０２¹から変換される。第２のエントリ１７０４は、ｒ２に対して変換される最短の一致である。選択されたサブツリー記述子１４００に記憶された第２のノード記述子１４０２²は、０１０１０００００から０１０ＸＸＸＸＸへ変換され、ＣＡＭ１６０６内の第３のエントリ１７０６に記憶される。
【０１５２】
ＣＡＭ１６０６のサーチの結果、ブロックオフセット７１４（図１８）が得られる。このブロックオフセット７１４は、サブツリーマッパ４１８（図５）に記憶されたマッパエントリ５０４¹−５０４³のマッパアドレス４１６を決定するのに用いられる。ＣＡＭ１６０６は、最長一致を記憶するエントリ１７０２、１７０４および１７０６についてキー２１０ｂの第２の部分でサーチされる。ＣＡＭ１６０６により提供されたブロックオフセット７１４は、選択されたサブツリーエントリ４０４内のポインタフィールド４０８に記憶されたブロックベースアドレス６００¹、６００¹のうちの１つに依存するサブツリーベースアドレスと組合される。
【０１５３】
図２０は、図８に示すポインタ論理７０２中のスパースモードベースセレクト論理１８００を表わすブロック図である。ポインタロジック７０２は、サブツリーマッパ４１８（図５）内のマッパエントリ５０４（図６Ｂ）のマッパアドレス４１６を算出するのに用いられるベースアドレス７１６を選択する。ポインタ論理７０２はデンスモードベースセレクト論理７１０およびスパースモードベースセレクト論理１８００を含み、それらのうちの１つが、前のマッパレベルから転送された、サブツリーエントリ記述子３０４（図４）に記憶されたタイプ１４０６の状態に依存して、選択される。既に述べたように、タイプ１４０６の状態は、サブツリーエントリ４０４がデンスモードで構成されるか否かを示す。
【０１５４】
スパースモードベースセレクト論理１８００は、サブツリーエントリ４０４が複数の疎サブツリー記述子１４００を記憶していれば、疎サブツリー記述子１４００のベースアドレス７１６を算出する。スパースモードベースセレクト論理１８００は、モードフィールド１４０４に記憶されたモード値１６０８と、サブツリーエントリ４０４内のブロックベースアドレスフィールド６００¹および６００²に記憶されたサブツリーポインタ４１４と、前のマッパレベルから転送されたサブツリーエントリ記述子３０４（図４）に記憶された疎サブツリー記述子セレクト１４０８とを用いて、ベースアドレス７１６を算出する。ベースアドレス７１６は以下のように算出される。
【０１５５】
（疎サブツリー記述子の）ベースアドレス＝ブロックベースアドレス＋ベースオフセット
ここでベースオフセット＝（（１＋ノード／サブツリー）＊疎サブツリー記述子セレクト）
たとえば、スパースモード４で構成されたサブツリーエントリ４０４におけるサブツリー番号２の開始時のベースアドレス７１６を見つけるためには、最初にベースオフセットが計算される。サブツリー番号２に対する疎サブツリー記述子セレクト１４０８は「１」であり、ノード／サブツリーの数は７である（表２参照）。ベースオフセットは８（（１＋７）＊１）である。ブロックベースアドレス６００¹および６００²の各々が、サブツリーエントリ４０４に対して割当てられた１６のマッパアドレスのブロックのベースアドレスである。サブツリー番号２のベースオフセットは８であり、これは１６より小さいので、サブツリー２のブロックベースアドレスはブロックベースアドレス６００¹になり、疎サブツリー記述子のベースアドレス７１６はブロックベースアドレス６００¹＋８になる。以下の表５に、モード４で構成されたサブツリーエントリ４０４における４つのサブツリーの各々についてのサブツリーベースアドレスを表わす。
【０１５６】
【表５】

【０１５７】
図２１は、サブツリーメモリ４００に記憶された稠密サブツリー記述子および疎サブツリー記述子を表わす。図２１は図１５と関連して説明する。サブツリーＢ（図２１）の稠密サブツリー記述子がサブツリーエントリ４０４¹内のデータフィールド４０６¹に記憶される。サブツリーＡ（図２１）の疎サブツリー記述子１４００¹は、サブツリーエントリ４０４²内のデータフィールド４０６²に記憶される。稠密サブツリー記述子は、図６Ｂに関連して既に述べたように、サブツリーＢの最下レベルにおいて各ノードに対してノードビットを記憶する。スパースモード記述子１４００¹は、図１９Ｂに関連して既に述べたように、ルートｒ４およびｒ５に対応するノード記述子１４０２¹および１４０２²を含む。サブツリーインデックス３１２はサブツリーエントリ４０４¹および４０４²を選択する。
【０１５８】
ｓ０（図１５）に対してマッパ１０６ａ内のマッパエントリ５０４中のサブツリーエントリ記述子３０４（図４）に記憶されたサブツリーインデックス３１２がサブツリーエントリ４０４¹を選択する。ｓ１（図１５）に対するマッパ１０６ａ内のマッパエントリ５０４（図６Ｂ）におけるサブツリーエントリ記述子３０４（図４）に記憶されたサブツリーインデックス３１２は、サブツリーエントリ４０４²を選択する。このように、サブツリーメモリ４００は、疎サブツリーおよび稠密サブツリーに対してサブツリーエントリ４０４¹および４０４²を記憶し得る。
【０１５９】
図２２は、疎に配置されたサブツリーおよび密に配置されたサブツリーにおけるあるノードに対するルートを記憶するサブツリーマッパ４１８（図５）内のマッパエントリ５０４（図６Ｂ）についてのマッパアドレス４１６（図５）を提供するための方法を図示するフローチャートである。いずれのサブツリーエントリ４０４も、複数の疎サブツリー記述子または単一の稠密サブツリー記述子を記憶し得る。バイナリツリー内でルートがいかに分散されるかに依存して、疎サブツリー記述子と密サブツリー記述子とのいかなる組合せも可能である。サブツリーメモリ４００内のサブツリーエントリ４０４でスパースモードと稠密サブツリー記述子とを混合させ一致させる柔軟性により、サブツリーメモリ４００をより有用化することが可能になる。
【０１６０】
ステップ１９００において、選択されたサブツリーエントリ４０４の構成は、前のマッパレベルで選択されたサブツリーエントリ記述子３０４（図４）に記憶されたタイプ１４０６（図１６Ｃ）の状態から決定される。サブツリーエントリ４０４タイプがスパースモードで構成される場合、処理はステップ１９０２へ進む。そうでなければ、処理はステップ１９１４へ進む。
【０１６１】
ステップ１９０２において、サブツリーエントリ４０４はスパースモードで構成される。スパースモードで構成されるサブツリーエントリ４０４は、複数の疎サブツリー記述子１４００を記憶する。サブツリーエントリ４０４に記憶された疎サブツリー記述子１４００の数は、モードフィールド１４０４の状態に依存する。オフセット論理７００におけるスパースモード論理１５０２により、図１４に関連して前に述べたように前のマッパレベルから転送されたサブツリーエントリ記述子３０４（図４）に記憶された疎サブツリー記述子セレクト１４０８とモードフィールド１４０４の内容とに依存して、サブツリーエントリ４０４から疎サブツリー記述子１４００が選択される。処理はステップ１９０４へ進む。
【０１６２】
ステップ１９０４において、選択された疎サブツリー記述子１４００内のノード記述子１４０２に記憶された９ビットコード化された値は８ビット値に変換され、最短一致から最長一致の順序で、ＣＡＭ１６０６に記憶される。処理はステップ１９０６へ進む。
【０１６３】
ステップ１９０６において、ＣＡＭ１６０６が、最長の一致を記憶するＣＡＭエントリについてキー２１０ｂの次の部分でサーチされる。処理はステップ１９０８へ進む。
【０１６４】
ステップ１９０８において、キー２１０ｂの次の部分の最長一致を記憶するＣＡＭ１６０６における場所のアドレスが、ブロックオフセット７１４として転送される。ブロックオフセット７１４を用いて、サブツリーマッパ４１８（図５）内のマッパエントリ５０４（図６Ｂ）のマッパアドレス４１６（図５）が算出される。処理はステップ１９１０へ進む。
【０１６５】
ステップ１９１０において、選択された疎サブツリー記述子１４００のベースアドレス７１６（図２０）は、前のマッパレベルから転送されたサブツリーエントリ記述子３０４（図４）に記憶された疎サブツリー記述子セレクト１４０８と、選択されたサブツリーエントリ４０４に記憶されたモードフィールド１４０４の内容とに依存して、算出される。処理はステップ１９１２へ進む。
【０１６６】
ステップ１９１２において、マッパアドレス４１６は、アダー論理７０４（図８）内でブロックオフセット７１４とベースアドレス７１６とを加算することにより算出される。サブツリーマッパ４１８（図５）内のマッパアドレス４１６により識別されたマッパエントリ５０４（図６Ｂ）は、ルートエントリ３０２（図４）またはサブツリーエントリ記述子３０４（図４）のいずれかを記憶する。マッパエントリ５０４（図６Ｂ）がルートエントリ３０２（図４）を記憶する場合、サーチは完了する。マッパエントリ５０４（図６Ｂ）がサブツリーエントリ記述子３０４（図４）を記憶する場合、キー２１０に対応する値のサーチが次のマッパレベルにおいて継続される。
【０１６７】
ステップ１９１４において、サブツリーエントリ４０４はデンスモードで構成され、データフィールド４０６に単一の稠密サブツリー記述子を記憶する。ブロックオフセット７１４は、図６Ｂに関連して前述したように、サブツリーエントリ４０４内のデータフィールド４０６に記憶された稠密サブツリー記述子に記憶された「１」の数をカウントすることにより、算出される。処理はステップ１９１６へ進む。
【０１６８】
ステップ１９１６において、サブツリーエントリ４０４は、サブツリーエントリ４０４内のポインタフィールド４０８に１６個のブロックベースアドレス６００を記憶する。ブロックベースポインタ６００のうちの１つが、図８と関連して前述したポインタ論理７０２におけるデンスモードベースセレクト論理７１０により選択される。処理はステップ１９１２へ進む。
【０１６９】
インクリメンタルな更新
図２３は、ルックアップテーブル２００に追加される新たなルートのバイナリツリーを表わす図である。このバイナリツリーは、マッパレベル＿１ ２０００、マッパレベル＿２ ２００２およびマッパレベル＿３ ２００４について、ルックアップテーブル２００に記憶されたルートを表わす。マッパレベル＿２ ２００２は、サブツリーＡおよびＢに対するルートを記憶する。マッパレベル＿３ ２００４はサブツリーＡ₁、Ａ₂、Ｂ₁およびＢ₂に対するルートを記憶する。ｓ５は、サブツリーマッパ４１８（図５）に記憶されたサブツリーエントリ記述子３０４（図４）を表わす。ｓ５に対するサブツリーエントリ記述子３０４（図４）はサブツリーＢ₂に対するポインタを記憶し、キー２１０に対する最長一致のルートのサーチをマッパレベル＿３ ２００４で継続できるようにする。
【０１７０】
サブツリーＢ₂ ２００６は、２つのルート、ｒ６およびｈ１のみを有するので、疎サブツリーである。したがって、ノードｒ６およびｈ１のノード記述子１４０２（図１６Ａ）は、図１４Ａに関連して既に述べたように、疎サブツリー記述子１４００に記憶される。サブツリーＢ₂ ２００６の疎サブツリー記述子１４００はサブツリーエントリ４０４に記憶され、サブツリーメモリ４００においてモードフィールド１４０４は１にセットされる。これは、疎サブツリー記述子１４００に記憶されたノード記述子１４０２が２つあるためである。
【０１７１】
サブツリーＢ₂′２００８に示す新たなルートｈ２は、ルックアップテーブル２００に追加されることになる。新たなルートｈ１をルックアップテーブル内のサブツリーＢ₂ ２００６に直接追加することはできない。なぜなら、サブツリーＢ₂ ２００６に対するルートを追加することにより、疎サブツリー記述子１４００に記憶されたノード記述子１４０２の数が２から３へ増加するからである。疎サブツリー記述子１４００へノード記述子１４０２を追加するとモードフィールド１４０４が「２」にセットされたサブツリーエントリ４０４において新たな疎サブツリー記述子１４００を割当てる必要が生じる。すなわち、新たなルートｈ１の追加により、サブツリーＢ₂２００６をサブツリーＢ₂′２００８で置き換える必要が生じる。
【０１７２】
図２４は、プロセッサメモリ２４００に記憶された更新ルートを表わす。ルックアップテーブル２００に記憶されたバイナリツリーのコピーもまた、ルックアップテーブル２００とは別のプロセッサメモリ２４００に記憶される。サブツリーＢ₂ ２００６について記憶されたルートはプロセッサメモリ２４００内のサブツリーＢ₂′２００８にコピーされ、新たなルートｈ２がサブツリーＢ₂′２００８に追加される。
【０１７３】
ルート更新ルーチン２４０２は、ルート更新命令２４０４のシーケンスを生成してサブツリーＢ₂′２００８をルックアップテーブル２００に追加し、ルート更新２４０４をテーブル更新ルーチン２４０６へ転送する。テーブル更新ルーチン２４０６はルート更新２４０２に対してテーブル更新２４１０を生成し、更新サイクル２４１２を転送し、ルックアップテーブル２００をルート更新２４０４で更新する。更新サイクル２４１２は、サブツリーマッパ４１８（図５）およびサブツリーメモリ４００（図５）における適切なメモリ場所にルート更新を書込む。
【０１７４】
図２３を参照して、更新サイクル２４１２はサブツリーマッパ４１８（図５）の一部分を割当て、新たなサブツリーＢ₂′２００８のルートをマッパエントリ５０４（図６Ｂ）に記憶するための命令を含む。サブツリーＢ₂′２００８は、ルートｈ１およびｒ６ならびに新たなルートｈ２に対してマッパエントリ５０４（図６Ｂ）に記憶されたルートエントリを含む。サブツリーＢ₂′２００８に対するルートエントリがサブツリーマッパ４１８（図５）内のマッパエントリ５０４（図６Ｂ）に記憶された後、ルートに対するノード記述子１４０２が作成され、疎サブツリー記述子１４００に記憶される。疎サブツリー記述子１４００はサブツリーエントリ４０４に記憶される。サブツリーエントリ４０４のモード１４０４は、疎サブツリー記述子１４００に記憶されたノード記述子１４０２の数に関連する。
【０１７５】
サブツリーＢ₂′２００８の疎サブツリー記述子１４００がルックアップテーブル２００中のサブツリーメモリ４００のサブツリーエントリ４０４に記憶された後、ｓ５で表わされるサブツリーエントリ記述子３０４（図４）は、サブツリーＢ₂２００６の代わりにサブツリーＢ₂′２００８を指すように変更される。サブツリーＢ₂′２００８がルックアップテーブルに追加される一方、サブツリーＢ₂ ２００６に記憶されたルートｒ６およびｈ１はｓ５を介してアクセスされ得る。サブツリーＢ₂′２００８がルックアップテーブルに記憶された後、ｓ５は、サブツリーＢ₂′２００８およびルートｒ６を指すように変更され、新たなルートｈ２がアクセスされ得る。したがって、サブツリーＢ₂ ２００６の、ルートｒ６およびｈ１に対応するルートインデックスについてのサーチを継続することができ、一方、新たなルートｈ２はルックアップテーブル２００に追加される。
【０１７６】
図２５は、ルックアップテーブル２００中のサブツリーマッパ４１８ｂにおけるマッパエントリ５０４ｃ⁴に記憶された、図２３に示す新たなルートｈ２を表わす。図２５は、図２４に示すバイナリツリーの図に関連して説明する。
【０１７７】
マッパレベル＿２ ２００２におけるサブツリーＢは３つのルート、すなわちｒ３、ｓ４およびｓ５を有する。サブツリーＢは１６未満のルートを有するので、疎サブツリーである。サブツリーＢのｒ３、ｓ４およびｓ５に対するノード記述子１４０２ａ¹−１４０２ａ³は、サブツリーメモリ４００ａ内のサブツリーエントリ４０４ａにおける疎サブツリー記述子１４００ａ¹に記憶される。マッパエントリ５０４ａ²−５０４ａ⁴は、サブツリーＢ内の各ルートに対してサブツリーマッパ４１８ａに記憶される。サブツリーＢのデフォルトルートは、サブツリーマッパ４１８ａ内のマッパエントリ５０４ａ¹に記憶される。マッパエントリ５０４ａ²−５０４ａ⁴の各々は、そのノードに対するルートエントリ３０２（図４）またはサブツリーエントリ記述子３０４（図４）を記憶する。サブツリーエントリ記述子３０４（図４）は、ルートｓ４については５０４ａ³に、ｓ５については５０４ａ⁴に記憶される。ｓ５についてマッパエントリ５０４ａ⁴に記憶されたサブツリーエントリ記述子３０４（図４）は、サブツリーメモリ４００ｂにサブツリーインデックス３１２ｂを与え、次のレベルのサーチ、すなわちマッパレベル＿３ ２００４に対するサーチを開始する。
【０１７８】
サブツリーＢ₂は、２つのルートすなわちｈ１およびｒ６を有するので、これもまた疎サブツリーである。ノード記述子１４０２ｂ¹−１４０２ｂ²は、サブツリーメモリ４００ｂ内のサブツリーエントリ４０４ｂにおける疎サブツリー記述子１４００ｂ¹に記憶される。サブツリーＢ₂内の各ルートは、マッパエントリ５０４ｂ²−５０４ｂ³に記憶され、サブツリーＢ₂のデフォルトルートがマッパエントリ５０４ｂ¹に記憶される。
【０１７９】
サブツリーＢ₂２００６内でルートｈ１についてサーチするために、ルートｓ５についてノード記述子１４０２を記憶する疎サブツリー記述子１４００ａを記憶しているサブツリーエントリ４０４ａのアドレスが、サブツリーインデックス３１２ａ上でサブツリーメモリ４００ａへ転送される。選択されたサブツリーエントリ４０４ａに記憶されたデータフィールド４０６およびポインタフィールド４０８は、サブツリーデータ４１２ａおよびサブツリーポインタ４１４ａ上でマッパアドレス論理４０２ａへ転送される。マッパアドレス論理４０２ａは、ｓ５についてサブツリーエントリを記憶しているマッパエントリ５０４ａ⁴のマッパアドレス４１６ａを生成する。マッパアドレス４１６ａは、サブツリーデータ４１２ａ、サブツリーポインタ４１４ａおよびキー２１０ｂの次の部分に依存する。ｓ５のサブツリーエントリは、サブツリーインデックス３１２ｂ上でサブツリーメモリ４００ｂへ転送される。
【０１８０】
サブツリーメモリ４００ｂは、サブツリーＢ₂ ２００６についてノード記述子１４０２ｂ²および１４０２ｂ¹を記憶する。Ｂ₂についての疎サブツリー記述子１４００ｂ¹がサブツリーエントリ４０４ｂに記憶される。サブツリーエントリ４０４ｂに記憶されたデータフィールド４０６およびポインタフィールド４０８は、サブツリーデータ４１２ｂおよびサブツリーポインタ４１４ｂ上でマッパアドレス論理４０２ｂへ転送される。マッパアドレス論理４０２ｂは、ｈ１についてルートエントリを記憶しているマッパエントリ５０４ｂ³のマッパアドレス４１６ｂを生成する。マッパアドレス４１６ｂは、サブツリーデータ４１２ｂ、サブツリーポインタ４１４ｂおよびキー２１０ｃの次の部分に依存している。
【０１８１】
ルートｈ２をサブツリーＢ₂ ２００６に追加するためには、サブツリーマッパ４１８ｂ内のこれまでに未使用のマッパエントリ６０２ｂのブロックが割当てられ、サブツリーＢ₂′２００８についてルートｒ６、ｈ１およびｈ２を記憶しているマッパエントリ５０４ｃ²−５０４ｃ⁴を記憶する。マッパエントリ５０４ｃ¹は、サブツリーＢ₂′２００８のデフォルトエントリ、すなわち、マッパエントリ５０４ｂ¹に記憶されたものと同じ値を記憶する。マッパエントリ５０４ｃ²はルートｒ６のルートエントリ、すなわちマッパエントリ５０４ｂ²に記憶されたものと同じ値を記憶する。マッパエントリ５０４ｃ³はルートｈ１のルートエントリ、すなわちマッパエントリ５０４ｂ³に記憶されたものと同じ値を記憶する。マッパエントリ５０４ｃ⁴は、新たなルートｈ２に対するルートエントリを記憶する。マッパエントリ５０４ｃ^1-4のブロックが書込まれている間に、マッパエントリ５０４ｂ¹−５０４ｂ³に記憶されたルートエントリは、サブツリーマッパ４１８ａ内の５０４ａ⁴にルートｓ５について記憶されたサブツリーエントリを介して、アクセスされ得る。
【０１８２】
サブツリーマッパ４１８ｂにはサブツリーＢ₂′２００８についてのマッパエントリ５０４ｃ^1-4が記憶されており、疎サブツリー記述子１４００ｃ¹がサブツリーメモリ４００ｂに追加される。ノード記述子１４０２ｃ^1-3の数は１６未満であるので、ノード記述子１４０２ｃ^1-3は疎サブツリー記述子１４００ｃ¹に記憶される。サブツリーメモリ４００ｂ内のサブツリー記述子１４００¹の場所は、疎サブツリー記述子１４００ｃ¹に関連付けられるノード記述子１４０２ｃ^1-3の数に依存する。サブツリーＢ₂ ２００６に新たなルートを追加することにより、疎サブツリー記述子１４００ｃ¹に対して記憶されるノード記述子１４０２ｃ¹−１４０２ｃ³の数は２から３へ増加する。疎サブツリー記述子１４００ｃ¹はサブツリーエントリ４０４ｃに記憶され、各疎サブツリー記述子ごとに３つのノード記述子があり、モードフィールド１４０４は「２」にセットされる。疎サブツリー記述子１４００ｃ¹は、利用可能なスペースがあれば現在のモード３サブツリーエントリ４０４ｃに記憶されるか、または新たなモード３サブツリーエントリが割当てられる。Ｂ₂′２００８内のルートについてのノード記述子は、モード３サブツリーエントリ４０４ｃの疎サブツリー記述子１４００ｃ¹におけるノード記述子１４０２ｃ^1-3に記憶される。
【０１８３】
疎サブツリー記述子１４００ｃ¹およびノード記述子１４０２ｃ^1-3がサブツリーメモリ４００ｂに記憶された後、サブツリーＢ₂′２００８がアクセスされ得る。Ｂ₂′２００８にアクセスを提供するために、サブツリーエントリ５０４ａ⁴は、サブツリーエントリ４０４ｂ内の疎サブツリー記述子１４００ｂ¹の代わりにサブツリーエントリ４０４ｃ内の疎サブツリー記述子１４００ｃ¹をインデックス付けするよう変更される。マッパエントリ５０４ｃ⁴に記憶されたルートｈ２についてのルートエントリならびにそれぞれのマッパエントリ５０４ｃ²および５０４ｃ³に記憶されたルートｒ６およびｈ１がアクセスされ得る。
【０１８４】
マッパエントリ５０４ｂ¹−５０４ｂ³はもはやアクセス不可能であるので、割当解除され、将来の割当のためにフリーリスト（図示せず）上に置かれる。また疎サブツリー記述子１４００ｂ¹ももはやアクセス不可能である。こうして、疎サブツリー記述子１４００ｂ¹は割当解除され、将来の割当のためにフリーリスト（図示せず）に置かれる。
【０１８５】
疎サブツリーにルートを追加することについて説明した。ルートは、新たに割当てられたサブツリーエントリ４０４に新たな稠密サブツリー記述子を記憶し、対応のマッパエントリをサブツリーマッパ４１８に記憶することにより、また、マッパエントリ５０４ａ⁴に記憶されたサブツリーエントリを新たに割当てられたサブツリーエントリ４０４のインデックス付けを行なうように変更することにより、追加することもできる。
【０１８６】
図２６は、図２５に示すルックアップテーブル２００にあるルートを追加するためにインクリメンタルな更新を行なうためのステップを表わすフローチャートである。
【０１８７】
ステップ２２００において、サブツリーごとのルートの数が算出され、ルート更新結果が疎サブツリーであるか稠密サブツリーであるかが判定される。ルート更新後のサブツリーが稠密であれば、処理はステップ２２１８へ進む。ルート更新後のサブツリーが疎であれば、処理はステップ２２０２へ進む。
【０１８８】
ステップ２２０２において、サブツリーは疎である。疎サブツリーモードが決定される。処理は２２０４へ進む。
【０１８９】
ステップ２２０４において、サブツリーマッパ４１８（図５）に記憶された部分的にフルにされたサブツリーエントリ４０４のリストがサーチされ、新たな疎サブツリー記述子１４００ｃ¹が前に割当てられたサブツリーエントリ４０４に記憶され得るか否かが判定される。たとえば、４つの疎サブツリー記述子１４００ｃ¹−１４００ｃ⁴がモード４サブツリーエントリ４０４に記憶され得る。３つのみが記憶される場合、サブツリーエントリ４０４は部分的にフルにされており、部分的に満たされたサブツリーエントリ４０４のリストに記憶される。部分的にフルなサブツリーエントリ４０４が利用可能であれば、処理はステップ２２０８へ進む。そうでなければ、処理はステップ２２０６へ進む。
【０１９０】
ステップ２２０６において、新たなサブツリーエントリ４０４ｃが疎サブツリー記述子１４００ｃ¹を記憶するために割当てられ、マッパエントリ５０４ｃ¹−５０４ｃ⁴が、新たに割当てられたサブツリーエントリ４０４ｃ内の疎サブツリー記述子１４００ｃ¹に記憶されたノード記述子１４０２ｃ¹−１４０２ｃ³のマッパエントリ５０４（図６Ｂ）を記憶するために、サブツリーマッパに割当てられる。サブツリーマッパ４１８（図５）内のマッパエントリ５０４ｃ¹−５０４ｃ⁴の割当てられたブロックに対するポインタは、新たなサブツリーエントリ４０４ｃ内のポインタフィールド４０８に記憶される。処理はステップ２２０８へ進む。
【０１９１】
ステップ２２０８において、疎サブツリー記述子１４００ｃ¹に対するサブツリーマッパ内の第１のマッパエントリ５０４ｃ¹の場所が、サブツリーエントリ４０４ｃ内のポインタフィールド４０８に記憶されたポインタおよびサブツリーエントリ４０４ｃ内のモードフィールド１４０４に記憶されたモードから判定される。処理はステップ２２１０へ進む。
【０１９２】
ステップ２２１０において、疎サブツリーのルートエントリが、サブツリーマッパ４１８ｂ内のマッパエントリ５０４ｃ¹−５０４ｃ⁴に記憶される。処理はステップ２２１２へ進む。
【０１９３】
ステップ２２１２において、ノード記述子１４０２ｃ¹−１４０２ｃ³を記憶している疎サブツリー記述子１４００ｃ¹がサブツリーエントリ４０４ｃに記憶される。処理はステップ２２１４へ進む。
【０１９４】
ステップ２２１４において、マッパエントリ５０４ａ⁴に記憶されたサブツリーエントリ記述子３０４（図４）は、サブツリーエントリ４０４ｃに記憶された新たな疎サブツリー記述子１４００ｃ¹のインデックス付けを行なうよう変更される。マッパエントリ５０４ｃ⁴に記憶されたｈ２のルートエントリがここでアクセス可能にある。処理はステップ２２１６へ進む。
【０１９５】
ステップ２２１６において、マッパエントリ５０４ｂ¹−５０４ｂ³および疎サブツリー記述子１４００ｂはもはやアクセス不可能である。マッパエントリ５０４ｂ¹−５０４ｂ³は、サブツリーマッパ４１８ｂのマッパエントリ５０４（図６Ｂ）のフリーリストに置かれ、他のルートを記憶するために割当てられ得る。サブツリーエントリ４０４ｂ内の第１の利用可能な場所は、部分的にフルなサブツリーエントリのリストにおいて更新される。処理が完了する。
【０１９６】
ステップ２２１８において、新たなサブツリーエントリ４０４がプロセッサメモリ２４００（図２４）に記憶されたフリーのサブツリーエントリ４０４のリストから割当てられる。この新たなサブツリーエントリ４０４は、新たな稠密サブツリー記述子を記憶するために割当てられる。サブツリーマッパ４１８ｂにおけるマッパエントリ５０４（図６Ｂ）のブロックが、ルートを記憶するために割当てられる。割当てられたマッパエントリ５０４（図６Ｂ）のブロックに対するポインタは、サブツリーエントリ４０４（図５）内のポインタフィールド４０８（図７）に記憶される。処理はステップ２２２０へ進む。
【０１９７】
ステップ２２２０において、新たな稠密サブツリー記述子が、図６Ａおよび６Ｂに関連して前述したように、新たなサブツリーエントリ４０４内のデータフィールド４０６に書込まれる。処理はステップ２２２２へ進む。
【０１９８】
ステップ２２２２において、稠密サブツリーのルートエントリが、サブツリーエントリ４０４内のポインタフィールド４０８に記憶されたポインタにより識別されたサブツリーマッパ４１８（図５）内のマッパエントリ５０４（図６Ｂ）に記憶される。処理はステップ２２２４へ進む。
【０１９９】
ステップ２２２４において、マッパエントリ５０４ａ⁴に記憶されたサブツリーエントリ記述子３０４（図４）は、新たなサブツリーエントリ４０４ｃに記憶された新たな稠密サブツリー記述子をインデックス付けするよう変更される。マッパエントリ５０４ｃ⁴に記憶されたｈ２に対するルートエントリがここでアクセス可能になる。処理はステップ２２２６へ進む。
【０２００】
ステップ２２２６において、古いサブツリーエントリ４０４内のポインタフィールド４０８に記憶されたポインタによりインデックス付けされたマッパエントリ５０４（図６Ｂ）は、プロセッサメモリ２４００（図２４）に記憶されたマッパエントリのフリーリストへ戻される。この古いサブツリーエントリ４０４ｂは、プロセッサメモリ２４００（図２４）に記憶されたサブツリーエントリのフリーリストに追加される。
【０２０１】
ルートをルックアップテーブルに追加する処理について述べてきた。ルートをルックアップテーブルから削除するためにも同様の処理が行なわれる。たとえば、ｈ２ ５０４ｃ⁴をサブツリーＢ₂′から削除するためには、ルートｒ６およびｈ１の２つのノード記述子を有する新たな疎サブツリー記述子を記憶し、モード２サブツリーエントリに疎サブツリー記述子を記憶し、対応のサブツリーマッパを更新し、マッパエントリ５０４ａ⁴に記憶されたサブツリーエントリ記述子３０４（図４）を、新たなサブツリーエントリ４０４に記憶された更新されたサブツリー記述子のインデックス付けを行なうよう変更する必要がある。
【０２０２】
この発明はその好ましい実施例を参照して具体的に図示し説明してきたが、当業者には、前掲の請求項に包含される本発明の範囲から離れることなく、形式および内容の点で種々の変更をなすことができることがわかるであろう。
【図面の簡単な説明】
【図１Ａ】 バイナリツリーの第１のレベルを表わす先行技術のビットマップを示す図である。
【図１Ｂ】 キャッシュメモリで実現される先行技術のルックアップテーブルを示す図である。
【図２Ａ】 この発明の原則に従う最長一致プレフィックスルックアップテーブルを示す図である。
【図２Ｂ】 図２Ａに示されるルックアップテーブルに記憶されるルートインデックスのバイナリツリー表示を示す図である。
【図３】 この発明の原則に従う４０ビットキーに対する最長一致プレフィックスルックアップテーブルを示す図である。
【図４】 図２Ａに示されるダイレクト・マップト・マッパに記憶可能なマッパエントリのタイプを示す図である。
【図５】 図２Ｂに示されるマッパレベル＿２ １１２ｂ中のノードに対応するマッパを示す図である。
【図６Ａ】 サブツリーのバイナリツリー表示の図である。
【図６Ｂ】 図６Ａに示されたサブツリーのボトムレベルのノードに対応する、図５に示されたデータフィールドに記憶される稠密サブツリー記述子を示す図である。
【図７】 図５に示されたｐｔｒフィールドを示す図である。
【図８】 図５に示されたマッパアドレス論理を示す図である。
【図９】 最長一致をサーチするためのステップを図示するフローチャートの図である。
【図１０Ａ】 深度拡張を与えるための実施例を示す図である。
【図１０Ｂ】 図１０Ａに示された実施例のルックアップテーブルの１つを示す図である。
【図１０Ｃ】 値を記憶するのに利用可能なマップエントリの数を増やすために深度拡張を与えるための別の実施例を示す図である。
【図１０Ｄ】 図１０Ｃに示された実施例のスレーブルックアップテーブルを示す図である。
【図１１Ａ】 図１０Ａおよび図１０Ｃに示されたルックアップテーブル中のマッパエントリの中の、図２Ｂに示されたルートインデックスのバイナリツリー表示のノードの分布のバイナリツリー表示を示す図である。
【図１１Ｂ】 図１０Ａおよび図１０Ｃに示されたルックアップテーブル中のマッパエントリの中の、図２Ｂに示されたルートインデックスのバイナリツリー表示のノードの分布のバイナリツリー表示を示す図である。
【図１２】 図１０Ａおよび図１０Ｃに示されたルックアップテーブル中のマッパエントリの中に値を分散するための方法を図示するフローチャートの図である。
【図１３】 図１０Ｃに示されたルックアップテーブル中のマッパエントリのうち１つに記憶されるサーチキーに対応する値をサーチするための方法を図示するフローチャートの図である。
【図１４】 図１０Ａに示されたルックアップテーブル中のマッパエントリのうち１つに記憶されるサーチキーに対応する値をサーチするための方法を図示するフローチャートの図である。
【図１５】 第１のマッパレベルによってインデックス付けされる第２のマッパレベル中の疎らなサブツリーおよび稠密なサブツリーのバイナリツリー表示を示す図である。
【図１６Ａ】 図５に示されるサブツリーエントリおよび図４に示されるサブツリーエントリのデータフィールドおよびポインタフィールドに対して変更を加えて、サブツリーエントリ中への複数の疎らなサブツリー記述子の記憶を可能にするのを示す図である。
【図１６Ｂ】 図５に示されるサブツリーエントリおよび図４に示されるサブツリーエントリのデータフィールドおよびポインタフィールドに対する変更を加えてサブツリーエントリ中への複数の疎らなサブツリー記述子の記憶を可能にするのを示す図である。
【図１６Ｃ】 図５に示されるサブツリーエントリおよび図４に示されるサブツリーエントリのデータフィールドおよびポインタフィールドに対する変更を加えてサブツリーエントリ中への複数の疎らなサブツリー記述子の記憶を可能にするのを示す図である。
【図１７】 疎らに配されたサブツリー中のノードに対してブロックオフセットを選択するための、図８に示されたオフセット論理中のスパースモードサブツリー論理を示す図である。
【図１８】 図１７のオフセット論理に示されたスパースモード論理を示す図である。
【図１９Ａ】 疎らに配されたサブツリー中のノードに対するブロックオフセットの選択を示す図である。
【図１９Ｂ】 疎らに配されたサブツリー中のノードに対するブロックオフセットの選択を示す図である。
【図１９Ｃ】 疎らに配されたサブツリー中のノードに対するブロックオフセットの選択を示す図である。
【図１９Ｄ】 疎らに配されたサブツリー中のノードに対するブロックオフセットの選択を示す図である。
【図２０】 図８に示されたポインタ論理中のスパースモードベースセレクト論理を示すブロック図である。
【図２１】 サブツリーメモリに記憶される、稠密サブツリー記述子および疎サブツリー記述子を示す図である。
【図２２】 疎らに配されたサブツリーおよび密に配されたサブツリー中のノードに対してルートを記憶するサブツリーマッパ中のマッパエントリに対してマッパアドレスを与えるための方法を図示するフローチャートの図である。
【図２３】 ルックアップテーブルに加えるべき新たなルートのバイナリツリー表示を示す図である。
【図２４】 プロセッサメモリに記憶される更新ルートを示す図である。
【図２５】 ルックアップテーブルに記憶される、図２３に示された新たなルートを示す図である。
【図２６】 図２５に示されたルックアップテーブルに新たなルートを加えるためのステップを図示するフローチャートの図である。

Claims (10)

1. サブツリーに記憶される第１の組のルートおよびサブツリーのための関連付けられる第１のサブツリーエントリへのアクセスを第１のサブツリーエントリへの第１のポインタを介して与えるステップと、
   ルックアップテーブル中の第２のメモリ空間に第２の組のルートおよびサブツリーのための関連付けられる第２のサブツリーエントリを記憶するステップと、
   第１のサブツリーエントリへの第１のポインタを第２のサブツリーエントリへの第２のポインタと置換することにより第２の組のルートへのアクセスを切換えるステップとを含む、最長プレフィックス一致ルックアップテーブルにおいてサブツリーを更新するための方法。
2. アクセスを切換えた後第１の組のルートおよび関連付けられる第１のサブツリーエントリを記憶するメモリを割当て解除するステップをさらに含む、請求項１に記載の方法。
3. 第１の組のルートにおけるルートの数は、第２の組のルートにおけるルートの数よりも小さい、請求項１に記載の方法。
4. 第１の組のルートにおけるルートの数は、第２の組のルートにおけるルートの数よりも大きい、請求項１に記載の方法。
5. サブツリーのための第１のサブツリーエントリへの第１のポインタを含み、前記第１のサブツリーエントリは、サブツリーに記憶された第１の組のルートへのアクセスを与え、さらに、
   アクセスが第１のポインタによって第１の組のルートに与えられながら第２の組のルートおよびサブツリーのための関連付けられる第２のサブツリーエントリをルックアップテーブルに記憶し、第１のポインタを第２のサブツリーエントリへの第２のポインタと置換することにより第２の組のルートへのアクセスを切換えるための手段を含み、前記第２のサブツリーエントリは、第２の組のルートへのアクセスを与える、最長プレフィックス一致ルックアップテーブルにおいてサブツリーを更新するための装置。
6. サブツリーのための第１のサブツリーエントリへの第１のポインタを含み、前記第１のサブツリーエントリは、第１のメモリ空間に記憶される第１の組のルートへのアクセスを与え、さらに、
   アクセスが第１のポインタによって第１のメモリ空間に記憶された第１の組のルートに与えられながら第２の組のルートおよびサブツリーのための関連付けられる第２のサブツリーエントリを記憶するための第２のメモリ空間と、
   第１のポインタを第２のサブツリーエントリへの第２のポインタと置換することにより第２の組のルートへのアクセスを与える論理とを含み、前記第２のサブツリーエントリは、第２の組のルートが第２のメモリに記憶された後第２の組のルートへのアクセスを与える、最長プレフィックス一致ルックアップテーブルにおいてサブツリーを更新するための装置。
7. アクセスを切換えた後第１の組のルートおよび関連付けられる第１のサブツリーエントリを記憶するメモリを割当て解除するための手段をさらに含む、請求項５に記載の装置。
8. 第１の組のルートにおけるルートの数は、第２の組のルートにおけるルートの数より小さい、請求項５または請求項６に記載の装置。
9. 第１の組のルートにおけるルートの数は、第２の組のルートにおけるルートの数よりも大きい、請求項５または請求項６に記載の装置。
10. 第１のポインタが置換された後第１のメモリ空間を割当て解除する割当て解除論理をさらに含む、請求項６に記載の装置。

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