JP2001356969A

JP2001356969A - 半導体記憶装置

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Publication number: JP2001356969A
Application number: JP2001133840A
Authority: JP
Inventors: 豊 ▲ふく▼谷; Yutaka Fukuya; Toshihiro Nakayama; 智弘中山; Seiji Hirayama; 誠二平山; Waichiro Fujieda; 和一郎藤枝; Yuji Niiyama; 祐司新山; Atsushi Fujii; 淳藤井; Katsunori Takahashi; 克学高橋; Masanori Nagasawa; 正憲長沢; Masakazu Kimura; 雅一木村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-05-01
Filing date: 2001-05-01
Publication date: 2001-12-26
Anticipated expiration: 2019-10-20
Also published as: JP3580267B2

Abstract

(57)【要約】【課題】マスクＲＯＭなどの半導体記憶装置に関し、外
部から供給されるアドレス信号が示すアドレスが冗長ア
ドレスと一致した場合、メモリセルアレイから出力され
たデータが疑義出力データが「Ｈ」又は「Ｌ」に固定さ
れない不良データである場合においても、正常な出力デ
ータを外部に出力する。【解決手段】出力訂正回路３２０は、外部から供給され
るアドレス信号の上位４ビットが示すアドレスが冗長ア
ドレスと一致した場合、メイン・セルアレイ３１０₀〜
３１０₁₅から出力されたデータＤ０〜Ｄ１５のうち、デ
ータ値疑義出力データを除く出力データと、データ値疑
義出力データに代えて出力させるべきデータとを外部に
出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データの記録をチップ
製造工程で用いるマスクによってプログラムするマスク
ＲＯＭ（Ｍask Ｒead Ｏnly Ｍemory：ＭＲＯＭ）な
ど、半導体記憶装置に関する。

【０００２】

【従来の技術】従来、マスクＲＯＭとして、図９にその
要部を示すようなものが知られている。図中、１１０は
チップ本体、１１１₀〜１１１₁₅は正規のデータを記憶
するメイン・セルアレイ、１１２はパリティ・データを
記憶するパリティ・セルアレイ、１１３は外部から供給
されるアドレス信号が入力されるアドレスバッファであ
る。

【０００３】また、１１４はアドレスバッファ１１３か
ら出力されるロウアドレス信号をデコードしてメイン・
セルアレイ１１１₀〜１１１₁₅及びパリティ・セルアレ
イ１１２のワード線の選択を行うロウデコーダである。

【０００４】また、１１５はアドレスバッファ１１３か
ら出力されるコラムアドレス信号をデコードしてメイン
・セルアレイ１１１₀〜１１１₁₅及びパリティ・セルア
レイ１１２のコラムの選択に必要なコラム選択信号を出
力するコラムデコーダ、１１６はメイン・セルアレイ１
１１₀〜１１１₁₅及びパリティ・セルアレイ１１２から
読み出されたデータを増幅するセンスアンプである。

【０００５】なお、コラムデコーダ１１５から出力され
るコラム選択信号に基づいてメイン・セルアレイ１１１
₀〜１１１₁₅及びパリティ・セルアレイ１１２のコラム
を選択するコラムゲートは、その図示を省略している。

【０００６】また、Ｄ０、Ｄ１・・・Ｄ１５はメイン・
セルアレイ１１１₀、１１１₁・・・１１１₁₅から読み出
されたデータ、ＰＤはパリティ・セルアレイ１１２から
読み出されたパリティ・データ、１１７はメイン・セル
アレイ１１１₀、１１１₁・・・１１１₁₅から読み出され
たデータＤ０、Ｄ１・・・Ｄ１５の訂正を行う出力訂正
回路である。

【０００７】また、１１８は冗長アドレス及びデータ値
に疑義のある出力データの桁アドレス（Ｄ０か、Ｄ１
か、・・・Ｄ１５かを示すアドレス）を記憶する冗長ア
ドレス記憶回路、１１９は出力バッファである。

【０００８】出力訂正回路１１７は、例えば、図１０に
示すように構成される。図中、１２８はメイン・セルア
レイ１１１₀〜１１１₁₅から読み出された出力データＤ
０〜Ｄ１５のうち、訂正の対象とされた、いずれか１ビ
ットの出力データを反転し、その他のビットについて
は、そのまま出力する（例えば、出力データＤ１が訂正
の対象とされた場合には、出力データとして、Ｄ０、／
Ｄ１、Ｄ２・・・Ｄ１５を出力する）不良出力反転回路
である。

【０００９】また、１２９は冗長アドレス記憶回路１１
８から供給されるデータ値に疑義のある出力データの桁
アドレス信号をデコードするデータ値疑義出力データ・
桁アドレス信号・デコーダである。

【００１０】また、１３０はメイン・セルアレイ１１１
₀〜１１１₁₅から読み出された出力データＤ０〜Ｄ１５
から１ビットのパリティを求めるパリティ演算回路、１
３１はパリティ演算回路１３０により演算されたパリテ
ィと、パリティ・セルアレイ１１２から読み出されたパ
リティ・データとを比較して、その結果を不良出力反転
回路１２８に供給し、データ値疑義出力データ・桁アド
レス信号・デコーダ１２９により指示された出力データ
を訂正する必要があるか否かを指示する比較回路であ
る。

【００１１】ここに、外部から供給されるアドレス信号
が示すアドレスが冗長アドレス記憶回路１１８に記憶さ
れている冗長アドレスと一致した場合に、例えば、デー
タ値疑義出力データ・桁アドレス信号・デコーダ１２９
によりデータ値疑義出力データとして出力データＤ１が
指示された場合において、比較回路１３１でパリティ演
算回路１３０から出力されるパリティとパリティ・セル
アレイ１１２から読み出されたパリティ・データとが一
致した場合には、不良出力反転回路１２８においては、
出力データＤ１の訂正は行われず、出力データとして、
Ｄ０、Ｄ１、Ｄ２・・・Ｄ１５が外部に出力され、パリ
ティ演算回路１３０から出力されるパリティとパリティ
・セルアレイ１１２から読み出されたパリティ・データ
とが一致しない場合には、出力データＤ１が反転され、
出力データとして、Ｄ０、／Ｄ１、Ｄ２・・・Ｄ１５が
外部に出力される。

【００１２】

【発明が解決しようとする課題】図９に示す従来のマス
クＲＯＭが備える出力訂正回路１１７においては、外部
から供給されるアドレス信号が示すアドレスが冗長アド
レス記憶回路１１８に記憶されている冗長アドレスと一
致した場合、パリティ演算回路１３０から出力されるパ
リティとパリティ・セルアレイ１１２から読み出された
パリティ・データとが一致しない場合には、冗長アドレ
ス記憶回路１１８から出力されるデータ値疑義出力デー
タ・桁アドレス信号で指定されたデータ値疑義出力デー
タを反転させるようにしている。このため、データ値疑
義出力データが、例えば、「Ｈ」又は「Ｌ」に固定され
ない不良データの場合には、正常な出力データを得るこ
とができないという問題点があった。

【００１３】本発明は、かかる点に鑑み、外部から供給
されるアドレス信号が示すアドレスが冗長アドレスと一
致した場合、メモリセルアレイから出力されたデータ値
疑義出力データが「Ｈ」又は「Ｌ」に固定されない不良
データである場合においても、正常な出力データを外部
に出力することができるようにした半導体記憶装置を提
供することを目的とする。

【００１４】

【課題を解決するための手段】本発明の半導体記憶装置
は、外部から供給されるアドレス信号が示すアドレスが
冗長アドレスと一致した場合には、正規のデータを記憶
する複数のメイン・セルアレイから出力される出力デー
タのうち、データ値に疑義のある出力データを除く出力
データと、パリティ・データを記憶するパリティ・セル
アレイから出力されるパリティ・データとから、前記デ
ータ値に疑義のある出力データに代えて出力させるべき
データを生成する出力データ生成回路と、前記メイン・
セルアレイから出力される出力データのうち、データ値
に疑義のある出力データを除く出力データと、前記出力
データ生成回路により生成された出力データとを外部に
出力すべきデータとして出力する出力データ切換回路を
有する出力訂正回路を備えて構成するというものであ
る。

【００１５】

【作用】本発明においては、外部から供給されるアドレ
ス信号が示すアドレスが冗長アドレスと一致した場合に
は、複数のメイン・セルアレイから出力される出力デー
タのうち、データ値に疑義のある出力データを除く出力
データと、出力データ生成回路により生成された出力デ
ータとを外部に出力するようにされているので、データ
値に疑義のある出力データが「Ｈ」又は「Ｌ」に固定さ
れない不良データである場合においても、正常な出力デ
ータを外部に出力することができる。

【００１６】

【実施例】以下、図１〜図８を参照して、本発明の一実
施例について、本発明をマスクＲＯＭに適用した場合を
例にして説明する。

【００１７】図１は本発明の一実施例の要部を示すブロ
ック図である。図中、３０９はチップ本体、３１０₀〜
３１０₁₅は正規のデータを記憶するメイン・セルアレ
イ、３１１はパリティ・データを記憶するパリティ・セ
ルアレイである。

【００１８】また、３１２はアドレス信号が入力される
アドレスバッファ、３１３はアドレス信号のうち、ロウ
アドレス信号をデコードして、ワード線の選択を行うロ
ウデコーダである。

【００１９】また、３１４はアドレス信号のうち、コラ
ムアドレス信号をデコードして、コラムの選択を行うコ
ラム選択信号を出力するコラムデコーダ、３１５はメモ
リセルアレイ３１０₀〜３１０₁₅から読み出されたデー
タを増幅するセンスアンプである。

【００２０】なお、コラムデコーダ３１４から出力され
るコラム選択信号に基づいてメイン・セルアレイ３１０
₀〜３１０₁₅及びパリティ・セレアレイ３１１のコラム
の選択を行うコラムゲートは、その図示を省略してい
る。

【００２１】また、Ｄ０、Ｄ１・・・Ｄ１５はそれぞれ
メイン・セルアレイ３１０₀、３１０₁・・・３１０₁₅か
ら出力されたデータ、ＰＤはパリティ・セルアレイ３１
１から出力されたパリティ・データである。

【００２２】また、３１６は冗長アドレス及び外部から
供給されたアドレスが冗長アドレスと一致した場合に出
力データＤ０〜Ｄ１５のうち、データ値に真偽の疑いの
あるデータ値疑義出力データの桁アドレス、即ち、デー
タ値疑義出力データがＤ０〜Ｄ１５のうち、何ビット目
の出力データであるかを示すデータ値疑義出力データ・
桁アドレスを記憶する冗長アドレス記憶回路であり、記
憶素子を不揮発性のメモリセルで構成されるものであ
る。

【００２３】また、３１７は冗長アドレス記憶回路３１
６から出力されるデータ値疑義出力データ・桁アドレス
信号の通過を制御するスイッチ回路である。

【００２４】また、３１８は試験時に使用される試験用
の冗長アドレス記憶回路であり、記憶素子がＳＲＡＭセ
ルで構成される点を除き、冗長アドレス記憶回路３１６
と同様に構成されるものである。

【００２５】また、３１９は試験用の冗長アドレス記憶
回路３１８から出力されるデータ値疑義出力データ・桁
アドレス信号の通過を制御するスイッチ回路である。

【００２６】試験時は、スイッチ回路３１７＝ＯＦＦ、
スイッチ回路３１９＝ＯＮとして、試験用の冗長アドレ
ス記憶回路３１８が使用され、通常使用時は、スイッチ
回路３１７＝ＯＮ、スイッチ回路３１９＝ＯＦＦとして
冗長アドレス記憶回路３１６が使用される。

【００２７】また、３２０は冗長アドレス記憶回路３１
６又は試験用の冗長アドレス記憶回路３１８からデータ
値疑義出力データ・桁アドレス信号が供給されない場合
には、メモリセルアレイ３１０₀〜３１０₁₅から出力さ
れる出力データＤ０〜Ｄ１５を選択して出力し、冗長ア
ドレス記憶回路３１６又は試験用の冗長アドレス記憶回
路３１８からデータ値疑義出力データ・桁アドレス信号
が供給された場合には、メモリセルアレイ３１０₀〜３
１０₁₅から出力される出力データＤ０〜Ｄ１５のうち、
データ値疑義出力データ・桁アドレス信号により指定さ
れた出力データについては、それに代わって、パリティ
・セルアレイ３１１から出力されたパリティ・データを
考慮して後述のように演算して得た正常なデータを出力
する出力訂正回路である。

【００２８】冗長アドレス記憶回路３１６は、例えば、
図２に示すように構成される。図中、３２２〜３２５
は、それぞれ、１個の冗長アドレスと、この１個の冗長
アドレスに対応するデータ値疑義出力データ・桁アドレ
スを記憶するブロックである。

【００２９】また、Ａ１７〜Ａ２０は外部から供給され
るアドレス信号のうち、上位４ビットのアドレス信号、
ＨＩＴ０〜ＨＩＴ３はそれぞれブロック３２２〜３２５
においてアドレス信号Ａ１７〜Ａ２０が冗長アドレスと
一致した場合（ヒットした場合）に出力される一致検出
信号である。

【００３０】また、３２６はブロック３２２〜３２５の
いずれかから一致検出信号が出力された場合に、一致検
出信号ＨＩＴを所定の内部回路に対して出力するＡＮＤ
回路、ＳＤＢ０〜ＳＤＢ３はデータ値疑義出力データ・
桁アドレス信号である。

【００３１】ブロック３２２〜３２５は同一の回路構成
とされ、ブロック３２２を代表して示すと、例えば、図
３に示すように構成される。図中、３２７はブロック３
２２を使用状態にするか、不使用状態にするかを設定す
るブロック使用／不使用状態設定回路であり、３２８は
１ビット記憶回路、３２９はインバータである。

【００３２】ここに、１ビット記憶回路３２８が「Ｌ」
を記憶し、インバータ３２９の出力＝「Ｈ」とされる場
合には、ブロック３２２は不使用状態とされ、１ビット
記憶回路３２８が「Ｈ」を記憶し、インバータ３２９の
出力＝「Ｌ」とされる場合には、ブロック３２２は使用
状態とされる。

【００３３】また、３３０は冗長アドレスの上位４ビッ
ト部分ＲＡ１７〜ＲＡ２０を記憶し、この記憶した冗長
アドレスＲＡ１７〜ＲＡ２０と、外部から供給されるア
ドレスのうち、上位４ビットのアドレスＡ１７〜Ａ２０
とを比較して、その一致を検出する一致検出回路であ
る。

【００３４】ここに、３３１〜３３４は冗長アドレスＲ
Ａ１７〜ＲＡ２０を１ビットずつ記憶する１ビット記憶
回路、３３５〜３３８は比較回路をなすＥＯＲ回路（排
他的論理和回路）、３３９は冗長アドレスＲＡ１７〜Ｒ
Ａ２０と外部から供給されたアドレスＡ１７〜Ａ２０の
一致を検出するＮＯＲ回路である。

【００３５】また、３４０はＮＯＲ回路３３９の出力に
基づいて一致検出信号ＨＩＴ０を出力するＮＡＮＤ回
路、３４１はＮＡＮＤ回路３４０の活性化、非活性化を
制御するインバータである。

【００３６】例えば、１ビット記憶回路３２８の記憶デ
ータ＝「Ｌ」、インバータ３２９の出力＝「Ｈ」の場
合、即ち、ブロック３２２が不使用状態とされる場合に
は、インバータ３４１の出力＝「Ｌ」となり、ＮＡＮＤ
回路３４０は非活性化され、その出力は「Ｈ」に固定さ
れる。

【００３７】これに対して、１ビット記憶回路３２８の
記憶データ＝「Ｈ」、インバータ３２９の出力＝「Ｌ」
の場合、即ち、ブロック３２２が使用状態とされる場合
には、インバータ３４１の出力＝「Ｈ」となり、ＮＡＮ
Ｄ回路３４０は活性化され、その出力は、ＮＯＲ回路３
３９の出力を反転した値となる。

【００３８】ここに、例えば、ＥＯＲ回路３３５は、１
ビット記憶回路３３１が記憶するアドレスＲＡ１７と、
外部から供給されるアドレスＡ１７とが一致すると、
「Ｌ」を出力する。他のＥＯＲ回路３３６〜３３８も同
様な動作を行う。

【００３９】この結果、ＮＯＲ回路３３９は、１ビット
記憶回路３３５〜３３８に記憶されているアドレスＲＡ
１７〜ＲＡ２０と、外部から供給されるアドレスＡ１７
〜Ａ２０とが一致した場合にのみ、その出力として、
「Ｈ」を出力し、それ以外の場合は、「Ｌ」を出力す
る。

【００４０】ここに、ＮＯＲ回路３３９の出力＝「Ｈ」
の場合、ＮＡＮＤ回路３４０の出力、即ち、一致検出信
号ＨＩＴ＝「Ｌ」となり、一致検出が表示され、ＮＯＲ
回路３３９の出力＝「Ｌ」の場合には、ＮＡＮＤ回路３
４０の出力、即ち、一致検出信号ＨＩＴ＝「Ｈ」とな
り、不一致が表示される。

【００４１】また、３４２はデータ値疑義出力データ・
桁アドレスを記憶するデータ値疑義出力データ・桁アド
レス記憶回路であり、３４３〜３４６はデータ値疑義出
力データ・桁アドレスを１ビットずつ記憶する１ビット
記憶回路、３４７〜３５０はスリー・ステート・バッフ
ァである。

【００４２】スリー・ステート・バッファ３４７〜３５
０は、一致検出信号ＨＩＴ０＝「Ｌ」の場合（一致を検
出した場合）、オンとされ、データ値疑義出力データ・
桁アドレス信号ＳＤＢ０〜ＳＤＢ３を出力し、一致検出
信号ＨＩＴ０＝「Ｈ」の場合（一致を検出しない場
合）、オフとされ、データ値疑義出力データ・桁アドレ
ス信号ＳＤＢ０〜ＳＤＢ３を出力せず、その出力は、ハ
イ・インピーダンス状態とされる。

【００４３】また、出力訂正回路３２０は、例えば、図
４に示すように構成される。図中、４３９は冗長アドレ
ス記憶回路３１６から出力されるデータ値疑義出力デー
タ・桁アドレス信号ＳＤＢ０〜ＳＤＢ３をデコードする
データ値疑義出力データ・桁アドレス信号・デコーダで
ある。

【００４４】また、４４０はデータ値疑義出力データ・
桁アドレス信号・デコーダ４３９からデータ値疑義出力
データ・桁アドレス・デコード信号が供給された場合、
メイン・セルアレイ３１０₀〜３１０₁₅から出力された
データＤ０〜Ｄ１５のうち、データ値疑義出力データ・
桁アドレス・デコード信号により指定されたデータ値疑
義出力データについては、パリティ・セルアレイ３１１
から出力されたパリティ・データＰＤと入れ換えるデー
タ値疑義出力データ／パリティ・データ入換え回路であ
る。

【００４５】また、４４１はデータ値疑義出力データ／
パリティ・データ入換え回路４４０から出力される、デ
ータ値疑義出力データをパリティ・データと入れ換えた
データから正しいデータを生成するＥＯＲ回路群であ
る。なお、データ値疑義出力データ／パリティ・データ
入換え回路４４０とＥＯＲ回路群４４１とで出力データ
生成回路を構成している。

【００４６】また、４４２はデータ値疑義出力データ・
桁アドレス信号・デコーダ４３９からデータ疑義出力デ
ータ・桁アドレス・デコード信号が供給された場合、メ
イン・セルアレイ３１０₀〜３１０₁₅から出力されたデ
ータＤ０〜Ｄ１５のうち、データ値疑義出力データ・桁
アドレス・デコード信号により指定されたデータ値疑義
出力データについては、ＥＯＲ回路群４４１出力される
データを選択して出力し、その他については、メイン・
セルアレイ３１０₀〜３１０₁₅の出力を選択して出力す
る出力切換え回路である。

【００４７】データ値疑義出力データ・桁アドレス信号
・デコーダ４３９は、例えば、図５に示すように構成さ
れる。図中、４４３₀〜４４６₀、４４３₁〜４４６₁はＮ
ＯＲ回路、４４７₀、４４７₃、４４７₁₅はＮＡＮＤ回
路、４４８₀、４４８₃、４４８ ₁₅はインバータ、ＳＤＤ
０〜ＳＤＤ１５はデータ値疑義出力データ・桁アドレス
・デコード信号である。

【００４８】例えば、外部から供給されるアドレスＡ１
７〜Ａ２０が冗長アドレスと一致した場合において、デ
ータ値疑義出力データがＤ３とされているる場合には、
冗長アドレス記憶回路３１６からデータ値疑義出力デー
タ・桁アドレス信号として、ＳＤＢ０＝「Ｈ」、ＳＤＢ
１＝「Ｈ」、ＳＤＢ２＝「Ｌ」、ＳＤＢ３＝「Ｌ」が供
給される。また、このとき、ＨＩＴ＝「Ｌ」である。

【００４９】この結果、データ値疑義出力データ・桁ア
ドレス・デコード信号ＳＤＤ３＝「Ｈ」、データ値疑義
出力データ・桁アドレス・デコード信号ＳＤＤ０〜ＳＤ
Ｄ２、ＳＤＤ４〜ＳＤＤ１５＝「Ｌ」とされる。

【００５０】また、データ値疑義出力データ／パリティ
・データ入換え回路４４０は、例えば、図６に示すよう
に構成される。図中、４４９₀、４４９₃、４４９₁₅はそ
れぞれデータ値疑義出力データ・桁アドレス信号・デコ
ーダ４３９から出力されるデータ値疑義出力データ・桁
アドレス・デコード信号ＳＤＤ０、ＳＤＤ３、ＳＤＤ１
５により切換え動作が制御される切換え回路であり、４
５０₀、４５０₃、４５０₁₅はインバータ、４５１₀、４
５１₃、４５１₁₅、４５２₀、４５２₃、４５２₁₅、４５
３₀、４５３₃、４５３₁₅はＮＯＲ回路である。

【００５１】前述のように、データ値疑義出力データが
Ｄ３とされている場合には、ＳＤＤ３＝「Ｈ」、ＳＤＤ
０〜ＳＤＤ２、ＳＤＤ４〜ＳＤＤ１５＝「Ｌ」とされる
ので、データ値疑義出力データ／パリティ・データ入換
え回路４４０においては、切換え回路４４９₃のみがパ
リティ・データＰＤを選択して通過させ、切換え回路４
４９₀、４４９₁₅等、他の切換え回路は、出力データＤ
０〜Ｄ２、Ｄ４〜Ｄ１５を選択して、これを通過させ
る。

【００５２】したがって、この場合には、出力データＤ
３については、パリティ・データＰＤと入れ換えた、デ
ータＤ０〜Ｄ２、ＰＤ、Ｄ４〜Ｄ１５がＥＯＲ回路群４
４１に転送される。

【００５３】ＥＯＲ回路群４４１は、例えば、図７に示
すように構成される。図中、４５４〜４６８はＥＯＲ回
路、ＣＤはＥＯＲ回路４６８の出力、即ち、このＥＯＲ
回路群４４１の出力である。

【００５４】また、出力切換え回路４４２は、例えば、
図８に示すように構成される。図中、４６９₀、４６
９₃、４６９₁₅はそれぞれデータ値疑義出力データ・桁
アドレス信号・デコーダ４３９から出力されるデータ値
疑義出力データ・桁アドレス・デコード信号ＳＤＤ０、
ＳＤＤ３、ＳＤＤ１５により切換え動作が制御される切
換え回路であり、４７０₀、４７０₃、４７０₁₅はインバ
ータ、４７１₀、４７１₃、４７１₁₅、４７２₀、４７
２₃、４７２₁₅、４７３₀、４７３₃、４７３₁₅はＮＯＲ
回路である。

【００５５】前述のように、データ値疑義出力データが
Ｄ３とされている場合には、ＳＤＤ３＝「Ｈ」、ＳＤＤ
０〜ＳＤＤ２、ＳＤＤ４〜ＳＤＤ１５＝「Ｌ」とされる
ので、この出力切換え回路４４２においては、切換え回
路４６９₃のみＥＯＲ回路群４４１から出力される正し
いデータＣＤを選択して通過させ、切換え回路４６
９ ₀、４６９₁₅等、他の切換え回路は、出力データＤ０
〜Ｄ２、Ｄ４〜Ｄ１５を選択して、これを通過させる。

【００５６】したがって、この場合には、出力データＤ
３については、訂正データＣＤと入れ換えた、出力デー
タＤ０〜Ｄ２、ＣＤ、Ｄ４〜Ｄ１５が出力バッファ３２
１に転送される。

【００５７】以上のように、本発明の一実施例において
は、冗長アドレス記憶回路３１６を構成するブロック３
２２のデータ値疑義出力データ・桁アドレス記憶回路３
４２は、外部から供給されるアドレス信号Ａ１７〜Ａ２
０が冗長アドレスと一致しない場合には、その出力（ス
リー・ステート・バッファ３４７〜３５０の出力）をハ
イ・インピーダンス状態とするようにしている。他のブ
ロック３２３〜３２５も同様である。

【００５８】したがって、冗長アドレス記憶回路３１６
に同一構成の４個のブロック３２２〜３２５を設けるよ
うにしても、データ値疑義出力データ・桁アドレス信号
ＳＤＢ０〜ＳＤＢ３を出力訂正回路３２０のデータ値疑
義出力データ・桁アドレス信号・デコーダ４３９に供給
する信号線を共通化することができるので、チップ面積
を縮小化することができる。

【００５９】また、本発明の一実施例においては、出力
訂正回路３２０は、外部から供給されるアドレス信号Ａ
１７〜Ａ２０が示すアドレスが冗長アドレスと一致した
場合、メイン・セルアレイ３１０₀〜３１０₁₅から出力
されたデータＤ０〜Ｄ１５のうち、データ値疑義出力デ
ータを除く出力データと、ＥＯＲ回路群４４１から出力
されるデータとを外部に出力するようにしている。した
がって、データ値疑義出力データが「Ｈ」又は「Ｌ」に
固定されない不良データの場合であっても、正常なデー
タを外部に出力することができる。

【００６０】

【発明の効果】以上のように、本発明によれば、外部か
ら供給されるアドレス信号が示すアドレスが冗長アドレ
スと一致した場合には、複数のメイン・セルアレイから
出力される出力データのうち、データ値疑義出力データ
を除く出力データと、出力データ生成回路により生成さ
れた出力データとを外部に出力するようにされているの
で、データ値疑義出力データが「Ｈ」又は「Ｌ」に固定
されない不良データである場合においても、正常な出力
データを外部に出力することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の要部を示すブロック図であ
る。

【図２】本発明の一実施例が備える冗長アドレス記憶回
路の構成を示すブロック図である。

【図３】図２に示すブロックの構成を示す回路図であ
る。

【図４】本発明の一実施例が備える出力訂正回路の構成
を示す回路図である。

【図５】図４に示すデータ値疑義出力データ・桁アドレ
ス信号・デコーダの構成を示す回路図である。

【図６】図４に示すデータ値疑義出力データ／パリティ
・データ入換え回路の構成を示す回路図である。

【図７】図４に示すＥＯＲ回路群の構成を示す回路図で
ある。

【図８】図４に示す出力切換え回路の構成を示す回路図
である。

【図９】従来のマスクＲＯＭの一例の要部を示すブロッ
ク図である。

【図１０】図９に示す従来のマスクＲＯＭが備える出力
訂正回路の構成を示す回路図である。

【符号の説明】

ＰＤパリティ・データ

───────────────────────────────────────────────────── フロントページの続き (72)発明者平山誠二神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者藤枝和一郎神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者新山祐司神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者藤井淳神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者高橋克学神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者長沢正憲神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者木村雅一神奈川県川崎市中原区上小田中1015番地富士通株式会社内Ｆターム(参考） 5B003 AB01 AD04 AD08 AE01 5B018 GA02 HA14 NA04 5L106 AA07 BB11 CC01

Claims

【特許請求の範囲】

【請求項１】出力データを訂正する出力訂正回路と、外部から供給されたアドレス信号が示すアドレスが冗長
アドレスの場合には、データ値に疑義のある出力データ
の桁アドレスを前記出力訂正回路に供給し、外部から供
給されたアドレス信号が示すアドレスが冗長アドレスで
ない場合には、出力をハイ・インピーダンス状態とする
データ値疑義出力データ・桁アドレス記憶回路を有する
冗長アドレス記憶回路を備えて構成されていることを特
徴とする半導体記憶装置。
【請求項２】外部から供給されるアドレス信号が示すア
ドレスが冗長アドレスと一致した場合には、正規のデー
タを記憶する複数のメイン・セルアレイから出力される
出力データのうち、データ値に疑義のある出力データを
除く出力データと、パリティ・データを記憶するパリテ
ィ・セルアレイから出力されるパリティ・データとか
ら、前記データ値に疑義のある出力データに代えて出力
させるべきデータを生成する出力データ生成回路と、前
記メイン・セルアレイから出力される出力データのう
ち、データ値に疑義のある出力データを除く出力データ
と、前記出力データ生成回路により生成された出力デー
タとを外部に出力すべきデータとして出力する出力デー
タ切換回路を有する出力訂正回路を備えて構成されてい
ることを特徴とする半導体記憶装置。