JP2001356926A

JP2001356926A - 制御装置

Info

Publication number: JP2001356926A
Application number: JP2000177074A
Authority: JP
Inventors: Seiji Miyabe; 誠司宮部
Original assignee: Funai Electric Co Ltd
Current assignee: Funai Electric Co Ltd
Priority date: 2000-06-13
Filing date: 2000-06-13
Publication date: 2001-12-26

Abstract

(57)【要約】【課題】データの変更が不能な素子を内部ＲＯＭに用い
るときにも、ＣＰＵに実行させるプログラムの変更作業
を簡単化する。【解決手段】ＣＰＵ１と、データの書き換えが不能な内
部ＲＯＭ２と、ＲＡＭ３とが主基板５２に設けられた構
成において、外部ＲＯＭ６を主基板５２に接続可能なＲ
ＯＭ接続手段１１，１２を備え、ＣＰＵ１は、ＲＯＭ接
続手段１１，１２を介して外部ＲＯＭ６が接続されたこ
とを検出したときには、外部ＲＯＭ６に格納されたプロ
グラムをＲＡＭ３に転送した後、転送されたプログラム
を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの書き換え
が不能な素子からなり、ＣＰＵによって実行されるプロ
グラムが格納された内部ＲＯＭを備えた制御装置に係
り、より詳細には、外部ＲＯＭが接続されたときには、
外部ＲＯＭに格納されたプログラムをＲＡＭに転送した
後、ＲＡＭに転送したプログラムを実行する制御装置に
関するものである。

【０００２】

【従来の技術】テレビやビデオカセットレコーダなどの
制御には、図６に示すように、ＣＰＵ９１によって実行
されるプログラムが格納されたＲＯＭ９２を有する制御
装置が使用されている。また、この制御装置には、電源
がオフとなったときにも、電源オフ直前のチャンネル等
のデータを記憶するためのＥＥＰＲＯＭ９５が設けられ
ている。このため、制御の変更や追加を行おうとすると
きには、ＣＰＵ９１に実行させるプログラムを変更する
必要がある。しかし、ＲＯＭ９２には、データの変更が
不能なマスクＲＯＭの使用が一般的となっている。この
ため、制御の変更や追加が必要となったときには、ＲＯ
Ｍコレクションと呼ばれる方法が採用されている。

【０００３】上記したＲＯＭコレクションを行う場合、
既に取り付けられているＥＥＰＲＯＭ９５よりは、記憶
容量の大きいＥＥＰＲＯＭが用意される。また、このＥ
ＥＰＲＯＭには、制御の変更や追加に対応したプログラ
ムが、予め格納される。次いで、このＥＥＰＲＯＭが、
既に取り付けられていたＥＥＰＲＯＭ９５と取り換えら
れる。一方、ＣＰＵ９１は、ＥＥＰＲＯＭの取り換えが
終了した後では、ＥＥＰＲＯＭ９５（取り換えられたＥ
ＥＰＲＯＭ）内に格納されたプログラムをＲＡＭ９３に
転送した後、ＲＡＭ９３に転送されたプログラムを実行
する。このため、ＲＯＭ９２のデータが変更不能となっ
ているにも係わらず、ＣＰＵ９１によって実行されるプ
ログラムを変更することができる（第１の従来技術とす
る）。

【０００４】また、内部ＲＯＭを取り換えることなく、
ＣＰＵによって実行されるプログラムを変更可能にする
従来技術が、実開平５−５９５３３号として提案されて
いる。すなわち、この技術では、ＣＰＵによって実行さ
れるプログラムが格納されたＲＯＭを、内部ＲＯＭと外
部ＲＯＭとに切り換えるスイッチを設けている。そし
て、スイッチが外部ＲＯＭの側に設定された状態におい
て起動されたときには、外部ＲＯＭのプログラムをＣＰ
Ｕに実行させ、内部ＲＯＭのプログラムを書き換えてい
る。従って、内部ＲＯＭに格納されたプログラムに不具
合が生じたときにも、内部ＲＯＭを取り換えることな
く、不具合を解消することができるようになっている
（第２の従来技術とする）。

【０００５】

【発明が解決しようとする課題】しかしながら第１の従
来技術を用いた場合では、以下に示す問題を生じてい
た。すなわち、ＥＥＰＲＯＭ９５の形状はフラットパッ
ケージとなっている。このため、基板に既に半田付けさ
れた状態にあるＥＥＰＲＯＭ９５を取り外した後、新た
なＥＥＰＲＯＭを基板に半田付けする作業は、極めて煩
雑な作業になる。また、上記作業を行うときには、プリ
ントパターンを破損する恐れがある。このため、ＥＥＰ
ＲＯＭ９５の交換には習熟した技術者が必要になってい
た。

【０００６】また、第２の従来技術においては、ＣＰＵ
によって実行されるプログラムが格納されたＲＯＭに、
データの書き換えが可能な素子を用いている。このた
め、データの書き換えが不能な素子を内部ＲＯＭに用い
る場合には、適用できないという問題があった。

【０００７】本発明は上記課題を解決するため創案され
たものであって、その目的は、ＲＯＭ接続手段を介して
外部ＲＯＭが接続されたときには、外部ＲＯＭに格納さ
れたプログラムをＲＡＭに転送した後、ＲＡＭに転送し
たプログラムを実行することにより、データの変更が不
能な素子を内部ＲＯＭに用いるときにも、ＣＰＵに実行
させるプログラムの変更作業を簡単化することのできる
制御装置を提供することにある。

【０００８】また、上記目的に加え、ＲＯＭ接続手段を
一対のコネクタとし、補助基板にコネクタの一方と外部
ＲＯＭとを設け、コネクタの他方を主基板に設けること
により、ＲＯＭ接続手段を安価なものとすることのでき
る制御装置を提供することにある。

【０００９】また、上記目的に加え、補助基板に取り付
けられたコネクタに、予め設定されたレベルが送出され
る信号経路を接続することにより、外部ＲＯＭの接続の
検出を容易にすることのできる制御装置を提供すること
にある。

【００１０】

【課題を解決するための手段】上記課題を解決するため
本発明に係る制御装置は、ＣＰＵと、データの書き換え
が不能な素子からなり、前記ＣＰＵによって実行される
プログラムが格納された内部ＲＯＭと、前記ＣＰＵによ
ってデータの書き込みと読み出しとが行われるＲＡＭと
が主基板に設けられた制御装置に適用し、外部ＲＯＭを
前記主基板に接続可能なＲＯＭ接続手段を備え、前記Ｃ
ＰＵは、ＲＯＭ接続手段を介して外部ＲＯＭが接続され
たことを検出したときには、外部ＲＯＭに格納されたプ
ログラムを前記ＲＡＭに転送した後、前記ＲＡＭに転送
されたプログラムを実行している。すなわち、ＲＯＭ接
続手段を用いて、外部ＲＯＭを主基板に接続するという
簡単な作業を行うのみで、ＣＰＵに実行させるプログラ
ムが変更される。

【００１１】また、上記構成に加え、前記ＲＯＭ接続手
段は、外部ＲＯＭとの間に信号経路が形成された第１の
コネクタと、前記ＣＰＵとの間に信号経路が形成された
第２のコネクタとを備え、外部ＲＯＭと第１のコネクタ
とを補助基板に設けると共に、第２のコネクタを前記主
基板に設けている。すなわち、２つのコネクタによって
ＲＯＭ接続手段を構成することができる。

【００１２】また、上記構成に加え、第１のコネクタに
は、予め設定されたレベルが送出される信号経路が接続
され、前記ＣＰＵは、第２のコネクタを介して、前記予
め設定されたレベルを検出したときには、前記外部ＲＯ
Ｍが接続されたと判定している。すなわち、第２のコネ
クタを介して導かれたレベルが、予め設定されたレベル
であるかどうかを判定するのみで、外部ＲＯＭの接続を
検出することができる。

【００１３】

【発明の実施の形態】以下に本発明の実施例の形態を、
図面を参照しつつ説明する。図１は、本発明に係る制御
装置の一実施形態の電気的構成を示すブロック線図であ
り、大別すると、主基板５２に設けられたブロックと、
補助基板５３に設けられたブロックとの、２つのブロッ
クによって構成されている。なお、以下における説明で
は、本実施形態はテレビの動作の制御を行うものとす
る。

【００１４】図において、ＣＰＵ１、内部ＲＯＭ２、Ｒ
ＡＭ３、および、インタフェース４は、１チップ化され
たマイクロコンピュータ５１内に設けられたブロックと
なっており、バス９を介して互いに接続されている。

【００１５】内部ＲＯＭ２は、データの書き換えが不能
なマスクＲＯＭによって構成されており、制御装置とし
ての動作を行うためのプログラムが格納されている。ま
た、ＲＡＭ３は、電源オフ時にはデータが保持されない
素子により構成されていて、外部ＲＯＭ６に記憶された
プログラムが転送されるエリアと、ＣＰＵ１がデータの
一時的な記憶に使用するエリアとを構成する。

【００１６】ＥＥＰＲＯＭ５は、データラインとクロッ
クラインとの２本の信号ライン（ＩＩＣ−ＢＵＳ）を介
してデータの入出力が行われる素子となっており、電源
オフの直前における各種のデータ（受信されていたチャ
ンネルを示すデータや、音量を示すデータ、等）を記憶
する。なお、記憶容量は１Ｋバイトとなっている。

【００１７】外部ＲＯＭ６は、内部ＲＯＭ２に格納され
たプログラムに不具合が生じたとき、その不具合を解消
するためのプログラムが格納されるブロックとなってお
り、ＥＥＰＲＯＭによって構成されている。また、デー
タの入出力の信号ラインは、ＥＥＰＲＯＭ５と同様にＩ
ＩＣ−ＢＵＳとなっている。

【００１８】インタフェース４は、ＥＥＰＲＯＭ５の信
号ライン（ＩＩＣ−ＢＵＳ）とバス９との整合、およ
び、外部ＲＯＭ６の信号ライン（ＩＩＣ−ＢＵＳ）とバ
ス９との整合を行うためのブロックとなっている。ま
た、外部ＲＯＭ６の接続を検出するための信号ライン
（後に詳述）とバス９との整合を行う。

【００１９】なお、外部ＲＯＭ６の記憶容量は２Ｋバイ
トとなっている。そして、図４に示すように、２ＫＢの
うちの１ＫＢは、ＥＥＰＲＯＭ５の代わりに使用される
データエリア６１となっている。また、残る１Ｋバイト
のエリアは、不具合を解消するためのプログラムが格納
されるプログラムエリア６２となっている。

【００２０】互いの接続が可能な第１のコネクタ１１と
第２のコネクタ１２とは、外部ＲＯＭ６を主基板５２に
接続するためのＲＯＭ接続手段となっている。そして、
第１のコネクタ１１は、図３に示すように、外部ＲＯＭ
６が半田付けされた補助基板５３に設けられている。ま
た、第２のコネクタ１２は、マイクロコンピュータ５１
やＥＥＰＲＯＭ５が半田付けされた主基板５２に設けら
れている。

【００２１】図２は、第１のコネクタ１１および第２の
コネクタ１２に接続されたラインの詳細を示す説明図で
ある。

【００２２】ライン２２は、入出力におけるデータのタ
イミングを示すクロック用の信号ラインとなっており、
ライン２３はデータ用の信号ラインとなっている。ま
た、ライン２１は、外部ＲＯＭ６に動作電源を供給する
ための電源ラインとなっており、ライン２５はグランド
ラインとなっている。

【００２３】また、ライン２４は、外部ＲＯＭ６が接続
されたかどうかを検出するための信号ラインとなってお
り、外部ＲＯＭ６が主基板５２に接続されない場合（第
１のコネクタ１１が第２のコネクタ１２に接続されない
場合）にはＨレベルとなる。そして、外部ＲＯＭ６が主
基板５２に接続された場合にはＬレベル（予め設定され
たレベル）となる。このため、信号ライン２４は、主基
板５２内において、抵抗Ｒを介し、プラス電源に接続さ
れている。また、信号ライン２４は、補助基板５３内に
おいて、グランドライン２５に接続されている。

【００２４】図５は、実施形態の主要動作を示すフロー
チャートである。必要に応じて同図を参照しつつ、動作
を説明する。

【００２５】内部ＲＯＭ２に格納されたプログラムに不
具合が無い場合には、外部ＲＯＭ６が使用されない。す
なわち、第２のコネクタ１２には第１のコネクタ１１が
接続されない。従って、電源が投入され、ＣＰＵ１が動
作可能となったときには、ライン２４がＨレベルにな
る。

【００２６】ＣＰＵ１は、電源が投入されたときには、
内部ＲＯＭ２に格納されたプログラムに従い、ライン２
４のレベルを調べる（ステップＳ１）。そして、ライン
２４のレベルがＨレベルであることを検出したときに
は、外部ＲＯＭ６が接続されていないと判定し、内部Ｒ
ＯＭ２に格納されたプログラムに従って制御を行う（ス
テップＳ４）。

【００２７】一方、内部ＲＯＭ２に格納されたプログラ
ムに不具合が発生したため、この不具合を解消したプロ
グラムが外部ＲＯＭ６に格納されると共に、第１のコネ
クタ１１が第２のコネクタ１２に接続されたとする。こ
の場合、電源が投入され、ＣＰＵ１が動作可能となった
ときには、ライン２４がＬレベルになる。

【００２８】ＣＰＵ１は、電源が投入されたときには、
内部ＲＯＭ２に格納されたプログラムに従い、ライン２
４のレベルを調べる（ステップＳ１）。そして、ライン
２４のレベルがＬレベルであることを検出したときに
は、外部ＲＯＭ６が接続されていると判定する。そし
て、内部ＲＯＭ２に格納されたプログラムに従い、外部
ＲＯＭ６に格納されていたプログラムをＲＡＭ３に転送
する（ステップＳ２）。そして後、ＲＡＭ３に転送され
たプログラムに従って、制御を開始する（ステップＳ
３）。

【００２９】なお、ステップＳ３の動作においては、Ｅ
ＥＰＲＯＭ５は使用されず、バックアップが必要なデー
タは、外部ＲＯＭ６のデータエリア６１に記憶される。

【００３０】以上説明したように、外部ＲＯＭ６はＥＥ
ＰＲＯＭによって構成されている。また、外部ＲＯＭ６
は、第１のコネクタ１１を備えた補助基板５３に半田付
けされている。このため、不具合を解消したプログラム
を記憶したコンピュータに、第１のコネクタ１１が接続
可能なコネクタを設け、このコネクタに第１のコネクタ
１１を接続するのみで、コンピュータにより、外部ＲＯ
Ｍ６にプログラムを記憶させることができる。すなわ
ち、外部ＲＯＭ６にＥＥＰＲＯＭを用いるときにも、外
部ＲＯＭ６にプログラムを格納する作業が簡単化される
ことになる。

【００３１】なお、本発明は上記実施形態に限定され
ず、外部ＲＯＭ６については、プログラムエリア６２の
みからなる構成とすることができる（外部ＲＯＭ６に記
憶容量の小さい素子を使用することができる）。そし
て、この構成とする場合には、バックアップが必要なデ
ータは、ＥＥＰＲＯＭ５に記憶される。

【００３２】また、外部ＲＯＭ６に格納されたプログラ
ムをＲＡＭ３に転送した後には、ＲＡＭ３のプログラム
のみを実行する場合について説明したが、プログラムの
内容に応じて、内部ＲＯＭ２のプログラムの一部とＲＡ
Ｍ３に転送されたプログラムとの双方を実行するように
してもよい。

【００３３】

【発明の効果】以上説明したように、本発明に係る制御
装置は、ＣＰＵと、データの書き換えが不能な素子から
なり、前記ＣＰＵによって実行されるプログラムが格納
された内部ＲＯＭと、前記ＣＰＵによってデータの書き
込みと読み出しとが行われるＲＡＭとが主基板に設けら
れた制御装置に適用し、外部ＲＯＭを前記主基板に接続
可能なＲＯＭ接続手段を備え、前記ＣＰＵは、ＲＯＭ接
続手段を介して外部ＲＯＭが接続されたことを検出した
ときには、外部ＲＯＭに格納されたプログラムを前記Ｒ
ＡＭに転送した後、前記ＲＡＭに転送されたプログラム
を実行している。従って、ＲＯＭ接続手段を用いて、外
部ＲＯＭを主基板に接続するという簡単な作業を行うの
みで、ＣＰＵに実行させるプログラムが変更される。こ
のため、データの変更が不能な素子を内部ＲＯＭに用い
るときにも、ＣＰＵに実行させるプログラムの変更作業
を簡単化することができる。

【００３４】また、さらに、前記ＲＯＭ接続手段は、外
部ＲＯＭとの間に信号経路が形成された第１のコネクタ
と、前記ＣＰＵとの間に信号経路が形成された第２のコ
ネクタとを備え、外部ＲＯＭと第１のコネクタとを補助
基板に設けると共に、第２のコネクタを前記主基板に設
けている。従って、２つのコネクタによりＲＯＭ接続手
段を構成することができるので、ＲＯＭ接続手段を安価
なものとすることができる。

【００３５】また、さらに、第１のコネクタには、予め
設定されたレベルが送出される信号経路が接続され、前
記ＣＰＵは、第２のコネクタを介して、前記予め設定さ
れたレベルを検出したときには、前記外部ＲＯＭが接続
されたと判定している。従って、第２のコネクタを介し
て導かれたレベルが、予め設定されたレベルであるかど
うかを判定するのみで、外部ＲＯＭの接続を検出するこ
とができるので、外部ＲＯＭの接続の検出を容易にする
ことができる。

【図面の簡単な説明】

【図１】本発明に係る制御装置の一実施形態の電気的構
成を示すブロック線図である。

【図２】第１のコネクタおよび第２のコネクタに接続さ
れたラインの詳細を示す説明図である。

【図３】第１のコネクタが取り付けられた補助基板、お
よび第２のコネクタが取り付けられた主基板を示す説明
図である。

【図４】外部ＲＯＭの記憶エリアを示す説明図である。

【図５】実施形態の主要動作を示すフローチャートであ
る。

【図６】従来技術の電気的構成を示すブロック線図であ
る。

【符号の説明】

１ＣＰＵ２内部ＲＯＭ３ＲＡＭ６外部ＲＯＭ１１第１のコネクタ１２第２のコネクタ５１マイクロコンピュータ５２主基板５３補助基板

Claims

【特許請求の範囲】

【請求項１】ＣＰＵと、データの書き換えが不能な素
子からなり、前記ＣＰＵによって実行されるプログラム
が格納された内部ＲＯＭと、前記ＣＰＵによってデータ
の書き込みと読み出しとが行われるＲＡＭとが主基板に
設けられた制御装置において、外部ＲＯＭを前記主基板に接続可能なＲＯＭ接続手段を
備え、前記ＣＰＵは、ＲＯＭ接続手段を介して外部ＲＯＭが接
続されたことを検出したときには、外部ＲＯＭに格納さ
れたプログラムを前記ＲＡＭに転送した後、前記ＲＡＭ
に転送されたプログラムを実行することを特徴とする制
御装置。
【請求項２】前記ＲＯＭ接続手段は、外部ＲＯＭとの間に信号経路が形成された第１のコネク
タと、前記ＣＰＵとの間に信号経路が形成された第２のコネク
タとを備え、外部ＲＯＭと第１のコネクタとを補助基板に設けると共
に、第２のコネクタを前記主基板に設けたことを特徴と
する請求項１記載の制御装置。
【請求項３】第１のコネクタには、予め設定されたレ
ベルが送出される信号経路が接続され、前記ＣＰＵは、第２のコネクタを介して、前記予め設定
されたレベルを検出したときには、前記外部ＲＯＭが接
続されたと判定することを特徴とする請求項２記載の制
御装置。