JP2001339000A - 電子回路ユニットの製造方法 - Google Patents
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- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
(57)【要約】
【課題】 小型化に好適で量産性に優れた電子回路ユニ
ットを実現すること。 【解決手段】 アルミナ材料からなる大版基板１Ａにコ
ンデンサＣ１〜Ｃ７と抵抗Ｒ１〜Ｒ３およびインダクタ
ンス素子Ｌ１〜Ｌ３等を含む回路素子を薄膜形成する共
に、ダイオードＤ１とトランジスタＴｒ１の半導体ベア
チップをワイヤーボンディングした後、大版基板１Ａを
短冊状基板１Ｂに分割してその両側面に端面電極３を設
ける。一方、連結部２ｃを介して複数のカバー２が連続
形成されたカバー連続体２Ａを準備し、このカバー連続
体２Ａを平行に複数並設して各カバー２をマトリックス
状に配列した状態で、各カバー２に対して連結部２ｃの
延出方向と直交する方向から複数の短冊状基板１Ｂを組
み込む。次いで、各カバー２に形成された脚片２ａを短
冊状基板１Ｂの端面電極３に半田付けした後、短冊状基
板１Ｂとカバー連続体２Ａの連結部２ｃを切断すること
により、個々のアルミナ基板１にカバー２が取り付けら
れた電子回路ユニットの完成品を得る。
ットを実現すること。 【解決手段】 アルミナ材料からなる大版基板１Ａにコ
ンデンサＣ１〜Ｃ７と抵抗Ｒ１〜Ｒ３およびインダクタ
ンス素子Ｌ１〜Ｌ３等を含む回路素子を薄膜形成する共
に、ダイオードＤ１とトランジスタＴｒ１の半導体ベア
チップをワイヤーボンディングした後、大版基板１Ａを
短冊状基板１Ｂに分割してその両側面に端面電極３を設
ける。一方、連結部２ｃを介して複数のカバー２が連続
形成されたカバー連続体２Ａを準備し、このカバー連続
体２Ａを平行に複数並設して各カバー２をマトリックス
状に配列した状態で、各カバー２に対して連結部２ｃの
延出方向と直交する方向から複数の短冊状基板１Ｂを組
み込む。次いで、各カバー２に形成された脚片２ａを短
冊状基板１Ｂの端面電極３に半田付けした後、短冊状基
板１Ｂとカバー連続体２Ａの連結部２ｃを切断すること
により、個々のアルミナ基板１にカバー２が取り付けら
れた電子回路ユニットの完成品を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、シールド用のカバ
ーを備えた電子回路ユニットの製造方法に関する。
ーを備えた電子回路ユニットの製造方法に関する。
【０００２】
【従来の技術】一般的に、この種の電子回路ユニット
は、方形平板状の基板上に設けられた導電パターンの半
田ランドに抵抗やコンデンサ等のチップ部品あるいはト
ランジスタ等の半導体部品を半田付けし、これらの回路
部品をシールド用のカバーで覆うように概略構成されて
いる。基板は多層基板にて構成され、その内層部には接
地導体に挟まれてマイクロストリップラインが設けられ
ている。また、基板の側面には複数の接地用電極と入力
用電極および出力用電極とが設けられており、これら電
極のうち、接地用電極は基板に被着されたカバーの脚片
に半田付けされ、入力用電極と出力用電極は電子回路ユ
ニットを面実装するための母基板の半田ランドに半田付
けされる。通常、このような基板は大版基板を格子状の
分割線に沿って細分割することによって得られ、細分割
後の個々の基板に対してカバーが取り付けられる。
は、方形平板状の基板上に設けられた導電パターンの半
田ランドに抵抗やコンデンサ等のチップ部品あるいはト
ランジスタ等の半導体部品を半田付けし、これらの回路
部品をシールド用のカバーで覆うように概略構成されて
いる。基板は多層基板にて構成され、その内層部には接
地導体に挟まれてマイクロストリップラインが設けられ
ている。また、基板の側面には複数の接地用電極と入力
用電極および出力用電極とが設けられており、これら電
極のうち、接地用電極は基板に被着されたカバーの脚片
に半田付けされ、入力用電極と出力用電極は電子回路ユ
ニットを面実装するための母基板の半田ランドに半田付
けされる。通常、このような基板は大版基板を格子状の
分割線に沿って細分割することによって得られ、細分割
後の個々の基板に対してカバーが取り付けられる。
【０００３】
【発明が解決しようとする課題】ところで近年、チップ
部品や半導体部品等の回路部品を小形化する技術は著し
く進歩しており、例えば外形寸法が0.6×0.3mm程度の超
小形のチップ抵抗やチップコンデンサも実用化されてい
る。したがって、前述した従来技術においても、このよ
うな小形の回路部品を使用し、これらの回路部品を部品
間ピッチを狭めた状態で基板上に実装すれば、電子回路
ユニットをある程度までは小型化することが可能とな
る。しかしながら、チップ部品や半導体部品等の回路部
品の小形化には限界があり、しかも、多数の回路部品を
基板上に実装する際に、各回路部品の半田付け部分が短
絡しないようにしなければならないため、部品間ピッチ
を狭めるのにも限界があり、これらのことが電子回路ユ
ニットの更なる小型化を妨げる要因となっていた。さら
に、電子回路ユニットの小型化に伴って基板とカバーの
外形寸法が小形になると、カバーを基板に取り付ける作
業が煩雑になり、量産性が低下するという問題も発生す
る。
部品や半導体部品等の回路部品を小形化する技術は著し
く進歩しており、例えば外形寸法が0.6×0.3mm程度の超
小形のチップ抵抗やチップコンデンサも実用化されてい
る。したがって、前述した従来技術においても、このよ
うな小形の回路部品を使用し、これらの回路部品を部品
間ピッチを狭めた状態で基板上に実装すれば、電子回路
ユニットをある程度までは小型化することが可能とな
る。しかしながら、チップ部品や半導体部品等の回路部
品の小形化には限界があり、しかも、多数の回路部品を
基板上に実装する際に、各回路部品の半田付け部分が短
絡しないようにしなければならないため、部品間ピッチ
を狭めるのにも限界があり、これらのことが電子回路ユ
ニットの更なる小型化を妨げる要因となっていた。さら
に、電子回路ユニットの小型化に伴って基板とカバーの
外形寸法が小形になると、カバーを基板に取り付ける作
業が煩雑になり、量産性が低下するという問題も発生す
る。
【０００４】本発明は、このような従来技術の実情に鑑
みてなされたもので、その目的は、小型化に好適で量産
性に優れた電子回路ユニットを提供することにある。
みてなされたもので、その目的は、小型化に好適で量産
性に優れた電子回路ユニットを提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明による電子回路ユニットの製造方法では、
アルミナ材料からなる大版基板上に、コンデンサと抵抗
およびインダクタンス素子を含む回路素子を薄膜形成す
ると共に半導体ベアチップをワイヤーボンディングした
後、該大版基板を複数の短冊状基板に分割する工程と、
前記短冊状基板の長手方向に沿う両側面に端面電極を設
ける工程と、金属板をプレス加工して複数の箱形状のカ
バーが連結部を介して一列に繋がれたカバー連続体を形
成する工程と、前記短冊状基板を前記連結部の延出方向
と直交する方向から前記カバーに組み込んだ後、該カバ
ーに折り曲げ形成された脚片を前記端面電極に半田付け
する工程と、前記短冊状基板をその長手方向に所定間隔
を存して複数のアルミナ基板に切断すると共に、前記カ
バー連続体を前記連結部で切断することにより、個々の
アルミナ基板にカバーが取り付けられた完成品を得る工
程と、を具備することを特徴としている。
めに、本発明による電子回路ユニットの製造方法では、
アルミナ材料からなる大版基板上に、コンデンサと抵抗
およびインダクタンス素子を含む回路素子を薄膜形成す
ると共に半導体ベアチップをワイヤーボンディングした
後、該大版基板を複数の短冊状基板に分割する工程と、
前記短冊状基板の長手方向に沿う両側面に端面電極を設
ける工程と、金属板をプレス加工して複数の箱形状のカ
バーが連結部を介して一列に繋がれたカバー連続体を形
成する工程と、前記短冊状基板を前記連結部の延出方向
と直交する方向から前記カバーに組み込んだ後、該カバ
ーに折り曲げ形成された脚片を前記端面電極に半田付け
する工程と、前記短冊状基板をその長手方向に所定間隔
を存して複数のアルミナ基板に切断すると共に、前記カ
バー連続体を前記連結部で切断することにより、個々の
アルミナ基板にカバーが取り付けられた完成品を得る工
程と、を具備することを特徴としている。
【０００６】このような構成によれば、コンデンサと抵
抗およびインダクタンス素子を含む回路素子が薄膜技術
を用いて高精度に形成され、しかも、半導体素子はベア
チップをワイヤーボンディングしたものであるため、ア
ルミナ基板上に必要とされる回路部品が高密度に実装さ
れ、小型化に好適な面実装タイプの電子回路ユニットを
実現することができる。また、予めカバー連続体に複数
のカバーを連結部を介して一列に形成しておき、このよ
うなカバー連続体に短冊状基板を組み込んで半田付けし
た後、カバー連続体と短冊状基板をそれぞれ所望位置で
切断することにより、個々のアルミナ基板にカバーが取
り付けられた電子回路ユニットの完成品が得られるた
め、量産性を高めることができる。
抗およびインダクタンス素子を含む回路素子が薄膜技術
を用いて高精度に形成され、しかも、半導体素子はベア
チップをワイヤーボンディングしたものであるため、ア
ルミナ基板上に必要とされる回路部品が高密度に実装さ
れ、小型化に好適な面実装タイプの電子回路ユニットを
実現することができる。また、予めカバー連続体に複数
のカバーを連結部を介して一列に形成しておき、このよ
うなカバー連続体に短冊状基板を組み込んで半田付けし
た後、カバー連続体と短冊状基板をそれぞれ所望位置で
切断することにより、個々のアルミナ基板にカバーが取
り付けられた電子回路ユニットの完成品が得られるた
め、量産性を高めることができる。
【０００７】上記の構成において、複数のカバー連続体
を平行に並べてそれぞれのカバーをマトリックス状に配
列させ、この状態で各カバーに対して複数の短冊状基板
を組み込むことが、量産性を高める上で好ましい。例え
ば、１つのカバー連続体がｎ個のカバーを有し、１つの
短冊状基板からＮ個のアルミナ基板を分割する場合、Ｎ
個のカバー連続体を並設した状態でｎ個の短冊状基板を
組み込めば、ｎ×Ｎ個の電子回路ユニットの完成品を一
度に得ることができる。
を平行に並べてそれぞれのカバーをマトリックス状に配
列させ、この状態で各カバーに対して複数の短冊状基板
を組み込むことが、量産性を高める上で好ましい。例え
ば、１つのカバー連続体がｎ個のカバーを有し、１つの
短冊状基板からＮ個のアルミナ基板を分割する場合、Ｎ
個のカバー連続体を並設した状態でｎ個の短冊状基板を
組み込めば、ｎ×Ｎ個の電子回路ユニットの完成品を一
度に得ることができる。
【０００８】また、上記の構成において、カバー連続体
が有する各カバーの４辺のうち、連結部の延出方向と直
交する方向に位置する２辺に端面電極に半田付けされる
脚片を形成すると共に、残りの２辺に短冊状基板の板面
に当接する位置決め片を形成すると、カバーと短冊状基
板の平行度が維持されてシールド効果を高めることがで
きる。
が有する各カバーの４辺のうち、連結部の延出方向と直
交する方向に位置する２辺に端面電極に半田付けされる
脚片を形成すると共に、残りの２辺に短冊状基板の板面
に当接する位置決め片を形成すると、カバーと短冊状基
板の平行度が維持されてシールド効果を高めることがで
きる。
【０００９】また、上記の構成において、カバー連続体
と短冊状基板を切断する手段は特に限定されないが、ア
ルミナ材料からなる短冊状基板をレーザで切断し、金属
材料からなるカバー連続体の連結部をプレスで切断する
ことが好ましい。
と短冊状基板を切断する手段は特に限定されないが、ア
ルミナ材料からなる短冊状基板をレーザで切断し、金属
材料からなるカバー連続体の連結部をプレスで切断する
ことが好ましい。
【００１０】
【発明の実施の形態】以下、本発明の実施形態例につい
て図面を参照して説明すると、図１は電子回路ユニット
の斜視図、図２は図１のＡ−Ａ線に沿う断面図、図３は
図１のＢ−Ｂ線に沿う断面図、図４は回路構成レイアウ
トを示すアルミナ基板の平面図、図５はアルミナ基板の
裏面図、図６は回路構成の説明図、図７は端面電極を示
す斜視図、図８は端面電極の断面図、図９は半導体ベア
チップと接続ランドの関係を示す説明図、図１０は短冊
状基板を得るまでの製造工程を示す説明図、図１１は短
冊状基板とカバー連続体から電子回路ユニットの完成品
を得るまでの製造工程を示す説明図、図１２は該短冊状
基板とカバー連続体の斜視図である。
て図面を参照して説明すると、図１は電子回路ユニット
の斜視図、図２は図１のＡ−Ａ線に沿う断面図、図３は
図１のＢ−Ｂ線に沿う断面図、図４は回路構成レイアウ
トを示すアルミナ基板の平面図、図５はアルミナ基板の
裏面図、図６は回路構成の説明図、図７は端面電極を示
す斜視図、図８は端面電極の断面図、図９は半導体ベア
チップと接続ランドの関係を示す説明図、図１０は短冊
状基板を得るまでの製造工程を示す説明図、図１１は短
冊状基板とカバー連続体から電子回路ユニットの完成品
を得るまでの製造工程を示す説明図、図１２は該短冊状
基板とカバー連続体の斜視図である。
【００１１】本実施形態例に係る電子回路ユニットは周
波数同調型ブースタアンプへの適用例であり、この周波
数同調型ブースタアンプは携帯型テレビ機器の受信性能
（特に、受信感度と耐妨害特性）向上のために図示せぬ
ＵＨＦチューナと組み合わせて使用され、希望周波数の
ＴＶ信号を選択すると共に、選択したＴＶ信号を増幅し
てＵＨＦチューナに入力する機能を有する。
波数同調型ブースタアンプへの適用例であり、この周波
数同調型ブースタアンプは携帯型テレビ機器の受信性能
（特に、受信感度と耐妨害特性）向上のために図示せぬ
ＵＨＦチューナと組み合わせて使用され、希望周波数の
ＴＶ信号を選択すると共に、選択したＴＶ信号を増幅し
てＵＨＦチューナに入力する機能を有する。
【００１２】図１はかかる周波数同調型ブースタアンプ
（電子回路ユニット）の外観を示し、同図に示すよう
に、この周波数同調型ブースタアンプは、後述する回路
構成素子を搭載したアルミナ基板１と、このアルミナ基
板１に取付けられたシールド用のカバー２とで構成され
ており、図示せぬ母基板に半田付けされる面実装部品と
なっている。アルミナ基板１は方形平板状に形成されて
おり、後述するように、このアルミナ基板１は大版基板
を短冊状基板に分割した後、短冊状基板をさらに細分割
することによって得られる。カバー２はアルミナ基板１
上の回路構成素子を覆うように箱形状に形成されてお
り、後述するように、このカバー２は金属板製のカバー
連続体を切断することによって得られる。カバー２の長
辺側には複数の脚片２ａが形成されており、これら脚片
２ａはアルミナ基板１の側面に設けられた端面電極３に
半田付けされている（図２参照）。また、カバー２の短
辺側には複数の位置決め片４ｂが形成されており、これ
ら位置決め片４ｂはアルミナ基板１の上面に当接してい
る（図３参照）。
（電子回路ユニット）の外観を示し、同図に示すよう
に、この周波数同調型ブースタアンプは、後述する回路
構成素子を搭載したアルミナ基板１と、このアルミナ基
板１に取付けられたシールド用のカバー２とで構成され
ており、図示せぬ母基板に半田付けされる面実装部品と
なっている。アルミナ基板１は方形平板状に形成されて
おり、後述するように、このアルミナ基板１は大版基板
を短冊状基板に分割した後、短冊状基板をさらに細分割
することによって得られる。カバー２はアルミナ基板１
上の回路構成素子を覆うように箱形状に形成されてお
り、後述するように、このカバー２は金属板製のカバー
連続体を切断することによって得られる。カバー２の長
辺側には複数の脚片２ａが形成されており、これら脚片
２ａはアルミナ基板１の側面に設けられた端面電極３に
半田付けされている（図２参照）。また、カバー２の短
辺側には複数の位置決め片４ｂが形成されており、これ
ら位置決め片４ｂはアルミナ基板１の上面に当接してい
る（図３参照）。
【００１３】図４に示すように、アルミナ基板１の表面
には回路構成素子とそれらを接続する導電パターンが設
けられており、また、図５に示すように、アルミナ基板
１の裏面には背面電極としての導電パターンが設けられ
ている。本実施形態例に係る周波数同調型ブースタアン
プは、ＴＶ信号の選択と増幅のために同調回路と増幅回
路とを有し、図６に示すような回路構成となっており、
図４に示される各回路構成素子には図６の回路図に対応
する符号を付してある。ただし、図６は回路構成の一例
を示すものであり、本発明はこれ以外の回路構成を有す
る電子回路ユニットにも適用可能である。
には回路構成素子とそれらを接続する導電パターンが設
けられており、また、図５に示すように、アルミナ基板
１の裏面には背面電極としての導電パターンが設けられ
ている。本実施形態例に係る周波数同調型ブースタアン
プは、ＴＶ信号の選択と増幅のために同調回路と増幅回
路とを有し、図６に示すような回路構成となっており、
図４に示される各回路構成素子には図６の回路図に対応
する符号を付してある。ただし、図６は回路構成の一例
を示すものであり、本発明はこれ以外の回路構成を有す
る電子回路ユニットにも適用可能である。
【００１４】図６に示すように、周波数同調型ブースタ
アンプは、同調回路および増幅回路の回路構成素子であ
るコンデンサＣ１〜Ｃ７、抵抗Ｒ１〜Ｒ３、インダクタ
ンス素子Ｌ１〜Ｌ３、ダイオードＤ１、トランジスタＴ
ｒ１、導電路Ｓ１，Ｓ２等を有し、これらの回路構成素
子とそれを接続する導電パターンはアルミナ基板１の表
面に設けられている。この導電パターンは例えばＣｒや
Ｃｕ等をスパッタリング等の薄膜技術を用いて形成した
もので、図４中には符号Ｐを付してハッチングによって
表されている。
アンプは、同調回路および増幅回路の回路構成素子であ
るコンデンサＣ１〜Ｃ７、抵抗Ｒ１〜Ｒ３、インダクタ
ンス素子Ｌ１〜Ｌ３、ダイオードＤ１、トランジスタＴ
ｒ１、導電路Ｓ１，Ｓ２等を有し、これらの回路構成素
子とそれを接続する導電パターンはアルミナ基板１の表
面に設けられている。この導電パターンは例えばＣｒや
Ｃｕ等をスパッタリング等の薄膜技術を用いて形成した
もので、図４中には符号Ｐを付してハッチングによって
表されている。
【００１５】周波数同調型ブースタアンプの回路構成に
ついて簡単に説明すると、希望周波数のＴＶ信号を選択
と増幅するために、インダクタンス素子Ｌ２，Ｌ３とコ
ンデンサＣ３，Ｃ４およびダイオードＤ１とからなる同
調回路と、トランジスタＴｒ１とその周辺回路素子（抵
抗Ｒ１〜Ｒ３、コンデンサＣ６）および不平衡／平衡変
換素子Ｔとからなる増幅回路から構成されている。複数
の周波数のＴＶ信号はコンデンサＣ１を介して同調回路
に入力される。同調回路の同調周波数（共振周波数）は
ダイオードＤ１のカソードに加える電圧（Ｖctl）の制
御により可変するので、希望するＴＶ信号の周波数に一
致させることによって、希望するＴＶ信号だけが選択さ
れ、コンデンサＣ５を介して増幅回路のトランジスタＴ
ｒ１のベースに入力される。トランジスタＴｒ１のベー
スにはベースバイアス用分圧抵抗Ｒ１，Ｒ２にバイアス
電圧が与えられ、トランジスタＴｒ１のコレクタ電流
（≒エミッタ電流）はエミッタ抵抗Ｒ３の抵抗値によっ
て設定される。トランジスタＴｒ１によって増幅された
ＴＶ信号はコレクタから出力され、コレクタには不平衡
／平衡変換素子Ｔが設けられている。この不平衡／平衡
変換素子Ｔは互いに結合した一対の導電路Ｓ１，Ｓ２か
らなるインダクタンス素子によって構成され、導電路Ｓ
２の両端から平衡ＴＶ信号が出力され、前述したＵＨＦ
チューナに入力される。
ついて簡単に説明すると、希望周波数のＴＶ信号を選択
と増幅するために、インダクタンス素子Ｌ２，Ｌ３とコ
ンデンサＣ３，Ｃ４およびダイオードＤ１とからなる同
調回路と、トランジスタＴｒ１とその周辺回路素子（抵
抗Ｒ１〜Ｒ３、コンデンサＣ６）および不平衡／平衡変
換素子Ｔとからなる増幅回路から構成されている。複数
の周波数のＴＶ信号はコンデンサＣ１を介して同調回路
に入力される。同調回路の同調周波数（共振周波数）は
ダイオードＤ１のカソードに加える電圧（Ｖctl）の制
御により可変するので、希望するＴＶ信号の周波数に一
致させることによって、希望するＴＶ信号だけが選択さ
れ、コンデンサＣ５を介して増幅回路のトランジスタＴ
ｒ１のベースに入力される。トランジスタＴｒ１のベー
スにはベースバイアス用分圧抵抗Ｒ１，Ｒ２にバイアス
電圧が与えられ、トランジスタＴｒ１のコレクタ電流
（≒エミッタ電流）はエミッタ抵抗Ｒ３の抵抗値によっ
て設定される。トランジスタＴｒ１によって増幅された
ＴＶ信号はコレクタから出力され、コレクタには不平衡
／平衡変換素子Ｔが設けられている。この不平衡／平衡
変換素子Ｔは互いに結合した一対の導電路Ｓ１，Ｓ２か
らなるインダクタンス素子によって構成され、導電路Ｓ
２の両端から平衡ＴＶ信号が出力され、前述したＵＨＦ
チューナに入力される。
【００１６】図４に示すように、アルミナ基板１の端部
には接地用電極（ＧＮＤ）と入力用電極（Ｖcc，Ｖct
l，ＲＦin）および出力用電極（ＲＦout）が形成されて
おり、これらは導電パターンＰの一部によって構成され
ている。接地用電極と入力用電極および出力用電極は方
形状のアルミナ基板１の相対向する２つの長辺側にのみ
形成され、それ以外の相対向する２つの短辺側には形成
されていない。すなわち、アルミナ基板１の一方の長辺
側の両隅部（コーナ）にＧＮＤ電極が形成され、これら
ＧＮＤ電極の間にＶcc電極とＲＦin電極およびＶctl電
極が形成されている。また、アルミナ基板１の他方の長
辺側の両隅部とその近傍の３箇所にＧＮＤ電極が形成さ
れ、これらＧＮＤ電極の間に２つのＲＦout電極が形成
されている。なお、後述するように、アルミナ基板１の
２つの長辺は大版基板を短冊状の分割片に切断したとき
の分割線に対応し、アルミナ基板１の２つの短辺はこの
分割片をさらに細分割したときの分割線に対応する。
には接地用電極（ＧＮＤ）と入力用電極（Ｖcc，Ｖct
l，ＲＦin）および出力用電極（ＲＦout）が形成されて
おり、これらは導電パターンＰの一部によって構成され
ている。接地用電極と入力用電極および出力用電極は方
形状のアルミナ基板１の相対向する２つの長辺側にのみ
形成され、それ以外の相対向する２つの短辺側には形成
されていない。すなわち、アルミナ基板１の一方の長辺
側の両隅部（コーナ）にＧＮＤ電極が形成され、これら
ＧＮＤ電極の間にＶcc電極とＲＦin電極およびＶctl電
極が形成されている。また、アルミナ基板１の他方の長
辺側の両隅部とその近傍の３箇所にＧＮＤ電極が形成さ
れ、これらＧＮＤ電極の間に２つのＲＦout電極が形成
されている。なお、後述するように、アルミナ基板１の
２つの長辺は大版基板を短冊状の分割片に切断したとき
の分割線に対応し、アルミナ基板１の２つの短辺はこの
分割片をさらに細分割したときの分割線に対応する。
【００１７】一方、図５に示すように、アルミナ基板１
の裏面に設けられた導電パターンＰ１（背面電極）はそ
れぞれの接地用電極（ＧＮＤ）と入力用電極（Ｖcc，Ｖ
ctl，ＲＦin）および出力用電極（ＲＦout）に対向して
おり、図７と図８に示すように、両者は端面電極３を介
して導通されている。この端面電極３はＡｇ厚膜層の上
にＮｉ下地メッキ層とＡｕメッキ層を順次積層したもの
で、最下層のＡｇ厚膜層は、ガラス成分を含まないＡｇ
ペーストを厚膜形成した後、これを２００°Ｃ程度で焼
成した低温焼成材からなる。また、中間層のＮｉ下地メ
ッキ層はＡｕメッキ層の付着を容易にするもので、最上
層のＡｕメッキ層は、端面電極３を図示せぬ母基板の半
田ランドに半田付けした際に、最下層のＡｇが半田に析
出するのを防止するためのものである。そして、カバー
２がアルミナ基板１に取付けられた電子回路ユニットの
完成品において、カバー２の側面に折り曲げ形成された
脚片２ａが接地用電極（ＧＮＤ）と導通する端面電極３
に半田付けされており、カバー２はアルミナ基板１の４
隅で接地された状態となる。
の裏面に設けられた導電パターンＰ１（背面電極）はそ
れぞれの接地用電極（ＧＮＤ）と入力用電極（Ｖcc，Ｖ
ctl，ＲＦin）および出力用電極（ＲＦout）に対向して
おり、図７と図８に示すように、両者は端面電極３を介
して導通されている。この端面電極３はＡｇ厚膜層の上
にＮｉ下地メッキ層とＡｕメッキ層を順次積層したもの
で、最下層のＡｇ厚膜層は、ガラス成分を含まないＡｇ
ペーストを厚膜形成した後、これを２００°Ｃ程度で焼
成した低温焼成材からなる。また、中間層のＮｉ下地メ
ッキ層はＡｕメッキ層の付着を容易にするもので、最上
層のＡｕメッキ層は、端面電極３を図示せぬ母基板の半
田ランドに半田付けした際に、最下層のＡｇが半田に析
出するのを防止するためのものである。そして、カバー
２がアルミナ基板１に取付けられた電子回路ユニットの
完成品において、カバー２の側面に折り曲げ形成された
脚片２ａが接地用電極（ＧＮＤ）と導通する端面電極３
に半田付けされており、カバー２はアルミナ基板１の４
隅で接地された状態となる。
【００１８】前述した各回路構成素子のうち、コンデン
サＣ１〜Ｃ７は下部電極の上にSiO2等の誘電体膜を介し
て上部電極を積層したもので、これらはスパッタリング
等を用いて薄膜形成されている。上部電極の表面にはＣ
ｕ層が設けられており、このＣｕ層によって共振回路の
Ｑが高められている。コンデンサＣ１〜Ｃ７の下部電極
と上部電極は導電パターンＰに接続されており、図４に
示すように、コンデンサＣ７とＶcc電極間の導電パター
ンＰ、コンデンサＣ７とＲＦout電極間の導電パターン
Ｐ、コンデンサＣ２とＶctl電極間の導電パターンＰに
は、それぞれ放電用の近接部（エアーギャップ）Ｇが設
けられている。この近接部Ｇは互いに対向して並設され
た導電パターンＰのそれぞれに設けられた一対の突部に
よって構成されており、両突部の尖端同士は所定のギャ
ップを存して対向している。この場合、導電パターンＰ
とＧＮＤ電極の寸法精度はいずれも薄膜技術により高く
なるため、近接部Ｇのギャップ寸法を狭めることがで
き、低電圧での放電が可能となっている。また、各コン
デンサＣ１〜Ｃ７のうち、コンデンサＣ１とＣ３〜Ｃ５
は単純な方形状に形成されているが、コンデンサＣ２と
Ｃ７については２つ以上の方形を組み合わせた異形状に
形成されている。すなわち、コンデンサＣ２は１つの矩
形の一辺から２つの矩形を突出させた凹形状であり、コ
ンデンサＣ７は３つの矩形を長辺方向にずらして連続さ
せた形状になっている。これらコンデンサＣ２とＣ７は
比較的大きな容量値を必要とする接地用コンデンサであ
り、接地用コンデンサＣ２とＣ７をこのような異形状に
すると、アルミナ基板１上の限られたスペースが有効利
用され、所望の容量値のコンデンサを高密度実装するこ
とができる。
サＣ１〜Ｃ７は下部電極の上にSiO2等の誘電体膜を介し
て上部電極を積層したもので、これらはスパッタリング
等を用いて薄膜形成されている。上部電極の表面にはＣ
ｕ層が設けられており、このＣｕ層によって共振回路の
Ｑが高められている。コンデンサＣ１〜Ｃ７の下部電極
と上部電極は導電パターンＰに接続されており、図４に
示すように、コンデンサＣ７とＶcc電極間の導電パター
ンＰ、コンデンサＣ７とＲＦout電極間の導電パターン
Ｐ、コンデンサＣ２とＶctl電極間の導電パターンＰに
は、それぞれ放電用の近接部（エアーギャップ）Ｇが設
けられている。この近接部Ｇは互いに対向して並設され
た導電パターンＰのそれぞれに設けられた一対の突部に
よって構成されており、両突部の尖端同士は所定のギャ
ップを存して対向している。この場合、導電パターンＰ
とＧＮＤ電極の寸法精度はいずれも薄膜技術により高く
なるため、近接部Ｇのギャップ寸法を狭めることがで
き、低電圧での放電が可能となっている。また、各コン
デンサＣ１〜Ｃ７のうち、コンデンサＣ１とＣ３〜Ｃ５
は単純な方形状に形成されているが、コンデンサＣ２と
Ｃ７については２つ以上の方形を組み合わせた異形状に
形成されている。すなわち、コンデンサＣ２は１つの矩
形の一辺から２つの矩形を突出させた凹形状であり、コ
ンデンサＣ７は３つの矩形を長辺方向にずらして連続さ
せた形状になっている。これらコンデンサＣ２とＣ７は
比較的大きな容量値を必要とする接地用コンデンサであ
り、接地用コンデンサＣ２とＣ７をこのような異形状に
すると、アルミナ基板１上の限られたスペースが有効利
用され、所望の容量値のコンデンサを高密度実装するこ
とができる。
【００１９】さらに、各コンデンサＣ１〜Ｃ７のうち、
コンデンサＣ６は大きさを異にする２つの接地用コンデ
ンサで構成されており、両者は互いに分離された一対の
導電パターンＰを介して並列接続されている。すなわ
ち、図４に示すように、両接地用コンデンサＣ６の各一
方の電極部はＧＮＤ電極に繋がる接地用の導電パターン
Ｐに接続されているが、両接地用コンデンサＣ６の各他
方の電極部は互いに分離された２つの導電パターンＰを
介してトランジスタＴｒ１の接続ランドＳＬに接続され
ている。図６から明らかなように、コンデンサＣ６はト
ランジスタＴｒ１のエミッタと接地間に設けられてお
り、前記接続ランドＳＬはトランジスタＴｒ１のエミッ
タ電極がワイヤーボンディングされる箇所であるため、
コンデンサＣ６の容量値は互いに分離された導電パター
ンＰを介して並列接続された２つの接地用コンデンサに
よって設定されることになる。したがって、トランジス
タＴｒ１のエミッタ電極からコンデンサＣ６を介して接
地に至る導電パターンＰ全体のインダクタンスが減少し
て、接地用コンデンサＣ６による接続ランドＳＬの接地
効果が向上することになり、また、各接地用コンデンサ
Ｃ６と各導電パターンＰとによる寄生発振周波数が高く
なるため、この周波数をトランジスタＴｒ１の動作点周
波数以上に設定することにより、寄生振動をなくすこと
ができる。
コンデンサＣ６は大きさを異にする２つの接地用コンデ
ンサで構成されており、両者は互いに分離された一対の
導電パターンＰを介して並列接続されている。すなわ
ち、図４に示すように、両接地用コンデンサＣ６の各一
方の電極部はＧＮＤ電極に繋がる接地用の導電パターン
Ｐに接続されているが、両接地用コンデンサＣ６の各他
方の電極部は互いに分離された２つの導電パターンＰを
介してトランジスタＴｒ１の接続ランドＳＬに接続され
ている。図６から明らかなように、コンデンサＣ６はト
ランジスタＴｒ１のエミッタと接地間に設けられてお
り、前記接続ランドＳＬはトランジスタＴｒ１のエミッ
タ電極がワイヤーボンディングされる箇所であるため、
コンデンサＣ６の容量値は互いに分離された導電パター
ンＰを介して並列接続された２つの接地用コンデンサに
よって設定されることになる。したがって、トランジス
タＴｒ１のエミッタ電極からコンデンサＣ６を介して接
地に至る導電パターンＰ全体のインダクタンスが減少し
て、接地用コンデンサＣ６による接続ランドＳＬの接地
効果が向上することになり、また、各接地用コンデンサ
Ｃ６と各導電パターンＰとによる寄生発振周波数が高く
なるため、この周波数をトランジスタＴｒ１の動作点周
波数以上に設定することにより、寄生振動をなくすこと
ができる。
【００２０】抵抗Ｒ１〜Ｒ３は例えばTaSiO2等の抵抗膜
をスパッタリング等の薄膜技術を用いて形成したもの
で、その表面には必要に応じてSiO2等の誘電体膜が設け
られている。図４に示すように、３つの抵抗Ｒ１〜Ｒ３
のうち、抵抗Ｒ１とＲ２はアルミナ基板１上の互いに近
接した位置に並設して薄膜形成され、残りの抵抗Ｒ３は
抵抗Ｒ１とＲ２から離れた位置に薄膜形成されている。
このように抵抗Ｒ１とＲ２を近接した位置に薄膜形成し
てあるため、各抵抗Ｒ１，Ｒ２の抵抗値が所望値に対し
てバラツキを生じたとしても、抵抗Ｒ１，Ｒ２全体のバ
ラツキの比率を同じにすることができる。図６から明ら
かなように、抵抗Ｒ１とＲ２はトランジスタＴｒ１のベ
ースバイアス用分圧抵抗であり、Ｒ１／（Ｒ１＋Ｒ２）
×Ｖccの電圧がトランジスタＴｒ１のベースに印加され
る。ここで、ベースバイアス用分圧抵抗である抵抗Ｒ
１，Ｒ２全体のバラツキの比率は前述したように常に同
じであるため、これら抵抗Ｒ１，Ｒ２に対する抵抗値の
トリミングは不要となる。一方、抵抗Ｒ３はトランジス
タＴｒ１のエミッタ抵抗であり、電流はＶcc電極からト
ランジスタＴｒ１のコレクタとエミッタに流れ、さらに
抵抗Ｒ３を通って接地される。ここで、各抵抗Ｒ１〜Ｒ
３のうち、エミッタ抵抗である抵抗Ｒ３によるトランジ
スタＴｒ１の増幅度への寄与が最も大きいため、電流値
が一定になるように抵抗Ｒ３のみをトリミングして出力
調整するようにしてある。
をスパッタリング等の薄膜技術を用いて形成したもの
で、その表面には必要に応じてSiO2等の誘電体膜が設け
られている。図４に示すように、３つの抵抗Ｒ１〜Ｒ３
のうち、抵抗Ｒ１とＲ２はアルミナ基板１上の互いに近
接した位置に並設して薄膜形成され、残りの抵抗Ｒ３は
抵抗Ｒ１とＲ２から離れた位置に薄膜形成されている。
このように抵抗Ｒ１とＲ２を近接した位置に薄膜形成し
てあるため、各抵抗Ｒ１，Ｒ２の抵抗値が所望値に対し
てバラツキを生じたとしても、抵抗Ｒ１，Ｒ２全体のバ
ラツキの比率を同じにすることができる。図６から明ら
かなように、抵抗Ｒ１とＲ２はトランジスタＴｒ１のベ
ースバイアス用分圧抵抗であり、Ｒ１／（Ｒ１＋Ｒ２）
×Ｖccの電圧がトランジスタＴｒ１のベースに印加され
る。ここで、ベースバイアス用分圧抵抗である抵抗Ｒ
１，Ｒ２全体のバラツキの比率は前述したように常に同
じであるため、これら抵抗Ｒ１，Ｒ２に対する抵抗値の
トリミングは不要となる。一方、抵抗Ｒ３はトランジス
タＴｒ１のエミッタ抵抗であり、電流はＶcc電極からト
ランジスタＴｒ１のコレクタとエミッタに流れ、さらに
抵抗Ｒ３を通って接地される。ここで、各抵抗Ｒ１〜Ｒ
３のうち、エミッタ抵抗である抵抗Ｒ３によるトランジ
スタＴｒ１の増幅度への寄与が最も大きいため、電流値
が一定になるように抵抗Ｒ３のみをトリミングして出力
調整するようにしてある。
【００２１】また、インダクタンス素子Ｌ１〜Ｌ３と導
電路Ｓ１，Ｓ２は、ＣｒやＣｕ等をスパッタリング等の
薄膜技術を用いて形成したもので、導電パターンＰに接
続されている。各インダクタンス素子Ｌ１〜Ｌ３の表面
にはＣｕ層が設けられており、このＣｕ層によって共振
回路のＱが高められている。インダクタンス素子Ｌ１と
Ｌ２はいずれも角形の渦巻き形状に形成されており、そ
れぞれの一端はＶctl電極や接地用の導電パターンＰに
ワイヤーボンディングされている。インダクタンス素子
Ｌ２は概略の共振周波数を設定する共振周波数設定用で
あり、インダクタンス素子Ｌ３はインダクタンス素子Ｌ
２の他端に連続している。インダクタンス素子Ｌ３は共
振周波数を調整するための調整用導電パターンであり、
図４の破線で示すように、インダクタンス素子Ｌ３をト
リミングして削ることにより、インダクタンス素子Ｌ２
の巻数が増加して共振周波数を調整するようになってい
る。この場合、トリミング後のインダクタンス素子Ｌ３
の導体幅が共振周波数設定用のインダクタンス素子Ｌ２
の導体幅と同じになるようにすれば、インダクタンス素
子Ｌ２とインダクタンス素子Ｌ３の特性インピーダンス
が変わらなくなり、Ｃ／Ｎ比が良好な発振を得ることが
できる。
電路Ｓ１，Ｓ２は、ＣｒやＣｕ等をスパッタリング等の
薄膜技術を用いて形成したもので、導電パターンＰに接
続されている。各インダクタンス素子Ｌ１〜Ｌ３の表面
にはＣｕ層が設けられており、このＣｕ層によって共振
回路のＱが高められている。インダクタンス素子Ｌ１と
Ｌ２はいずれも角形の渦巻き形状に形成されており、そ
れぞれの一端はＶctl電極や接地用の導電パターンＰに
ワイヤーボンディングされている。インダクタンス素子
Ｌ２は概略の共振周波数を設定する共振周波数設定用で
あり、インダクタンス素子Ｌ３はインダクタンス素子Ｌ
２の他端に連続している。インダクタンス素子Ｌ３は共
振周波数を調整するための調整用導電パターンであり、
図４の破線で示すように、インダクタンス素子Ｌ３をト
リミングして削ることにより、インダクタンス素子Ｌ２
の巻数が増加して共振周波数を調整するようになってい
る。この場合、トリミング後のインダクタンス素子Ｌ３
の導体幅が共振周波数設定用のインダクタンス素子Ｌ２
の導体幅と同じになるようにすれば、インダクタンス素
子Ｌ２とインダクタンス素子Ｌ３の特性インピーダンス
が変わらなくなり、Ｃ／Ｎ比が良好な発振を得ることが
できる。
【００２２】前述したように、不平衡／平衡変換素子Ｔ
は互いに結合した一対の導電路Ｓ１，Ｓ２からなるイン
ダクタンス素子によって構成され、これら導電路Ｓ１，
Ｓ２はアルミナ基板１上に薄膜形成されている。これら
導電路Ｓ１，Ｓ２はアルミナ基板１上で所定のギャップ
を介して対向するように渦巻き状に形成されており、一
方の導電路Ｓ１の両端はトランジスタＴｒ１のコレクタ
電極とコンデンサＣ７に接続された導電パターンＰとに
接続され、他方の導電路Ｓ２の両端は一対のＲＦout電
極に接続されている。この場合、薄膜形成された導電路
Ｓ１，Ｓ２の寸法精度が高いため、両導電路Ｓ１，Ｓ２
間のギャップを狭くして所望の結合度を確保することが
でき、アルミナ基板１上の限られたスペース内に小形の
不平衡／平衡変換素子Ｔを設けることができる。
は互いに結合した一対の導電路Ｓ１，Ｓ２からなるイン
ダクタンス素子によって構成され、これら導電路Ｓ１，
Ｓ２はアルミナ基板１上に薄膜形成されている。これら
導電路Ｓ１，Ｓ２はアルミナ基板１上で所定のギャップ
を介して対向するように渦巻き状に形成されており、一
方の導電路Ｓ１の両端はトランジスタＴｒ１のコレクタ
電極とコンデンサＣ７に接続された導電パターンＰとに
接続され、他方の導電路Ｓ２の両端は一対のＲＦout電
極に接続されている。この場合、薄膜形成された導電路
Ｓ１，Ｓ２の寸法精度が高いため、両導電路Ｓ１，Ｓ２
間のギャップを狭くして所望の結合度を確保することが
でき、アルミナ基板１上の限られたスペース内に小形の
不平衡／平衡変換素子Ｔを設けることができる。
【００２３】また、ダイオードＤ１とトランジスタＴｒ
１は、アルミナ基板１上に薄膜形成された導電パターン
Ｐの接続ランドに半導体ベアチップを搭載し、該半導体
ベアチップを導電パターンＰにワイヤーボンディングし
たものである。すなわち、図４に示すように、ダイオー
ドＤ１の半導体ベアチップは角形形状をなし、その下面
に設けられた一方の電極がクリーム半田や導電ペースト
等の導電性接着剤を用いて接続ランドに固定され、半導
体ベアチップの上面に設けられた他方の電極が導電パタ
ーンＰの所定部位にワイヤーボンディングされている。
また、トランジスタＴｒ１の半導体ベアチップも角形形
状をなし、その下面に設けられたコレクタ電極が導電性
接着剤を用いて接続ランドに固定され、ベース電極とエ
ミッタ電極が導電パターンＰの所定部位にワイヤーボン
ディングされている。前述した端面電極３と同様に、こ
れら接続ランド上にもＮｉ下地メッキ層とＡｕメッキ層
が順次積層されている。ここで、図９（ａ）または
（ｂ）に示すように、半導体ベアチップ４の下面積に対
して接続ランド５の面積が小さく形成されており、この
ような構成を採用することにより、半導体ベアチップ４
の下方に導電性接着剤の溜り部が確保されるため、導電
性接着剤が半導体ベアチップ４の外形からはみ出して周
囲の導電パターンＰと短絡する事故を未然に防止するこ
とができる。また、接続ランド５の内部に開口５ａが設
けられており、これによって余剰の導電性接着剤が開口
５ａ内に溜められるため、導電性接着剤のはみ出しをよ
り確実に防止できるようになっている。
１は、アルミナ基板１上に薄膜形成された導電パターン
Ｐの接続ランドに半導体ベアチップを搭載し、該半導体
ベアチップを導電パターンＰにワイヤーボンディングし
たものである。すなわち、図４に示すように、ダイオー
ドＤ１の半導体ベアチップは角形形状をなし、その下面
に設けられた一方の電極がクリーム半田や導電ペースト
等の導電性接着剤を用いて接続ランドに固定され、半導
体ベアチップの上面に設けられた他方の電極が導電パタ
ーンＰの所定部位にワイヤーボンディングされている。
また、トランジスタＴｒ１の半導体ベアチップも角形形
状をなし、その下面に設けられたコレクタ電極が導電性
接着剤を用いて接続ランドに固定され、ベース電極とエ
ミッタ電極が導電パターンＰの所定部位にワイヤーボン
ディングされている。前述した端面電極３と同様に、こ
れら接続ランド上にもＮｉ下地メッキ層とＡｕメッキ層
が順次積層されている。ここで、図９（ａ）または
（ｂ）に示すように、半導体ベアチップ４の下面積に対
して接続ランド５の面積が小さく形成されており、この
ような構成を採用することにより、半導体ベアチップ４
の下方に導電性接着剤の溜り部が確保されるため、導電
性接着剤が半導体ベアチップ４の外形からはみ出して周
囲の導電パターンＰと短絡する事故を未然に防止するこ
とができる。また、接続ランド５の内部に開口５ａが設
けられており、これによって余剰の導電性接着剤が開口
５ａ内に溜められるため、導電性接着剤のはみ出しをよ
り確実に防止できるようになっている。
【００２４】次に、上記の如く構成された電子回路ユニ
ットの製造工程について主として図１０〜図１２を用い
て説明する。
ットの製造工程について主として図１０〜図１２を用い
て説明する。
【００２５】まず、縦横に格子状に延びる分割溝が刻設
されたアルミナ材からなる大版基板１Ａを準備し、図１
０（ａ）に示すように、この大版基板１Ａの表面全体に
TaSiO2等をスパッタリングした後、これを所望形状にエ
ッチングして抵抗膜６を形成することにより、抵抗Ｒ１
〜Ｒ３に相当する部分が構成される。次に、図１０
（ｂ）に示すように、抵抗膜６の上からＣｒやＣｕ等を
スパッタリングし、これを所望形状にエッチングして下
部電極７を形成した後、図１０（ｃ）に示すように、下
部電極７の上からSiO2等をスパッタリングし、これを所
望形状にエッチングして誘電体膜８を形成する。次に、
図１０（ｄ）に示すように、誘電体膜８の上からＣｒや
Ｃｕ等をスパッタリングした後、これを所望形状にエッ
チングして上部電極９を形成する。その結果、下部電極
７または上部電極９によって導電パターンＰとインダク
タンス素子Ｌ１〜Ｌ３および導電路Ｓ１，Ｓ２に相当す
る部分が構成され、下部電極７と誘電体膜８および上部
電極９の積層体によってコンデンサＣ１〜Ｃ７に相当す
る部分が構成される。次に、インダクタンス素子Ｌ１〜
Ｌ３とコンデンサＣ１〜Ｃ７および導電路Ｓ１，Ｓ２に
相当する部分の表面にＣｕ層をメッキまたは薄膜技術で
形成した後、図１０（ｅ）に示すように、導電パターン
Ｐを除く部分に保護膜１０を形成する。次に、図１０
（ｆ）に示すように、大版基板１Ａの裏面全体にＣｒや
Ｃｕ等をスパッタリングした後、これを所望形状にエッ
チングして背面電極１１を形成することにより、裏面側
の導電パターンＰ１に相当する部分が構成される。
されたアルミナ材からなる大版基板１Ａを準備し、図１
０（ａ）に示すように、この大版基板１Ａの表面全体に
TaSiO2等をスパッタリングした後、これを所望形状にエ
ッチングして抵抗膜６を形成することにより、抵抗Ｒ１
〜Ｒ３に相当する部分が構成される。次に、図１０
（ｂ）に示すように、抵抗膜６の上からＣｒやＣｕ等を
スパッタリングし、これを所望形状にエッチングして下
部電極７を形成した後、図１０（ｃ）に示すように、下
部電極７の上からSiO2等をスパッタリングし、これを所
望形状にエッチングして誘電体膜８を形成する。次に、
図１０（ｄ）に示すように、誘電体膜８の上からＣｒや
Ｃｕ等をスパッタリングした後、これを所望形状にエッ
チングして上部電極９を形成する。その結果、下部電極
７または上部電極９によって導電パターンＰとインダク
タンス素子Ｌ１〜Ｌ３および導電路Ｓ１，Ｓ２に相当す
る部分が構成され、下部電極７と誘電体膜８および上部
電極９の積層体によってコンデンサＣ１〜Ｃ７に相当す
る部分が構成される。次に、インダクタンス素子Ｌ１〜
Ｌ３とコンデンサＣ１〜Ｃ７および導電路Ｓ１，Ｓ２に
相当する部分の表面にＣｕ層をメッキまたは薄膜技術で
形成した後、図１０（ｅ）に示すように、導電パターン
Ｐを除く部分に保護膜１０を形成する。次に、図１０
（ｆ）に示すように、大版基板１Ａの裏面全体にＣｒや
Ｃｕ等をスパッタリングした後、これを所望形状にエッ
チングして背面電極１１を形成することにより、裏面側
の導電パターンＰ１に相当する部分が構成される。
【００２６】以上説明した図１０（ａ）〜（ｆ）の工程
は大版基板１Ａに対して行なわれ、以下に説明する図１
０（ｇ）〜（ｊ）の工程は、この大版基板１Ａを一方向
の分割溝に沿って切断することで得られる短冊状基板１
Ｂに対して行なわれる。
は大版基板１Ａに対して行なわれ、以下に説明する図１
０（ｇ）〜（ｊ）の工程は、この大版基板１Ａを一方向
の分割溝に沿って切断することで得られる短冊状基板１
Ｂに対して行なわれる。
【００２７】すなわち、大版基板１Ａを複数の短冊状基
板１Ｂに分割した後、図１０（ｇ）に示すように、この
短冊状基板１Ｂの分割面であるアルミナ基板１の両端面
にＡｇ層１２を厚膜形成し、アルミナ基板１の表裏両面
に設けられた導電パターンＰ，Ｐ１の接地用電極（ＧＮ
Ｄ）と入力用電極（Ｖcc，Ｖctl，ＲＦin）および出力
用電極（ＲＦout）同志をＡｇ層１２で導通する。この
Ａｇ層１２は前述した端面電極３のＡｇ厚膜層に相当
し、ガラス成分を含まないＡｇペーストからなる低温焼
成材である。なお、かかるＡｇ層１２の厚膜形成工程を
１つの短冊状基板１Ｂに対して行なうことも可能である
が、複数の短冊状基板１Ｂを若干の隙間を存して重ね合
わせた状態にすれば、Ａｇ層１２を複数の短冊状基板１
Ｂに対して同時に厚膜形成することができ、大量生産に
好適となる。次に、Ａｇ層１２と半導体ベアチップが搭
載される接続ランドの各表面にＮｉ下地層とＡｕ層を順
次メッキした後、図１０（ｈ）に示すように、各接続ラ
ンド上にダイオードＤ１とトランジスタＴｒ１の半導体
ベアチップをクリーム半田や導電ペースト等の導電性接
着剤を用いて固定する。この場合、前述したように、半
導体ベアチップの下面積に対して接続ランドの面積が小
さく形成されているため、導電性接着剤の半導体ベアチ
ップからのはみ出しが防止され、導電性接着剤が半導体
ベアチップの周囲の導電パターンＰと不所望に短絡しな
いようになっている。次に、図１０（ｉ）に示すよう
に、各半導体ベアチップを導電パターンＰの所定部位に
ワイヤーボンディングした後、図１０（ｊ）に示すよう
に、エミッタ抵抗である抵抗Ｒ３をトリミングして出力
調整すると共に、調整用導電パターンであるインダクタ
ンス素子Ｌ３をトリミングして共振周波数を調整する。
この場合、共振周波数の調整は個々のアルミナ基板１に
分割する前の短冊状基板１Ｂの状態で行なわれ、各アル
ミナ基板１の隅部に接地用電極（ＧＮＤ）が設けられて
いるため、隣接するアルミナ基板１に設けられた入力用
電極（Ｖcc，Ｖctl，ＲＦin）および出力用電極（ＲＦo
ut）間に必ず接地用電極（ＧＮＤ）が位置することにな
り、共振周波数の調整が隣接するアルミナ基板１へ悪影
響を及ぼさないようになっている。
板１Ｂに分割した後、図１０（ｇ）に示すように、この
短冊状基板１Ｂの分割面であるアルミナ基板１の両端面
にＡｇ層１２を厚膜形成し、アルミナ基板１の表裏両面
に設けられた導電パターンＰ，Ｐ１の接地用電極（ＧＮ
Ｄ）と入力用電極（Ｖcc，Ｖctl，ＲＦin）および出力
用電極（ＲＦout）同志をＡｇ層１２で導通する。この
Ａｇ層１２は前述した端面電極３のＡｇ厚膜層に相当
し、ガラス成分を含まないＡｇペーストからなる低温焼
成材である。なお、かかるＡｇ層１２の厚膜形成工程を
１つの短冊状基板１Ｂに対して行なうことも可能である
が、複数の短冊状基板１Ｂを若干の隙間を存して重ね合
わせた状態にすれば、Ａｇ層１２を複数の短冊状基板１
Ｂに対して同時に厚膜形成することができ、大量生産に
好適となる。次に、Ａｇ層１２と半導体ベアチップが搭
載される接続ランドの各表面にＮｉ下地層とＡｕ層を順
次メッキした後、図１０（ｈ）に示すように、各接続ラ
ンド上にダイオードＤ１とトランジスタＴｒ１の半導体
ベアチップをクリーム半田や導電ペースト等の導電性接
着剤を用いて固定する。この場合、前述したように、半
導体ベアチップの下面積に対して接続ランドの面積が小
さく形成されているため、導電性接着剤の半導体ベアチ
ップからのはみ出しが防止され、導電性接着剤が半導体
ベアチップの周囲の導電パターンＰと不所望に短絡しな
いようになっている。次に、図１０（ｉ）に示すよう
に、各半導体ベアチップを導電パターンＰの所定部位に
ワイヤーボンディングした後、図１０（ｊ）に示すよう
に、エミッタ抵抗である抵抗Ｒ３をトリミングして出力
調整すると共に、調整用導電パターンであるインダクタ
ンス素子Ｌ３をトリミングして共振周波数を調整する。
この場合、共振周波数の調整は個々のアルミナ基板１に
分割する前の短冊状基板１Ｂの状態で行なわれ、各アル
ミナ基板１の隅部に接地用電極（ＧＮＤ）が設けられて
いるため、隣接するアルミナ基板１に設けられた入力用
電極（Ｖcc，Ｖctl，ＲＦin）および出力用電極（ＲＦo
ut）間に必ず接地用電極（ＧＮＤ）が位置することにな
り、共振周波数の調整が隣接するアルミナ基板１へ悪影
響を及ぼさないようになっている。
【００２８】このように必要とされる回路構成素子や端
面電極３を短冊状基板１Ｂに全て形成した後、図１１に
示すように、金属板をプレス加工して得られるカバー連
続体２Ａを平行に並べた状態で、各カバー連続体２Ａに
対して複数の短冊状基板１Ｂを組み込む。図１２に示す
ように、このカバー連続体２Ａには前述した複数のカバ
ー２が連結部２ｃを介して一列に連続形成されており、
連結部２ｃの延出方向と直交する方向に位置する各カバ
ー２の長辺側に脚片２ａが形成されると共に、連結部２
ｃの延出方向と平行な方向に位置する各カバー２の短辺
側に位置決め片２ｂが形成されている。そして、短冊状
基板１Ｂはこのようなカバー連続体２Ａに対し、連結部
２ｃの延出方向と直交する方向から各カバー２に組み込
まれる。すなわち、１つのカバー連続体２Ａには予めｎ
個のカバー２が連結部２ｃを介して一列に繋がれてお
り、１つの短冊状基板１ＢからＮ個のアルミナ基板１を
分割する場合は、まず、図示せぬ治具等を用いてＮ個の
カバー連続体２Ａを平行に並設することにより、ｎ×Ｎ
個のカバー２をマトリックス状に配列する。この状態で
各カバー連続体２Ａと直交する方向からｎ個の短冊状基
板１Ｂを組み込み、各カバー２のそれぞれの脚片２ａ間
に短冊状基板１Ｂを挿入する。その際、短冊状基板１Ｂ
を挿入していく過程で、短冊状基板１Ｂの板面が各カバ
ー２の４隅に形成された位置決め片２ｂに突き当たるた
め、当該位置でカバー２と短冊状基板１Ｂの平行度は高
精度に維持される。
面電極３を短冊状基板１Ｂに全て形成した後、図１１に
示すように、金属板をプレス加工して得られるカバー連
続体２Ａを平行に並べた状態で、各カバー連続体２Ａに
対して複数の短冊状基板１Ｂを組み込む。図１２に示す
ように、このカバー連続体２Ａには前述した複数のカバ
ー２が連結部２ｃを介して一列に連続形成されており、
連結部２ｃの延出方向と直交する方向に位置する各カバ
ー２の長辺側に脚片２ａが形成されると共に、連結部２
ｃの延出方向と平行な方向に位置する各カバー２の短辺
側に位置決め片２ｂが形成されている。そして、短冊状
基板１Ｂはこのようなカバー連続体２Ａに対し、連結部
２ｃの延出方向と直交する方向から各カバー２に組み込
まれる。すなわち、１つのカバー連続体２Ａには予めｎ
個のカバー２が連結部２ｃを介して一列に繋がれてお
り、１つの短冊状基板１ＢからＮ個のアルミナ基板１を
分割する場合は、まず、図示せぬ治具等を用いてＮ個の
カバー連続体２Ａを平行に並設することにより、ｎ×Ｎ
個のカバー２をマトリックス状に配列する。この状態で
各カバー連続体２Ａと直交する方向からｎ個の短冊状基
板１Ｂを組み込み、各カバー２のそれぞれの脚片２ａ間
に短冊状基板１Ｂを挿入する。その際、短冊状基板１Ｂ
を挿入していく過程で、短冊状基板１Ｂの板面が各カバ
ー２の４隅に形成された位置決め片２ｂに突き当たるた
め、当該位置でカバー２と短冊状基板１Ｂの平行度は高
精度に維持される。
【００２９】このようにカバー連続体２Ａの各カバー２
に対して複数の短冊状基板１Ｂを組み込んだ後、各カバ
ー２の脚片２ａを短冊状基板１Ｂの接地用電極（ＧＮ
Ｄ）に導通する端面電極３にディスペンサ等を用いて半
田付けし、次いで、各短冊状基板１Ｂをレーザ加工によ
ってそれぞれＮ個のアルミナ基板１に切断すると共に、
各カバー連続体２Ａの連結部２ｃをプレス加工によって
それぞれｎ個のカバー２に切断することにより、図１に
示すように、個々のアルミナ基板１にカバー２が取り付
けられたｎ×Ｎ個の電子回路ユニットの完成品を一度に
得ることができる。
に対して複数の短冊状基板１Ｂを組み込んだ後、各カバ
ー２の脚片２ａを短冊状基板１Ｂの接地用電極（ＧＮ
Ｄ）に導通する端面電極３にディスペンサ等を用いて半
田付けし、次いで、各短冊状基板１Ｂをレーザ加工によ
ってそれぞれＮ個のアルミナ基板１に切断すると共に、
各カバー連続体２Ａの連結部２ｃをプレス加工によって
それぞれｎ個のカバー２に切断することにより、図１に
示すように、個々のアルミナ基板１にカバー２が取り付
けられたｎ×Ｎ個の電子回路ユニットの完成品を一度に
得ることができる。
【００３０】上記実施形態例に係る電子回路ユニットに
よれば、アルミナ基板１上にコンデンサＣ１〜Ｃ７、抵
抗Ｒ１〜Ｒ３、インダクタンス素子Ｌ１〜Ｌ３、導電路
Ｓ１，Ｓ２等の回路素子とこれら回路素子に接続される
導電パターンＰとを薄膜形成すると共に、このアルミナ
基板１上にダイオードＤ１とトランジスタＴｒ１の半導
体ベアチップをワイヤーボンディングし、かつ、アルミ
ナ基板１の側面に導電パターンの接地用電極と入出力用
電極に接続される端面電極３を設けたため、必要とされ
る回路構成素子を薄膜技術と半導体素子のワイヤーボン
ディングとを用いてアルミナ基板１上に高密度に実装で
き、小型化に好適な面実装タイプの電子回路ユニットを
実現することができる。また、予め複数のカバー２が連
結部２ｃを介して一列に繋がれたカバー連続体２Ａを準
備しておき、このようなカバー連続体２Ａを複数並設し
て各カバー２をマトリックス状に配列させた状態で、各
カバー２に複数の短冊状基板１Ｂを組み込んで半田付け
した後、カバー連続体２Ａと短冊状基板１Ｂをそれぞれ
所望位置で切断するようにしたため、アルミナ基板１に
カバー２が取り付けられた電子回路ユニットの完成品を
複数個同時に得ることができ、量産性を高めることがで
きる。さらに、カバー連続体２Ａの各カバー２に、連結
部２ｃの延出方向と直交する方向に位置する２辺に端面
電極３に半田付けされる脚片２ａを形成すると共に、残
りの２辺に短冊状基板１Ｂの板面に当接する位置決め片
２ｂを形成したため、これら位置決め片２ｂによってカ
バー２と短冊状基板１Ｂの平行度が高精度に維持され、
カバー２のシールド効果を高めることができる。
よれば、アルミナ基板１上にコンデンサＣ１〜Ｃ７、抵
抗Ｒ１〜Ｒ３、インダクタンス素子Ｌ１〜Ｌ３、導電路
Ｓ１，Ｓ２等の回路素子とこれら回路素子に接続される
導電パターンＰとを薄膜形成すると共に、このアルミナ
基板１上にダイオードＤ１とトランジスタＴｒ１の半導
体ベアチップをワイヤーボンディングし、かつ、アルミ
ナ基板１の側面に導電パターンの接地用電極と入出力用
電極に接続される端面電極３を設けたため、必要とされ
る回路構成素子を薄膜技術と半導体素子のワイヤーボン
ディングとを用いてアルミナ基板１上に高密度に実装で
き、小型化に好適な面実装タイプの電子回路ユニットを
実現することができる。また、予め複数のカバー２が連
結部２ｃを介して一列に繋がれたカバー連続体２Ａを準
備しておき、このようなカバー連続体２Ａを複数並設し
て各カバー２をマトリックス状に配列させた状態で、各
カバー２に複数の短冊状基板１Ｂを組み込んで半田付け
した後、カバー連続体２Ａと短冊状基板１Ｂをそれぞれ
所望位置で切断するようにしたため、アルミナ基板１に
カバー２が取り付けられた電子回路ユニットの完成品を
複数個同時に得ることができ、量産性を高めることがで
きる。さらに、カバー連続体２Ａの各カバー２に、連結
部２ｃの延出方向と直交する方向に位置する２辺に端面
電極３に半田付けされる脚片２ａを形成すると共に、残
りの２辺に短冊状基板１Ｂの板面に当接する位置決め片
２ｂを形成したため、これら位置決め片２ｂによってカ
バー２と短冊状基板１Ｂの平行度が高精度に維持され、
カバー２のシールド効果を高めることができる。
【００３１】なお、上記実施形態例では、短冊状基板１
Ｂをレーザ加工で切断し、カバー連続体２Ａをプレス加
工で切断する場合について説明したが、これら短冊状基
板１Ｂやカバー連続体２Ａを切断する手段は上記実施形
態例に限定されず、例えば、カバー連続体２Ａをプレス
加工に代えてダイシングカッタで切断することも可能で
ある。
Ｂをレーザ加工で切断し、カバー連続体２Ａをプレス加
工で切断する場合について説明したが、これら短冊状基
板１Ｂやカバー連続体２Ａを切断する手段は上記実施形
態例に限定されず、例えば、カバー連続体２Ａをプレス
加工に代えてダイシングカッタで切断することも可能で
ある。
【００３２】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
施され、以下に記載されるような効果を奏する。
【００３３】コンデンサと抵抗およびインダクタンス素
子を含む回路素子が薄膜技術を用いて高精度に形成され
ると共に、半導体素子はベアチップをワイヤーボンディ
ングしたものであるため、アルミナ基板上に必要とされ
る回路部品が高密度に実装された小型化に好適な電子回
路ユニットを実現することができ、しかも、このような
電子回路ユニットの完成品は、予めカバー連続体に形成
された複数のカバーに対して短冊状基板を組み込んで半
田付けした後、これらカバー連続体と短冊状基板をそれ
ぞれ所望位置で切断して個々のアルミナ基板とカバーに
分割することによって得られるため、量産性を高めるこ
とができる。
子を含む回路素子が薄膜技術を用いて高精度に形成され
ると共に、半導体素子はベアチップをワイヤーボンディ
ングしたものであるため、アルミナ基板上に必要とされ
る回路部品が高密度に実装された小型化に好適な電子回
路ユニットを実現することができ、しかも、このような
電子回路ユニットの完成品は、予めカバー連続体に形成
された複数のカバーに対して短冊状基板を組み込んで半
田付けした後、これらカバー連続体と短冊状基板をそれ
ぞれ所望位置で切断して個々のアルミナ基板とカバーに
分割することによって得られるため、量産性を高めるこ
とができる。
【図１】本発明の実施形態例に係る電子回路ユニットの
斜視図である。
斜視図である。
【図２】図１のＡ−Ａ線に沿う断面図である。
【図３】図１のＢ−Ｂ線に沿う断面図である。
【図４】回路構成レイアウトを示すアルミナ基板の平面
図である。
図である。
【図５】アルミナ基板の裏面図である。
【図６】回路構成の説明図である。
【図７】端面電極を示す斜視図である。
【図８】端面電極の断面図である。
【図９】半導体ベアチップと接続ランドの関係を示す説
明図である。
明図である。
【図１０】短冊状基板を得るまでの製造工程を示す説明
図である。
図である。
【図１１】短冊状基板とカバー連続体から電子回路ユニ
ットの完成品を得るまでの製造工程を示す説明図であ
る。
ットの完成品を得るまでの製造工程を示す説明図であ
る。
【図１２】該短冊状基板とカバー連続体の斜視図であ
る。
る。
１ アルミナ基板 １Ａ 大版基板 １Ｂ 短冊状基板 ２ カバー ２ａ 脚片 ２ｂ 位置決め片 ２ｃ 連結部 ２Ａ カバー連続体 ３ 端面電極 ４ 半導体ベアチップ ５ 接続ランド ６ 抵抗膜 ７ 下部電極 ８ 誘電体膜 ９ 上部電極 １０ 保護膜 １１ 背面電極 １２ Ａｇ層 Ｃ１〜Ｃ７ コンデンサ Ｒ１〜Ｒ３ 抵抗 Ｌ１〜Ｌ３ インダクタンス素子 Ｔｒ１ トランジスタ Ｓ１，Ｓ２ 導電路 Ｐ，Ｐ１ 導電パターン
Claims (4)
- 【請求項１】 アルミナ材料からなる大版基板上に、コ
ンデンサと抵抗およびインダクタンス素子を含む回路素
子を薄膜形成すると共に半導体ベアチップをワイヤーボ
ンディングした後、該大版基板を複数の短冊状基板に分
割する工程と、 前記短冊状基板の長手方向に沿う両側面に端面電極を設
ける工程と、 金属板をプレス加工して複数の箱形状のカバーが連結部
を介して一列に繋がれたカバー連続体を形成する工程
と、 前記短冊状基板を前記連結部の延出方向と直交する方向
から前記カバーに組み込んだ後、該カバーに折り曲げ形
成された脚片を前記端面電極に半田付けする工程と、 前記短冊状基板をその長手方向に所定間隔を存して複数
のアルミナ基板に切断すると共に、前記カバー連続体を
前記連結部で切断することにより、個々のアルミナ基板
にカバーが取り付けられた完成品を得る工程と、を具備
することを特徴とする電子回路ユニットの製造方法。 - 【請求項２】 請求項１の記載において、前記カバー連
続体を複数並設して前記カバーをマトリックス状に配列
し、これらカバーに対して複数の前記短冊状基板を組み
込むことを特徴とする電子回路ユニットの製造方法。 - 【請求項３】 請求項１または２の記載において、前記
連結部の延出方向と直交する方向に位置する前記カバー
の２辺に前記脚片を形成すると共に、該カバーの他の２
辺に前記短冊状基板の板面に当接する位置決め片を形成
したことを特徴とする電子回路ユニットの製造方法。 - 【請求項４】 請求項１〜３のいずれかの記載におい
て、前記短冊状基板をレーザで切断し、前記カバー連続
体の前記連結部をプレスで切断することを特徴とする電
子回路ユニットの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000160213A JP3242391B2 (ja) | 2000-05-30 | 2000-05-30 | 電子回路ユニットの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000160213A JP3242391B2 (ja) | 2000-05-30 | 2000-05-30 | 電子回路ユニットの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001339000A true JP2001339000A (ja) | 2001-12-07 |
| JP3242391B2 JP3242391B2 (ja) | 2001-12-25 |
Family
ID=18664436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000160213A Expired - Fee Related JP3242391B2 (ja) | 2000-05-30 | 2000-05-30 | 電子回路ユニットの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3242391B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007227502A (ja) * | 2006-02-22 | 2007-09-06 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
| JP2009016371A (ja) * | 2007-06-29 | 2009-01-22 | Casio Comput Co Ltd | シールド機能付きモジュールの製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100560542C (zh) * | 2007-08-06 | 2009-11-18 | 江苏省农业科学院 | 以水华蓝藻为原料制备肥料的方法 |
-
2000
- 2000-05-30 JP JP2000160213A patent/JP3242391B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007227502A (ja) * | 2006-02-22 | 2007-09-06 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
| JP2009016371A (ja) * | 2007-06-29 | 2009-01-22 | Casio Comput Co Ltd | シールド機能付きモジュールの製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3242391B2 (ja) | 2001-12-25 |
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|---|---|---|---|
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