JP2001318393A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- JP2001318393A JP2001318393A JP2001068983A JP2001068983A JP2001318393A JP 2001318393 A JP2001318393 A JP 2001318393A JP 2001068983 A JP2001068983 A JP 2001068983A JP 2001068983 A JP2001068983 A JP 2001068983A JP 2001318393 A JP2001318393 A JP 2001318393A
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Abstract
(57)【要約】
【課題】 液晶表示パネルの映像信号線、走査信号線か
らの静電気等によるサージ電圧の侵入を防ぐ。 【解決手段】 液晶表示パネル１の画素領域２の周囲に
おいて、各々の映像信号線４および走査信号線６と、画
素領域２との間に大きな容量を形成する電極に接続した
共通配線１１とを、互いに逆方向になるように直列に接
続した２つの薄膜トランジスタを介して接続してサージ
保護回路１４を構成。
らの静電気等によるサージ電圧の侵入を防ぐ。 【解決手段】 液晶表示パネル１の画素領域２の周囲に
おいて、各々の映像信号線４および走査信号線６と、画
素領域２との間に大きな容量を形成する電極に接続した
共通配線１１とを、互いに逆方向になるように直列に接
続した２つの薄膜トランジスタを介して接続してサージ
保護回路１４を構成。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
を用いたマトリックス型液晶表示装置の静電気等による
異常な高電圧による素子破壊を防止し、性能劣化や生産
性向上および歩留りの向上を図るものである。
を用いたマトリックス型液晶表示装置の静電気等による
異常な高電圧による素子破壊を防止し、性能劣化や生産
性向上および歩留りの向上を図るものである。
【０００２】
【従来の技術】液晶表示装置はガラス基板をベースに、
その表面上に導電膜、絶縁膜を順次形成し、フォトレジ
ストをマスクにしてパターンを形成していくため、その
製造工程では静電気等による帯電が生じ易く、異常な高
電圧（以降、サージ電圧と称す）が発生し、画素を構成
する薄膜トランジスタの破壊や配線の損傷を引き起こ
す。
その表面上に導電膜、絶縁膜を順次形成し、フォトレジ
ストをマスクにしてパターンを形成していくため、その
製造工程では静電気等による帯電が生じ易く、異常な高
電圧（以降、サージ電圧と称す）が発生し、画素を構成
する薄膜トランジスタの破壊や配線の損傷を引き起こ
す。
【０００３】そこで、従来の液晶表示装置では図３に示
すように、映像信号配線群３および走査信号配線群５を
液晶表示パネル１の外周にて接続してある。これによ
り、液晶表示パネル製造工程で、静電気等によるサージ
電圧が発生しても、その影響は特定の映像信号配線ある
いは走査信号配線に集中せず、画面全体に分散するた
め、画素領域内の薄膜トランジスタ７、液晶セル８およ
び蓄積容量９等の破壊的なダメージにならない。例え
ば、静電気により外部よりＱ０の電荷が特定の走査信号
配線にのみ流入した場合、走査信号配線の１ラインあた
りの容量がＣｇ０とすると、次式のように、 Ｖｇ１＝Ｑ０／Ｃｇ０ 電圧Ｖｇ１が特定の走査信号配線に印加されることにな
るが、前述のように走査信号配線群を接続してる場合、
その走査信号配線群の有する容量は、１ラインあたりの
容量（Ｃｇ０）の走査信号配線の本数（Ｎ本）倍にな
り、次式のように Ｖｇａｌｌ＝Ｑ０／Ｎ×Ｃｇ０＝Ｖｇ１／Ｎ 電圧Ｖｇａｌｌが印加される。これは、電圧Ｖｇ１のＮ
分の１であり、印加電圧の低減、素子破壊の防止ができ
る。
すように、映像信号配線群３および走査信号配線群５を
液晶表示パネル１の外周にて接続してある。これによ
り、液晶表示パネル製造工程で、静電気等によるサージ
電圧が発生しても、その影響は特定の映像信号配線ある
いは走査信号配線に集中せず、画面全体に分散するた
め、画素領域内の薄膜トランジスタ７、液晶セル８およ
び蓄積容量９等の破壊的なダメージにならない。例え
ば、静電気により外部よりＱ０の電荷が特定の走査信号
配線にのみ流入した場合、走査信号配線の１ラインあた
りの容量がＣｇ０とすると、次式のように、 Ｖｇ１＝Ｑ０／Ｃｇ０ 電圧Ｖｇ１が特定の走査信号配線に印加されることにな
るが、前述のように走査信号配線群を接続してる場合、
その走査信号配線群の有する容量は、１ラインあたりの
容量（Ｃｇ０）の走査信号配線の本数（Ｎ本）倍にな
り、次式のように Ｖｇａｌｌ＝Ｑ０／Ｎ×Ｃｇ０＝Ｖｇ１／Ｎ 電圧Ｖｇａｌｌが印加される。これは、電圧Ｖｇ１のＮ
分の１であり、印加電圧の低減、素子破壊の防止ができ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成のように映像信号配線や走査信号配線が接続された状
態では、画像表示が不可能なため、液晶表示パネル製造
工程中、例えばガラス基板から液晶表示パネルを切り出
すとき、同時に映像信号配線群や走査信号配線群の接続
を切り放し、それぞれの配線に分離する。
成のように映像信号配線や走査信号配線が接続された状
態では、画像表示が不可能なため、液晶表示パネル製造
工程中、例えばガラス基板から液晶表示パネルを切り出
すとき、同時に映像信号配線群や走査信号配線群の接続
を切り放し、それぞれの配線に分離する。
【０００５】したがって、これ以降の工程、例えば、液
晶表示パネルの検査工程や外部駆動回路の実装工程で
は、静電気等によるサージ電圧の印加、素子破壊の問題
はそのままで解決されない。
晶表示パネルの検査工程や外部駆動回路の実装工程で
は、静電気等によるサージ電圧の印加、素子破壊の問題
はそのままで解決されない。
【０００６】そこで本発明は、映像信号配線または走査
信号配線が分離された後の、液晶表示パネルのサージ電
圧印加による破壊を防止するサージ保護回路を提供する
ことを目的とするものである。
信号配線が分離された後の、液晶表示パネルのサージ電
圧印加による破壊を防止するサージ保護回路を提供する
ことを目的とするものである。
【０００７】
【課題を解決するための手段】この目的を達成するため
本発明は、複数の画素電極からなる画素領域と、走査信
号配線群と、映像信号配線群と、一端が前記走査信号配
線および前記映像信号配線に接続される複数の高抵抗素
子または複数の非線形電圧電流素子と、前記高抵抗素子
または前記非線形電圧電流素子の他端が接続される共通
配線と、前記画素電極または前記映像信号配線または前
記走査信号配線との間に容量を形成する対向電極と、前
記画素領域の外側で、かつ前記走査信号配線群の端部お
よび前記走査信号配線群の端部より内側の領域に前記共
通配線と前記高抵抗素子または前記非線形電圧電流素子
とが配置され、さらに前記共通配線と前記対向電極とが
接続されるポイントとを有する液晶表示パネルを製造
し、前記液晶パネルへ外部駆動回路を実装して後に前記
ポイントを切り放すことを特徴とする液晶表示装置の製
造方法である。
本発明は、複数の画素電極からなる画素領域と、走査信
号配線群と、映像信号配線群と、一端が前記走査信号配
線および前記映像信号配線に接続される複数の高抵抗素
子または複数の非線形電圧電流素子と、前記高抵抗素子
または前記非線形電圧電流素子の他端が接続される共通
配線と、前記画素電極または前記映像信号配線または前
記走査信号配線との間に容量を形成する対向電極と、前
記画素領域の外側で、かつ前記走査信号配線群の端部お
よび前記走査信号配線群の端部より内側の領域に前記共
通配線と前記高抵抗素子または前記非線形電圧電流素子
とが配置され、さらに前記共通配線と前記対向電極とが
接続されるポイントとを有する液晶表示パネルを製造
し、前記液晶パネルへ外部駆動回路を実装して後に前記
ポイントを切り放すことを特徴とする液晶表示装置の製
造方法である。
【０００８】共通配線を、外部駆動回路実装工程以降に
て、画素電極または映像信号配線または走査信号配線と
の間に容量を形成する電極から切り放す。
て、画素電極または映像信号配線または走査信号配線と
の間に容量を形成する電極から切り放す。
【０００９】本発明の手段を用いることにより、映像信
号配線または走査信号配線から侵入するサージ電圧を低
減、画素内部の素子や配線の破壊を抑制でき、歩留りの
向上が図れる。また、外部駆動回路の実装後、サージ保
護回路を共通配線から切り放すことでリーク電流の低
減、消費電力の低減が可能である。
号配線または走査信号配線から侵入するサージ電圧を低
減、画素内部の素子や配線の破壊を抑制でき、歩留りの
向上が図れる。また、外部駆動回路の実装後、サージ保
護回路を共通配線から切り放すことでリーク電流の低
減、消費電力の低減が可能である。
【００１０】
【実施例】以下本発明の実施例について説明する。図１
は本発明の一実施例の液晶表示装置の構成概略図を示
す。従来例の図３と同一部分には、同一符号を付す。
は本発明の一実施例の液晶表示装置の構成概略図を示
す。従来例の図３と同一部分には、同一符号を付す。
【００１１】図１に示したように画素領域２内の薄膜ト
ランジスタ７のゲート電極に接続する走査信号配線６、
および薄膜トランジスタ７のソース電極に接続する映像
信号配線４は、画素領域２の周囲で薄膜トランジスタ７
のソース電極に接続する画素電極９または映像信号配線
４または走査信号配線６との間に大きな容量を形成する
対向電極１０に接続した共通配線１１と交差する。これ
らの交差部に、ソース電極およびゲート電極がそれぞれ
の映像信号配線４および走査信号配線６に接続した薄膜
トランジスタ１２とソース電極およびゲート電極が共通
配線１１に接続した薄膜トランジスタ１３のドレイン電
極どうしを接続したサージ保護回路１４を構成する。
ランジスタ７のゲート電極に接続する走査信号配線６、
および薄膜トランジスタ７のソース電極に接続する映像
信号配線４は、画素領域２の周囲で薄膜トランジスタ７
のソース電極に接続する画素電極９または映像信号配線
４または走査信号配線６との間に大きな容量を形成する
対向電極１０に接続した共通配線１１と交差する。これ
らの交差部に、ソース電極およびゲート電極がそれぞれ
の映像信号配線４および走査信号配線６に接続した薄膜
トランジスタ１２とソース電極およびゲート電極が共通
配線１１に接続した薄膜トランジスタ１３のドレイン電
極どうしを接続したサージ保護回路１４を構成する。
【００１２】これらの薄膜トランジスタ１２，１３は、
ソース電極とゲート電極を共通としているため、図２に
示すようなダイオード電圧電流特性を持つ。すなわち、
印加電圧が電圧Ｖｂより低下すると電流が急激に増加
し、導通状態となる逆方向特性を示す。通常、この電圧
Ｖｂは液晶表示装置の駆動信号電圧より高く、数１０ボ
ルト以上である。
ソース電極とゲート電極を共通としているため、図２に
示すようなダイオード電圧電流特性を持つ。すなわち、
印加電圧が電圧Ｖｂより低下すると電流が急激に増加
し、導通状態となる逆方向特性を示す。通常、この電圧
Ｖｂは液晶表示装置の駆動信号電圧より高く、数１０ボ
ルト以上である。
【００１３】したがって、通常の画素表示時は、サージ
保護回路１４にはほとんど電流が流れず映像信号配線４
および走査信号配線６と共通配線１１は絶縁されている
が、数１０ボルト以上のサージ電圧が印加された場合、
サージ保護回路１４に電流が流れ、映像信号配線４およ
び走査信号配線６と共通配線１１は導通状態になり、サ
ージ電圧は対向電極１０に吸収され、画素内部の素子に
は高電圧が印加されない。
保護回路１４にはほとんど電流が流れず映像信号配線４
および走査信号配線６と共通配線１１は絶縁されている
が、数１０ボルト以上のサージ電圧が印加された場合、
サージ保護回路１４に電流が流れ、映像信号配線４およ
び走査信号配線６と共通配線１１は導通状態になり、サ
ージ電圧は対向電極１０に吸収され、画素内部の素子に
は高電圧が印加されない。
【００１４】ところで、液晶表示装置製造中の液晶表示
パネルへのサージ電圧は、外部駆動回路実装工程以降に
は直接侵入しない。また、映像信号配線４および走査信
号配線６と共通配線１１の間にサージ保護回路１４があ
ると、わずかではあるが電流が流れる。特に、バックラ
イト点灯時は光や温度上昇でサージ保護回路１４のリー
ク電流の増加が生じ、対向電極の電位変動や、消費電力
の増加が起こる。そこで、液晶表示パネルへのサージ電
圧印加が生じない外部駆動回路実装工程以降またはモジ
ュール組立以降にサージ保護回路１４を共通配線１１か
らポイント１５にて切り放し、共通配線１１への電流の
流入をなくす。
パネルへのサージ電圧は、外部駆動回路実装工程以降に
は直接侵入しない。また、映像信号配線４および走査信
号配線６と共通配線１１の間にサージ保護回路１４があ
ると、わずかではあるが電流が流れる。特に、バックラ
イト点灯時は光や温度上昇でサージ保護回路１４のリー
ク電流の増加が生じ、対向電極の電位変動や、消費電力
の増加が起こる。そこで、液晶表示パネルへのサージ電
圧印加が生じない外部駆動回路実装工程以降またはモジ
ュール組立以降にサージ保護回路１４を共通配線１１か
らポイント１５にて切り放し、共通配線１１への電流の
流入をなくす。
【００１５】なお、サージ保護回路１４を構成する薄膜
トランジスタは、本実施例では画素内の薄膜トランジス
タと同一の構造を取っており、容易に形成できる利点が
あるが、他の構造、例えばＭＩＭ構造や半導体ＰＮ接合
を利用したダイオードであってもなんら差し支えない。
トランジスタは、本実施例では画素内の薄膜トランジス
タと同一の構造を取っており、容易に形成できる利点が
あるが、他の構造、例えばＭＩＭ構造や半導体ＰＮ接合
を利用したダイオードであってもなんら差し支えない。
【００１６】また、この液晶表示装置の製造方法は、サ
ージ保護回路１４が高抵抗素子あるいはダイオードリン
グ等で形成されている場合により効果的である。
ージ保護回路１４が高抵抗素子あるいはダイオードリン
グ等で形成されている場合により効果的である。
【００１７】
【発明の効果】以上のように本発明は、液晶表示装置へ
のサージ印加電圧を抑制し、画素領域内の薄膜トランジ
スタや容量、あるいは配線へのダメージを防止し、歩留
り向上を可能にする。また、ダイオードの逆方向特性を
利用しているため、不要な電流を流すことがなく、各電
極の相互の干渉を抑え、消費電力を増加させない。
のサージ印加電圧を抑制し、画素領域内の薄膜トランジ
スタや容量、あるいは配線へのダメージを防止し、歩留
り向上を可能にする。また、ダイオードの逆方向特性を
利用しているため、不要な電流を流すことがなく、各電
極の相互の干渉を抑え、消費電力を増加させない。
【００１８】さらに、サージ保護回路を共通配線から切
り放すことで、リーク電流の影響を完全に除去できる。
り放すことで、リーク電流の影響を完全に除去できる。
【図１】本発明の一実施例の液晶表示装置の構成概略図
【図２】同実施例のダイオード電圧電流特性図
【図３】従来例の液晶表示装置の構成概略図
１ 液晶表示パネル ２ 画素領域 ３ 映像信号配線群 ４ 映像信号配線 ５ 走査信号配線群 ６ 走査信号配線 ７ 薄膜トランジスタ ８ 液晶セル ９ 画素電極 １０ 対向電極 １１ 共通配線 １２、１３ 薄膜トランジスタ（ソース電極とゲート電
極共通） １４ サージ保護回路 １５ 共通配線切断ポイント
極共通） １４ サージ保護回路 １５ 共通配線切断ポイント
Claims (1)
- 【請求項１】 複数の画素電極からなる画素領域と、走
査信号配線群と、映像信号配線群と、一端が前記走査信
号配線および前記映像信号配線に接続される複数の高抵
抗素子または複数の非線形電圧電流素子と、前記高抵抗
素子または前記非線形電圧電流素子の他端が接続される
共通配線と、前記画素電極または前記映像信号配線また
は前記走査信号配線との間に容量を形成する対向電極
と、前記画素領域の外側で、かつ前記走査信号配線群の
端部および前記走査信号配線群の端部より内側の領域に
前記共通配線と前記高抵抗素子または前記非線形電圧電
流素子とが配置され、さらに前記共通配線と前記対向電
極とが接続されるポイントとを有する液晶表示パネルを
製造し、前記液晶パネルへ外部駆動回路を実装して後に
前記ポイントを切り放すことを特徴とする液晶表示装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001068983A JP3449361B2 (ja) | 2001-03-12 | 2001-03-12 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001068983A JP3449361B2 (ja) | 2001-03-12 | 2001-03-12 | 液晶表示装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34191492A Division JP3223614B2 (ja) | 1992-12-22 | 1992-12-22 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001318393A true JP2001318393A (ja) | 2001-11-16 |
| JP3449361B2 JP3449361B2 (ja) | 2003-09-22 |
Family
ID=18927088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001068983A Expired - Lifetime JP3449361B2 (ja) | 2001-03-12 | 2001-03-12 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3449361B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007171736A (ja) * | 2005-12-26 | 2007-07-05 | Epson Imaging Devices Corp | 液晶表示装置 |
| JP2007206132A (ja) * | 2006-01-31 | 2007-08-16 | Epson Imaging Devices Corp | 液晶表示装置 |
| KR100821794B1 (ko) * | 2005-07-26 | 2008-04-11 | 가시오게산키 가부시키가이샤 | 트랜지스터 어레이 패널, 액정 디스플레이 패널, 및 액정 디스플레이 패널의 제조방법 |
| CN106165004A (zh) * | 2014-04-08 | 2016-11-23 | 夏普株式会社 | 显示装置 |
-
2001
- 2001-03-12 JP JP2001068983A patent/JP3449361B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100821794B1 (ko) * | 2005-07-26 | 2008-04-11 | 가시오게산키 가부시키가이샤 | 트랜지스터 어레이 패널, 액정 디스플레이 패널, 및 액정 디스플레이 패널의 제조방법 |
| US7491971B2 (en) | 2005-07-26 | 2009-02-17 | Casio Computer Co., Ltd. | Transistor array panel, liquid crystal display panel, and method of manufacturing liquid crystal display panel |
| US7781769B2 (en) | 2005-07-26 | 2010-08-24 | Casio Computer Co., Ltd. | Transistor array panel, liquid crystal display panel, and method of manufacturing liquid crystal display panel |
| JP2007171736A (ja) * | 2005-12-26 | 2007-07-05 | Epson Imaging Devices Corp | 液晶表示装置 |
| JP2007206132A (ja) * | 2006-01-31 | 2007-08-16 | Epson Imaging Devices Corp | 液晶表示装置 |
| CN106165004A (zh) * | 2014-04-08 | 2016-11-23 | 夏普株式会社 | 显示装置 |
| US9691797B2 (en) | 2014-04-08 | 2017-06-27 | Sharp Kabushiki Kaisha | Display device |
| CN106165004B (zh) * | 2014-04-08 | 2019-01-18 | 夏普株式会社 | 显示装置 |
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| Publication number | Publication date |
|---|---|
| JP3449361B2 (ja) | 2003-09-22 |
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