JP2001312896A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 本発明は、メモリセルまたはその周辺回路の
不良を救済するための冗長回路を有する半導体集積回路
に関し、アクセス時間を短縮することを目的とする。 【解決手段】 アドレス入力回路は、外部からのアドレ
ス信号を内部アドレス信号として出力する。ラッチ回路
は、内部アドレス信号を取り込み、取り込んだ信号を内
部回路の動作タイミングに合わせて内部回路に供給す
る。冗長判定回路は、ラッチされる前の内部アドレス信
号が不良アドレスかどうかを判定し、判定結果を冗長判
定信号として出力する。このため、冗長判定を早いタイ
ミングで行うことができ、メモリセルまたは冗長メモリ
セルに対する読み出し動作時間および書き込み動作時間
を短縮できる。また、不良の救済時に、通常のメモリセ
ルへのアクセスの禁止を早くできるため、メモリセルの
動作に関係する内部回路の不要な動作を防止でき、消費
電力が低減される。
不良を救済するための冗長回路を有する半導体集積回路
に関し、アクセス時間を短縮することを目的とする。 【解決手段】 アドレス入力回路は、外部からのアドレ
ス信号を内部アドレス信号として出力する。ラッチ回路
は、内部アドレス信号を取り込み、取り込んだ信号を内
部回路の動作タイミングに合わせて内部回路に供給す
る。冗長判定回路は、ラッチされる前の内部アドレス信
号が不良アドレスかどうかを判定し、判定結果を冗長判
定信号として出力する。このため、冗長判定を早いタイ
ミングで行うことができ、メモリセルまたは冗長メモリ
セルに対する読み出し動作時間および書き込み動作時間
を短縮できる。また、不良の救済時に、通常のメモリセ
ルへのアクセスの禁止を早くできるため、メモリセルの
動作に関係する内部回路の不要な動作を防止でき、消費
電力が低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルを有す
る半導体集積回路に関する。特に、本発明は、メモリセ
ルの不良またはその周辺回路の不良を救済するための冗
長回路を有する半導体集積回路に関する。
る半導体集積回路に関する。特に、本発明は、メモリセ
ルの不良またはその周辺回路の不良を救済するための冗
長回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】一般に、DRAM等の半導体集積回路は、基
板中の格子欠陥および製造工程で発生する異物に起因し
て発生する不良を救済し、歩留を向上するために、冗長
回路を有している。図９は、この種の冗長回路を有する
DRAMの主要部を示している。図において、太線で示した
信号線は、複数本で構成されている。
板中の格子欠陥および製造工程で発生する異物に起因し
て発生する不良を救済し、歩留を向上するために、冗長
回路を有している。図９は、この種の冗長回路を有する
DRAMの主要部を示している。図において、太線で示した
信号線は、複数本で構成されている。
【０００３】DRAMは、入力回路２、コマンドデコーダ
４、クロック信号CLKを受ける入力バッファ６、アドレ
ス信号ADDを受けるアドレス入力回路８、ラッチ回路１
０、プリデコーダ１２、コラムデコーダ１４、ヒューズ
回路１６、冗長判定回路１８、冗長プリデコーダ２０、
および冗長コラムデコーダ２２を有している。プリデコ
ーダ１２、コラムデコーダ１４、ヒューズ回路１６、冗
長判定回路１８、冗長プリデコーダ２０、および冗長コ
ラムデコーダ２２は、コラムアドレスの供給を受けて動
作する回路である。すなわち、このDRAMは、コラムアド
レスに対応する不良を救済するための冗長回路を有して
いる。
４、クロック信号CLKを受ける入力バッファ６、アドレ
ス信号ADDを受けるアドレス入力回路８、ラッチ回路１
０、プリデコーダ１２、コラムデコーダ１４、ヒューズ
回路１６、冗長判定回路１８、冗長プリデコーダ２０、
および冗長コラムデコーダ２２を有している。プリデコ
ーダ１２、コラムデコーダ１４、ヒューズ回路１６、冗
長判定回路１８、冗長プリデコーダ２０、および冗長コ
ラムデコーダ２２は、コラムアドレスの供給を受けて動
作する回路である。すなわち、このDRAMは、コラムアド
レスに対応する不良を救済するための冗長回路を有して
いる。
【０００４】入力回路２は、コマンド信号/CS、/RAS、/
CAS、/WE（以下、これらの信号をまとめてコマンド信号
CMDとも称する）を受ける入力バッファ２ａと、入力バ
ッファ６から出力される内部クロック信号CLKINZに同期
して受けた信号を取り込むラッチ２ｂとを有している。
コマンドデコーダ４は、取り込んだコマンド信号を解読
し、解読結果に応じてコマンド信号ACTV、READ、WRIT
E、およびRASアドレスラッチ信号ERALPZ、CASアドレス
ラッチ信号EXTPZを出力している。
CAS、/WE（以下、これらの信号をまとめてコマンド信号
CMDとも称する）を受ける入力バッファ２ａと、入力バ
ッファ６から出力される内部クロック信号CLKINZに同期
して受けた信号を取り込むラッチ２ｂとを有している。
コマンドデコーダ４は、取り込んだコマンド信号を解読
し、解読結果に応じてコマンド信号ACTV、READ、WRIT
E、およびRASアドレスラッチ信号ERALPZ、CASアドレス
ラッチ信号EXTPZを出力している。
【０００５】アドレス入力回路８は、アドレス信号ADD
を受ける入力バッファ８ａと、受けた信号を内部クロッ
ク信号CLKINZに同期して取り込むラッチ８ｂとを有して
いる。ラッチ８ｂは、取り込んだ信号を内部アドレス信
号ADDINとして出力している。なお、この例のDRAMは、
アドレスマルチプレクス方式を採用しており、ロウアド
レスまたはコラムアドレスが、アドレス信号ADDとしてD
RAMに供給される。
を受ける入力バッファ８ａと、受けた信号を内部クロッ
ク信号CLKINZに同期して取り込むラッチ８ｂとを有して
いる。ラッチ８ｂは、取り込んだ信号を内部アドレス信
号ADDINとして出力している。なお、この例のDRAMは、
アドレスマルチプレクス方式を採用しており、ロウアド
レスまたはコラムアドレスが、アドレス信号ADDとしてD
RAMに供給される。
【０００６】ラッチ回路１０は、ロウラッチ１０ａと、
コラムラッチ１０ｂとを有している。ロウラッチ１０ａ
は、RASアドレスラッチ信号ERALPZに同期してロウアド
レスを取り込み、取り込んだ信号をロウアドレス信号RA
DDとして出力している。ロウアドレス信号RADDは、図示
しないロウアドレスに対応する回路に供給される。コラ
ムラッチ１０ｂは、CASアドレスラッチ信号EXTPZに同期
してコラムアドレスを取り込み、取り込んだ信号をコラ
ムアドレス信号CADDとして出力している。
コラムラッチ１０ｂとを有している。ロウラッチ１０ａ
は、RASアドレスラッチ信号ERALPZに同期してロウアド
レスを取り込み、取り込んだ信号をロウアドレス信号RA
DDとして出力している。ロウアドレス信号RADDは、図示
しないロウアドレスに対応する回路に供給される。コラ
ムラッチ１０ｂは、CASアドレスラッチ信号EXTPZに同期
してコラムアドレスを取り込み、取り込んだ信号をコラ
ムアドレス信号CADDとして出力している。
【０００７】プリデコーダ１２は、冗長判定信号RDNの
非活性化時（低レベル）に、図示しない制御回路で生成
されたコラムイネーブルパルスCEPに同期してコラムア
ドレス信号CADDを取り込み、取り込んだ信号をデコード
し、所定のプリデコード信号PDECを出力している。コラ
ムデコーダ１４は、プリデコード信号PDECをデコード
し、所定のコラム線選択信号CLを活性化する。
非活性化時（低レベル）に、図示しない制御回路で生成
されたコラムイネーブルパルスCEPに同期してコラムア
ドレス信号CADDを取り込み、取り込んだ信号をデコード
し、所定のプリデコード信号PDECを出力している。コラ
ムデコーダ１４は、プリデコード信号PDECをデコード
し、所定のコラム線選択信号CLを活性化する。
【０００８】フューズ回路１６は、ポリシリコン等で形
成された複数のフューズと、その制御回路とを有してい
る。ヒューズは、ウエハ状態でのプローブ試験で判明す
る不良アドレス（コラムアドレス）に応じて溶断され
る。ヒューズ回路１６は、ヒューズの溶断により設定さ
れた不良アドレスを冗長コラムアドレス信号RCADDとし
て出力している。冗長判定回路１８は、コラムアドレス
信号CADDと冗長コラムアドレス信号RCADDとを比較し、
両信号が一致する場合に冗長判定信号RDNを活性化（高
レベル）する。
成された複数のフューズと、その制御回路とを有してい
る。ヒューズは、ウエハ状態でのプローブ試験で判明す
る不良アドレス（コラムアドレス）に応じて溶断され
る。ヒューズ回路１６は、ヒューズの溶断により設定さ
れた不良アドレスを冗長コラムアドレス信号RCADDとし
て出力している。冗長判定回路１８は、コラムアドレス
信号CADDと冗長コラムアドレス信号RCADDとを比較し、
両信号が一致する場合に冗長判定信号RDNを活性化（高
レベル）する。
【０００９】冗長プリデコーダ２０は、コラムイネーブ
ルパルスCEPに同期して冗長判定信号RDNを取り込み、取
り込んだ信号を冗長プリデコード信号RPDECとして出力
している。冗長コラムデコーダ２２は、冗長プリデコー
ド信号RPDECを受け、冗長コラム線選択信号RCLを活性化
する。冗長判定回路１８でのアドレス信号CADD、RDNADD
の比較が一致したとき、冗長コラム線選択信号RCLが活
性化される。そして、冗長回路が動作し、図示しない冗
長メモリセルに対する読み出し動作または書き込み動作
が実行される。
ルパルスCEPに同期して冗長判定信号RDNを取り込み、取
り込んだ信号を冗長プリデコード信号RPDECとして出力
している。冗長コラムデコーダ２２は、冗長プリデコー
ド信号RPDECを受け、冗長コラム線選択信号RCLを活性化
する。冗長判定回路１８でのアドレス信号CADD、RDNADD
の比較が一致したとき、冗長コラム線選択信号RCLが活
性化される。そして、冗長回路が動作し、図示しない冗
長メモリセルに対する読み出し動作または書き込み動作
が実行される。
【００１０】図１０は、図９に示したDRAMの読み出し動
作の例を示している。まず、クロック信号CLKに同期し
てコマンド信号CMD（アクティブコマンドACTV）および
アドレス信号ADD（ロウアドレスR1）がDRAMに供給され
る。図９に示したラッチ２ｂは、内部クロック信号CLKI
NZに同期してコマンド信号CMDを取り込む（図１０
（ａ））。ラッチ８ｂは、内部クロック信号CLKINZに同
期してロウアドレスR1を取り込み、取り込んだアドレス
を内部アドレス信号ADDINとして出力する（図１０
（ｂ））。この後、ロウアドレスR1に対応するワード線
（図示せず）が選択される。
作の例を示している。まず、クロック信号CLKに同期し
てコマンド信号CMD（アクティブコマンドACTV）および
アドレス信号ADD（ロウアドレスR1）がDRAMに供給され
る。図９に示したラッチ２ｂは、内部クロック信号CLKI
NZに同期してコマンド信号CMDを取り込む（図１０
（ａ））。ラッチ８ｂは、内部クロック信号CLKINZに同
期してロウアドレスR1を取り込み、取り込んだアドレス
を内部アドレス信号ADDINとして出力する（図１０
（ｂ））。この後、ロウアドレスR1に対応するワード線
（図示せず）が選択される。
【００１１】次のクロック信号CLKに同期してコマンド
信号CMD（読み出しコマンドREAD）およびアドレス信号A
DD（コラムアドレスC1）がDRAMに供給される。ここで、
コラムアドレスC1は、不良個所に対応するアドレスであ
り、その情報は、フューズ回路１６に書き込まれてい
る。ラッチ８ｂは、内部クロック信号CLKINZに同期して
コラムアドレスC1を取り込み、取り込んだアドレスを内
部アドレス信号ADDINとして出力する（図１０
（ｃ））。
信号CMD（読み出しコマンドREAD）およびアドレス信号A
DD（コラムアドレスC1）がDRAMに供給される。ここで、
コラムアドレスC1は、不良個所に対応するアドレスであ
り、その情報は、フューズ回路１６に書き込まれてい
る。ラッチ８ｂは、内部クロック信号CLKINZに同期して
コラムアドレスC1を取り込み、取り込んだアドレスを内
部アドレス信号ADDINとして出力する（図１０
（ｃ））。
【００１２】コマンドデコーダ４は、読み出しコマンド
READを受けた後、所定時間後にCASアドレスラッチ信号E
XTPZを高レベルに変化させる。コラムラッチ１０ｂは、
CASアドレスラッチ信号EXTPZの立ち上がりエッジに同期
してコラムアドレスC1を取り込み、取り込んだアドレス
を内部コラムアドレス信号CADDとして出力する（図１０
（ｄ））。内部コラムアドレス信号CADDは、プリデコー
ダ１２および冗長判定回路１８に供給される。内部コラ
ムアドレス信号CADD（コラムアドレスC1）は、フューズ
回路１６からの冗長コラムアドレス信号RCADDと同一で
ある。このため、冗長判定回路１８は、冗長判定信号RD
Nを高レベルに変化させる（図１０（ｅ））。ここで、
内部コラムアドレス信号CADDの変化から冗長判定信号RD
Nが活性化されるまでの時間T1は、冗長判定回路１８が
冗長判定を実行するために必要な期間である。
READを受けた後、所定時間後にCASアドレスラッチ信号E
XTPZを高レベルに変化させる。コラムラッチ１０ｂは、
CASアドレスラッチ信号EXTPZの立ち上がりエッジに同期
してコラムアドレスC1を取り込み、取り込んだアドレス
を内部コラムアドレス信号CADDとして出力する（図１０
（ｄ））。内部コラムアドレス信号CADDは、プリデコー
ダ１２および冗長判定回路１８に供給される。内部コラ
ムアドレス信号CADD（コラムアドレスC1）は、フューズ
回路１６からの冗長コラムアドレス信号RCADDと同一で
ある。このため、冗長判定回路１８は、冗長判定信号RD
Nを高レベルに変化させる（図１０（ｅ））。ここで、
内部コラムアドレス信号CADDの変化から冗長判定信号RD
Nが活性化されるまでの時間T1は、冗長判定回路１８が
冗長判定を実行するために必要な期間である。
【００１３】冗長判定信号RDNの活性化により、プリデ
コーダ１２は、非活性化される。プリデコーダ１２の非
活性化により、コラムアドレスC1に対応する通常のメモ
リセルに対する動作が禁止される。冗長プリデコーダ２
０は、コラムイネーブルパルスCEPの立ち上がりエッジ
に同期して冗長判定信号RDNを取り込み、冗長プリデコ
ード信号RPDECを出力する（図１０（ｆ））。冗長コラ
ムデコーダ２２は、冗長プリデコード信号RPDECを受
け、冗長コラム線選択信号RCLを活性化（高レベル）す
る（図１０（ｇ））。冗長コラム線選択信号RCLの活性
化により、冗長回路として形成されているコラムスイッ
チが導通し、冗長メモリセル（図示せず）から読み出さ
れたデータが出力される。
コーダ１２は、非活性化される。プリデコーダ１２の非
活性化により、コラムアドレスC1に対応する通常のメモ
リセルに対する動作が禁止される。冗長プリデコーダ２
０は、コラムイネーブルパルスCEPの立ち上がりエッジ
に同期して冗長判定信号RDNを取り込み、冗長プリデコ
ード信号RPDECを出力する（図１０（ｆ））。冗長コラ
ムデコーダ２２は、冗長プリデコード信号RPDECを受
け、冗長コラム線選択信号RCLを活性化（高レベル）す
る（図１０（ｇ））。冗長コラム線選択信号RCLの活性
化により、冗長回路として形成されているコラムスイッ
チが導通し、冗長メモリセル（図示せず）から読み出さ
れたデータが出力される。
【００１４】次のクロック信号CLKに同期してコマンド
信号CMD（読み出しコマンドREAD）およびアドレス信号A
DD（コラムアドレスC2）がDRAMに供給される。ここで、
コラムアドレスC2は、不良個所に対応するアドレスでは
ない。このため、冗長判定回路１８は、冗長判定信号RD
Nを低レベルに変化させる（図１０（ｈ））。
信号CMD（読み出しコマンドREAD）およびアドレス信号A
DD（コラムアドレスC2）がDRAMに供給される。ここで、
コラムアドレスC2は、不良個所に対応するアドレスでは
ない。このため、冗長判定回路１８は、冗長判定信号RD
Nを低レベルに変化させる（図１０（ｈ））。
【００１５】プリデコーダ１２は、冗長判定信号RDNの
非活性化により活性化される。冗長コラムデコーダ２２
は、冗長判定信号RDNの非活性化により、非活性化され
る。冗長コラムデコーダ２２の非活性化により、冗長メ
モリセルに対する動作が禁止される。プリデコーダ１２
は、コラムイネーブルパルスCEPの立ち上がりエッジに
同期して内部コラムアドレス信号CADDを取り込み、取り
込んだ信号をデコードし、所定のプリデコード信号PDEC
を出力する（図１０（ｉ））。
非活性化により活性化される。冗長コラムデコーダ２２
は、冗長判定信号RDNの非活性化により、非活性化され
る。冗長コラムデコーダ２２の非活性化により、冗長メ
モリセルに対する動作が禁止される。プリデコーダ１２
は、コラムイネーブルパルスCEPの立ち上がりエッジに
同期して内部コラムアドレス信号CADDを取り込み、取り
込んだ信号をデコードし、所定のプリデコード信号PDEC
を出力する（図１０（ｉ））。
【００１６】コラムデコーダ１４は、プリデコード信号
PDECをデコードし、所定のコラム線選択信号CLを活性化
（高レベル）する（図１０（ｊ））。コラム線選択信号
CLの活性化により、所定のコラムスイッチが導通し、メ
モリセル（図示せず）から読み出されたデータが出力さ
れる。
PDECをデコードし、所定のコラム線選択信号CLを活性化
（高レベル）する（図１０（ｊ））。コラム線選択信号
CLの活性化により、所定のコラムスイッチが導通し、メ
モリセル（図示せず）から読み出されたデータが出力さ
れる。
【００１７】
【発明が解決しようとする課題】上述した従来のDRAMで
は、アドレスの入力処理、ラッチ処理、冗長判定の処
理、およびデコード処理は、それぞれ、前の処理を受け
て順次に実行される。例えば、冗長判定回路１８は、ア
ドレス入力回路８およびラッチ回路１０を介して、生成
された内部コラムアドレス信号CADDを受けている。換言
すれば、冗長判定回路１８でのアドレス比較は、内部コ
ラムアドレス信号CADDが生成された後に行われる。この
ため、内部回路の動作タイミングが、上記時間T1だけ遅
れ、読み出しデータの出力が遅れるという問題があっ
た。すなわち、アクセス時間を短縮できない。この問題
は、書き込み動作でも同様に発生する。すなわち、書き
込みアドレスと不良アドレスとの比較に要する時間T1だ
け、書き込みデータのメモリセルへの書き込みタイミン
グが遅れてしまう。読み出し動作時間、書き込み動作時
間の増大は、クロック信号の周波数を高くすることを阻
害する。
は、アドレスの入力処理、ラッチ処理、冗長判定の処
理、およびデコード処理は、それぞれ、前の処理を受け
て順次に実行される。例えば、冗長判定回路１８は、ア
ドレス入力回路８およびラッチ回路１０を介して、生成
された内部コラムアドレス信号CADDを受けている。換言
すれば、冗長判定回路１８でのアドレス比較は、内部コ
ラムアドレス信号CADDが生成された後に行われる。この
ため、内部回路の動作タイミングが、上記時間T1だけ遅
れ、読み出しデータの出力が遅れるという問題があっ
た。すなわち、アクセス時間を短縮できない。この問題
は、書き込み動作でも同様に発生する。すなわち、書き
込みアドレスと不良アドレスとの比較に要する時間T1だ
け、書き込みデータのメモリセルへの書き込みタイミン
グが遅れてしまう。読み出し動作時間、書き込み動作時
間の増大は、クロック信号の周波数を高くすることを阻
害する。
【００１８】本発明の目的は、メモリセルおよび不良を
救済する冗長回路を有する半導体集積回路において、ア
クセス時間を短縮することにある。本発明の別の目的
は、冗長回路での冗長判定を早いタイミングで行うこと
で内部回路の不要な動作を防止し、消費電力を低減する
ことにある。本発明のさらなる別の目的は、内部回路の
動作タイミングを、正常なアドレス、冗長アドレスにか
かわりなく同一にし、内部回路の制御を容易にすること
にある。
救済する冗長回路を有する半導体集積回路において、ア
クセス時間を短縮することにある。本発明の別の目的
は、冗長回路での冗長判定を早いタイミングで行うこと
で内部回路の不要な動作を防止し、消費電力を低減する
ことにある。本発明のさらなる別の目的は、内部回路の
動作タイミングを、正常なアドレス、冗長アドレスにか
かわりなく同一にし、内部回路の制御を容易にすること
にある。
【００１９】本発明の別の目的は、メモリセルを有する
クロック同期式の半導体集積回路において、メモリセル
または冗長メモリセルに対する読み出し動作および書き
込み動作の制御を高速にし、クロック信号の周波数を高
くすることにある。本発明の別の目的は、メモリセルを
有し、行アドレス信号と列アドレス信号とが順次供給さ
れる半導体集積回路において、行アドレス信号または列
アドレス信号の冗長判定を高速に行うことにある。
クロック同期式の半導体集積回路において、メモリセル
または冗長メモリセルに対する読み出し動作および書き
込み動作の制御を高速にし、クロック信号の周波数を高
くすることにある。本発明の別の目的は、メモリセルを
有し、行アドレス信号と列アドレス信号とが順次供給さ
れる半導体集積回路において、行アドレス信号または列
アドレス信号の冗長判定を高速に行うことにある。
【００２０】
【課題を解決するための手段】請求項１の半導体集積回
路は、メモリセルおよび不良を救済するための冗長メモ
リセルと、アドレス入力回路と、ラッチ回路と、冗長判
定回路と、冗長ラッチ回路とを備えている。アドレス入
力回路は、外部から供給されるアドレス信号を受け、受
けた信号を内部アドレス信号として出力する。ラッチ回
路は、アドレス入力回路からの内部アドレス信号を取り
込み、取り込んだ信号を内部回路の動作タイミングに合
わせて内部回路に供給する。冗長判定回路は、アドレス
入力回路から内部アドレス信号を受け、受けた内部アド
レス信号が不良アドレスかどうかを判定し、判定結果を
冗長判定信号として出力する。すなわち、内部アドレス
信号が不良アドレスのときに、冗長判定信号は活性化さ
れる。冗長ラッチ回路は、冗長判定信号を取り込み、取
り込んだ信号を内部回路の動作タイミングに合わせて内
部回路に供給する。このように、ラッチされる前のアド
レス信号を使用して冗長判定することで、冗長判定を早
いタイミングで行うことができる。冗長判定信号（冗長
アドレスの情報）は、冗長判定後にラッチすればよい。
したがって、メモリセルまたは冗長メモリセルに対する
読み出し動作時間および書き込み動作時間を短縮でき
る。また、冗長判定が動作サイクルの早い時期に行われ
るため、不良の救済時（冗長判定信号の活性化時）に、
通常のメモリセルへのアクセスの禁止を早くできる。こ
の結果、メモリセルの動作に関係する内部回路の不要な
動作を防止でき、消費電力が低減される。
路は、メモリセルおよび不良を救済するための冗長メモ
リセルと、アドレス入力回路と、ラッチ回路と、冗長判
定回路と、冗長ラッチ回路とを備えている。アドレス入
力回路は、外部から供給されるアドレス信号を受け、受
けた信号を内部アドレス信号として出力する。ラッチ回
路は、アドレス入力回路からの内部アドレス信号を取り
込み、取り込んだ信号を内部回路の動作タイミングに合
わせて内部回路に供給する。冗長判定回路は、アドレス
入力回路から内部アドレス信号を受け、受けた内部アド
レス信号が不良アドレスかどうかを判定し、判定結果を
冗長判定信号として出力する。すなわち、内部アドレス
信号が不良アドレスのときに、冗長判定信号は活性化さ
れる。冗長ラッチ回路は、冗長判定信号を取り込み、取
り込んだ信号を内部回路の動作タイミングに合わせて内
部回路に供給する。このように、ラッチされる前のアド
レス信号を使用して冗長判定することで、冗長判定を早
いタイミングで行うことができる。冗長判定信号（冗長
アドレスの情報）は、冗長判定後にラッチすればよい。
したがって、メモリセルまたは冗長メモリセルに対する
読み出し動作時間および書き込み動作時間を短縮でき
る。また、冗長判定が動作サイクルの早い時期に行われ
るため、不良の救済時（冗長判定信号の活性化時）に、
通常のメモリセルへのアクセスの禁止を早くできる。こ
の結果、メモリセルの動作に関係する内部回路の不要な
動作を防止でき、消費電力が低減される。
【００２１】請求項２および請求項３の半導体集積回路
では、アドレス入力回路は、受けたアドレス信号を、ま
ず第１内部アドレス信号として出力し、この後第１内部
アドレス信号よりタイミングの遅い第２内部アドレス信
号として出力する。例えば、第２内部アドレス信号の第
１内部アドレス信号に対する遅れ時間は、冗長判定回路
における不良アドレスの判定時間に合わせて設定されて
いる。冗長判定回路は、第１内部アドレス信号を内部ア
ドレス信号として受ける。ラッチ回路は、第２内部アド
レス信号を内部アドレス信号として取り込む。このた
め、ラッチ回路のラッチタイミングと冗長ラッチ回路の
ラッチタイミングとを同一にすることが可能になる。し
たがって、内部回路の動作タイミングを、正常なアドレ
ス、冗長アドレスにかかわりなく同一にできる。この結
果、内部回路の制御が容易になる。
では、アドレス入力回路は、受けたアドレス信号を、ま
ず第１内部アドレス信号として出力し、この後第１内部
アドレス信号よりタイミングの遅い第２内部アドレス信
号として出力する。例えば、第２内部アドレス信号の第
１内部アドレス信号に対する遅れ時間は、冗長判定回路
における不良アドレスの判定時間に合わせて設定されて
いる。冗長判定回路は、第１内部アドレス信号を内部ア
ドレス信号として受ける。ラッチ回路は、第２内部アド
レス信号を内部アドレス信号として取り込む。このた
め、ラッチ回路のラッチタイミングと冗長ラッチ回路の
ラッチタイミングとを同一にすることが可能になる。し
たがって、内部回路の動作タイミングを、正常なアドレ
ス、冗長アドレスにかかわりなく同一にできる。この結
果、内部回路の制御が容易になる。
【００２２】請求項４および請求項５の半導体集積回路
では、アドレス入力回路は、外部から供給されるクロッ
ク信号に同期して第１内部アドレス信号および第２内部
アドレス信号を出力する。あるいは、アドレス入力回路
は、外部から供給されるクロック信号に非同期で第１内
部アドレス信号を出力し、クロック信号に同期して第２
内部アドレス信号を出力する。このため、クロック同期
式の半導体集積回路においても、メモリセルまたは冗長
メモリセルに対する読み出し動作および書き込み動作を
高速に制御できる。この結果、クロック信号の周波数を
高くすることが可能になる。
では、アドレス入力回路は、外部から供給されるクロッ
ク信号に同期して第１内部アドレス信号および第２内部
アドレス信号を出力する。あるいは、アドレス入力回路
は、外部から供給されるクロック信号に非同期で第１内
部アドレス信号を出力し、クロック信号に同期して第２
内部アドレス信号を出力する。このため、クロック同期
式の半導体集積回路においても、メモリセルまたは冗長
メモリセルに対する読み出し動作および書き込み動作を
高速に制御できる。この結果、クロック信号の周波数を
高くすることが可能になる。
【００２３】請求項６の半導体集積回路では、２回に分
けて順次に供給されるアドレス信号に基づいて、読み出
し動作または書き込み動作等が実行される。このとき、
冗長判定回路は、最初に受けたアドレス信号が不良アド
レスかどうかを判定する。このため、例えば、行アドレ
ス信号と列アドレス信号とが順次供給される半導体集積
回路において、行アドレス信号の冗長判定を高速に行う
ことができる。
けて順次に供給されるアドレス信号に基づいて、読み出
し動作または書き込み動作等が実行される。このとき、
冗長判定回路は、最初に受けたアドレス信号が不良アド
レスかどうかを判定する。このため、例えば、行アドレ
ス信号と列アドレス信号とが順次供給される半導体集積
回路において、行アドレス信号の冗長判定を高速に行う
ことができる。
【００２４】請求項７の半導体集積回路では、２回に分
けて順次に供給されるアドレス信号に基づいて、読み出
し動作または書き込み動作等が実行される。このとき、
冗長判定回路は、２番目に受けたアドレス信号が不良ア
ドレスかどうかを判定する。このため、例えば、行アド
レス信号と列アドレス信号とが順次供給される半導体集
積回路において、列アドレス信号の冗長判定を高速に行
うことができる。
けて順次に供給されるアドレス信号に基づいて、読み出
し動作または書き込み動作等が実行される。このとき、
冗長判定回路は、２番目に受けたアドレス信号が不良ア
ドレスかどうかを判定する。このため、例えば、行アド
レス信号と列アドレス信号とが順次供給される半導体集
積回路において、列アドレス信号の冗長判定を高速に行
うことができる。
【００２５】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体集積回路の第
１の実施形態を示している。この実施形態は、請求項１
ないし請求項４、請求項７に対応している。従来技術で
説明した回路・信号と同一の回路・信号については、同
一の符号を付し、これ等については、詳細な説明を省略
する。
用いて説明する。図１は、本発明の半導体集積回路の第
１の実施形態を示している。この実施形態は、請求項１
ないし請求項４、請求項７に対応している。従来技術で
説明した回路・信号と同一の回路・信号については、同
一の符号を付し、これ等については、詳細な説明を省略
する。
【００２６】この半導体集積回路は、シリコン基板上に
CMOSプロセス技術を使用してSDRAMインタフェースを備
えたFCRAM（Fast Cycle RAM）として形成されている。
すなわち、このFCRAMは、アドレス信号ADDを、ロウアド
レス信号とコラムアドレス信号とに分けて順次に受け
（アドレスマルチプレクス方式）、ロウアドレス信号に
対応してワード線を選択し、コラムアドレス信号に対応
して読み出し動作または書き込み動作を実行する。
CMOSプロセス技術を使用してSDRAMインタフェースを備
えたFCRAM（Fast Cycle RAM）として形成されている。
すなわち、このFCRAMは、アドレス信号ADDを、ロウアド
レス信号とコラムアドレス信号とに分けて順次に受け
（アドレスマルチプレクス方式）、ロウアドレス信号に
対応してワード線を選択し、コラムアドレス信号に対応
して読み出し動作または書き込み動作を実行する。
【００２７】FCRAMは、入力回路２、コマンドデコーダ
４、クロック信号CLKを受ける入力バッファ６、アドレ
ス信号ADDを受けるアドレス入力回路２４、ラッチ回路
２６、プリデコーダ１２、コラムデコーダ１４、ヒュー
ズ回路１６、冗長判定回路２８、冗長プリデコーダ２
０、および冗長コラムデコーダ２２を有している。入力
回路２、コマンドデコーダ４、入力バッファ６、プリデ
コーダ１２、コラムデコーダ１４、ヒューズ回路１６、
冗長プリデコーダ２０、および冗長コラムデコーダ２２
は、第１の実施形態と同一であり、これ等回路の接続関
係も同一である。
４、クロック信号CLKを受ける入力バッファ６、アドレ
ス信号ADDを受けるアドレス入力回路２４、ラッチ回路
２６、プリデコーダ１２、コラムデコーダ１４、ヒュー
ズ回路１６、冗長判定回路２８、冗長プリデコーダ２
０、および冗長コラムデコーダ２２を有している。入力
回路２、コマンドデコーダ４、入力バッファ６、プリデ
コーダ１２、コラムデコーダ１４、ヒューズ回路１６、
冗長プリデコーダ２０、および冗長コラムデコーダ２２
は、第１の実施形態と同一であり、これ等回路の接続関
係も同一である。
【００２８】なお、実際のFCRAMでは、複数の冗長判定
回路２８および冗長ラッチ２６ａが形成され、複数の不
良が救済される。この実施形態では、説明を簡単にする
ため、これ等の回路を省略している。図２は、アドレス
入力回路２４、冗長判定回路２８、およびラッチ回路２
６の詳細を示している。
回路２８および冗長ラッチ２６ａが形成され、複数の不
良が救済される。この実施形態では、説明を簡単にする
ため、これ等の回路を省略している。図２は、アドレス
入力回路２４、冗長判定回路２８、およびラッチ回路２
６の詳細を示している。
【００２９】アドレス入力回路２４は、カレントミラー
回路で構成された入力バッファ２４ａと、差動増幅器で
構成されたラッチ２４ｂと、バッファ２４ｃとを、それ
ぞれアドレス信号ADD0-ADDnに対応して有している。な
お、入力バッファ２４ａは、カレントミラー回路に限定
されることなく、例えば、インバータ等のゲート回路で
構成されてもよい。ラッチ２４ｂは、入力バッファ２４
ａからの出力信号を内部クロック信号CLKINZに同期して
取り込み、取り込んだ信号を第１内部アドレス信号ADDI
N1として出力している。バッファ２４ｃは、第１内部ア
ドレス信号ADDIN1を受け、受けた信号を所定時間遅延さ
せ、第２内部アドレス信号ADDIN2として出力している。
バッファ２４ｃの遅延時間は、次に述べる冗長判定回路
２８の冗長判定に要する時間にほぼ等しくなるように設
定されている。
回路で構成された入力バッファ２４ａと、差動増幅器で
構成されたラッチ２４ｂと、バッファ２４ｃとを、それ
ぞれアドレス信号ADD0-ADDnに対応して有している。な
お、入力バッファ２４ａは、カレントミラー回路に限定
されることなく、例えば、インバータ等のゲート回路で
構成されてもよい。ラッチ２４ｂは、入力バッファ２４
ａからの出力信号を内部クロック信号CLKINZに同期して
取り込み、取り込んだ信号を第１内部アドレス信号ADDI
N1として出力している。バッファ２４ｃは、第１内部ア
ドレス信号ADDIN1を受け、受けた信号を所定時間遅延さ
せ、第２内部アドレス信号ADDIN2として出力している。
バッファ２４ｃの遅延時間は、次に述べる冗長判定回路
２８の冗長判定に要する時間にほぼ等しくなるように設
定されている。
【００３０】冗長判定回路２８は、第１内部アドレス信
号ADDIN1とフューズ回路１６から出力される冗長コラム
アドレス信号RCADDの各ビットをそれぞれ比較する比較
部２８ａと、比較部２８ａの比較結果に応じて冗長判定
信号RDNを活性化する判定部２８ｂとを有している。比
較部２８ａは、冗長コラムアドレス信号RCADDに応じて
第１内部アドレス信号ADDIN1または第１内部アドレス信
号ADDIN1の反転信号を出力する回路である。比較部２８
ａは、例えば、ENOR回路で構成することができる。判定
部２８ｂは、例えば、NORゲートで構成されている。冗
長判定信号RDNは、全ての比較部２８ａが低レベルを出
力するときに活性化（高レベル）される。
号ADDIN1とフューズ回路１６から出力される冗長コラム
アドレス信号RCADDの各ビットをそれぞれ比較する比較
部２８ａと、比較部２８ａの比較結果に応じて冗長判定
信号RDNを活性化する判定部２８ｂとを有している。比
較部２８ａは、冗長コラムアドレス信号RCADDに応じて
第１内部アドレス信号ADDIN1または第１内部アドレス信
号ADDIN1の反転信号を出力する回路である。比較部２８
ａは、例えば、ENOR回路で構成することができる。判定
部２８ｂは、例えば、NORゲートで構成されている。冗
長判定信号RDNは、全ての比較部２８ａが低レベルを出
力するときに活性化（高レベル）される。
【００３１】ラッチ回路２６は、図１に示したロウラッ
チ１０ａと、コラムラッチ１０ｂと、冗長ラッチ２６ａ
とを有している。コラムラッチ１０ｂは、CASアドレス
ラッチ信号EXTPZの活性化時に、第２内部アドレス信号A
DDIN2を内部に伝達する複数のCMOS伝達ゲートと、これ
等CMOS伝達ゲートを介して伝達される第２内部アドレス
信号ADDIN2をラッチし、ラッチした信号をコラムアドレ
ス信号CADD0-CADDnとして出力する複数のラッチとで構
成されている。冗長ラッチ２６ａは、CASアドレスラッ
チ信号EXTPZの活性化時に、冗長判定信号RDNを内部に伝
達するCMOS伝達ゲートと、このCMOS伝達ゲートを介して
伝達される冗長判定信号RDNをラッチし、ラッチした信
号を冗長判定信号RDN2として出力するラッチとで構成さ
れている。
チ１０ａと、コラムラッチ１０ｂと、冗長ラッチ２６ａ
とを有している。コラムラッチ１０ｂは、CASアドレス
ラッチ信号EXTPZの活性化時に、第２内部アドレス信号A
DDIN2を内部に伝達する複数のCMOS伝達ゲートと、これ
等CMOS伝達ゲートを介して伝達される第２内部アドレス
信号ADDIN2をラッチし、ラッチした信号をコラムアドレ
ス信号CADD0-CADDnとして出力する複数のラッチとで構
成されている。冗長ラッチ２６ａは、CASアドレスラッ
チ信号EXTPZの活性化時に、冗長判定信号RDNを内部に伝
達するCMOS伝達ゲートと、このCMOS伝達ゲートを介して
伝達される冗長判定信号RDNをラッチし、ラッチした信
号を冗長判定信号RDN2として出力するラッチとで構成さ
れている。
【００３２】図３は、図１に示したFCRAMの読み出し動
作の例を示している。従来と同一の動作については、説
明を省略する。まず、従来と同様に、クロック信号CLK
に同期してアクティブコマンドACTVおよびロウアドレス
R1がFCRAMに供給され（図３（ａ））、ロウアドレスR1
に対応するワード線（図示せず）が選択される。
作の例を示している。従来と同一の動作については、説
明を省略する。まず、従来と同様に、クロック信号CLK
に同期してアクティブコマンドACTVおよびロウアドレス
R1がFCRAMに供給され（図３（ａ））、ロウアドレスR1
に対応するワード線（図示せず）が選択される。
【００３３】次に、クロック信号CLKに同期して読み出
しコマンドREADおよびコラムアドレスC1（不良アドレ
ス）がFCRAMに供給される（図３（ｂ））。図２に示し
たアドレス入力回路２４のラッチ２４ｂは、入力バッフ
ァ２４ａで増幅されたコラムアドレスC1を、内部クロッ
ク信号CLKINZに同期して取り込み、取り込んだアドレス
を第１内部アドレス信号ADDIN1として出力する（図３
（ｃ））。冗長判定回路２８は、第１内部アドレス信号
ADDIN1と冗長コラムアドレス信号RCADDとを比較し、両
信号の一致に基づいて冗長判定信号RDNを活性化（高レ
ベル）する（図３（ｄ））。冗長判定信号RDNの活性化
により、プリデコーダ１２は、非活性化される。プリデ
コーダ１２の非活性化により、コラムアドレスC1に対応
する通常のメモリセルに対する動作が禁止される。アド
レス入力回路２４のバッファ２４ｃは、第１内部アドレ
ス信号ADDIN1を時間T1だけ遅らせた第２内部アドレス信
号ADDIN2を出力する（図３（ｅ））。時間T1は、冗長判
定回路２８の冗長比較に要する時間と同一である。この
ため、第２内部アドレス信号ADDIN2の出力タイミング
は、冗長判定信号RDNの活性化タイミングと同一にな
る。
しコマンドREADおよびコラムアドレスC1（不良アドレ
ス）がFCRAMに供給される（図３（ｂ））。図２に示し
たアドレス入力回路２４のラッチ２４ｂは、入力バッフ
ァ２４ａで増幅されたコラムアドレスC1を、内部クロッ
ク信号CLKINZに同期して取り込み、取り込んだアドレス
を第１内部アドレス信号ADDIN1として出力する（図３
（ｃ））。冗長判定回路２８は、第１内部アドレス信号
ADDIN1と冗長コラムアドレス信号RCADDとを比較し、両
信号の一致に基づいて冗長判定信号RDNを活性化（高レ
ベル）する（図３（ｄ））。冗長判定信号RDNの活性化
により、プリデコーダ１２は、非活性化される。プリデ
コーダ１２の非活性化により、コラムアドレスC1に対応
する通常のメモリセルに対する動作が禁止される。アド
レス入力回路２４のバッファ２４ｃは、第１内部アドレ
ス信号ADDIN1を時間T1だけ遅らせた第２内部アドレス信
号ADDIN2を出力する（図３（ｅ））。時間T1は、冗長判
定回路２８の冗長比較に要する時間と同一である。この
ため、第２内部アドレス信号ADDIN2の出力タイミング
は、冗長判定信号RDNの活性化タイミングと同一にな
る。
【００３４】冗長ラッチ回路２６ａは、CASアドレスラ
ッチ信号EXTPZに同期して冗長判定信号RDNを取り込む。
この後、従来と同様に冗長プリデコーダ２０および冗長
コラムデコーダ２２が動作し、冗長コラム線選択信号RC
Lが活性化（高レベル）される（図３（ｆ））。そし
て、冗長回路として形成されているコラムスイッチが導
通し、冗長メモリセル（図示せず）から読み出されたデ
ータが出力される。なお、図中、破線で示したタイミン
グは、従来のタイミングである。
ッチ信号EXTPZに同期して冗長判定信号RDNを取り込む。
この後、従来と同様に冗長プリデコーダ２０および冗長
コラムデコーダ２２が動作し、冗長コラム線選択信号RC
Lが活性化（高レベル）される（図３（ｆ））。そし
て、冗長回路として形成されているコラムスイッチが導
通し、冗長メモリセル（図示せず）から読み出されたデ
ータが出力される。なお、図中、破線で示したタイミン
グは、従来のタイミングである。
【００３５】冗長判定回路２８での冗長判定（時間T1）
は、ラッチ回路２６のCASアドレスラッチ信号EXTPZによ
るラッチタイミングより前に行われる。換言すれば、冗
長判定は、CASアドレスラッチ信号EXTPZと非同期に行わ
れる。冗長判定が、読み出しサイクルの早い時期に行わ
れるため、その後のアドレスデコードは、早く開始され
る。この結果、冗長メモリセルに対するアクセス時間が
短縮される。
は、ラッチ回路２６のCASアドレスラッチ信号EXTPZによ
るラッチタイミングより前に行われる。換言すれば、冗
長判定は、CASアドレスラッチ信号EXTPZと非同期に行わ
れる。冗長判定が、読み出しサイクルの早い時期に行わ
れるため、その後のアドレスデコードは、早く開始され
る。この結果、冗長メモリセルに対するアクセス時間が
短縮される。
【００３６】次に、クロック信号CLKに同期して読み出
しコマンドREADおよびコラムアドレスC2がFCRAMに供給
される。このコラムアドレスC2は、不良アドレスではな
い。このため、冗長判定回路２８は、冗長判定信号RDN
を低レベルに変化させる（図３（ｇ））。ここで、冗長
判定信号RDNの非活性化タイミングも、従来に比べ早く
なる。プリデコーダ１２は、冗長判定信号RDNの非活性
化により活性化される。冗長コラムデコーダ２２は、冗
長判定信号RDNの非活性化により、非活性化される。冗
長コラムデコーダ２２の非活性化により、冗長メモリセ
ルに対する動作が禁止される。そして、プリデコーダ１
２およびコラムデコーダ１４が動作し、コラム線選択信
号CLが活性化（高レベル）される（図３（ｈ））。コラ
ム線選択信号CLの活性化により、所定のコラムスイッチ
が導通し、メモリセル（図示せず）から読み出されたデ
ータが出力される。このように、冗長判定が早く行われ
るため、正常なアドレスに対してもコラムアドレスに対
応する回路の動作が早く開始される。この結果、通常の
メモリセルに対するアクセス時間も短縮される。
しコマンドREADおよびコラムアドレスC2がFCRAMに供給
される。このコラムアドレスC2は、不良アドレスではな
い。このため、冗長判定回路２８は、冗長判定信号RDN
を低レベルに変化させる（図３（ｇ））。ここで、冗長
判定信号RDNの非活性化タイミングも、従来に比べ早く
なる。プリデコーダ１２は、冗長判定信号RDNの非活性
化により活性化される。冗長コラムデコーダ２２は、冗
長判定信号RDNの非活性化により、非活性化される。冗
長コラムデコーダ２２の非活性化により、冗長メモリセ
ルに対する動作が禁止される。そして、プリデコーダ１
２およびコラムデコーダ１４が動作し、コラム線選択信
号CLが活性化（高レベル）される（図３（ｈ））。コラ
ム線選択信号CLの活性化により、所定のコラムスイッチ
が導通し、メモリセル（図示せず）から読み出されたデ
ータが出力される。このように、冗長判定が早く行われ
るため、正常なアドレスに対してもコラムアドレスに対
応する回路の動作が早く開始される。この結果、通常の
メモリセルに対するアクセス時間も短縮される。
【００３７】なお、特にタイミング図を示していない
が、書き込み動作についても読み出し動作と同様にアク
セス時間を短縮できる。この場合、冗長判定回路２８
は、書き込みアドレスが不良アドレスかどうかを判定す
る。
が、書き込み動作についても読み出し動作と同様にアク
セス時間を短縮できる。この場合、冗長判定回路２８
は、書き込みアドレスが不良アドレスかどうかを判定す
る。
【００３８】以上、本発明の半導体集積回路では、ラッ
チ回路２６にラッチされる前の第１内部アドレス信号AD
DIN1を使用して冗長判定した。このため、冗長判定を動
作サイクルの早い時期に行うことができる。したがっ
て、メモリセルまたは冗長メモリセルに対する読み出し
動作時間および書き込み動作時間を短縮できる。冗長判
定が動作サイクルの早い時期に行われるため、不良の救
済時（冗長判定信号RDNの活性化時）に、通常のメモリ
セルへのアクセスの禁止を早くできる。この結果、メモ
リセルの動作に関係する内部回路の不要な動作を防止で
き、消費電力を低減できる。
チ回路２６にラッチされる前の第１内部アドレス信号AD
DIN1を使用して冗長判定した。このため、冗長判定を動
作サイクルの早い時期に行うことができる。したがっ
て、メモリセルまたは冗長メモリセルに対する読み出し
動作時間および書き込み動作時間を短縮できる。冗長判
定が動作サイクルの早い時期に行われるため、不良の救
済時（冗長判定信号RDNの活性化時）に、通常のメモリ
セルへのアクセスの禁止を早くできる。この結果、メモ
リセルの動作に関係する内部回路の不要な動作を防止で
き、消費電力を低減できる。
【００３９】アドレス入力回路は、冗長判定に使用され
る第１内部アドレス信号ADDIN1と、この第１内部アドレ
ス信号ADDIN1に対して時間T1だけ遅れ、通常のコラムア
ドレスとして使用される第２内部アドレス信号ADDIN2と
を出力した。時間T1は、冗長判定回路２８における不良
アドレスの判定時間である。このため、コラムラッチ１
０ｂのラッチタイミングと冗長ラッチ２６ａのラッチタ
イミングとを同一にできる。したがって、内部回路の動
作タイミングを、正常なアドレス、冗長アドレスにかか
わりなく同一にできる。この結果、内部回路の制御が容
易になる。
る第１内部アドレス信号ADDIN1と、この第１内部アドレ
ス信号ADDIN1に対して時間T1だけ遅れ、通常のコラムア
ドレスとして使用される第２内部アドレス信号ADDIN2と
を出力した。時間T1は、冗長判定回路２８における不良
アドレスの判定時間である。このため、コラムラッチ１
０ｂのラッチタイミングと冗長ラッチ２６ａのラッチタ
イミングとを同一にできる。したがって、内部回路の動
作タイミングを、正常なアドレス、冗長アドレスにかか
わりなく同一にできる。この結果、内部回路の制御が容
易になる。
【００４０】アドレス入力回路は、外部から供給される
クロック信号CLKに同期してアドレス信号ADDを取り込
み、取り込んだ信号を、第１内部アドレス信号ADDIN1お
よび第２内部アドレス信号ADDIN2として出力した。この
ため、クロック同期式の半導体メモリにおいても、メモ
リセルまたは冗長メモリセルに対する読み出し動作およ
び書き込み動作を高速に制御できる。この結果、クロッ
ク信号CLKの周波数を高くすることが可能になる。
クロック信号CLKに同期してアドレス信号ADDを取り込
み、取り込んだ信号を、第１内部アドレス信号ADDIN1お
よび第２内部アドレス信号ADDIN2として出力した。この
ため、クロック同期式の半導体メモリにおいても、メモ
リセルまたは冗長メモリセルに対する読み出し動作およ
び書き込み動作を高速に制御できる。この結果、クロッ
ク信号CLKの周波数を高くすることが可能になる。
【００４１】冗長判定回路２８は、読み出しコマンドRE
ADとともに供給されるコラムアドレスC1を不良アドレス
かどうか判定した。このため、行アドレス信号と列アド
レス信号とが順次供給される半導体メモリにおいて、列
アドレス信号の冗長判定を高速に行うことができる。
ADとともに供給されるコラムアドレスC1を不良アドレス
かどうか判定した。このため、行アドレス信号と列アド
レス信号とが順次供給される半導体メモリにおいて、列
アドレス信号の冗長判定を高速に行うことができる。
【００４２】図４は、本発明の半導体集積回路の第２の
実施形態におけるアドレス入力回路を示している。この
実施形態は、請求項１ないし請求項３、請求項５、請求
項７に対応している。従来技術および第１の実施形態で
説明した回路・信号と同一の回路・信号については、同
一の符号を付し、これ等については、詳細な説明を省略
する。
実施形態におけるアドレス入力回路を示している。この
実施形態は、請求項１ないし請求項３、請求項５、請求
項７に対応している。従来技術および第１の実施形態で
説明した回路・信号と同一の回路・信号については、同
一の符号を付し、これ等については、詳細な説明を省略
する。
【００４３】この実施形態の半導体集積回路は、第１の
実施形態と同様のFCRAMとして形成されている。FCRAM
は、アドレス入力回路３０が第１の実施形態のアドレス
入力回路２４と相違している。アドレス入力回路３０を
除く構成は、第１の実施形態と同一である。アドレス入
力回路３０は、アドレス信号ADD0-ADDnにそれぞれ対応
して、カレントミラー回路で構成された入力バッファ３
０ａと、ラッチ３０ｂとを有している。入力バッファ３
０ａは、アドレス信号ADD0-ADDnを増幅し、増幅した信
号を第１内部アドレス信号ADDIN1として出力している。
第１内部アドレス信号ADDIN1は、クロック信号CLK（CLK
INZ）に非同期で生成されるため、より早いタイミング
で冗長判定が実行される。ラッチ３０ｂは、遅延回路DE
LAYを有している。ラッチ３０ｂは、入力バッファ３０
ａからの第１内部アドレス信号ADDIN1を内部クロック信
号CLKINZに同期して取り込み、取り込んだ信号を所定の
時間遅延させて、第２内部アドレス信号ADDIN2として出
力している。遅延回路DELAYの遅延時間は、第２内部ア
ドレス信号ADDIN2の第１内部アドレス信号ADDIN1に対す
る遅れが、冗長判定回路２８におけるアドレスの判定時
間に等しくなるように設定されている。
実施形態と同様のFCRAMとして形成されている。FCRAM
は、アドレス入力回路３０が第１の実施形態のアドレス
入力回路２４と相違している。アドレス入力回路３０を
除く構成は、第１の実施形態と同一である。アドレス入
力回路３０は、アドレス信号ADD0-ADDnにそれぞれ対応
して、カレントミラー回路で構成された入力バッファ３
０ａと、ラッチ３０ｂとを有している。入力バッファ３
０ａは、アドレス信号ADD0-ADDnを増幅し、増幅した信
号を第１内部アドレス信号ADDIN1として出力している。
第１内部アドレス信号ADDIN1は、クロック信号CLK（CLK
INZ）に非同期で生成されるため、より早いタイミング
で冗長判定が実行される。ラッチ３０ｂは、遅延回路DE
LAYを有している。ラッチ３０ｂは、入力バッファ３０
ａからの第１内部アドレス信号ADDIN1を内部クロック信
号CLKINZに同期して取り込み、取り込んだ信号を所定の
時間遅延させて、第２内部アドレス信号ADDIN2として出
力している。遅延回路DELAYの遅延時間は、第２内部ア
ドレス信号ADDIN2の第１内部アドレス信号ADDIN1に対す
る遅れが、冗長判定回路２８におけるアドレスの判定時
間に等しくなるように設定されている。
【００４４】この実施形態においても上述した第１の実
施形態と同様の効果を得ることができる。さらに、この
実施形態では、アドレス入力回路３０は、クロック信号
CLKに非同期で第１内部アドレス信号ADDIN1を出力し、
クロック信号CLKに同期して第２内部アドレス信号ADDIN
2を出力した。このため、FCRAM等のクロック同期式の半
導体メモリにおいても、メモリセルまたは冗長メモリセ
ルに対する読み出し動作および書き込み動作を高速に制
御できる。
施形態と同様の効果を得ることができる。さらに、この
実施形態では、アドレス入力回路３０は、クロック信号
CLKに非同期で第１内部アドレス信号ADDIN1を出力し、
クロック信号CLKに同期して第２内部アドレス信号ADDIN
2を出力した。このため、FCRAM等のクロック同期式の半
導体メモリにおいても、メモリセルまたは冗長メモリセ
ルに対する読み出し動作および書き込み動作を高速に制
御できる。
【００４５】図５は、本発明の半導体集積回路の第３の
実施形態におけるアドレス入力回路を示している。この
実施形態は、請求項１ないし請求項３、請求項７に対応
している。従来技術および第１の実施形態で説明した回
路・信号と同一の回路・信号については、同一の符号を
付し、これ等については、詳細な説明を省略する。この
実施形態の半導体集積回路は、第１の実施形態と同様の
FCRAMとして形成されている。FCRAMは、アドレス入力回
路３２が第１の実施形態のアドレス入力回路２４と相違
している。アドレス入力回路３２を除く構成は、第１の
実施形態と同一である。
実施形態におけるアドレス入力回路を示している。この
実施形態は、請求項１ないし請求項３、請求項７に対応
している。従来技術および第１の実施形態で説明した回
路・信号と同一の回路・信号については、同一の符号を
付し、これ等については、詳細な説明を省略する。この
実施形態の半導体集積回路は、第１の実施形態と同様の
FCRAMとして形成されている。FCRAMは、アドレス入力回
路３２が第１の実施形態のアドレス入力回路２４と相違
している。アドレス入力回路３２を除く構成は、第１の
実施形態と同一である。
【００４６】アドレス入力回路３２は、アドレス信号AD
D0-ADDnにそれぞれ対応して、カレントミラー回路およ
びインバータを縦続接続した入力バッファ３２ａと、遅
延回路３２ｂとを有している。入力バッファ３２ａは、
アドレス信号ADD0-ADDnを増幅し、増幅した信号をイン
バータで受け、この信号を第１内部アドレス信号ADDIN1
として出力している。遅延回路３２ｂは、入力バッファ
３２ａからの第１内部アドレス信号ADDIN1を所定の時間
遅延させて、第２内部アドレス信号ADDIN2として出力し
ている。遅延回路３２ｂの遅延時間は、第２内部アドレ
ス信号ADDIN2の第１内部アドレス信号ADDIN1に対する遅
れが、冗長判定回路２８におけるアドレスの判定時間に
等しくなるように設定されている。このように、アドレ
ス入力回路３２は、クロック信号CLKに非同期で動作す
る。第１内部アドレス信号ADDIN1は、クロック信号CLK
（CLKINZ）に非同期で生成されるため、より早いタイミ
ングで冗長判定が実行される。
D0-ADDnにそれぞれ対応して、カレントミラー回路およ
びインバータを縦続接続した入力バッファ３２ａと、遅
延回路３２ｂとを有している。入力バッファ３２ａは、
アドレス信号ADD0-ADDnを増幅し、増幅した信号をイン
バータで受け、この信号を第１内部アドレス信号ADDIN1
として出力している。遅延回路３２ｂは、入力バッファ
３２ａからの第１内部アドレス信号ADDIN1を所定の時間
遅延させて、第２内部アドレス信号ADDIN2として出力し
ている。遅延回路３２ｂの遅延時間は、第２内部アドレ
ス信号ADDIN2の第１内部アドレス信号ADDIN1に対する遅
れが、冗長判定回路２８におけるアドレスの判定時間に
等しくなるように設定されている。このように、アドレ
ス入力回路３２は、クロック信号CLKに非同期で動作す
る。第１内部アドレス信号ADDIN1は、クロック信号CLK
（CLKINZ）に非同期で生成されるため、より早いタイミ
ングで冗長判定が実行される。
【００４７】この実施形態においても、上述した第１お
よび第２の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、アドレス入力回路３２を、
クロック信号CLKに非同期で動作させた。このため、図
１に示したラッチ回路２６以降の回路の動作を早く開始
できる。この結果、メモリセルおよび冗長メモリセルに
対する読み出し動作および書き込み動作をさらに高速に
制御できる。
よび第２の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、アドレス入力回路３２を、
クロック信号CLKに非同期で動作させた。このため、図
１に示したラッチ回路２６以降の回路の動作を早く開始
できる。この結果、メモリセルおよび冗長メモリセルに
対する読み出し動作および書き込み動作をさらに高速に
制御できる。
【００４８】図６は、本発明の半導体集積回路の第４の
実施形態を示している。この実施形態は、請求項１ない
し請求項４、請求項６、請求項７に対応している。従来
技術および第１の実施形態で説明した回路・信号と同一
の回路・信号については、同一の符号を付し、これ等に
ついては、詳細な説明を省略する。この実施形態の半導
体集積回路は、FCRAMとして形成されている。このFCRAM
は、チップの外部からロウアドレス信号RADとコラムア
ドレス信号CADとを同時に受け（アドレスノンマルチプ
レクス方式）、読み出し動作または書き込み動作を実行
する機能を有している。
実施形態を示している。この実施形態は、請求項１ない
し請求項４、請求項６、請求項７に対応している。従来
技術および第１の実施形態で説明した回路・信号と同一
の回路・信号については、同一の符号を付し、これ等に
ついては、詳細な説明を省略する。この実施形態の半導
体集積回路は、FCRAMとして形成されている。このFCRAM
は、チップの外部からロウアドレス信号RADとコラムア
ドレス信号CADとを同時に受け（アドレスノンマルチプ
レクス方式）、読み出し動作または書き込み動作を実行
する機能を有している。
【００４９】FCRAMは、入力回路３４、コマンドデコー
ダ３６、入力バッファ６、アドレス入力回路３８、ラッ
チ回路２６、プリデコーダ１２、コラムデコーダ１４、
ヒューズ回路１６、冗長判定回路２８、冗長プリデコー
ダ２０、および冗長コラムデコーダ２２を有している。
入力バッファ６、ラッチ回路２６、プリデコーダ１２、
コラムデコーダ１４、ヒューズ回路１６、冗長判定回路
２８、冗長プリデコーダ２０、および冗長コラムデコー
ダ２２は、第１の実施形態と同一であり、これ等回路の
接続関係も同一である。
ダ３６、入力バッファ６、アドレス入力回路３８、ラッ
チ回路２６、プリデコーダ１２、コラムデコーダ１４、
ヒューズ回路１６、冗長判定回路２８、冗長プリデコー
ダ２０、および冗長コラムデコーダ２２を有している。
入力バッファ６、ラッチ回路２６、プリデコーダ１２、
コラムデコーダ１４、ヒューズ回路１６、冗長判定回路
２８、冗長プリデコーダ２０、および冗長コラムデコー
ダ２２は、第１の実施形態と同一であり、これ等回路の
接続関係も同一である。
【００５０】入力回路３４は、コマンド信号/CS、FN1、
FN2（これらをまとめてコマンド信号CMDとも称する）を
受ける入力バッファ３４ａと、受けた信号を内部クロッ
ク信号CLKINZに同期して取り込むラッチ２ｂとを有して
いる。コマンドデコーダ３６は、取り込んだコマンド信
号を解読し、解読結果に応じてコマンド信号ACT、およ
びRASアドレスラッチ信号ERALPZ、CASアドレスラッチ信
号EXTPZ等を出力している。
FN2（これらをまとめてコマンド信号CMDとも称する）を
受ける入力バッファ３４ａと、受けた信号を内部クロッ
ク信号CLKINZに同期して取り込むラッチ２ｂとを有して
いる。コマンドデコーダ３６は、取り込んだコマンド信
号を解読し、解読結果に応じてコマンド信号ACT、およ
びRASアドレスラッチ信号ERALPZ、CASアドレスラッチ信
号EXTPZ等を出力している。
【００５１】図７は、アドレス入力回路３８の詳細を示
している。アドレス入力回路３８は、ロウアドレス信号
RADおよびコラムアドレス信号CADをそれぞれ受ける入力
バッファ２４ａと、受けたアドレス信号を内部クロック
信号CLKINZに同期してそれぞれ取り込むラッチ２４ｂ
と、コラムアドレス信号CADに対応してそれぞれ形成さ
れたバッファ２４ｃとを有している。入力バッファ２４
ａ、ラッチ２４ｂ、およびバッファ２４ｃは、図２に示
した回路と同一である。ロウコラムアドレス信号RADに
対応するラッチ２４ｂは、取り込んだ信号を内部ロウア
ドレス信号RADDINとして出力している。コラムアドレス
信号CADに対応するラッチ２４ｂは、取り込んだ信号を
第１内部アドレス信号ADDIN1として出力している。バッ
ファ２４ｃは、第１内部アドレス信号ADDIN1を受け、受
けた信号を所定時間T1だけ遅延させ、内部コラムアドレ
ス信号CADDIN（第２内部アドレス信号）として出力して
いる。時間T1は、図６に示した冗長判定回路２８が冗長
判定に要する時間である。
している。アドレス入力回路３８は、ロウアドレス信号
RADおよびコラムアドレス信号CADをそれぞれ受ける入力
バッファ２４ａと、受けたアドレス信号を内部クロック
信号CLKINZに同期してそれぞれ取り込むラッチ２４ｂ
と、コラムアドレス信号CADに対応してそれぞれ形成さ
れたバッファ２４ｃとを有している。入力バッファ２４
ａ、ラッチ２４ｂ、およびバッファ２４ｃは、図２に示
した回路と同一である。ロウコラムアドレス信号RADに
対応するラッチ２４ｂは、取り込んだ信号を内部ロウア
ドレス信号RADDINとして出力している。コラムアドレス
信号CADに対応するラッチ２４ｂは、取り込んだ信号を
第１内部アドレス信号ADDIN1として出力している。バッ
ファ２４ｃは、第１内部アドレス信号ADDIN1を受け、受
けた信号を所定時間T1だけ遅延させ、内部コラムアドレ
ス信号CADDIN（第２内部アドレス信号）として出力して
いる。時間T1は、図６に示した冗長判定回路２８が冗長
判定に要する時間である。
【００５２】図８は、図６に示したFCRAMの読み出し動
作の例を示している。従来および第１の実施形態と同一
の動作については、説明を省略する。まず、クロック信
号CLKに同期して読み出し動作を示すコマンド信号CMDお
よびロウアドレスR1、コラムアドレスC1がFCRAMに供給
される（図８（ａ））。ここで、コラムアドレスC1は、
不良アドレスである。
作の例を示している。従来および第１の実施形態と同一
の動作については、説明を省略する。まず、クロック信
号CLKに同期して読み出し動作を示すコマンド信号CMDお
よびロウアドレスR1、コラムアドレスC1がFCRAMに供給
される（図８（ａ））。ここで、コラムアドレスC1は、
不良アドレスである。
【００５３】アドレス入力回路３８は、内部クロック信
号CLKINZに同期してロウアドレスR1およびコラムアドレ
スC1を取り込み、取り込んだ信号を内部ロウアドレス信
号RADDINおよび第１内部アドレス信号ADDIN1（コラムア
ドレスC1）として出力する（図８（ｂ）、（ｃ））。ロ
ウラッチ１０ａは、RASアドレスラッチ信号ERALPZに同
期して内部ロウアドレス信号RADDINを取り込み、取り込
んだ信号をロウアドレス信号RADDとして出力する（図８
（ｄ））。ロウアドレスに対応する内部回路は、ロウア
ドレスRADDを受け、所定のワード線を選択する処理を行
う。
号CLKINZに同期してロウアドレスR1およびコラムアドレ
スC1を取り込み、取り込んだ信号を内部ロウアドレス信
号RADDINおよび第１内部アドレス信号ADDIN1（コラムア
ドレスC1）として出力する（図８（ｂ）、（ｃ））。ロ
ウラッチ１０ａは、RASアドレスラッチ信号ERALPZに同
期して内部ロウアドレス信号RADDINを取り込み、取り込
んだ信号をロウアドレス信号RADDとして出力する（図８
（ｄ））。ロウアドレスに対応する内部回路は、ロウア
ドレスRADDを受け、所定のワード線を選択する処理を行
う。
【００５４】冗長判定回路２８は、第１内部アドレス信
号ADDIN1と冗長コラムアドレス信号RCADDとを比較し、
冗長判定信号RDNを活性化（高レベル）する（図８
（ｅ））。また、アドレス入力回路３８は、第１内部ア
ドレス信号ADDIN1を時間T1だけ遅延させ、この信号を内
部コラムアドレス信号CADDINとして出力する（図８
（ｆ））。この後、図３と同様に、冗長コラム線選択信
号RCLが活性化され、冗長メモリセルに保持されている
データの読み出し動作が実行される（図８（ｇ））。
号ADDIN1と冗長コラムアドレス信号RCADDとを比較し、
冗長判定信号RDNを活性化（高レベル）する（図８
（ｅ））。また、アドレス入力回路３８は、第１内部ア
ドレス信号ADDIN1を時間T1だけ遅延させ、この信号を内
部コラムアドレス信号CADDINとして出力する（図８
（ｆ））。この後、図３と同様に、冗長コラム線選択信
号RCLが活性化され、冗長メモリセルに保持されている
データの読み出し動作が実行される（図８（ｇ））。
【００５５】次に、クロック信号CLKに同期して読み出
し動作を示すコマンド信号CMDおよびロウアドレスR2、
コラムアドレスC2がFCRAMに供給される（図８
（ｈ））。ここで、コラムアドレスC2は、不良アドレス
でない。この後、図３と同様に、コラム線選択信号CLが
活性化され、通常のメモリセルに保持されているデータ
の読み出し動作が実行される（図８（ｉ））。
し動作を示すコマンド信号CMDおよびロウアドレスR2、
コラムアドレスC2がFCRAMに供給される（図８
（ｈ））。ここで、コラムアドレスC2は、不良アドレス
でない。この後、図３と同様に、コラム線選択信号CLが
活性化され、通常のメモリセルに保持されているデータ
の読み出し動作が実行される（図８（ｉ））。
【００５６】このように、本発明を、アドレスノンマル
チプレクス方式のFCRAMに適用した場合も、上述した第
１の実施形態と同様の効果を得ることができる。なお、
上述した実施形態では、本発明をコラムアドレスの冗長
回路に適用した例について述べた。本発明はかかる実施
形態に限定されるものではない。例えば、本発明をロウ
アドレスの冗長回路に適用しても良い（請求項６に対応
する）。さらに、本発明をコラムアドレスの冗長回路お
よびロウアドレスの冗長回路の両方に適用しても良い。
チプレクス方式のFCRAMに適用した場合も、上述した第
１の実施形態と同様の効果を得ることができる。なお、
上述した実施形態では、本発明をコラムアドレスの冗長
回路に適用した例について述べた。本発明はかかる実施
形態に限定されるものではない。例えば、本発明をロウ
アドレスの冗長回路に適用しても良い（請求項６に対応
する）。さらに、本発明をコラムアドレスの冗長回路お
よびロウアドレスの冗長回路の両方に適用しても良い。
【００５７】上述した実施形態では、本発明をFCRAMに
適用した例について述べた。しかしながら、本発明はか
かる実施形態に限定されるものではない。例えば、本発
明をSDRAM等の他のDRAM、またはSRAM等の半導体メモリ
に適用してもよい。あるいは、DRAMのメモリコアを内蔵
したシステムLSIに適用してもよい。また、本発明が適
用される半導体製造プロセスは、CMOSプロセスに限られ
ず、Bi-CMOSプロセスでもよい。
適用した例について述べた。しかしながら、本発明はか
かる実施形態に限定されるものではない。例えば、本発
明をSDRAM等の他のDRAM、またはSRAM等の半導体メモリ
に適用してもよい。あるいは、DRAMのメモリコアを内蔵
したシステムLSIに適用してもよい。また、本発明が適
用される半導体製造プロセスは、CMOSプロセスに限られ
ず、Bi-CMOSプロセスでもよい。
【００５８】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
【００５９】
【発明の効果】請求項１の半導体集積回路では、冗長判
定を早いタイミングで行うことができ、メモリセルまた
は冗長メモリセルに対する読み出し動作時間および書き
込み動作時間を短縮できる。また、冗長判定がメモリ動
作の早い時期に行われるため、不良の救済時に、通常の
メモリセルへのアクセスを早く禁止できる。この結果、
メモリセルの動作に関係する内部回路の不要な動作を防
止でき、消費電力が低減される。
定を早いタイミングで行うことができ、メモリセルまた
は冗長メモリセルに対する読み出し動作時間および書き
込み動作時間を短縮できる。また、冗長判定がメモリ動
作の早い時期に行われるため、不良の救済時に、通常の
メモリセルへのアクセスを早く禁止できる。この結果、
メモリセルの動作に関係する内部回路の不要な動作を防
止でき、消費電力が低減される。
【００６０】請求項２および請求項３の半導体集積回路
では、ラッチ回路のラッチタイミングと冗長ラッチ回路
のラッチタイミングとを同一にすることができる。した
がって、内部回路の動作タイミングを、正常なアドレ
ス、冗長アドレスにかかわりなく同一にできる。この結
果、内部回路の制御が容易になる。請求項４および請求
項５の半導体集積回路では、クロック同期式の半導体集
積回路において、メモリセルまたは冗長メモリセルに対
する読み出し動作および書き込み動作の制御を高速にで
きる。この結果、クロック信号の周波数を高くすること
が可能になる。
では、ラッチ回路のラッチタイミングと冗長ラッチ回路
のラッチタイミングとを同一にすることができる。した
がって、内部回路の動作タイミングを、正常なアドレ
ス、冗長アドレスにかかわりなく同一にできる。この結
果、内部回路の制御が容易になる。請求項４および請求
項５の半導体集積回路では、クロック同期式の半導体集
積回路において、メモリセルまたは冗長メモリセルに対
する読み出し動作および書き込み動作の制御を高速にで
きる。この結果、クロック信号の周波数を高くすること
が可能になる。
【００６１】請求項６の半導体集積回路では、例えば、
行アドレス信号と列アドレス信号とが順次供給される半
導体集積回路において、行アドレス信号の冗長判定を高
速に行うことができる。請求項７の半導体集積回路で
は、例えば、行アドレス信号と列アドレス信号とが順次
供給される半導体集積回路において、列アドレス信号の
冗長判定を高速に行うことができる。
行アドレス信号と列アドレス信号とが順次供給される半
導体集積回路において、行アドレス信号の冗長判定を高
速に行うことができる。請求項７の半導体集積回路で
は、例えば、行アドレス信号と列アドレス信号とが順次
供給される半導体集積回路において、列アドレス信号の
冗長判定を高速に行うことができる。
【図１】本発明の半導体集積回路の第１の実施形態を示
すブロック図である。
すブロック図である。
【図２】図１の要部を示す回路図である。
【図３】図１の半導体集積回路の読み出し動作を示すタ
イミング図である。
イミング図である。
【図４】本発明の半導体集積回路の第２の実施形態にお
ける要部を示すブロック図である。
ける要部を示すブロック図である。
【図５】本発明の半導体集積回路の第３の実施形態にお
ける要部を示すブロック図である。
ける要部を示すブロック図である。
【図６】本発明の半導体集積回路の第４の実施形態を示
すブロック図である。
すブロック図である。
【図７】図６のアドレス入力回路の詳細を示す回路図で
ある。
ある。
【図８】図６の半導体集積回路の読み出し動作を示すタ
イミング図である。
イミング図である。
【図９】従来の半導体集積回路を示すブロック図であ
る。
る。
【図１０】従来の半導体集積回路の読み出し動作を示す
タイミング図である。
タイミング図である。
２ 入力回路 ４ コマンドデコーダ ６ 入力バッファ １０ａ ロウラッチ １０ｂ コラムラッチ １２ プリデコーダ １４ コラムデコーダ １６ ヒューズ回路 １８ａ 比較部 １８ｂ 判定部 ２０ 冗長プリデコーダ ２２ 冗長コラムデコーダ ２４ アドレス入力回路 ２４ａ 入力バッファ ２４ｂ ラッチ ２４ｃ バッファ ２６ ラッチ回路 ２６ａ 冗長ラッチ ２８ 冗長判定回路 ３０ アドレス入力回路 ３０ａ 入力バッファ ３０ｂ ラッチ ３２ アドレス入力回路 ３２ａ 入力バッファ ３２ｂ 遅延回路 ３４ 入力回路 ３６ コマンドデコーダ ３８ アドレス入力回路 ACT コマンド信号 ADD（ADD0-ADDn） アドレス信号 ADDIN1 第１内部アドレス信号 ADDIN2 第２内部アドレス信号 CAD コラムアドレス信号 CADD0-CADDn コラムアドレス信号 CADDIN 内部コラムアドレス信号 CLK クロック信号 CLKINZ 内部クロック信号 CMD コマンド信号 DELAY 遅延回路 EXTPZ CASアドレスラッチ信号 FN1、FN2 コマンド信号 RAD ロウアドレス信号 RADDIN 内部ロウアドレス信号 RDN 冗長判定信号 RDNADD 冗長アドレス信号
Claims (7)
- 【請求項１】 メモリセル、および不良を救済するため
の冗長メモリセルと、 外部から供給されるアドレス信号を受け、受けた信号を
内部アドレス信号として出力するアドレス入力回路と、 前記内部アドレス信号を取り込み、取り込んだ信号を内
部回路の動作タイミングに合わせて該内部回路に供給す
るラッチ回路と、 前記内部アドレス信号を受け、該内部アドレス信号が不
良アドレスかどうかを判定し、判定結果を冗長判定信号
として出力する冗長判定回路と、 前記冗長判定信号を取り込み、取り込んだ信号を前記内
部回路の動作タイミングに合わせて該内部回路に供給す
る冗長ラッチ回路とを備えていることを特徴とする半導
体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記アドレス入力回路が出力する前記内部アドレス信号
は、第１内部アドレス信号と、該第１内部アドレス信号
より遅いタイミングで出力される第２内部アドレス信号
とで構成され、 前記冗長判定回路は、第１内部アドレス信号を前記内部
アドレス信号として受け、 前記ラッチ回路は、第２内部アドレス信号を前記内部ア
ドレス信号として取り込むことを特徴とする半導体集積
回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、 前記第２内部アドレス信号の前記第１内部アドレス信号
に対する遅れ時間は、前記冗長判定回路における不良ア
ドレスの判定時間に合わせて設定されていることを特徴
とする半導体集積回路。 - 【請求項４】 請求項３記載の半導体集積回路におい
て、 前記アドレス入力回路は、外部から供給されるクロック
信号に同期して前記第１内部アドレス信号および前記第
２内部アドレス信号を出力することを特徴とする半導体
集積回路。 - 【請求項５】 請求項３記載の半導体集積回路におい
て、 前記アドレス入力回路は、外部から供給されるクロック
信号に非同期で前記第１内部アドレス信号を出力し、前
記クロック信号に同期して前記第２内部アドレス信号を
出力することを特徴とする半導体集積回路。 - 【請求項６】 請求項１記載の半導体集積回路におい
て、 前記アドレス入力回路は、前記アドレス信号を２回に分
けて受け、 前記冗長判定回路は、最初に受けた前記アドレス信号が
不良アドレスかどうかを判定することを特徴とする半導
体集積回路。 - 【請求項７】 請求項１記載の半導体集積回路におい
て、 前記アドレス入力回路は、前記アドレス信号を２回に分
けて受け、 前記冗長判定回路は、２番目に受けた前記アドレス信号
が不良アドレスかどうかを判定することを特徴とする半
導体集積回路。
Priority Applications (4)
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|---|---|---|---|
| JP2000127261A JP3910002B2 (ja) | 2000-04-27 | 2000-04-27 | 半導体集積回路 |
| US09/839,306 US6462993B2 (en) | 2000-04-27 | 2001-04-23 | Semiconductor integrated circuit |
| TW090109877A TW483148B (en) | 2000-04-27 | 2001-04-25 | Semiconductor integrated circuit |
| KR1020010022585A KR100594413B1 (ko) | 2000-04-27 | 2001-04-26 | 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000127261A JP3910002B2 (ja) | 2000-04-27 | 2000-04-27 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
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| JP3910002B2 JP3910002B2 (ja) | 2007-04-25 |
Family
ID=18636887
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000127261A Expired - Fee Related JP3910002B2 (ja) | 2000-04-27 | 2000-04-27 | 半導体集積回路 |
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| Country | Link |
|---|---|
| US (1) | US6462993B2 (ja) |
| JP (1) | JP3910002B2 (ja) |
| KR (1) | KR100594413B1 (ja) |
| TW (1) | TW483148B (ja) |
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| JP2009181632A (ja) * | 2008-01-30 | 2009-08-13 | Fujitsu Microelectronics Ltd | 半導体メモリ、半導体メモリの動作方法およびメモリシステム |
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|---|---|---|---|---|
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| KR100735568B1 (ko) * | 2006-01-23 | 2007-07-04 | 삼성전자주식회사 | 반도체 칩의 옵션회로 및 방법 |
| KR100933667B1 (ko) * | 2007-11-02 | 2009-12-23 | 주식회사 하이닉스반도체 | 버스 반전 기술을 적용한 반도체 메모리 장치 |
| US8077531B2 (en) * | 2008-01-16 | 2011-12-13 | Hynix Semiconductor Inc. | Semiconductor integrated circuit including column redundancy fuse block |
| WO2009116117A1 (ja) * | 2008-03-19 | 2009-09-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体メモリ、システム、半導体メモリの動作方法および半導体メモリの製造方法 |
| TWI408697B (zh) * | 2009-08-05 | 2013-09-11 | Etron Technology Inc | 記憶體裝置與記憶體控制方法 |
| KR102433098B1 (ko) * | 2018-02-26 | 2022-08-18 | 에스케이하이닉스 주식회사 | 어드레스 생성회로, 어드레스 및 커맨드 생성회로 및 반도체 시스템 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2742220B2 (ja) * | 1994-09-09 | 1998-04-22 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP3360035B2 (ja) * | 1998-12-10 | 2002-12-24 | エヌイーシーマイクロシステム株式会社 | 半導体記憶装置 |
-
2000
- 2000-04-27 JP JP2000127261A patent/JP3910002B2/ja not_active Expired - Fee Related
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2001
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