JP2001308229A - 電子装置 - Google Patents
電子装置Info
- Publication number
- JP2001308229A JP2001308229A JP2000119930A JP2000119930A JP2001308229A JP 2001308229 A JP2001308229 A JP 2001308229A JP 2000119930 A JP2000119930 A JP 2000119930A JP 2000119930 A JP2000119930 A JP 2000119930A JP 2001308229 A JP2001308229 A JP 2001308229A
- Authority
- JP
- Japan
- Prior art keywords
- ceramic layer
- electronic component
- thickness
- sealing resin
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 電子部品３の各電極と外部電気回路との間の
正常な電気的接続が絶たれてしまう。 【解決手段】 上面に電子部品３を搭載するための搭載
部１ａを、下面に複数の外部接続用メタライズパッド６
を有する厚みが0.05〜0.1ｍｍで一辺の長さが0.5〜50ｍ
ｍの第一セラミック層１と、搭載部１ａに搭載され、厚
みが0.1〜0.2ｍｍの電子部品４と、第一セラミック層１
上に電子部品３を取り囲むように積層された厚みが0.1
〜0.2ｍｍで幅が0.2〜20ｍｍの第二セラミック層２と、
第一セラミック層１または第二セラミック層２の上面か
ら第一セラミック層１の下面にかけて導出した複数のメ
タライズ配線導体５と、第一セラミック層１および第二
セラミック層２および電子部品３上に電子部品３を封止
するように略平坦な上面を有して固着され、電子部品３
の上面からの厚みが0.1〜0.2ｍｍの封止樹脂層４とから
成る電子装置である。
正常な電気的接続が絶たれてしまう。 【解決手段】 上面に電子部品３を搭載するための搭載
部１ａを、下面に複数の外部接続用メタライズパッド６
を有する厚みが0.05〜0.1ｍｍで一辺の長さが0.5〜50ｍ
ｍの第一セラミック層１と、搭載部１ａに搭載され、厚
みが0.1〜0.2ｍｍの電子部品４と、第一セラミック層１
上に電子部品３を取り囲むように積層された厚みが0.1
〜0.2ｍｍで幅が0.2〜20ｍｍの第二セラミック層２と、
第一セラミック層１または第二セラミック層２の上面か
ら第一セラミック層１の下面にかけて導出した複数のメ
タライズ配線導体５と、第一セラミック層１および第二
セラミック層２および電子部品３上に電子部品３を封止
するように略平坦な上面を有して固着され、電子部品３
の上面からの厚みが0.1〜0.2ｍｍの封止樹脂層４とから
成る電子装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、メタライズ配線導
体を有するセラミック層上に電子部品を搭載するととも
に、これらのセラミック層および電子部品上に電子部品
を封止する封止樹脂層を固着して成る電子装置に関する
ものである。
体を有するセラミック層上に電子部品を搭載するととも
に、これらのセラミック層および電子部品上に電子部品
を封止する封止樹脂層を固着して成る電子装置に関する
ものである。
【０００２】
【従来の技術】従来、コンピュータ等の電子機器に使用
される樹脂封止型の電子装置として、例えば図５に断面
図で示すように、その上面中央部に電子部品24を搭載す
るための搭載部21ａを、その下面にタングステン粉末メ
タライズ等の金属粉末メタライズから成る外部接続用メ
タライズパッド22を有するとともに、その上面から下面
にかけて同じくタングステン粉末メタライズ等の金属粉
末メタライズから成り、外部接続用メタライズパッド22
に電気的に接続された複数のメタライズ配線導体23を配
設して成る酸化アルミニウム質焼結体等のセラミックス
材料から成る略四角平板状のセラミック基体21の搭載部
21ａに電子部品24を搭載するとともにこの電子部品24の
各電極をボンディングワイヤ25を介してメタライズ配線
導体23に電気的に接続し、しかる後、セラミック基体21
および電子部品24上に電子部品24およびボンディングワ
イヤ25を覆うようにしてエポキシ樹脂等の熱硬化性樹脂
から成る封止樹脂層26を固着させることにより電子部品
24を気密に封止して成る電子装置が知られている。
される樹脂封止型の電子装置として、例えば図５に断面
図で示すように、その上面中央部に電子部品24を搭載す
るための搭載部21ａを、その下面にタングステン粉末メ
タライズ等の金属粉末メタライズから成る外部接続用メ
タライズパッド22を有するとともに、その上面から下面
にかけて同じくタングステン粉末メタライズ等の金属粉
末メタライズから成り、外部接続用メタライズパッド22
に電気的に接続された複数のメタライズ配線導体23を配
設して成る酸化アルミニウム質焼結体等のセラミックス
材料から成る略四角平板状のセラミック基体21の搭載部
21ａに電子部品24を搭載するとともにこの電子部品24の
各電極をボンディングワイヤ25を介してメタライズ配線
導体23に電気的に接続し、しかる後、セラミック基体21
および電子部品24上に電子部品24およびボンディングワ
イヤ25を覆うようにしてエポキシ樹脂等の熱硬化性樹脂
から成る封止樹脂層26を固着させることにより電子部品
24を気密に封止して成る電子装置が知られている。
【０００３】この電子装置は、外部接続用メタライズパ
ッド22を図示しない外部電気回路基板の接続用導体に半
田等の導電性接合材を介して接合させることにより外部
電気回路基板上に実装され、同時に搭載される電子部品
の各電極が外部電気回路に電気的に接続されるようにな
っている。
ッド22を図示しない外部電気回路基板の接続用導体に半
田等の導電性接合材を介して接合させることにより外部
電気回路基板上に実装され、同時に搭載される電子部品
の各電極が外部電気回路に電気的に接続されるようにな
っている。
【０００４】
【発明が解決しようとする課題】この従来の電子装置
は、セラミック基体21を形成する酸化アルミニウム質焼
結体等のセラミックス材料の熱膨張係数が約４〜10×10
-6／℃であるのに対し、電子部品24を気密に封止する封
止樹脂層26を形成するエポキシ樹脂等の熱硬化性樹脂の
熱膨張係数が30〜50×10-6／℃であり、セラミック基体
21と封止樹脂層26との熱膨張係数が大きく相違する。そ
して、この電子装置を半田等の導電性接合材を介して外
部電気回路基板に実装すると、実装の際に印加される高
温から常温に冷却される過程でセラミック基体21と封止
樹脂層26との熱膨張係数の差に起因して発生する応力に
よりセラミック基体21の外周部が封止樹脂層26側に反ろ
うとし、その結果、セラミック基体21の下面外周部に位
置する外部接続用メタライズパッド22と外部電気回路基
板の接続用導体とを接続している導電性接合材に大きな
引っ張り応力が印加されてしまう。この導電性接合材に
印加されている引っ張り応力は、電子部品24が作動する
こと等により電子装置が加熱されると緩和されて小さい
ものとなり、電子部品24が作動を停止する等して電子装
置が冷却されると再び大きなものとなる。そして、この
電子装置によれば、電子装置を外部電気回路基板に実装
した後、電子部品24の作動や停止等による加熱および冷
却が繰り返し行なわれると、これに伴って電子装置の外
部接続用メタライズパッド22と外部電気回路基板の接続
用導体とを接続している導電性接合材に大きな引っ張り
応力が繰り返し印加されることとなり、その結果、つい
には導電性接合材が疲労破壊を起こして破断してしま
い、これにより電子部品24の各電極と外部電気回路との
間の正常な電気的接続が絶たれてしまうという問題点を
有していた。なお、このような傾向は電子装置が例えば
0.5ｍｍ以下の薄型になるほど顕著となる。
は、セラミック基体21を形成する酸化アルミニウム質焼
結体等のセラミックス材料の熱膨張係数が約４〜10×10
-6／℃であるのに対し、電子部品24を気密に封止する封
止樹脂層26を形成するエポキシ樹脂等の熱硬化性樹脂の
熱膨張係数が30〜50×10-6／℃であり、セラミック基体
21と封止樹脂層26との熱膨張係数が大きく相違する。そ
して、この電子装置を半田等の導電性接合材を介して外
部電気回路基板に実装すると、実装の際に印加される高
温から常温に冷却される過程でセラミック基体21と封止
樹脂層26との熱膨張係数の差に起因して発生する応力に
よりセラミック基体21の外周部が封止樹脂層26側に反ろ
うとし、その結果、セラミック基体21の下面外周部に位
置する外部接続用メタライズパッド22と外部電気回路基
板の接続用導体とを接続している導電性接合材に大きな
引っ張り応力が印加されてしまう。この導電性接合材に
印加されている引っ張り応力は、電子部品24が作動する
こと等により電子装置が加熱されると緩和されて小さい
ものとなり、電子部品24が作動を停止する等して電子装
置が冷却されると再び大きなものとなる。そして、この
電子装置によれば、電子装置を外部電気回路基板に実装
した後、電子部品24の作動や停止等による加熱および冷
却が繰り返し行なわれると、これに伴って電子装置の外
部接続用メタライズパッド22と外部電気回路基板の接続
用導体とを接続している導電性接合材に大きな引っ張り
応力が繰り返し印加されることとなり、その結果、つい
には導電性接合材が疲労破壊を起こして破断してしま
い、これにより電子部品24の各電極と外部電気回路との
間の正常な電気的接続が絶たれてしまうという問題点を
有していた。なお、このような傾向は電子装置が例えば
0.5ｍｍ以下の薄型になるほど顕著となる。
【０００５】本発明は、上述の問題点に鑑み案出された
ものであり、その目的は搭載する電子部品の各電極を所
定の外部電気回路に長期間にわたり確実に接続させるこ
とができる薄型の電子装置を提供することにある。
ものであり、その目的は搭載する電子部品の各電極を所
定の外部電気回路に長期間にわたり確実に接続させるこ
とができる薄型の電子装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の電子装置は、上
面に電子部品を搭載するための搭載部を、下面に電子部
品を外部に電気的に接続するための複数の外部接続用メ
タライズパッドを有する厚みが0.05〜0.1ｍｍで一辺の
長さが0.5〜50ｍｍの略四角平板状の第一セラミック層
と、第一セラミック層の搭載部に搭載され、その主面に
複数の電極を有する厚みが0.1〜0.2ｍｍの電子部品と、
第一セラミック層と略同じ外形寸法で第一セラミック層
上に電子部品を取り囲むように積層された厚みが0.1〜
0.2ｍｍで幅が0.2〜20ｍｍの枠状の第二セラミック層
と、第一セラミック層または第二セラミック層の上面か
ら第一セラミック層の下面にかけて導出し、電子部品の
電極および外部接続用メタライズパッドに電気的に接続
された複数のメタライズ配線導体と、第一セラミック層
および第二セラミック層および電子部品上に電子部品を
封止するように略平坦な上面を有して固着され、電子部
品の上面からの厚みが０．１〜０．２ｍｍの封止樹脂層
とから成ることを特徴とするものである。
面に電子部品を搭載するための搭載部を、下面に電子部
品を外部に電気的に接続するための複数の外部接続用メ
タライズパッドを有する厚みが0.05〜0.1ｍｍで一辺の
長さが0.5〜50ｍｍの略四角平板状の第一セラミック層
と、第一セラミック層の搭載部に搭載され、その主面に
複数の電極を有する厚みが0.1〜0.2ｍｍの電子部品と、
第一セラミック層と略同じ外形寸法で第一セラミック層
上に電子部品を取り囲むように積層された厚みが0.1〜
0.2ｍｍで幅が0.2〜20ｍｍの枠状の第二セラミック層
と、第一セラミック層または第二セラミック層の上面か
ら第一セラミック層の下面にかけて導出し、電子部品の
電極および外部接続用メタライズパッドに電気的に接続
された複数のメタライズ配線導体と、第一セラミック層
および第二セラミック層および電子部品上に電子部品を
封止するように略平坦な上面を有して固着され、電子部
品の上面からの厚みが０．１〜０．２ｍｍの封止樹脂層
とから成ることを特徴とするものである。
【０００７】本発明の電子装置によれば、厚みが0.05〜
0.1ｍｍで一辺の長さが0.5〜50ｍｍの略四角平板状の第
一セラミック層の搭載部に、厚みが0.1〜0.2ｍｍの電子
部品を搭載するとともに、第一セラミック層の上に電子
部品を取り囲むようにして第一セラミック層と略同じ外
形寸法の厚みが0.1〜0.2ｍｍで幅が0.2〜20ｍｍの枠状
の第二セラミック層を積層し、これらの上に電子部品の
上面からの厚みが0.1〜0.2ｍｍで略平坦な上面を有する
封止樹脂層を固着させたことから、全体の厚みが例えば
0.5ｍｍ以下の薄型であるにもかかわらず、熱応力によ
る反りが小さく、搭載する電子部品を外部電気回路に長
期間にわたり確実に接続することができる。
0.1ｍｍで一辺の長さが0.5〜50ｍｍの略四角平板状の第
一セラミック層の搭載部に、厚みが0.1〜0.2ｍｍの電子
部品を搭載するとともに、第一セラミック層の上に電子
部品を取り囲むようにして第一セラミック層と略同じ外
形寸法の厚みが0.1〜0.2ｍｍで幅が0.2〜20ｍｍの枠状
の第二セラミック層を積層し、これらの上に電子部品の
上面からの厚みが0.1〜0.2ｍｍで略平坦な上面を有する
封止樹脂層を固着させたことから、全体の厚みが例えば
0.5ｍｍ以下の薄型であるにもかかわらず、熱応力によ
る反りが小さく、搭載する電子部品を外部電気回路に長
期間にわたり確実に接続することができる。
【０００８】さらに、本発明の電子装置によれば、封止
樹脂層のヤング率を１〜８ＧＰａとするとともに封止樹
脂層の第一セラミック層および第二セラミック層に対す
る密着強度を５ＭＰａ以上とすることにより、電子装置
を外部電気回路基板に実装する際に第一セラミック層お
よび第二セラミック層と封止樹脂層との熱膨張係数の差
に起因して発生する応力を、封止樹脂層が適度に弾性変
形することによって良好に吸収可能であるとともに、封
止樹脂層が第一セラミック層および第二セラミック層に
強固に密着して両者間に剥離が発生することを有効に防
止することができる。
樹脂層のヤング率を１〜８ＧＰａとするとともに封止樹
脂層の第一セラミック層および第二セラミック層に対す
る密着強度を５ＭＰａ以上とすることにより、電子装置
を外部電気回路基板に実装する際に第一セラミック層お
よび第二セラミック層と封止樹脂層との熱膨張係数の差
に起因して発生する応力を、封止樹脂層が適度に弾性変
形することによって良好に吸収可能であるとともに、封
止樹脂層が第一セラミック層および第二セラミック層に
強固に密着して両者間に剥離が発生することを有効に防
止することができる。
【０００９】
【発明の実施の形態】次に、本発明を添付の図面を基に
して詳細に説明する。図１は本発明の電子装置の実施の
形態の一例を示す断面図であり、１は第一セラミック
層、２は第二セラミック層、３は電子部品、４は封止樹
脂層である。
して詳細に説明する。図１は本発明の電子装置の実施の
形態の一例を示す断面図であり、１は第一セラミック
層、２は第二セラミック層、３は電子部品、４は封止樹
脂層である。
【００１０】第一セラミック層１は、酸化アルミニウム
質焼結体や窒化アルミニウム質焼結体・ムライト質焼結
体・炭化珪素質焼結体・窒化珪素質焼結体・ガラス−セ
ラミックス等のセラミックス材料から成る厚みが0.05〜
0.1ｍｍ程度、一辺の長さが0.5〜50ｍｍ程度の略四角形
状の平板であり、その上面中央部に電子部品３を搭載す
るための搭載部１ａを有しており、この搭載部１ａには
半導体素子や圧電振動子等の電子部品３が搭載されてい
る。このような第一セラミック層１は、その厚みが0.05
ｍｍ未満では、これに熱応力や衝撃等が印加された場合
に第一セラミック層１に割れやクラックが発生しやすく
なり、他方、その厚みが0.1ｍｍを超えると、半導体装
置を例えば厚みが0.5ｍｍ以下の薄型とすることが困難
となる。したがって、第一セラミック層１の厚みは、0.
05〜0.1ｍｍの範囲に特定される。また、第一セラミッ
ク層１は、その一辺の長さが0.5ｍｍ未満では、その上
面中央部に電子部品３を搭載するための十分な面積の搭
載部１ａを確保することが困難となり、他方、その一辺
の長さが50ｍｍを超えると、熱応力や外力等により第一
セラミック層１に割れやクラックが発生しやすくなる。
したがって、第一セラミック層１の一辺の長さは、0.5
〜50ｍｍの範囲に特定される。
質焼結体や窒化アルミニウム質焼結体・ムライト質焼結
体・炭化珪素質焼結体・窒化珪素質焼結体・ガラス−セ
ラミックス等のセラミックス材料から成る厚みが0.05〜
0.1ｍｍ程度、一辺の長さが0.5〜50ｍｍ程度の略四角形
状の平板であり、その上面中央部に電子部品３を搭載す
るための搭載部１ａを有しており、この搭載部１ａには
半導体素子や圧電振動子等の電子部品３が搭載されてい
る。このような第一セラミック層１は、その厚みが0.05
ｍｍ未満では、これに熱応力や衝撃等が印加された場合
に第一セラミック層１に割れやクラックが発生しやすく
なり、他方、その厚みが0.1ｍｍを超えると、半導体装
置を例えば厚みが0.5ｍｍ以下の薄型とすることが困難
となる。したがって、第一セラミック層１の厚みは、0.
05〜0.1ｍｍの範囲に特定される。また、第一セラミッ
ク層１は、その一辺の長さが0.5ｍｍ未満では、その上
面中央部に電子部品３を搭載するための十分な面積の搭
載部１ａを確保することが困難となり、他方、その一辺
の長さが50ｍｍを超えると、熱応力や外力等により第一
セラミック層１に割れやクラックが発生しやすくなる。
したがって、第一セラミック層１の一辺の長さは、0.5
〜50ｍｍの範囲に特定される。
【００１１】なお、第一セラミック層１は、例えば酸化
アルミニウム質焼結体から成る場合であれば、酸化アル
ミニウムおよび酸化珪素・酸化マグネシウム・酸化カル
シウム等の原料粉末に適当な有機バインダおよび溶剤・
可塑剤・分散剤等を添加混合して泥漿状となすととも
に、これを従来周知のドクタブレード法を採用してシー
ト状となすことによりセラミックグリーンシートを得、
しかる後、このセラミックグリーンシートに適当な打ち
抜き加工を施し、これを還元雰囲気中、約1600℃の温度
で焼成することによって製作される。
アルミニウム質焼結体から成る場合であれば、酸化アル
ミニウムおよび酸化珪素・酸化マグネシウム・酸化カル
シウム等の原料粉末に適当な有機バインダおよび溶剤・
可塑剤・分散剤等を添加混合して泥漿状となすととも
に、これを従来周知のドクタブレード法を採用してシー
ト状となすことによりセラミックグリーンシートを得、
しかる後、このセラミックグリーンシートに適当な打ち
抜き加工を施し、これを還元雰囲気中、約1600℃の温度
で焼成することによって製作される。
【００１２】また、第一セラミック層１には、その上面
から下面にかけて導出するタングステンやモリブデン・
モリブデン−マンガン・銅・銀・銀−パラジウム等の金
属粉末メタライズから成る複数のメタライズ配線導体５
が配設されているとともに、その下面にはメタライズ配
線導体５と同様の金属粉末メタライズから成り、少なく
ともその一部のものが１つあるいはそれ以上のメタライ
ズ配線導体５に電気的に接続された略円形の多数個の外
部接続用メタライズパッド６が略格子状の並びに配列形
成されている。
から下面にかけて導出するタングステンやモリブデン・
モリブデン−マンガン・銅・銀・銀−パラジウム等の金
属粉末メタライズから成る複数のメタライズ配線導体５
が配設されているとともに、その下面にはメタライズ配
線導体５と同様の金属粉末メタライズから成り、少なく
ともその一部のものが１つあるいはそれ以上のメタライ
ズ配線導体５に電気的に接続された略円形の多数個の外
部接続用メタライズパッド６が略格子状の並びに配列形
成されている。
【００１３】そして、メタライズ配線導体５で第一セラ
ミック層１の上面に露出した部位には電子部品３の各電
極が金やアルミニウム等の金属から成るボンディングワ
イヤ７を介して電気的に接続されており、外部接続用メ
タライズパッド６は図示しない外部電気回路基板の接続
用導体に半田等の導電性接合材を介して接合される。な
お、外部接続用メタライズパッド６は、その全てがメタ
ライズ配線導体５に電気的に接続されている必要はな
く、例えば放熱性や外部電気回路基板への接合強度を高
める目的で電気的に独立して設けられているものがあっ
てもよい。
ミック層１の上面に露出した部位には電子部品３の各電
極が金やアルミニウム等の金属から成るボンディングワ
イヤ７を介して電気的に接続されており、外部接続用メ
タライズパッド６は図示しない外部電気回路基板の接続
用導体に半田等の導電性接合材を介して接合される。な
お、外部接続用メタライズパッド６は、その全てがメタ
ライズ配線導体５に電気的に接続されている必要はな
く、例えば放熱性や外部電気回路基板への接合強度を高
める目的で電気的に独立して設けられているものがあっ
てもよい。
【００１４】このようなメタライズ配線導体５や外部接
続用メタライズパッド６は、例えばタングステンメタラ
イズから成る場合であれば、第一セラミック層１用のセ
ラミックグリーンシートに直径が0.03〜0.3ｍｍ程度の
配線用貫通孔を予め穿孔しておくとともに、このセラミ
ックグリーンシートの配線用貫通孔内および上下面に、
タングステン粉末に適当な有機バインダ・溶剤等を添加
混合して適当な粘度に調整したタングステンペーストを
従来周知のスクリーン印刷法によりそれぞれ充填・印刷
し、これを第一セラミック層１用のセラミックグリーン
シートとともに焼成することによって所定の位置および
形状に形成される。
続用メタライズパッド６は、例えばタングステンメタラ
イズから成る場合であれば、第一セラミック層１用のセ
ラミックグリーンシートに直径が0.03〜0.3ｍｍ程度の
配線用貫通孔を予め穿孔しておくとともに、このセラミ
ックグリーンシートの配線用貫通孔内および上下面に、
タングステン粉末に適当な有機バインダ・溶剤等を添加
混合して適当な粘度に調整したタングステンペーストを
従来周知のスクリーン印刷法によりそれぞれ充填・印刷
し、これを第一セラミック層１用のセラミックグリーン
シートとともに焼成することによって所定の位置および
形状に形成される。
【００１５】なお、メタライズ配線導体５および外部接
続用メタライズパッド６の露出表面にはメタライズ配線
導体５および外部接続用メタライズパッド６の酸化腐食
を防止するとともに、メタライズ配線導体５とボンディ
ングワイヤ７との接続および外部接続用メタライズパッ
ド６と導電性接合材との接合を容易かつ強固なものとす
るために、通常であれば１〜10μｍ程度の厚みのニッケ
ルめっきと0.1〜３μｍ程度の厚みの金めっきとが順次
被着されている。
続用メタライズパッド６の露出表面にはメタライズ配線
導体５および外部接続用メタライズパッド６の酸化腐食
を防止するとともに、メタライズ配線導体５とボンディ
ングワイヤ７との接続および外部接続用メタライズパッ
ド６と導電性接合材との接合を容易かつ強固なものとす
るために、通常であれば１〜10μｍ程度の厚みのニッケ
ルめっきと0.1〜３μｍ程度の厚みの金めっきとが順次
被着されている。
【００１６】さらに、第一セラミック層１の上面外周部
には、搭載部１ａを取り囲むようにして第一セラミック
層１と実質的に同じ外形寸法の厚みが0.1〜0.2ｍｍで幅
が0.2〜20ｍｍの略四角枠状の第二セラミック層２が積
層されている。第二セラミック層２は、好ましくは第一
セラミック層１と同一材料から成り、第一セラミック層
１と焼結一体化している。第二セラミック層２は、本発
明の電子装置が後述する封止樹脂層４の熱収縮・熱膨張
に伴う熱応力により大きく反るのを防止する補強部材と
して機能する。
には、搭載部１ａを取り囲むようにして第一セラミック
層１と実質的に同じ外形寸法の厚みが0.1〜0.2ｍｍで幅
が0.2〜20ｍｍの略四角枠状の第二セラミック層２が積
層されている。第二セラミック層２は、好ましくは第一
セラミック層１と同一材料から成り、第一セラミック層
１と焼結一体化している。第二セラミック層２は、本発
明の電子装置が後述する封止樹脂層４の熱収縮・熱膨張
に伴う熱応力により大きく反るのを防止する補強部材と
して機能する。
【００１７】そして、本発明の電子装置においては、外
部電気回路基板に実装された場合に、第二セラミック層
２が電子装置の反りを低減するように作用して、電子装
置を外部電気回路基板に接合している導電性接合材に大
きな応力が印加されるのが有効に防止される。その結
果、搭載する電子部品３を外部電気回路に長期間にわた
り確実に接続させることができる。
部電気回路基板に実装された場合に、第二セラミック層
２が電子装置の反りを低減するように作用して、電子装
置を外部電気回路基板に接合している導電性接合材に大
きな応力が印加されるのが有効に防止される。その結
果、搭載する電子部品３を外部電気回路に長期間にわた
り確実に接続させることができる。
【００１８】なお、第二セラミック層２は、その厚みが
0.1ｍｍ未満では、電子装置が封止樹脂層４の熱収縮・
熱膨張に伴って発生する熱応力により大きく反るのを有
効に防止することが困難となり、他方、その厚みが0.2
ｍｍを超えると本発明の電子装置を例えば厚みが0.5ｍ
ｍ以下の薄型とすることが困難となる。したがって、第
二セラミック層２の厚みは0.1〜0.2ｍｍの範囲に特定さ
れる。また、第二セラミック層２は、その各辺の幅が0.
2ｍｍ未満であると、半導体装置が封止樹脂層４の熱収
縮・熱膨張に伴って発生する熱応力により大きく反るの
を有効に防止することが困難となり、他方、その幅が20
ｍｍを超えると、第一セラミック層１の上面中央部に電
子部品３を搭載するための十分な面積の搭載部１ａを確
保することが困難となる。したがって、第二セラミック
層２の各辺の幅は、0.2〜20ｍｍの範囲に特定される。
0.1ｍｍ未満では、電子装置が封止樹脂層４の熱収縮・
熱膨張に伴って発生する熱応力により大きく反るのを有
効に防止することが困難となり、他方、その厚みが0.2
ｍｍを超えると本発明の電子装置を例えば厚みが0.5ｍ
ｍ以下の薄型とすることが困難となる。したがって、第
二セラミック層２の厚みは0.1〜0.2ｍｍの範囲に特定さ
れる。また、第二セラミック層２は、その各辺の幅が0.
2ｍｍ未満であると、半導体装置が封止樹脂層４の熱収
縮・熱膨張に伴って発生する熱応力により大きく反るの
を有効に防止することが困難となり、他方、その幅が20
ｍｍを超えると、第一セラミック層１の上面中央部に電
子部品３を搭載するための十分な面積の搭載部１ａを確
保することが困難となる。したがって、第二セラミック
層２の各辺の幅は、0.2〜20ｍｍの範囲に特定される。
【００１９】またさらに、第二セラミック層２は、その
上面の高さが電子部品３の上面と略同じ高さであること
が好ましい。第二セラミック層２の上面の高さが電子部
品３の上面の高さと略同じであることにより、後述する
ように、第一セラミック層１および第二セラミック層２
および電子部品３上に封止樹脂層４を固着させる際に、
封止樹脂層４の上面が略平坦となり、この封止樹脂層４
の上面に例えば製造者や製品名等を示す標識を正確かつ
容易に形成することが可能となる。そして、第二セラミ
ック層２の上面と電子部品３の上面との高さの差が0.03
ｍｍを超えると、第一セラミック層１および第二セラミ
ック層２および電子部品３上に封止樹脂層４を固着させ
る際に、封止樹脂層４の上面に大きな段差が形成され
て、この封止樹脂層４の上面に製造者や製品名等を示す
標識を正確かつ容易に形成することが困難となる傾向に
ある。したがって、第二セラミック層２の上面と電子部
品３の上面との高さの差は0.03ｍｍ以下であることが好
ましい。
上面の高さが電子部品３の上面と略同じ高さであること
が好ましい。第二セラミック層２の上面の高さが電子部
品３の上面の高さと略同じであることにより、後述する
ように、第一セラミック層１および第二セラミック層２
および電子部品３上に封止樹脂層４を固着させる際に、
封止樹脂層４の上面が略平坦となり、この封止樹脂層４
の上面に例えば製造者や製品名等を示す標識を正確かつ
容易に形成することが可能となる。そして、第二セラミ
ック層２の上面と電子部品３の上面との高さの差が0.03
ｍｍを超えると、第一セラミック層１および第二セラミ
ック層２および電子部品３上に封止樹脂層４を固着させ
る際に、封止樹脂層４の上面に大きな段差が形成され
て、この封止樹脂層４の上面に製造者や製品名等を示す
標識を正確かつ容易に形成することが困難となる傾向に
ある。したがって、第二セラミック層２の上面と電子部
品３の上面との高さの差は0.03ｍｍ以下であることが好
ましい。
【００２０】さらにまた、第二セラミック層２の内周面
と電子部品３の外周面との間隔が0.1ｍｍ未満である
と、第一セラミック層１の搭載部１ａに電子部品３を搭
載する際に、電子部品３が第二セラミック層２の内周面
に支え易くその搭載が困難となる傾向にあり、他方、３
ｍｍを超えると、第一セラミック層１および第二セラミ
ック層２および電子部品３上に封止樹脂層４を固着させ
る際に、封止樹脂層４の上面に大きな段差が形成されや
すく、そのためこの封止樹脂層４の上面に製造者や製品
名等を示す標識を正確かつ容易に形成することが困難と
なる傾向にある。したがって、第二セラミック層２の内
周面と電子部品３の外周面との間隔は0.1〜３ｍｍの範
囲が好ましい。
と電子部品３の外周面との間隔が0.1ｍｍ未満である
と、第一セラミック層１の搭載部１ａに電子部品３を搭
載する際に、電子部品３が第二セラミック層２の内周面
に支え易くその搭載が困難となる傾向にあり、他方、３
ｍｍを超えると、第一セラミック層１および第二セラミ
ック層２および電子部品３上に封止樹脂層４を固着させ
る際に、封止樹脂層４の上面に大きな段差が形成されや
すく、そのためこの封止樹脂層４の上面に製造者や製品
名等を示す標識を正確かつ容易に形成することが困難と
なる傾向にある。したがって、第二セラミック層２の内
周面と電子部品３の外周面との間隔は0.1〜３ｍｍの範
囲が好ましい。
【００２１】なお、このような第二セラミック層２は、
第一セラミック層１用のセラミックグリーンシートと同
様の方法で第二セラミック層２用のセラミックグリーン
シートを得るとともに、このセラミックグリーンシート
に適当な打ち抜き加工を施し、しかる後、この第二セラ
ミック層２用のセラミックグリーンシートを第一セラミ
ック層１用のセラミックグリーンシート上に積層すると
ともにこれらを同時に焼成することにより第一セラミッ
ク層１の上面外周部に搭載部１ａを取り囲むようにして
形成される。
第一セラミック層１用のセラミックグリーンシートと同
様の方法で第二セラミック層２用のセラミックグリーン
シートを得るとともに、このセラミックグリーンシート
に適当な打ち抜き加工を施し、しかる後、この第二セラ
ミック層２用のセラミックグリーンシートを第一セラミ
ック層１用のセラミックグリーンシート上に積層すると
ともにこれらを同時に焼成することにより第一セラミッ
ク層１の上面外周部に搭載部１ａを取り囲むようにして
形成される。
【００２２】また、第一セラミック層１の搭載部１ａに
搭載された電子部品３は、例えばその厚みが0.1〜0.2ｍ
ｍの半導体素子や圧電振動子等であり、エポキシ樹脂等
の接着剤を介して搭載部１ａに固定されている。電子部
品３は、その厚みが0.1ｍｍ未満では、これに熱応力等
が印加された場合に電子部品３に割れやクラックが発生
しやすくなり、他方、その厚みが0.2ｍｍを超えると、
本発明の電子装置を例えば厚みが0.5ｍｍ以下の薄型と
することが困難となる。したがって、電子部品３の厚み
は0.1〜0.2ｍｍの範囲に特定される。
搭載された電子部品３は、例えばその厚みが0.1〜0.2ｍ
ｍの半導体素子や圧電振動子等であり、エポキシ樹脂等
の接着剤を介して搭載部１ａに固定されている。電子部
品３は、その厚みが0.1ｍｍ未満では、これに熱応力等
が印加された場合に電子部品３に割れやクラックが発生
しやすくなり、他方、その厚みが0.2ｍｍを超えると、
本発明の電子装置を例えば厚みが0.5ｍｍ以下の薄型と
することが困難となる。したがって、電子部品３の厚み
は0.1〜0.2ｍｍの範囲に特定される。
【００２３】さらに、第一セラミック層１および第二セ
ラミック層２および電子部品３の上には、電子部品３お
よびボンディングワイヤ７を気密に封止する封止樹脂層
４が電子部品３の上面からの厚みが0.1〜0.2ｍｍとなる
ようにして固着されている。この封止樹脂層４は、例え
ばエポキシ樹脂とシリコーン樹脂との混合物から成り、
電子部品３およびボンディングワイヤ７を外部から保護
する作用をなし、電子部品３の上面からの厚みが0.1ｍ
ｍ未満では、電子部品３やボンディングワイヤ７を良好
に保護することが困難となり、他方、電子部品３の上面
からの厚みが0.2ｍｍを超えると、本発明の電子装置を
例えば厚みが0.5ｍｍ以下の薄型とすることが困難とな
るとともに、封止樹脂層４による応力が大きなものとな
って、本発明の電子装置を外部電気回路基板に実装した
場合に、電子部品３を長期間にわたり確実に作動させる
ことが困難となる。したがって、封止樹脂層４は電子部
品３の上面からの厚みが0.1〜0.2ｍｍの範囲に特定され
る。
ラミック層２および電子部品３の上には、電子部品３お
よびボンディングワイヤ７を気密に封止する封止樹脂層
４が電子部品３の上面からの厚みが0.1〜0.2ｍｍとなる
ようにして固着されている。この封止樹脂層４は、例え
ばエポキシ樹脂とシリコーン樹脂との混合物から成り、
電子部品３およびボンディングワイヤ７を外部から保護
する作用をなし、電子部品３の上面からの厚みが0.1ｍ
ｍ未満では、電子部品３やボンディングワイヤ７を良好
に保護することが困難となり、他方、電子部品３の上面
からの厚みが0.2ｍｍを超えると、本発明の電子装置を
例えば厚みが0.5ｍｍ以下の薄型とすることが困難とな
るとともに、封止樹脂層４による応力が大きなものとな
って、本発明の電子装置を外部電気回路基板に実装した
場合に、電子部品３を長期間にわたり確実に作動させる
ことが困難となる。したがって、封止樹脂層４は電子部
品３の上面からの厚みが0.1〜0.2ｍｍの範囲に特定され
る。
【００２４】なお、封止樹脂層４は、例えばこれがエポ
キシ樹脂とシリコーン樹脂との混合物から成る場合であ
れば、未硬化のエポキシ樹脂と未硬化のシリコーン樹脂
とを混合した液状樹脂を第一セラミック層１および第二
セラミック層２および電子部品３上に所定の厚みに滴下
するとともにこれを約150℃の温度で熱硬化させること
により第一セラミック層１および第二セラミック層２お
よび電子部品３上に固着される。このエポキシ樹脂とシ
リコーン樹脂との混合樹脂によれば、エポキシ樹脂が封
止樹脂層４に適当な硬さを付与するとともに封止樹脂層
４と第一セラミック層１および第二セラミック層２およ
び電子部品３とを強固に密着させる作用をなし、シリコ
ーン樹脂が封止樹脂層４に適当な弾性を付与する作用を
なす。このようなエポキシ樹脂とシリコーン樹脂との混
合物から成る封止樹脂層４は、第一セラミック層１およ
び第二セラミック層２および電子部品３と強固に密着す
るとともに適度な弾性を得ることができる。
キシ樹脂とシリコーン樹脂との混合物から成る場合であ
れば、未硬化のエポキシ樹脂と未硬化のシリコーン樹脂
とを混合した液状樹脂を第一セラミック層１および第二
セラミック層２および電子部品３上に所定の厚みに滴下
するとともにこれを約150℃の温度で熱硬化させること
により第一セラミック層１および第二セラミック層２お
よび電子部品３上に固着される。このエポキシ樹脂とシ
リコーン樹脂との混合樹脂によれば、エポキシ樹脂が封
止樹脂層４に適当な硬さを付与するとともに封止樹脂層
４と第一セラミック層１および第二セラミック層２およ
び電子部品３とを強固に密着させる作用をなし、シリコ
ーン樹脂が封止樹脂層４に適当な弾性を付与する作用を
なす。このようなエポキシ樹脂とシリコーン樹脂との混
合物から成る封止樹脂層４は、第一セラミック層１およ
び第二セラミック層２および電子部品３と強固に密着す
るとともに適度な弾性を得ることができる。
【００２５】なお、このような封止樹脂層４は、そのヤ
ング率を１〜８ＧＰａの範囲としておくことが好まし
い。封止樹脂層４のヤング率を１〜８ＧＰａの範囲とし
ておくことによって、本発明の電子装置を外部電気回路
基板に実装した際に封止樹脂層４と第一セラミック層１
および第二セラミック層２および電子部品３との間に大
きな熱応力が発生したとしても、その熱応力は、ヤング
率が１〜８ＧＰａの封止樹脂層４が弾性変形することに
より良好に吸収緩和され、電子装置を外部電気回路基板
に接合する導電性接合材に大きく印加されることが有効
に防止される。
ング率を１〜８ＧＰａの範囲としておくことが好まし
い。封止樹脂層４のヤング率を１〜８ＧＰａの範囲とし
ておくことによって、本発明の電子装置を外部電気回路
基板に実装した際に封止樹脂層４と第一セラミック層１
および第二セラミック層２および電子部品３との間に大
きな熱応力が発生したとしても、その熱応力は、ヤング
率が１〜８ＧＰａの封止樹脂層４が弾性変形することに
より良好に吸収緩和され、電子装置を外部電気回路基板
に接合する導電性接合材に大きく印加されることが有効
に防止される。
【００２６】封止樹脂層４は、そのヤング率が１ＧＰａ
未満であると、封止樹脂層４が外力により容易に弾性変
形しやすくなり、そのため、封止された電子部品３やボ
ンディングワイヤ７を良好に保護することが困難となる
傾向にあり、他方、そのヤング率が８ＧＰａを超える
と、電子装置を外部電気回路基板に導電性接合材を介し
て実装した際に、封止樹脂層４と第一セラミック層１お
よび第二セラミック層２および電子部品３との熱膨張係
数の差に起因して発生する熱応力を封止樹脂層４が弾性
変形することによって良好に吸収することができず、導
電性接合材に大きな引っ張り応力が印加されやすくなる
傾向にある。したがって、封止樹脂層４のヤング率は、
１〜８ＧＰａの範囲であることが好ましい。同時に、本
発明の電子装置においては、封止樹脂層４の第一セラミ
ック層１および第二セラミック層２に対する密着強度を
５ＭＰａ以上とすることが好ましい。
未満であると、封止樹脂層４が外力により容易に弾性変
形しやすくなり、そのため、封止された電子部品３やボ
ンディングワイヤ７を良好に保護することが困難となる
傾向にあり、他方、そのヤング率が８ＧＰａを超える
と、電子装置を外部電気回路基板に導電性接合材を介し
て実装した際に、封止樹脂層４と第一セラミック層１お
よび第二セラミック層２および電子部品３との熱膨張係
数の差に起因して発生する熱応力を封止樹脂層４が弾性
変形することによって良好に吸収することができず、導
電性接合材に大きな引っ張り応力が印加されやすくなる
傾向にある。したがって、封止樹脂層４のヤング率は、
１〜８ＧＰａの範囲であることが好ましい。同時に、本
発明の電子装置においては、封止樹脂層４の第一セラミ
ック層１および第二セラミック層２に対する密着強度を
５ＭＰａ以上とすることが好ましい。
【００２７】なお、本発明でいう封止樹脂層４の第一セ
ラミック層１および第二セラミック層２に対する密着強
度とは、第一セラミック層１および第二セラミック層２
と同一材質の平板状の基板を２枚準備するとともに、こ
の２枚の基板を間に厚さが0.1ｍｍで直径が３ｍｍの封
止樹脂層４と同一組成の樹脂を介して上下に接合し、こ
れらの基板を上下に引っ張って樹脂と基板とがはがれた
時の力を樹脂の単位面積当たりの値に換算したものであ
る。
ラミック層１および第二セラミック層２に対する密着強
度とは、第一セラミック層１および第二セラミック層２
と同一材質の平板状の基板を２枚準備するとともに、こ
の２枚の基板を間に厚さが0.1ｍｍで直径が３ｍｍの封
止樹脂層４と同一組成の樹脂を介して上下に接合し、こ
れらの基板を上下に引っ張って樹脂と基板とがはがれた
時の力を樹脂の単位面積当たりの値に換算したものであ
る。
【００２８】封止樹脂層４は、第一セラミック層１およ
び第二セラミック層２に対する密着強度を５ＭＰａ以上
と大きくしておくことにより、電子部品３の作動や停止
等に伴い、第一セラミック層１および第二セラミック層
２と封止樹脂層４との熱膨張係数の差に起因してこれら
の間に大きな熱応力が繰り返し印加されたとしても、第
一セラミック層１および第二セラミック層２と封止樹脂
層４とが剥離するようなことはなく、その結果、電子部
品４を長期間にわたり気密に封止して安定に作動させる
ことができる。なお、封止樹脂層４は、第一セラミック
層１および第二セラミック層２に対する密着強度が５Ｍ
Ｐａ未満であると、電子部品３の作動や停止等に伴い、
第一セラミック層１および第二セラミック層２と封止樹
脂層４との熱膨張係数の差に起因して両者間に発生する
熱応力により第一セラミック層１および第二セラミック
層２と封止樹脂層４とが剥離し易いものとなる傾向にあ
る。したがって、封止樹脂層４の第一セラミック層１お
よび第二セラミック層２に対する密着強度は５ＭＰａ以
上であることが好ましい。
び第二セラミック層２に対する密着強度を５ＭＰａ以上
と大きくしておくことにより、電子部品３の作動や停止
等に伴い、第一セラミック層１および第二セラミック層
２と封止樹脂層４との熱膨張係数の差に起因してこれら
の間に大きな熱応力が繰り返し印加されたとしても、第
一セラミック層１および第二セラミック層２と封止樹脂
層４とが剥離するようなことはなく、その結果、電子部
品４を長期間にわたり気密に封止して安定に作動させる
ことができる。なお、封止樹脂層４は、第一セラミック
層１および第二セラミック層２に対する密着強度が５Ｍ
Ｐａ未満であると、電子部品３の作動や停止等に伴い、
第一セラミック層１および第二セラミック層２と封止樹
脂層４との熱膨張係数の差に起因して両者間に発生する
熱応力により第一セラミック層１および第二セラミック
層２と封止樹脂層４とが剥離し易いものとなる傾向にあ
る。したがって、封止樹脂層４の第一セラミック層１お
よび第二セラミック層２に対する密着強度は５ＭＰａ以
上であることが好ましい。
【００２９】かくして、本発明の電子装置によれば、外
部電気回路基板に実装した場合に、搭載する電子部品３
を長期間にわたり、確実に作動させることが可能な電子
装置を提供することができる。
部電気回路基板に実装した場合に、搭載する電子部品３
を長期間にわたり、確実に作動させることが可能な電子
装置を提供することができる。
【００３０】なお、本発明は、上述の実施の形態例に限
定されるものではなく、本発明の要旨を逸脱しない範囲
であれば種々の変更は可能であり、例えば上述の実施の
形態例では電子部品３の電極とメタライズ配線導体５と
をボンディングワイヤ７を介して電気的に接続したが、
電子部品３の電極とメタライズ配線導体５とは、図２に
断面図で示すように、半田や金等のバンプ８を介して電
気的に接続されてもよい。
定されるものではなく、本発明の要旨を逸脱しない範囲
であれば種々の変更は可能であり、例えば上述の実施の
形態例では電子部品３の電極とメタライズ配線導体５と
をボンディングワイヤ７を介して電気的に接続したが、
電子部品３の電極とメタライズ配線導体５とは、図２に
断面図で示すように、半田や金等のバンプ８を介して電
気的に接続されてもよい。
【００３１】また、上述の実施の形態例では、メタライ
ズ配線導体５は、第一セラミック層１の上面から下面に
かけて配設されていたが、メタライズ配線導体５は、図
３に断面図で示すように、第二セラミック層２の上面か
ら第一セラミック層１の下面にかけて配設されてもよ
い。
ズ配線導体５は、第一セラミック層１の上面から下面に
かけて配設されていたが、メタライズ配線導体５は、図
３に断面図で示すように、第二セラミック層２の上面か
ら第一セラミック層１の下面にかけて配設されてもよ
い。
【００３２】さらに、上述の実施の形態例では、１個の
電子装置について説明したが、例えば図１に示す電子装
置を製造する場合であれば、図４に断面図で示すよう
に、多数個の電子装置が縦横の並びに一体的に配列形成
された多数個取りの母基板11を製作するとともに、この
母基板11を各電子装置毎に分割するこにより製造すれば
よい。
電子装置について説明したが、例えば図１に示す電子装
置を製造する場合であれば、図４に断面図で示すよう
に、多数個の電子装置が縦横の並びに一体的に配列形成
された多数個取りの母基板11を製作するとともに、この
母基板11を各電子装置毎に分割するこにより製造すれば
よい。
【００３３】
【発明の効果】 本発明の電子装置によれば、本発明の
電子装置によれば、厚みが0.05〜0.1ｍｍで一辺の長さ
が0.5〜50ｍｍの略四角平板状の第一セラミック層の搭
載部に、厚みが0.1〜0.2ｍｍの電子部品を搭載するとと
もに、第一セラミック層の上に電子部品を取り囲むよう
にして第一セラミック層と略同じ外形寸法の厚みが0.1
〜0.2ｍｍで幅が0.2〜20ｍｍの枠状の第二セラミック層
を積層し、これらの上に電子部品の上面からの厚みが0.
1〜0.2ｍｍで略平坦な上面を有する封止樹脂層を固着さ
せたことから、全体の厚みが例えば0.5ｍｍ以下の薄型
であるにもかかわらず、熱応力による反りが小さく、搭
載する電子部品を外部電気回路に長期間にわたり確実に
接続することが可能な電子装置を提供することができ
る。
電子装置によれば、厚みが0.05〜0.1ｍｍで一辺の長さ
が0.5〜50ｍｍの略四角平板状の第一セラミック層の搭
載部に、厚みが0.1〜0.2ｍｍの電子部品を搭載するとと
もに、第一セラミック層の上に電子部品を取り囲むよう
にして第一セラミック層と略同じ外形寸法の厚みが0.1
〜0.2ｍｍで幅が0.2〜20ｍｍの枠状の第二セラミック層
を積層し、これらの上に電子部品の上面からの厚みが0.
1〜0.2ｍｍで略平坦な上面を有する封止樹脂層を固着さ
せたことから、全体の厚みが例えば0.5ｍｍ以下の薄型
であるにもかかわらず、熱応力による反りが小さく、搭
載する電子部品を外部電気回路に長期間にわたり確実に
接続することが可能な電子装置を提供することができ
る。
【００３４】さらに、本発明の電子装置によれば、封止
樹脂層のヤング率を１〜８ＧＰａとするとともに封止樹
脂層の第一セラミック層および第二セラミック層に対す
る密着強度を５ＭＰａ以上とすることにより、電子装置
を外部電気回路基板に実装する際に第一セラミック層お
よび第二セラミック層と封止樹脂層との熱膨張係数の差
に起因して発生する応力を、封止樹脂層が適度に弾性変
形することによって良好に吸収可能であるとともに、封
止樹脂層が第一セラミック層および第二セラミック層に
強固に密着して両者間に剥離が発生することを有効に防
止することができ、搭載する電子部品を長期間にわたり
正常かつ安定に作動させることができる。
樹脂層のヤング率を１〜８ＧＰａとするとともに封止樹
脂層の第一セラミック層および第二セラミック層に対す
る密着強度を５ＭＰａ以上とすることにより、電子装置
を外部電気回路基板に実装する際に第一セラミック層お
よび第二セラミック層と封止樹脂層との熱膨張係数の差
に起因して発生する応力を、封止樹脂層が適度に弾性変
形することによって良好に吸収可能であるとともに、封
止樹脂層が第一セラミック層および第二セラミック層に
強固に密着して両者間に剥離が発生することを有効に防
止することができ、搭載する電子部品を長期間にわたり
正常かつ安定に作動させることができる。
【図１】本発明の電子装置の実施の形態の一例を示す断
面図である。
面図である。
【図２】本発明の電子装置の実施の形態の他の例を示す
断面図である。
断面図である。
【図３】本発明の電子装置の実施の形態のさらに他の例
を示す断面図である。
を示す断面図である。
【図４】図１に示す電子装置を製造する方法を説明する
ための断面図である。
ための断面図である。
【図５】従来の電子装置の断面図である。
１・・・・・・第一セラミック層 １ａ・・・・・搭載部 ２・・・・・・第二セラミック層 ３・・・・・・電子部品 ４・・・・・・封止樹脂層 ５・・・・・・メタライズ配線導体 ６・・・・・・外部接続用メタライズパッド
Claims (2)
- 【請求項１】 上面に電子部品を搭載するための搭載部
を、下面に前記電子部品を外部に電気的に接続するため
の複数の外部接続用メタライズパッドを有する厚みが
０．０５〜０．１ｍｍで一辺の長さが０．５〜５０ｍｍ
の略四角平板状の第一セラミック層と、前記搭載部に搭
載され、その主面に複数の電極を有する厚みが０．１〜
０．２ｍｍの電子部品と、前記第一セラミック層と略同
じ外形寸法で前記第一セラミック層上に前記電子部品を
取り囲むように積層された厚みが０．１〜０．２ｍｍで
幅が０．２〜２０ｍｍの枠状の第二セラミック層と、前
記第一セラミック層または前記第二セラミック層の上面
から前記第一セラミック層の下面にかけて導出し、前記
電子部品の電極および前記外部接続用メタライズパッド
に電気的に接続された複数のメタライズ配線導体と、前
記第一セラミック層および前記第二セラミック層および
前記電子部品上に前記電子部品を封止するように略平坦
な上面を有して固着され、前記電子部品の上面からの厚
みが０．１〜０．２ｍｍの封止樹脂層とから成ることを
特徴とする電子装置。 - 【請求項２】 前記封止樹脂層は、そのヤング率が１〜
８ＧＰａであり、かつ前記第一セラミック層および前記
第二セラミック層に対する密着強度が５ＭＰａ以上であ
ることを特徴とする請求項１記載の電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000119930A JP4416269B2 (ja) | 2000-04-20 | 2000-04-20 | 電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000119930A JP4416269B2 (ja) | 2000-04-20 | 2000-04-20 | 電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001308229A true JP2001308229A (ja) | 2001-11-02 |
| JP4416269B2 JP4416269B2 (ja) | 2010-02-17 |
Family
ID=18630827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000119930A Expired - Fee Related JP4416269B2 (ja) | 2000-04-20 | 2000-04-20 | 電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4416269B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7745834B2 (en) | 2005-08-03 | 2010-06-29 | Panasonic Corporation | Semiconductor image sensor and method for fabricating the same |
-
2000
- 2000-04-20 JP JP2000119930A patent/JP4416269B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7745834B2 (en) | 2005-08-03 | 2010-06-29 | Panasonic Corporation | Semiconductor image sensor and method for fabricating the same |
| US8017418B2 (en) | 2005-08-03 | 2011-09-13 | Panasonic Corporation | Semiconductor image sensor and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4416269B2 (ja) | 2010-02-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09298255A (ja) | セラミック回路基板及びこれを用いた半導体装置 | |
| US10580711B2 (en) | Electronic device mounting board and electronic package | |
| US10720394B2 (en) | Electronic component mounting board and electronic device | |
| US10174914B2 (en) | Light-emitting-element mounting substrate, light emitting device, and light emitting module | |
| JP4416269B2 (ja) | 電子装置 | |
| JP3618060B2 (ja) | 半導体素子搭載用配線基板およびこれを用いた半導体装置 | |
| JP2000183253A (ja) | 半導体素子収納用パッケージ | |
| WO2000008685A1 (fr) | Substrat de cablage, son procede de fabrication, et dispositif a semiconducteur | |
| JP4369582B2 (ja) | 半導体装置およびその製造方法 | |
| JP2005072421A (ja) | 電子部品収納用パッケージおよび電子装置 | |
| JP2000252391A (ja) | 半導体素子実装配線基板およびその実装構造 | |
| JP2000252392A (ja) | 半導体素子搭載配線基板およびその実装構造 | |
| JP2013012720A (ja) | 電子装置 | |
| JP2006013420A (ja) | 電子部品収納用パッケージおよび電子装置 | |
| JP4089958B2 (ja) | 多数個取り配線基板 | |
| JP4217151B2 (ja) | 配線基板 | |
| JPH11274372A (ja) | 半導体装置及びその半導体パッケージ | |
| JP6818457B2 (ja) | 配線基板、電子装置および電子モジュール | |
| JPH08115993A (ja) | 半導体装置 | |
| JP2004281470A (ja) | 配線基板 | |
| JP2000216301A (ja) | 半導体装置 | |
| JP2000183236A (ja) | 半導体素子収納用パッケージ | |
| JP2000183215A (ja) | 半導体素子収納用パッケージ | |
| JP3911477B2 (ja) | 多数個取り配線基板 | |
| JP3281778B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070319 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090609 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090724 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090818 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090925 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091026 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091124 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4416269 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121204 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131204 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |