JP2001308139A - 半導体素子の電極構造 - Google Patents

半導体素子の電極構造

Info

Publication number
JP2001308139A
JP2001308139A JP2000127473A JP2000127473A JP2001308139A JP 2001308139 A JP2001308139 A JP 2001308139A JP 2000127473 A JP2000127473 A JP 2000127473A JP 2000127473 A JP2000127473 A JP 2000127473A JP 2001308139 A JP2001308139 A JP 2001308139A
Authority
JP
Japan
Prior art keywords
electrode
bump
semiconductor device
probe pin
wire bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000127473A
Other languages
English (en)
Inventor
Tadahisa Inui
忠久 乾
Kenichi Imazu
健一 今津
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2000127473A priority Critical patent/JP2001308139A/ja
Publication of JP2001308139A publication Critical patent/JP2001308139A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 半導体素子の電極に対してプローブピンを接
触させたり、ワイヤーボンディングや突起電極の形成を
行う場合に、プローブピンまたは、キャピラリー先端の
押圧や超音波振動によって発生する衝撃のため、電極の
下部において素子内の配線が損傷あるいは断線するとい
った問題があった。 【解決手段】 半導体素子の電極６上に、めっきにより
バンプ１１を形成し、バンプ１１の上部におけるプロー
ブピンの接触や、ワイヤーボンディングおよび突起電極
形成のために発生する衝撃を、バンプ１１により吸収す
ることで、電極６の下部の配線層の断線を防止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、エリアパッドアレ
イやＰＯＥ(Ｐａｄ Ｏｎ Ｅｌｅｍｅｎｔ)と称される
半導体素子の多層配線や素子領域上に配置された電極の
構造に関するものであり、特に、電極下部の衝撃を低減
できる半導体素子の電極構造に関するものである。
【０００２】
【従来の技術】近年の電子機器の小型化に対応するため
に、より小さいサイズの半導体素子が要求され、それに
ともなって、半導体素子の配線層数の増加、配線の高密
度化が進んでいる。
【０００３】以下、従来の半導体素子の配線上に形成さ
れた電極の構造について説明する。
【０００４】図４は、従来の半導体素子の電極の構造を
示す断面図である。
【０００５】図４に示すように、Ｓｉなどの半導体素子
の基材１に第１の配線層２が形成され、第１の配線層２
の上面には第１の絶縁層３が形成されている。さらに、
第１の絶縁層３の上部には、第２の配線層４が形成さ
れ、さらに上方の方向に、順次、第２の絶縁層５、最上
層には電極６が形成され、電極６の周囲には、保護膜７
が基材１の上部に密着して構成されている。このような
構成を有する従来の半導体素子の電極に対して、検査を
行うためのプローブピンを接触させたり、ワイヤボンデ
ィングを行っていた。
【０００６】図５は、プローブピンを電極に接触させ
て、半導体素子の電気的な検査を行う状態を示す断面図
である。
【０００７】図５に示すように、最上層の電極６にプロ
ーブピン８を接触させて、プローブピン８から入力され
る電気信号によって、半導体素子の電気的な良否を判定
する。
【０００８】また、図６は、キャピラリー９を用いて、
金属細線１０を最上層の電極６に押圧することによっ
て、ワイヤボンディングする状態を示す断面図である。
【０００９】図６に示すように、高温環境下（１５０〜
２５０[℃]）で、キャピラリー９は、金属細線１０の先
端部を、電極６の表面に対し垂直下方向に荷重をかけ
て、かつ電極６の表面に対し、電極６の面に平行な方向
に超音波振動を与え、最上層の電極６と金属細線１０と
の界面に合金層を形成することで、金属細線１０と電極
６との電気的接続を行う。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
構造では、プローブピンの先端が鋭利な形状をしている
こともあり、プローブ検査時に、プローブピンと電極と
の接点の圧力が大きくなる。したがって、プローブピン
の接触による電極における衝撃が大きくなり、電極の下
部に配置される第１の配線および第２の配線が損傷し、
断線するなどの問題がある。
【００１１】また、半導体素子の電極に対して、ワイヤ
ボンディングやバンプ形成を行う場合に、キャピラリー
先端の押圧による衝撃や、キャピラリー先端が半導体素
子の電極に対して押圧した状態で、超音波振動すること
により、電極パッドの下部において配線が損傷、断線す
るといった課題もある。
【００１２】本発明は、前記した課題を解決するため
に、半導体素子の電極下部の配線の損傷を抑制し、配線
の損傷を原因とする配線の断線を防止する電極構造を有
する半導体素子の提供を目的とする。
【００１３】
【課題を解決するための手段】前記従来の課題を解決す
るために、本発明の半導体素子の電極構造は、上面に電
極と、前記電極の下部に配線層を有した半導体素子の電
極構造であって、前記電極上にさらに衝撃吸収材よりな
るバンプが形成され、前記電極と前記バンプとで素子電
極を構成している。
【００１４】また、素子電極は検査時にプローブピンが
接触され、または電気的接続時に金属細線が接合される
素子電極である。
【００１５】このような半導体素子の電極構造によっ
て、ワイヤボンディング時や突起電極形成時およびプロ
ーブ検査時に発生する衝撃が、バンプに吸収され、電極
の下部に伝達されなくなり、電極下部の配線層の断線を
防止することが可能となる。
【００１６】また、バンプの厚みが、２〜２０[μｍ]の
範囲である。
【００１７】このような半導体素子の電極構造によっ
て、ワイヤボンディング時や突起電極形成時およびプロ
ーブ検査時に発生する衝撃が、より効果的にバンプに吸
収され、電極の下部に伝達されなくなり、電極下部の配
線層の断線を防止することが可能となる。
【００１８】また、バンプの材料は、軟質金属である。
【００１９】このような半導体素子の電極構造によっ
て、ワイヤボンディング時や突起電極形成時およびプロ
ーブ検査時に、金属細線の先端部および突起電極と半導
体素子の電極との接合部において発生する衝撃を、軟質
金属のバンプが効果的に吸収して、半導体素子の電極下
部の配線層に断線を生じることなく、安定した接合を確
保することができる。
【００２０】
【発明の実施の形態】以下、本発明の半導体素子の電極
構造の一実施形態について、図面を参照しながら説明す
る。
【００２１】図１は、本実施形態の半導体素子の電極構
造を示す断面図である。
【００２２】図１に示すように、Ｓｉなどの半導体素子
の基材１の上部に、金属層よりなる第１の配線層２が形
成され、その上層に第１の絶縁層３を層間絶縁膜として
挟んで第２の配線層４が密着して形成されている。さら
に、第２の配線層４の上部には第２の絶縁層５があっ
て、順次、Ｎ層の多層配線を構成し、表層の電極６と密
着している。また、電極６を開口させ、その周辺部およ
び基材１の上部には、保護膜７が形成されていて、外部
からの衝撃に対して、半導体素子の回路形成表面の損傷
を防止するために保護している。
【００２３】本実施形態では、このような電極構造に対
して、保護膜７の開口した電極６上に、バンプ１１が形
成され、一体で素子電極を構成している。
【００２４】次に、バンプ１１の形成方法および構成に
ついて説明する。バンプ１１は、めっきにより形成さ
れ、電解めっきまたは無電解めっきの、いずれの方法で
もよいが、電解めっき法が好適である。電解メッキ法に
より、電極６の部分に対して比較的厚いめっきバンプの
形成が可能となる。このように、バンプ１１は、めっき
によって形成されるため、電極６の表面に時間の経過と
ともに積層され、電極６の開口部の形状を底面としたバ
ンプ１１が完成する。なお、本実施形態では、半導体素
子の電極の開口部の大きさは、平面上で、１辺が５０
[μｍ]の正方形である。
【００２５】また、バンプ１１の厚みは、２〜２０[μ
ｍ]の範囲であり、好ましくは、５〜１５[μｍ]であ
り、本実施形態では、１０[μｍ]としている。この場
合、２ [μｍ]よりも小さい場合は、プローブ検査時や
キャピラリーを用いたワイヤボンディング時および突起
電極形成時に、電極６に発生する衝撃を吸収することが
困難となる。また、めっきによるバンプ形成は、バンプ
１１の厚みを２０[μｍ]程度にすることが技術的に限界
であり、２０[μｍ]よりも大きい厚みのバンプを形成す
ることは、技術的に困難であるばかりでなく、キャピラ
リーを用いたワイヤボンディングやバンプ形成時に、電
極６に発生する衝撃を吸収する厚みとしては不必要な範
囲であるため、コスト的にも高価になってしまう。ま
た、バンプ１１の厚みが、保護膜７の厚みよりも小さい
場合は、バンプ１１の上面の大きさは、底面の大きさと
ほぼ同程度である。一方、バンプ１１の厚みが、保護膜
７の厚みよりも大きい場合は、保護膜７の厚みを超えて
形成された部分が、バンプ１１の底面の大きさよりも平
面方向に大きく成長して、保護膜７の上面にはみ出すこ
ともあるが、ワイヤボンディングや突起電極形成時に、
はみ出したバンプ１１の上面と保護膜７との界面におい
て、剥離が生じない密着力を確保できていれば、特に問
題となることはなく、バンプ１１が吸収できる衝撃が増
加し、電極６の下部の損傷防止に効果がある。
【００２６】また、バンプ１１の材質は、金が適してい
るが、軟質金属であれば、プローブ検査時または、ワイ
ヤボンディング時や突起電極形成時に、衝撃を吸収でき
るので、特に限定されることはない。また、表面の酸化
が進行しにくい材質ならば、電極６とワイヤボンディン
グや突起電極形成との良好な接合性を確保することがで
きる。これらの用件をみたす材料として、金の他には、
銀、白金、銅、パラジウム、アルミニウムや、これらの
金属のうち、少なくとも１つの金属を主要金属とした合
金であってもよい。
【００２７】また、バンプ１１は、電極６の開口部の形
状とほぼ同一形状を底面として、概ね上方垂直に積層さ
れ、バンプ１１の上部と側面との間の部分は、丸みを帯
びた形状となり、電極１１の上部は、電極６の面に対し
て、ほぼ平行な面となる。ただし、バンプ１１の高さが
保護膜７の厚みよりも大きい場合は、保護膜６の開口端
の上部にバンプ１１の上部がはみ出すこともあるので、
バンプ１１は、その上面が底面よりも大きくなり、バン
プ１１の上面の平面方向の面積が大きくなる。したがっ
て、プローブ検査時やワイヤボンディング時および突起
電極形成時は、電極６の上面の衝撃が分散し、電極６の
下部の損傷を低減できる。
【００２８】次に、半導体素子の電極上に形成したバン
プの上部に、プローブピンを接触させて、半導体素子の
電気的な検査を行う場合について説明する。
【００２９】図２は、本実施形態の半導体素子の電極に
対して、プローブピンによって半導体素子の電気的な検
査を行う状態を示した断面図である。
【００３０】図２に示すように、プローブピン８をバン
プ１１の上部で、斜下方向に荷重をかけて接触させ、半
導体素子の電気的な性能検査を行っている。バンプ１１
の下部には、各配線層間に、第１の絶縁層３および第２
の絶縁層５が、それぞれ挟まれて積層されている。プロ
ーブピン８の先端部がバンプ１１に接触すると、プロー
ブピン８の電極６に対する押圧および衝撃は、バンプ１
１に吸収され、電極６の下部に伝達されなくなり、第１
の配線層２および第２の配線層４の断線を防止すること
が可能となる。ここで、プローブピン８の接触により、
バンプ１１の表面には、プローブピン８の食い込みによ
る凹部が形成されるが、バンプ１１を貫通して電極６ま
でに達することはなく、電極６の下部を保護することが
できる。
【００３１】次に、バンプが形成された半導体素子の電
極部に対して、ワイヤボンディングする場合について説
明する。
【００３２】図３は、バンプが形成された半導体素子の
電極に対して、ワイヤボンディングする場合の電極部近
傍の断面図である。
【００３３】図３に示すように、半導体素子を高温環境
下（１５０〜２５０[℃]）に保ち、キャピラリー９によ
り、金属細線１０の先端部は、バンプ１１の表面に対し
垂直下方向に押圧され、かつバンプ１１の表面に平行な
方向に超音波による振動が与えられて、バンプ１１の上
面と金属細線１０との界面に合金層が形成され、接合さ
れる。
【００３４】したがって、ワイヤボンディング時の押圧
や超音波振動による衝撃は、バンプ１１が変形すること
によって吸収されるので、バンプ１１の下部の損傷や、
配線の断線を防止することが可能となる。
【００３５】以上のように、半導体素子の配線上に形成
された電極６上にバンプ１１を形成することにより、バ
ンプ１１が、プローブ検査時に発生する衝撃を吸収し、
また、ワイヤーボンディング時の押圧および超音波振動
による衝撃を吸収することができ、バンプ１１を吸収材
として活用できるものである。また、バンプ１１の上部
に突起電極を形成する場合も、同様にして、押圧および
超音波振動による衝撃を吸収することができ、バンプ１
１を吸収材として活用できる。
【００３６】
【発明の効果】以上のように本発明は、エリアパッドア
レイやＰＯＥなどの半導体素子の配線上に形成された電
極にバンプを形成し、プローブ検査を行う場合や、この
バンプ上に金属細線の電気的接続および突起電極を形成
する場合に、プローブ検査時の衝撃と、荷重負荷の吸収
および、ワイヤーボンディング時ならびに突起電極形成
時に発生する衝撃の吸収を達成する半導体素子の電極構
造を実現するものである。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体素子の電極構造を
示す断面図
【図２】本発明の一実施形態の半導体素子の電極構造に
対するプローブ検査の状態を示す断面図
【図３】本発明の一実施形態の半導体素子の電極構造に
対するワイヤボンディングの状態を示す断面図
【図４】従来の半導体素子の電極構造を示す断面図
【図５】従来の半導体素子の電極構造に対するプローブ
検査の状態を示す断面図
【図６】従来の半導体素子の電極構造に対するプローブ
検査の状態を示す断面図
【符号の説明】
１ 基材 ２ 第１の配線層 ３ 第１の絶縁層 ４ 第２の配線層 ５ 第２の縁層層 ６ 電極 ７ 保護膜 ８ プローブピン ９ キャピラリー １０ 金属細線 １１ バンプ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 上面に電極と、前記電極の下部に配線層
    を有した半導体素子の電極構造であって、前記電極上に
    さらに衝撃吸収材よりなるバンプが形成され、前記電極
    と前記バンプとで素子電極を構成していることを特徴と
    する半導体素子の電極構造。
  2. 【請求項２】 素子電極は検査時にプローブピンが接触
    され、または電気的接続時に金属細線が接合される素子
    電極であることを特徴とする請求項１に記載の半導体素
    子の電極構造。
  3. 【請求項３】 バンプの厚みが、２〜２０[μｍ]の範囲
    であることを特徴とする請求項１に記載の半導体素子の
    電極構造。
  4. 【請求項４】 バンプの材料は、軟質金属であることを
    特徴とする請求項１に記載の半導体素子の電極構造。
JP2000127473A 2000-04-27 2000-04-27 半導体素子の電極構造 Pending JP2001308139A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000127473A JP2001308139A (ja) 2000-04-27 2000-04-27 半導体素子の電極構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000127473A JP2001308139A (ja) 2000-04-27 2000-04-27 半導体素子の電極構造

Publications (1)

Publication Number Publication Date
JP2001308139A true JP2001308139A (ja) 2001-11-02

Family

ID=18637064

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000127473A Pending JP2001308139A (ja) 2000-04-27 2000-04-27 半導体素子の電極構造

Country Status (1)

Country Link
JP (1) JP2001308139A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653729B2 (en) 2000-09-29 2003-11-25 Nec Electronics Corporation Semiconductor device and test method for manufacturing same
JP2015029127A (ja) * 2008-12-03 2015-02-12 ルネサスエレクトロニクス株式会社 半導体装置
US9466559B2 (en) 2008-12-03 2016-10-11 Renesas Electronics Corporation Semiconductor integrated circuit device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653729B2 (en) 2000-09-29 2003-11-25 Nec Electronics Corporation Semiconductor device and test method for manufacturing same
US6815325B2 (en) 2000-09-29 2004-11-09 Nec Electronics Corporation Semiconductor device and test method for manufacturing same
JP2015029127A (ja) * 2008-12-03 2015-02-12 ルネサスエレクトロニクス株式会社 半導体装置
US9466559B2 (en) 2008-12-03 2016-10-11 Renesas Electronics Corporation Semiconductor integrated circuit device
US10818620B2 (en) 2008-12-03 2020-10-27 Renesas Electronics Corporation Semiconductor integrated circuit device

Similar Documents

Publication Publication Date Title
TWI278073B (en) Semiconductor device
US7847399B2 (en) Semiconductor device having solder-free gold bump contacts for stability in repeated temperature cycles
JP3684978B2 (ja) 半導体装置およびその製造方法ならびに電子機器
JP3967133B2 (ja) 半導体装置及び電子機器の製造方法
US6551854B2 (en) Semiconductor device having bump electrodes and method of manufacturing the same
TW392262B (en) Electric parts and semiconductor device and the manufacturing method thereof, and the assembled circuit board, and the electric device using the same
JP4401181B2 (ja) 半導体装置及びその製造方法
JP3865055B2 (ja) 半導体装置の製造方法
JP2008187109A (ja) 積層型半導体装置とその製造方法
JP3687435B2 (ja) 半導体チップおよびその製造方法、半導体装置、コンピュータ、回路基板ならびに電子機器
JPH10294423A (ja) 半導体装置
JP2006060128A (ja) 半導体装置
JP2003522401A (ja) 積層型集積回路パッケージ
JP2000269369A (ja) 半導体装置
US20090174061A1 (en) Semiconductor Device
JP4182996B2 (ja) 電子装置及びその製造方法
KR100366409B1 (ko) 접착성 전도체 및 이를 사용한 칩실장구조
JP2001308139A (ja) 半導体素子の電極構造
JP2006108284A (ja) 半導体パッケージ
JPH0547842A (ja) 半導体装置
JP4189327B2 (ja) 半導体装置
JP2004014854A (ja) 半導体装置
TW579589B (en) Substrate bonding pad structure
JP4805362B2 (ja) 半導体装置の製造方法
JP3397045B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060110

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060406

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070417

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070911