JP2001298156A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2001298156A JP2001298156A JP2000112342A JP2000112342A JP2001298156A JP 2001298156 A JP2001298156 A JP 2001298156A JP 2000112342 A JP2000112342 A JP 2000112342A JP 2000112342 A JP2000112342 A JP 2000112342A JP 2001298156 A JP2001298156 A JP 2001298156A
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- JP
- Japan
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- circuit
- overcurrent
- channel transistor
- light
- power supply
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Abstract
(57)【要約】
【課題】 ラッチアップによる過電流による誤動作や破
壊を防止する半導体集積回路を得る。 【解決手段】 シリコン基板１内にレーザダイオード７
５とフォトダイオード８６とを埋め込み、また、レーザ
ダイオード７５によって発光された光をフォトダイオー
ド８６に伝播するスルーホール７４、層間絶縁膜４４、
およびスルーホール８５を形成し、さらに、フォトダイ
オード８６によって変換された電流に応じてＣＭＯＳイ
ンバータ９１への電源Ｖｃｃの供給をオンオフするＰｃ
ｈＴｒ９２を設けた。
壊を防止する半導体集積回路を得る。 【解決手段】 シリコン基板１内にレーザダイオード７
５とフォトダイオード８６とを埋め込み、また、レーザ
ダイオード７５によって発光された光をフォトダイオー
ド８６に伝播するスルーホール７４、層間絶縁膜４４、
およびスルーホール８５を形成し、さらに、フォトダイ
オード８６によって変換された電流に応じてＣＭＯＳイ
ンバータ９１への電源Ｖｃｃの供給をオンオフするＰｃ
ｈＴｒ９２を設けた。
Description
【０００１】
【発明の属する技術分野】この発明は、高信頼性が要求
される自動車、飛行機、ロケットなどの容易に交換が利
かない機器に用いられ、過電流に応じて電源をオフする
半導体集積回路に関するものである。
される自動車、飛行機、ロケットなどの容易に交換が利
かない機器に用いられ、過電流に応じて電源をオフする
半導体集積回路に関するものである。
【０００２】
【従来の技術】図１１は従来の半導体集積回路のＣＭＯ
Ｓインバータを示す縦断面図であり、図において、１は
シリコン基板、２はシリコン基板１に形成されたｐウェ
ル、３はシリコン基板１に形成されたｎウェルである。
４はｐウェル２に形成され、グランドＶｓｓに繋がるｐ
＋ガード、５はｐウェル２に形成され、グランドＶｓｓ
に繋がるｎ＋拡散層、６はｐウェル２に形成され、出力
端に繋がるｎ＋拡散層、７はｎウェル３に形成され、出
力端に繋がるｐ＋拡散層、８はｎウェル３に形成され、
電源Ｖｃｃに繋がるｐ＋拡散層、９はｎウェル３に形成
され、電源Ｖｃｃに繋がるｎ＋ガードである。１０〜１
３はフィールド酸化膜、１４，１５はゲート酸化膜、１
６は素子分離酸化膜、１７〜２５は層間絶縁膜、２６〜
３３はタングステンで形成され、１層アルミニウム配線
と各ガード、および各拡散層とを繋ぐスルーホール、３
４，３５はポリシリコンで形成されたゲート電極であ
る。３６はグランドＶｓｓに繋がる１層アルミニウム配
線（以下、１ＡＬと言う）、３７はゲート電極３４に繋
がる１ＡＬ、３８は出力端に繋がる１ＡＬ、３９はゲー
ト電極３５に繋がる１ＡＬ、４０は電源Ｖｃｃに繋がる
１ＡＬである。４１，４２はタングステンで形成され、
２層アルミニウム配線と１ＡＬとを繋ぐスルーホール、
４３，４４は層間絶縁膜、４５はグランドＶｓｓに繋が
る２層アルミニウム配線（以下、２ＡＬと言う）、４６
は電源Ｖｃｃに繋がる２ＡＬである。以上の構成におい
て、ｎ＋拡散層５，６、ゲート酸化膜１４、およびゲー
ト電極３４により、Ｎチャネルトランジスタ（以下、Ｎ
ｃｈＴｒと言う）を形成し、この時、ｎ＋拡散層５をソ
ース部拡散層、ｎ＋拡散層６をドレイン部拡散層と言
う。また、ｐ＋拡散層７，８、ゲート酸化膜１５、ゲー
ト電極３５により、Ｐチャネルトランジスタ（以下、Ｐ
ｃｈＴｒと言う）を形成し、この時、ｐ＋拡散層７をド
レイン部拡散層、ｐ＋拡散層８をソース部拡散層と言
う。
Ｓインバータを示す縦断面図であり、図において、１は
シリコン基板、２はシリコン基板１に形成されたｐウェ
ル、３はシリコン基板１に形成されたｎウェルである。
４はｐウェル２に形成され、グランドＶｓｓに繋がるｐ
＋ガード、５はｐウェル２に形成され、グランドＶｓｓ
に繋がるｎ＋拡散層、６はｐウェル２に形成され、出力
端に繋がるｎ＋拡散層、７はｎウェル３に形成され、出
力端に繋がるｐ＋拡散層、８はｎウェル３に形成され、
電源Ｖｃｃに繋がるｐ＋拡散層、９はｎウェル３に形成
され、電源Ｖｃｃに繋がるｎ＋ガードである。１０〜１
３はフィールド酸化膜、１４，１５はゲート酸化膜、１
６は素子分離酸化膜、１７〜２５は層間絶縁膜、２６〜
３３はタングステンで形成され、１層アルミニウム配線
と各ガード、および各拡散層とを繋ぐスルーホール、３
４，３５はポリシリコンで形成されたゲート電極であ
る。３６はグランドＶｓｓに繋がる１層アルミニウム配
線（以下、１ＡＬと言う）、３７はゲート電極３４に繋
がる１ＡＬ、３８は出力端に繋がる１ＡＬ、３９はゲー
ト電極３５に繋がる１ＡＬ、４０は電源Ｖｃｃに繋がる
１ＡＬである。４１，４２はタングステンで形成され、
２層アルミニウム配線と１ＡＬとを繋ぐスルーホール、
４３，４４は層間絶縁膜、４５はグランドＶｓｓに繋が
る２層アルミニウム配線（以下、２ＡＬと言う）、４６
は電源Ｖｃｃに繋がる２ＡＬである。以上の構成におい
て、ｎ＋拡散層５，６、ゲート酸化膜１４、およびゲー
ト電極３４により、Ｎチャネルトランジスタ（以下、Ｎ
ｃｈＴｒと言う）を形成し、この時、ｎ＋拡散層５をソ
ース部拡散層、ｎ＋拡散層６をドレイン部拡散層と言
う。また、ｐ＋拡散層７，８、ゲート酸化膜１５、ゲー
ト電極３５により、Ｐチャネルトランジスタ（以下、Ｐ
ｃｈＴｒと言う）を形成し、この時、ｐ＋拡散層７をド
レイン部拡散層、ｐ＋拡散層８をソース部拡散層と言
う。
【０００３】なお、図１１において、５１，５２はｎ＋
拡散層５，６に寄生するＮＰＮ寄生バイポーラトランジ
スタ、５３，５４はｐ＋拡散層７，８に寄生するＰＮＰ
寄生バイポーラトランジスタ、５５はｐ＋ガード４およ
びｐウェル２によるｐウェル抵抗、５６はｎ＋ガード９
およびｎウェル３によるｎウェル抵抗である。
拡散層５，６に寄生するＮＰＮ寄生バイポーラトランジ
スタ、５３，５４はｐ＋拡散層７，８に寄生するＰＮＰ
寄生バイポーラトランジスタ、５５はｐ＋ガード４およ
びｐウェル２によるｐウェル抵抗、５６はｎ＋ガード９
およびｎウェル３によるｎウェル抵抗である。
【０００４】次に動作について説明する。半導体集積回
路において、チップ内で過電流が流れることで、誤動作
を生じたり、ひいては破壊にいたることがある。これ
は、高信頼性が要求される自動車、飛行機、ロケットな
どの容易に交換が利かない機器に用いられる半導体集積
回路においては、大きな損害を引き起こす。過電流をチ
ップ内に発生させる要因はいくつかあるが、まず、ラッ
チアップによる過電流の発生について説明する。図１１
に示した半導体集積回路において、シリコン基板１から
２ＡＬ４６により、所望のＮｃｈＴｒ、およびＰｃｈＴ
ｒを形成すると共に、それらソース部拡散層に電源Ｖｃ
ｃまたはグランドＶｓｓを繋いだり、それらドレイン部
拡散層に出力端となる１ＡＬを繋いでいる。しかしなが
ら、図１１にも示している通り、所望のＮｃｈＴｒ、お
よびＰｃｈＴｒとは他に、シリコン基板１のｐウェル２
およびｎウェル３には、ＮＰＮ寄生バイポーラトランジ
スタ５１，５２、ＰＮＰ寄生バイポーラトランジスタ５
３，５４、ｐウェル抵抗５５、およびｎウェル抵抗５６
からなる回路が寄生してしまう。
路において、チップ内で過電流が流れることで、誤動作
を生じたり、ひいては破壊にいたることがある。これ
は、高信頼性が要求される自動車、飛行機、ロケットな
どの容易に交換が利かない機器に用いられる半導体集積
回路においては、大きな損害を引き起こす。過電流をチ
ップ内に発生させる要因はいくつかあるが、まず、ラッ
チアップによる過電流の発生について説明する。図１１
に示した半導体集積回路において、シリコン基板１から
２ＡＬ４６により、所望のＮｃｈＴｒ、およびＰｃｈＴ
ｒを形成すると共に、それらソース部拡散層に電源Ｖｃ
ｃまたはグランドＶｓｓを繋いだり、それらドレイン部
拡散層に出力端となる１ＡＬを繋いでいる。しかしなが
ら、図１１にも示している通り、所望のＮｃｈＴｒ、お
よびＰｃｈＴｒとは他に、シリコン基板１のｐウェル２
およびｎウェル３には、ＮＰＮ寄生バイポーラトランジ
スタ５１，５２、ＰＮＰ寄生バイポーラトランジスタ５
３，５４、ｐウェル抵抗５５、およびｎウェル抵抗５６
からなる回路が寄生してしまう。
【０００５】図４はラッチアップ時の過電流の発生を示
す回路図であり、図１１に示した寄生した回路を中心に
示したものである。図において、正常時は、電源Ｖｃｃ
からグランドＶｓｓには電流が流れないが、出力端であ
る１ＡＬ３８に外部過電圧が加わった場合には、ＰＮＰ
寄生バイポーラトランジスタ５３のエミッタからコレク
タに電流が流れてしまい、ｐウェル抵抗５５の両端に電
位差が生じてしまう。この電位差によって、ＮＰＮ寄生
バイポーラトランジスタ５１がオンして、電源Ｖｃｃか
らそのＮＰＮ寄生バイポーラトランジスタ５１を通じて
グランドＶｓｓに電流が流れ、ｎウェル抵抗５６の両端
に電位差が生じてしまう。この電位差によって、ＰＮＰ
寄生バイポーラトランジスタ５４がオンして、電源Ｖｃ
ｃからそのＰＮＰ寄生バイポーラトランジスタ５４を通
じてグランドＶｓｓに電流が流れてしまう。このよう
に、ＮＰＮ寄生バイポーラトランジスタ５１とＰＮＰ寄
生バイポーラトランジスタ５４とは、サイリスタ構造を
形成しているので、一度、ＰＮＰ寄生バイポーラトラン
ジスタ５３に電流が流れてしまうと、出力端である１Ａ
Ｌ３８に加わった外部過電圧がなくなっても、ＮＰＮ寄
生バイポーラトランジスタ５１およびＰＮＰ寄生バイポ
ーラトランジスタ５４は、オフすることなくオンし続
け、電源ＶｃｃからグランドＶｓｓに過電流が流れ続け
る。従来では、このラッチアップによる過電流の発生の
防止方法として、ｐ＋ガード４およびｎ＋ガード９の注
入量を下げ、ｐウェル抵抗５５およびｎウェル抵抗５６
の抵抗を下げて、ＮＰＮ寄生バイポーラトランジスタ５
１とＰＮＰ寄生バイポーラトランジスタ５４とがオンし
にくくなるようにしていた。
す回路図であり、図１１に示した寄生した回路を中心に
示したものである。図において、正常時は、電源Ｖｃｃ
からグランドＶｓｓには電流が流れないが、出力端であ
る１ＡＬ３８に外部過電圧が加わった場合には、ＰＮＰ
寄生バイポーラトランジスタ５３のエミッタからコレク
タに電流が流れてしまい、ｐウェル抵抗５５の両端に電
位差が生じてしまう。この電位差によって、ＮＰＮ寄生
バイポーラトランジスタ５１がオンして、電源Ｖｃｃか
らそのＮＰＮ寄生バイポーラトランジスタ５１を通じて
グランドＶｓｓに電流が流れ、ｎウェル抵抗５６の両端
に電位差が生じてしまう。この電位差によって、ＰＮＰ
寄生バイポーラトランジスタ５４がオンして、電源Ｖｃ
ｃからそのＰＮＰ寄生バイポーラトランジスタ５４を通
じてグランドＶｓｓに電流が流れてしまう。このよう
に、ＮＰＮ寄生バイポーラトランジスタ５１とＰＮＰ寄
生バイポーラトランジスタ５４とは、サイリスタ構造を
形成しているので、一度、ＰＮＰ寄生バイポーラトラン
ジスタ５３に電流が流れてしまうと、出力端である１Ａ
Ｌ３８に加わった外部過電圧がなくなっても、ＮＰＮ寄
生バイポーラトランジスタ５１およびＰＮＰ寄生バイポ
ーラトランジスタ５４は、オフすることなくオンし続
け、電源ＶｃｃからグランドＶｓｓに過電流が流れ続け
る。従来では、このラッチアップによる過電流の発生の
防止方法として、ｐ＋ガード４およびｎ＋ガード９の注
入量を下げ、ｐウェル抵抗５５およびｎウェル抵抗５６
の抵抗を下げて、ＮＰＮ寄生バイポーラトランジスタ５
１とＰＮＰ寄生バイポーラトランジスタ５４とがオンし
にくくなるようにしていた。
【０００６】次に外部装置による過電流の発生について
説明する。図１２は外部装置による過電流の発生を示す
回路図であり、図において、６１は半導体集積回路を構
成するチップ、６２はチップ６１の内部に形成されたイ
ンバータ、６３はチップ６１に設けられた入力ポートか
らインバータ６２に信号を供給する外部装置である。図
において、外部装置６３が誤動作を起こし、過電流を発
生してチップ６１の内部に入ると、インバータ６２の誤
動作を引き起こしたり、入力ポートまたはインバータ６
２のゲートを破壊したりしてしまう。
説明する。図１２は外部装置による過電流の発生を示す
回路図であり、図において、６１は半導体集積回路を構
成するチップ、６２はチップ６１の内部に形成されたイ
ンバータ、６３はチップ６１に設けられた入力ポートか
らインバータ６２に信号を供給する外部装置である。図
において、外部装置６３が誤動作を起こし、過電流を発
生してチップ６１の内部に入ると、インバータ６２の誤
動作を引き起こしたり、入力ポートまたはインバータ６
２のゲートを破壊したりしてしまう。
【０００７】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、ラッチアップによ
る過電流の発生の防止方法はあるものの、それでも過電
流が発生してしまい、誤動作や破壊してしまうことがあ
った。また、外部装置６３から過電流がチップ６１の内
部に入ると、その過電流により誤動作や破壊してしまう
などの課題があった。
は以上のように構成されているので、ラッチアップによ
る過電流の発生の防止方法はあるものの、それでも過電
流が発生してしまい、誤動作や破壊してしまうことがあ
った。また、外部装置６３から過電流がチップ６１の内
部に入ると、その過電流により誤動作や破壊してしまう
などの課題があった。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、ラッチアップによる過電流や、外
部装置からの過電流による誤動作や破壊を防止する半導
体集積回路を得ることを目的とする。
めになされたもので、ラッチアップによる過電流や、外
部装置からの過電流による誤動作や破壊を防止する半導
体集積回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体集
積回路は、シリコン基板内に流れる電流に応じて発光す
る発光回路と、発光された光を伝播させる導波路と、電
源とグランドとの間に設けられたスイッチ回路と、導波
路を伝播した光に応じて過電流を検出してスイッチ回路
をオフする光検出回路とを備えたものである。
積回路は、シリコン基板内に流れる電流に応じて発光す
る発光回路と、発光された光を伝播させる導波路と、電
源とグランドとの間に設けられたスイッチ回路と、導波
路を伝播した光に応じて過電流を検出してスイッチ回路
をオフする光検出回路とを備えたものである。
【００１０】この発明に係る半導体集積回路は、アルミ
ニウム配線内に流れる電流に応じて発光する発光回路
と、発光された光を伝播させる導波路と、導波路を伝播
した光に応じて過電流を検出して過電流検出信号を外部
に出力する光検出回路とを備えたものである。
ニウム配線内に流れる電流に応じて発光する発光回路
と、発光された光を伝播させる導波路と、導波路を伝播
した光に応じて過電流を検出して過電流検出信号を外部
に出力する光検出回路とを備えたものである。
【００１１】この発明に係る半導体集積回路は、発光回
路としてレーザダイオードを用い、光検出回路として、
フォトダイオードを用いたものである。
路としてレーザダイオードを用い、光検出回路として、
フォトダイオードを用いたものである。
【００１２】この発明に係る半導体集積回路は、スイッ
チ回路として、ＰチャネルトランジスタまたはＮチャネ
ルトランジスタを用いたものである。
チ回路として、ＰチャネルトランジスタまたはＮチャネ
ルトランジスタを用いたものである。
【００１３】この発明に係る半導体集積回路は、電源、
Ｐチャネルトランジスタ、内部回路、およびグランドの
順で接続された直列回路と、Ｐチャネルトランジスタの
ゲートとグランドとの間に接続され、直列回路に流れる
過電流に応じてＰチャネルトランジスタのゲートに加わ
る電圧を高くしてＰチャネルトランジスタをオフする電
圧制御抵抗とを備えたものである。
Ｐチャネルトランジスタ、内部回路、およびグランドの
順で接続された直列回路と、Ｐチャネルトランジスタの
ゲートとグランドとの間に接続され、直列回路に流れる
過電流に応じてＰチャネルトランジスタのゲートに加わ
る電圧を高くしてＰチャネルトランジスタをオフする電
圧制御抵抗とを備えたものである。
【００１４】この発明に係る半導体集積回路は、電源、
内部回路、Ｎチャネルトランジスタ、およびグランドの
順で接続された直列回路と、電源とＮチャネルトランジ
スタのゲートとの間に接続され、直列回路に流れる過電
流に応じてＮチャネルトランジスタのゲートに加わる電
圧を低くしてＮチャネルトランジスタをオフする電圧制
御抵抗とを備えたものである。
内部回路、Ｎチャネルトランジスタ、およびグランドの
順で接続された直列回路と、電源とＮチャネルトランジ
スタのゲートとの間に接続され、直列回路に流れる過電
流に応じてＮチャネルトランジスタのゲートに加わる電
圧を低くしてＮチャネルトランジスタをオフする電圧制
御抵抗とを備えたものである。
【００１５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路のＣＭＯＳインバータを示す縦断面図であ
り、図において、１はシリコン基板、２はシリコン基板
１に形成されたｐウェル、３はシリコン基板１に形成さ
れたｎウェルである。４はｐウェル２に形成され、グラ
ンドＶｓｓに繋がるｐ＋ガード、５はｐウェル２に形成
され、グランドＶｓｓに繋がるｎ＋拡散層、６はｐウェ
ル２に形成され、出力端に繋がるｎ＋拡散層、７はｎウ
ェル３に形成され、出力端に繋がるｐ＋拡散層、８はｎ
ウェル３に形成され、電源Ｖｃｃに繋がるｐ＋拡散層、
９はｎウェル３に形成され、電源Ｖｃｃに繋がるｎ＋ガ
ードである。１０，１１，１３はフィールド酸化膜、１
４，１５はゲート酸化膜、１６は素子分離酸化膜、１７
〜２５は層間絶縁膜、２６〜３３はタングステンで形成
され、１層アルミニウム配線と各ガード、および各拡散
層とを繋ぐスルーホール、３４，３５はポリシリコンで
形成されたゲート電極である。３６はグランドＶｓｓに
繋がる１層アルミニウム配線（以下、１ＡＬと言う）、
３７はゲート電極３４に繋がる１ＡＬ、３８は出力端に
繋がる１ＡＬ、３９はゲート電極３５に繋がる１ＡＬ、
４０は電源Ｖｃｃに繋がる１ＡＬである。４１，４２は
タングステンで形成され、２層アルミニウム配線と１Ａ
Ｌとを繋ぐスルーホール、４３は層間絶縁膜、４４は層
間絶縁膜（導波路）、４５はグランドＶｓｓに繋がる２
層アルミニウム配線（以下、２ＡＬと言う）、４６は電
源Ｖｃｃに繋がる２ＡＬである。また、７１，７２はフ
ィールド酸化膜、７３は層間絶縁膜、７４は後述するレ
ーザダイオード７５と層間絶縁膜４４とを繋ぐスルーホ
ール（導波路）である。７５ａはｎ−ＡｌＧａＡｓなど
から形成された電子を発生するクラッド層、７５ｂはｐ
−ＧａＡｓなどから形成された共振器部となる活性層、
７５ｃはｐ−ＡｌＧａＡｓなどから形成されたホールを
発生するクラッド層であり、これらクラッド層７５ａ，
７５ｃ、活性層７５ｂによりシリコン基板１内に流れる
電流に応じて発光するレーザダイオード（発光回路）７
５を構成する。以上の構成において、ｎ＋拡散層５，
６、ゲート酸化膜１４、およびゲート電極３４により、
Ｎチャネルトランジスタ（以下、ＮｃｈＴｒと言う）を
形成し、この時、ｎ＋拡散層５をソース部拡散層、ｎ＋
拡散層６をドレイン部拡散層と言う。また、ｐ＋拡散層
７，８、ゲート酸化膜１５、ゲート電極３５により、Ｐ
チャネルトランジスタ（以下、ＰｃｈＴｒと言う）を形
成し、この時、ｐ＋拡散層７をドレイン部拡散層、ｐ＋
拡散層８をソース部拡散層と言う。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路のＣＭＯＳインバータを示す縦断面図であ
り、図において、１はシリコン基板、２はシリコン基板
１に形成されたｐウェル、３はシリコン基板１に形成さ
れたｎウェルである。４はｐウェル２に形成され、グラ
ンドＶｓｓに繋がるｐ＋ガード、５はｐウェル２に形成
され、グランドＶｓｓに繋がるｎ＋拡散層、６はｐウェ
ル２に形成され、出力端に繋がるｎ＋拡散層、７はｎウ
ェル３に形成され、出力端に繋がるｐ＋拡散層、８はｎ
ウェル３に形成され、電源Ｖｃｃに繋がるｐ＋拡散層、
９はｎウェル３に形成され、電源Ｖｃｃに繋がるｎ＋ガ
ードである。１０，１１，１３はフィールド酸化膜、１
４，１５はゲート酸化膜、１６は素子分離酸化膜、１７
〜２５は層間絶縁膜、２６〜３３はタングステンで形成
され、１層アルミニウム配線と各ガード、および各拡散
層とを繋ぐスルーホール、３４，３５はポリシリコンで
形成されたゲート電極である。３６はグランドＶｓｓに
繋がる１層アルミニウム配線（以下、１ＡＬと言う）、
３７はゲート電極３４に繋がる１ＡＬ、３８は出力端に
繋がる１ＡＬ、３９はゲート電極３５に繋がる１ＡＬ、
４０は電源Ｖｃｃに繋がる１ＡＬである。４１，４２は
タングステンで形成され、２層アルミニウム配線と１Ａ
Ｌとを繋ぐスルーホール、４３は層間絶縁膜、４４は層
間絶縁膜（導波路）、４５はグランドＶｓｓに繋がる２
層アルミニウム配線（以下、２ＡＬと言う）、４６は電
源Ｖｃｃに繋がる２ＡＬである。また、７１，７２はフ
ィールド酸化膜、７３は層間絶縁膜、７４は後述するレ
ーザダイオード７５と層間絶縁膜４４とを繋ぐスルーホ
ール（導波路）である。７５ａはｎ−ＡｌＧａＡｓなど
から形成された電子を発生するクラッド層、７５ｂはｐ
−ＧａＡｓなどから形成された共振器部となる活性層、
７５ｃはｐ−ＡｌＧａＡｓなどから形成されたホールを
発生するクラッド層であり、これらクラッド層７５ａ，
７５ｃ、活性層７５ｂによりシリコン基板１内に流れる
電流に応じて発光するレーザダイオード（発光回路）７
５を構成する。以上の構成において、ｎ＋拡散層５，
６、ゲート酸化膜１４、およびゲート電極３４により、
Ｎチャネルトランジスタ（以下、ＮｃｈＴｒと言う）を
形成し、この時、ｎ＋拡散層５をソース部拡散層、ｎ＋
拡散層６をドレイン部拡散層と言う。また、ｐ＋拡散層
７，８、ゲート酸化膜１５、ゲート電極３５により、Ｐ
チャネルトランジスタ（以下、ＰｃｈＴｒと言う）を形
成し、この時、ｐ＋拡散層７をドレイン部拡散層、ｐ＋
拡散層８をソース部拡散層と言う。
【００１６】なお、図１において、５１，５２はｎ＋拡
散層５，６に寄生するＮＰＮ寄生バイポーラトランジス
タ、５３，５４はｐ＋拡散層７，８に寄生するＰＮＰ寄
生バイポーラトランジスタ、５５はｐ＋ガード４および
ｐウェル２によるｐウェル抵抗、５６はｎ＋ガード９お
よびｎウェル３によるｎウェル抵抗である。
散層５，６に寄生するＮＰＮ寄生バイポーラトランジス
タ、５３，５４はｐ＋拡散層７，８に寄生するＰＮＰ寄
生バイポーラトランジスタ、５５はｐ＋ガード４および
ｐウェル２によるｐウェル抵抗、５６はｎ＋ガード９お
よびｎウェル３によるｎウェル抵抗である。
【００１７】図２は発光回路および導波路の詳細を示す
縦断面図であり、図において、７６はレーザダイオード
７５の発光部、７７はレーザダイオード７５の発光部７
６から出射した光のスルーホール７４での軌跡、αはス
ルーホール７４から層間絶縁膜４４への入射角、βはス
ルーホール７４から層間絶縁膜４４への屈折角、７８は
層間絶縁膜４４での光の軌跡である。なお、スルーホー
ル７４は空洞、層間絶縁膜４４は二酸化シリコンで形成
されている。
縦断面図であり、図において、７６はレーザダイオード
７５の発光部、７７はレーザダイオード７５の発光部７
６から出射した光のスルーホール７４での軌跡、αはス
ルーホール７４から層間絶縁膜４４への入射角、βはス
ルーホール７４から層間絶縁膜４４への屈折角、７８は
層間絶縁膜４４での光の軌跡である。なお、スルーホー
ル７４は空洞、層間絶縁膜４４は二酸化シリコンで形成
されている。
【００１８】図３は導波路、光検出回路およびスイッチ
回路の詳細を示す縦断面図であり、図において、８１，
８２はフィールド酸化膜、８３は層間絶縁膜、８４はレ
ーザダイオード７５から発光し、層間絶縁膜４４を伝播
してきた光を反射させるアルミニウム、８５は後述する
フォトダイオード８６と層間絶縁膜４４とを繋ぐスルー
ホール（導波路）である。８６ａはｎ＋層、８６ｂはＩ
層、８６ｃはｐ＋層であり、これらｎ＋層８６ａ、Ｉ層
８６ｂ、ｐ＋層８６ｃにより導波路を伝播した光に応じ
て過電流を検出して後述するＰｃｈＴｒ９２をオフする
フォトダイオード（光検出回路）８６を構成する。８７
はアルミニウム８４で反射し、スルーホール８５に入射
した光の軌跡、８８は電源Ｖｃｃに繋がる１ＡＬ４０と
フォトダイオード８６とを繋ぐスルーホールである。な
お、スルーホール８７は空洞で形成されている。９１は
ＣＭＯＳインバータ、９２は電源ＶｃｃとグランドＶｓ
ｓとの間に複数段設けられたＰチャネルトランジスタ
（スイッチ回路：以下、ＰｃｈＴｒと言う）であり、一
番下のＰｃｈＴｒ９２のゲートには、フォトダイオード
８６が接続されている。９３はその接続線に設けられ、
フォトダイオード８６からの電流を電圧に変換する抵抗
である。
回路の詳細を示す縦断面図であり、図において、８１，
８２はフィールド酸化膜、８３は層間絶縁膜、８４はレ
ーザダイオード７５から発光し、層間絶縁膜４４を伝播
してきた光を反射させるアルミニウム、８５は後述する
フォトダイオード８６と層間絶縁膜４４とを繋ぐスルー
ホール（導波路）である。８６ａはｎ＋層、８６ｂはＩ
層、８６ｃはｐ＋層であり、これらｎ＋層８６ａ、Ｉ層
８６ｂ、ｐ＋層８６ｃにより導波路を伝播した光に応じ
て過電流を検出して後述するＰｃｈＴｒ９２をオフする
フォトダイオード（光検出回路）８６を構成する。８７
はアルミニウム８４で反射し、スルーホール８５に入射
した光の軌跡、８８は電源Ｖｃｃに繋がる１ＡＬ４０と
フォトダイオード８６とを繋ぐスルーホールである。な
お、スルーホール８７は空洞で形成されている。９１は
ＣＭＯＳインバータ、９２は電源ＶｃｃとグランドＶｓ
ｓとの間に複数段設けられたＰチャネルトランジスタ
（スイッチ回路：以下、ＰｃｈＴｒと言う）であり、一
番下のＰｃｈＴｒ９２のゲートには、フォトダイオード
８６が接続されている。９３はその接続線に設けられ、
フォトダイオード８６からの電流を電圧に変換する抵抗
である。
【００１９】次に動作について説明する。半導体集積回
路において、チップ内で過電流が流れることで、誤動作
を生じたり、ひいては破壊にいたることがある。これ
は、高信頼性が要求される自動車、飛行機、ロケットな
どの容易に交換が利かない機器に用いられる半導体集積
回路においては、大きな損害を引き起こす。過電流をチ
ップ内に発生させる要因はいくつかあるが、まず、ラッ
チアップによる過電流の発生について説明する。図１に
示した半導体集積回路において、シリコン基板１から２
ＡＬ４６により、所望のＮｃｈＴｒ、およびＰｃｈＴｒ
を形成すると共に、それらソース部拡散層に電源Ｖｃｃ
またはグランドＶｓｓを繋いだり、それらドレイン部拡
散層に出力端となる１ＡＬを繋いでいる。しかしなが
ら、図１にも示している通り、所望のＮｃｈＴｒ、およ
びＰｃｈＴｒとは他に、シリコン基板１のｐウェル２お
よびｎウェル３には、ＮＰＮ寄生バイポーラトランジス
タ５１，５２、ＰＮＰ寄生バイポーラトランジスタ５
３，５４、ｐウェル抵抗５５、およびｎウェル抵抗５６
からなる回路が寄生してしまう。
路において、チップ内で過電流が流れることで、誤動作
を生じたり、ひいては破壊にいたることがある。これ
は、高信頼性が要求される自動車、飛行機、ロケットな
どの容易に交換が利かない機器に用いられる半導体集積
回路においては、大きな損害を引き起こす。過電流をチ
ップ内に発生させる要因はいくつかあるが、まず、ラッ
チアップによる過電流の発生について説明する。図１に
示した半導体集積回路において、シリコン基板１から２
ＡＬ４６により、所望のＮｃｈＴｒ、およびＰｃｈＴｒ
を形成すると共に、それらソース部拡散層に電源Ｖｃｃ
またはグランドＶｓｓを繋いだり、それらドレイン部拡
散層に出力端となる１ＡＬを繋いでいる。しかしなが
ら、図１にも示している通り、所望のＮｃｈＴｒ、およ
びＰｃｈＴｒとは他に、シリコン基板１のｐウェル２お
よびｎウェル３には、ＮＰＮ寄生バイポーラトランジス
タ５１，５２、ＰＮＰ寄生バイポーラトランジスタ５
３，５４、ｐウェル抵抗５５、およびｎウェル抵抗５６
からなる回路が寄生してしまう。
【００２０】図４はラッチアップ時の過電流の発生を示
す回路図であり、図１に示した寄生した回路を中心に示
したものである。図において、正常時は、電源Ｖｃｃか
らグランドＶｓｓには電流が流れないが、出力端である
１ＡＬ３８に外部過電圧が加わった場合には、ＰＮＰ寄
生バイポーラトランジスタ５３のエミッタからコレクタ
に電流が流れてしまい、ｐウェル抵抗５５の両端に電位
差が生じてしまう。この電位差によって、ＮＰＮ寄生バ
イポーラトランジスタ５１がオンして、電源Ｖｃｃから
そのＮＰＮ寄生バイポーラトランジスタ５１を通じてグ
ランドＶｓｓに電流が流れ、ｎウェル抵抗５６の両端に
電位差が生じてしまう。この電位差によって、ＰＮＰ寄
生バイポーラトランジスタ５４がオンして、電源Ｖｃｃ
からそのＰＮＰ寄生バイポーラトランジスタ５４を通じ
てグランドＶｓｓに電流が流れてしまう。このように、
ＮＰＮ寄生バイポーラトランジスタ５１とＰＮＰ寄生バ
イポーラトランジスタ５４とは、サイリスタ構造を形成
しているので、一度、ＰＮＰ寄生バイポーラトランジス
タ５３に電流が流れてしまうと、出力端である１ＡＬ３
８に加わった外部過電圧がなくなっても、ＮＰＮ寄生バ
イポーラトランジスタ５１およびＰＮＰ寄生バイポーラ
トランジスタ５４は、オフすることなくオンし続け、電
源ＶｃｃからグランドＶｓｓに過電流が流れ続ける。
す回路図であり、図１に示した寄生した回路を中心に示
したものである。図において、正常時は、電源Ｖｃｃか
らグランドＶｓｓには電流が流れないが、出力端である
１ＡＬ３８に外部過電圧が加わった場合には、ＰＮＰ寄
生バイポーラトランジスタ５３のエミッタからコレクタ
に電流が流れてしまい、ｐウェル抵抗５５の両端に電位
差が生じてしまう。この電位差によって、ＮＰＮ寄生バ
イポーラトランジスタ５１がオンして、電源Ｖｃｃから
そのＮＰＮ寄生バイポーラトランジスタ５１を通じてグ
ランドＶｓｓに電流が流れ、ｎウェル抵抗５６の両端に
電位差が生じてしまう。この電位差によって、ＰＮＰ寄
生バイポーラトランジスタ５４がオンして、電源Ｖｃｃ
からそのＰＮＰ寄生バイポーラトランジスタ５４を通じ
てグランドＶｓｓに電流が流れてしまう。このように、
ＮＰＮ寄生バイポーラトランジスタ５１とＰＮＰ寄生バ
イポーラトランジスタ５４とは、サイリスタ構造を形成
しているので、一度、ＰＮＰ寄生バイポーラトランジス
タ５３に電流が流れてしまうと、出力端である１ＡＬ３
８に加わった外部過電圧がなくなっても、ＮＰＮ寄生バ
イポーラトランジスタ５１およびＰＮＰ寄生バイポーラ
トランジスタ５４は、オフすることなくオンし続け、電
源ＶｃｃからグランドＶｓｓに過電流が流れ続ける。
【００２１】この実施の形態１では、以上のようなラッ
チアップによる過電流の発生により誤動作や破壊が生じ
てしまうのを防止するものである。図１において、ラッ
チアップの発生により、ＮＰＮ寄生バイポーラトランジ
スタ５１とＰＮＰ寄生バイポーラトランジスタ５４とが
オンした状態になり、電源ＶｃｃからグランドＶｓｓに
電流が流れる。そのとき、ソース部拡散層のｐ＋拡散層
８では、ｎウェル３に放射状に電流が流れた状態とな
る。図２において、ｐ＋拡散層８に設けられたレーザダ
イオード７５では、ホールを発生するクラッド層７５ｃ
から電子を発生するクラッド層７５ａ方向に電流が流
れ、このことにより、活性層７５ｂの発光部７６が発光
し、出射した光は、導波路であるスルーホール７４、お
よび層間絶縁膜４４を通じて伝播される。
チアップによる過電流の発生により誤動作や破壊が生じ
てしまうのを防止するものである。図１において、ラッ
チアップの発生により、ＮＰＮ寄生バイポーラトランジ
スタ５１とＰＮＰ寄生バイポーラトランジスタ５４とが
オンした状態になり、電源ＶｃｃからグランドＶｓｓに
電流が流れる。そのとき、ソース部拡散層のｐ＋拡散層
８では、ｎウェル３に放射状に電流が流れた状態とな
る。図２において、ｐ＋拡散層８に設けられたレーザダ
イオード７５では、ホールを発生するクラッド層７５ｃ
から電子を発生するクラッド層７５ａ方向に電流が流
れ、このことにより、活性層７５ｂの発光部７６が発光
し、出射した光は、導波路であるスルーホール７４、お
よび層間絶縁膜４４を通じて伝播される。
【００２２】なお、スルーホール７４の屈折率をｎ１、
層間絶縁膜４４の屈折率をｎ２とすれば、ｎ２＜ｎ１と
なるような二酸化シリコンを選択する。また、シリコン
基板１内でのレーザダイオード７５における活性層７５
ｂの傾きは、入射角αが臨界角α１よりも大きくなるよ
うに形成する。臨界角α１は、α１＝ｓｉｎ-1（ｎ１／
ｎ２）で求めることができる。さらに、二酸化シリコン
により形成される層間絶縁膜４４は、その上下の平面を
平坦化技術により平坦化し、光が散乱しないようにして
反射率を高める。さらに、層間絶縁膜４４を挟む１ＡＬ
４０、２ＡＬ４６の屈折率をｎ３，ｎ４とすれば、層間
絶縁膜４４の屈折率ｎ２との関係を、ｎ２＞ｎ３，ｎ４
として、臨界角α１の解が存在するようにする。これに
より、層間絶縁膜４４に入射した光は、層間絶縁膜４４
を全反射で伝播させることができる。
層間絶縁膜４４の屈折率をｎ２とすれば、ｎ２＜ｎ１と
なるような二酸化シリコンを選択する。また、シリコン
基板１内でのレーザダイオード７５における活性層７５
ｂの傾きは、入射角αが臨界角α１よりも大きくなるよ
うに形成する。臨界角α１は、α１＝ｓｉｎ-1（ｎ１／
ｎ２）で求めることができる。さらに、二酸化シリコン
により形成される層間絶縁膜４４は、その上下の平面を
平坦化技術により平坦化し、光が散乱しないようにして
反射率を高める。さらに、層間絶縁膜４４を挟む１ＡＬ
４０、２ＡＬ４６の屈折率をｎ３，ｎ４とすれば、層間
絶縁膜４４の屈折率ｎ２との関係を、ｎ２＞ｎ３，ｎ４
として、臨界角α１の解が存在するようにする。これに
より、層間絶縁膜４４に入射した光は、層間絶縁膜４４
を全反射で伝播させることができる。
【００２３】図５はＺｎＳｅレーザダイオードの電流と
光出力との関係を示す特性図であり、図において、常温
の２０［°Ｃ］で６０［ｍＡ］の電流がレーザダイオー
ド７５におけるホールを発生するクラッド層７５ｃから
電子を発生するクラッド層７５ａ方向に電流が流れれ
ば、活性層７５ｂの発光部７６からは１０［ｍＷ］の光
出力が得られることが分かる。マイクロコンピュータを
例に取れば、温度保証範囲は、−４５［°Ｃ］〜９０
［°Ｃ］であり、図５により、１０［ｍＷ］の光出力時
を過電流の発生判断基準とすれば、その温度範囲で過電
流の判定が可能であることが分かる。
光出力との関係を示す特性図であり、図において、常温
の２０［°Ｃ］で６０［ｍＡ］の電流がレーザダイオー
ド７５におけるホールを発生するクラッド層７５ｃから
電子を発生するクラッド層７５ａ方向に電流が流れれ
ば、活性層７５ｂの発光部７６からは１０［ｍＷ］の光
出力が得られることが分かる。マイクロコンピュータを
例に取れば、温度保証範囲は、−４５［°Ｃ］〜９０
［°Ｃ］であり、図５により、１０［ｍＷ］の光出力時
を過電流の発生判断基準とすれば、その温度範囲で過電
流の判定が可能であることが分かる。
【００２４】図３において、活性層７５ｂの発光部７６
から出射された光は、導波路であるスルーホール７４、
および層間絶縁膜４４を通じて伝播され、さらに、アル
ミニウム８４により反射され、スルーホール８５を伝播
する。ここで、スルーホール８５の屈折率をｎ５とすれ
ば、ｎ５＞ｎ２である。スルーホール８５を伝播した光
は、ｎ＋層８６ａ、Ｉ層８６ｂ、ｐ＋層８６ｃにより構
成されるフォトダイオード８６により電流に変換され、
さらに、その電流は、抵抗９３により電圧に変換されて
ＰｃｈＴｒ９２のゲートに供給される。したがって、発
光回路であるレーザダイオード７５、導波路であるスル
ーホール７４、層間絶縁膜４４、およびスルーホール８
５、光検出回路であるフォトダイオード８６、スイッチ
回路であるＰｃｈＴｒ９２を系として、過電流が発生し
た場合に、ＰｃｈＴｒ９２のゲートに供給される電圧が
そのしきい値以上となり、そのＰｃｈＴｒ９２がオフと
なるような抵抗９３の抵抗値を設定する。その結果、過
電流が発生した場合に、レーザダイオード７５は、その
過電流に応じて発光し、フォトダイオード８６は、その
伝播された光に応じた電流に変換して、ＰｃｈＴｒ９２
は、抵抗９３によって電流から変換された電圧に応じて
オフして、電源ＶｃｃのＣＭＯＳインバータ９１への供
給を遮断して、過電流によるＣＭＯＳインバータ９１の
誤動作および破壊を防止する。ＰｃｈＴｒ９２がオフさ
れればレーザダイオード７５には電流が流れないので発
光しなくなり、フォトダイオード８６からは電流が発生
せず、ＰｃｈＴｒ９２はオンして、再びＣＭＯＳインバ
ータ９１に電源Ｖｃｃが供給される。
から出射された光は、導波路であるスルーホール７４、
および層間絶縁膜４４を通じて伝播され、さらに、アル
ミニウム８４により反射され、スルーホール８５を伝播
する。ここで、スルーホール８５の屈折率をｎ５とすれ
ば、ｎ５＞ｎ２である。スルーホール８５を伝播した光
は、ｎ＋層８６ａ、Ｉ層８６ｂ、ｐ＋層８６ｃにより構
成されるフォトダイオード８６により電流に変換され、
さらに、その電流は、抵抗９３により電圧に変換されて
ＰｃｈＴｒ９２のゲートに供給される。したがって、発
光回路であるレーザダイオード７５、導波路であるスル
ーホール７４、層間絶縁膜４４、およびスルーホール８
５、光検出回路であるフォトダイオード８６、スイッチ
回路であるＰｃｈＴｒ９２を系として、過電流が発生し
た場合に、ＰｃｈＴｒ９２のゲートに供給される電圧が
そのしきい値以上となり、そのＰｃｈＴｒ９２がオフと
なるような抵抗９３の抵抗値を設定する。その結果、過
電流が発生した場合に、レーザダイオード７５は、その
過電流に応じて発光し、フォトダイオード８６は、その
伝播された光に応じた電流に変換して、ＰｃｈＴｒ９２
は、抵抗９３によって電流から変換された電圧に応じて
オフして、電源ＶｃｃのＣＭＯＳインバータ９１への供
給を遮断して、過電流によるＣＭＯＳインバータ９１の
誤動作および破壊を防止する。ＰｃｈＴｒ９２がオフさ
れればレーザダイオード７５には電流が流れないので発
光しなくなり、フォトダイオード８６からは電流が発生
せず、ＰｃｈＴｒ９２はオンして、再びＣＭＯＳインバ
ータ９１に電源Ｖｃｃが供給される。
【００２５】以上のように、この実施の形態1によれ
ば、シリコン基板１内にレーザダイオード７５とフォト
ダイオード８６とを埋め込み、また、レーザダイオード
７５によって発光された光をフォトダイオード８６に伝
播するスルーホール７４、層間絶縁膜４４、およびスル
ーホール８５を形成し、さらに、フォトダイオード８６
によって変換された電流に応じてＣＭＯＳインバータ９
１への電源Ｖｃｃの供給をオンオフするＰｃｈＴｒ９２
を設けたので、ラッチアップによる過電流が発生して
も、誤動作や破壊を防止することができる。
ば、シリコン基板１内にレーザダイオード７５とフォト
ダイオード８６とを埋め込み、また、レーザダイオード
７５によって発光された光をフォトダイオード８６に伝
播するスルーホール７４、層間絶縁膜４４、およびスル
ーホール８５を形成し、さらに、フォトダイオード８６
によって変換された電流に応じてＣＭＯＳインバータ９
１への電源Ｖｃｃの供給をオンオフするＰｃｈＴｒ９２
を設けたので、ラッチアップによる過電流が発生して
も、誤動作や破壊を防止することができる。
【００２６】なお、上記実施の形態1によれば、ソース
部拡散層のｐ＋拡散層８にレーザダイオード７５を設け
たが、構成に応じてシリコン基板１のその他の個所にレ
ーザダイオード７５を設けても良く、同様な効果を奏す
ることができる。また、図３において、スイッチ回路に
おけるその他のＰｃｈＴｒ９２は、他の各組のレーザダ
イオードおよびフォトダイオードからのそれぞれの過電
流検出に応じてオフするものであり、各組のうちいずれ
か１組でも過電流を検出した場合には、ＣＭＯＳインバ
ータ９１への電源Ｖｃｃの供給をオフすることができ、
安全性を高めることができる。さらに、スルーホール７
４，８５は空洞としたが、二酸化シリコンであっても良
く、さらに、光を透過し、屈折率を満たすものであれ
ば、その他の材質を用いても良く、同様な効果を奏する
ことができる。
部拡散層のｐ＋拡散層８にレーザダイオード７５を設け
たが、構成に応じてシリコン基板１のその他の個所にレ
ーザダイオード７５を設けても良く、同様な効果を奏す
ることができる。また、図３において、スイッチ回路に
おけるその他のＰｃｈＴｒ９２は、他の各組のレーザダ
イオードおよびフォトダイオードからのそれぞれの過電
流検出に応じてオフするものであり、各組のうちいずれ
か１組でも過電流を検出した場合には、ＣＭＯＳインバ
ータ９１への電源Ｖｃｃの供給をオフすることができ、
安全性を高めることができる。さらに、スルーホール７
４，８５は空洞としたが、二酸化シリコンであっても良
く、さらに、光を透過し、屈折率を満たすものであれ
ば、その他の材質を用いても良く、同様な効果を奏する
ことができる。
【００２７】実施の形態２．図６はこの発明の実施の形
態２による導波路、光検出回路およびスイッチ回路の詳
細を示す縦断面図であり、図において、１０１は抵抗９
３の出力側に設けられたインバータ、１０２は電源Ｖｃ
ｃとグランドＶｓｓとの間に複数段設けられたＮチャネ
ルトランジスタ（スイッチ回路：以下、ＮｃｈＴｒと言
う）であり、一番上のＮｃｈＴｒ１０２のゲートには、
フォトダイオード８６が接続されている。その他の構成
は、図３と同一であるので、同一符号を付してその重複
する説明を省略する。
態２による導波路、光検出回路およびスイッチ回路の詳
細を示す縦断面図であり、図において、１０１は抵抗９
３の出力側に設けられたインバータ、１０２は電源Ｖｃ
ｃとグランドＶｓｓとの間に複数段設けられたＮチャネ
ルトランジスタ（スイッチ回路：以下、ＮｃｈＴｒと言
う）であり、一番上のＮｃｈＴｒ１０２のゲートには、
フォトダイオード８６が接続されている。その他の構成
は、図３と同一であるので、同一符号を付してその重複
する説明を省略する。
【００２８】次に動作について説明する。上記実施の形
態１では、スイッチ回路としてＰｃｈＴｒ９２を用いた
が、この実施の形態２では、スイッチ回路としてＮｃｈ
Ｔｒ１０２を用いるものである。上記実施の形態１との
動作の違いとしては、フォトダイオード８６の出力にイ
ンバータ１０１を設けて、過電流によりそのインバータ
１０１の出力電圧がＮｃｈＴｒ１０２のしきい値よりも
低くなった場合に電源ＶｃｃとグランドＶｓｓとの間を
オフするようにしている点である。ここで、インバータ
１０１のグランドＶｓｓは、同一半導体集積回路内の他
のインバータのグランドＶｓｓとは別端子で接地される
ようにする。これは復帰時にインバータ１０１を作用さ
せる必要があるからであり、この点も実施の形態１とは
異なる。そのため、インバータ１０１のＮｃｈＴｒ下の
ＮＰＮ寄生バイポーラトランジスタと同一半導体集積回
路内の他のインバータのＰｃｈＴｒ下のＰＮＰ寄生バイ
ポーラトランジスタとで電源ＶｃｃとグランドＶｓｓ間
が導通されてしまう可能性があるので、インバータ１０
１のＮｃｈＴｒ側のドレインにはガードを設けるなどし
て、強固なラッチアップ対策を行う。
態１では、スイッチ回路としてＰｃｈＴｒ９２を用いた
が、この実施の形態２では、スイッチ回路としてＮｃｈ
Ｔｒ１０２を用いるものである。上記実施の形態１との
動作の違いとしては、フォトダイオード８６の出力にイ
ンバータ１０１を設けて、過電流によりそのインバータ
１０１の出力電圧がＮｃｈＴｒ１０２のしきい値よりも
低くなった場合に電源ＶｃｃとグランドＶｓｓとの間を
オフするようにしている点である。ここで、インバータ
１０１のグランドＶｓｓは、同一半導体集積回路内の他
のインバータのグランドＶｓｓとは別端子で接地される
ようにする。これは復帰時にインバータ１０１を作用さ
せる必要があるからであり、この点も実施の形態１とは
異なる。そのため、インバータ１０１のＮｃｈＴｒ下の
ＮＰＮ寄生バイポーラトランジスタと同一半導体集積回
路内の他のインバータのＰｃｈＴｒ下のＰＮＰ寄生バイ
ポーラトランジスタとで電源ＶｃｃとグランドＶｓｓ間
が導通されてしまう可能性があるので、インバータ１０
１のＮｃｈＴｒ側のドレインにはガードを設けるなどし
て、強固なラッチアップ対策を行う。
【００２９】以上のように、この実施の形態２によれ
ば、スイッチ回路としてＮｃｈＴｒ１０２を用いて、ラ
ッチアップによる過電流が発生しても、誤動作や破壊を
防止することができる。
ば、スイッチ回路としてＮｃｈＴｒ１０２を用いて、ラ
ッチアップによる過電流が発生しても、誤動作や破壊を
防止することができる。
【００３０】実施の形態３．図７はこの発明の実施の形
態３による半導体集積回路のＣＭＯＳインバータを示す
縦断面図であり、図において、１１１ａはｎ−ＡｌＧａ
Ａｓなどから形成された電子を発生するクラッド層、１
１１ｂはｐ−ＧａＡｓなどから形成された共振器部とな
る活性層、１１１ｃはｐ−ＡｌＧａＡｓなどから形成さ
れたホールを発生するクラッド層であり、これらクラッ
ド層１１１ａ、１１１ｃ、活性層１１１ｂにより１ＡＬ
（アルミニウム配線）３９に埋め込まれ、その１ＡＬ３
９内に流れる電流に応じて発光するレーザダイオード
（発光回路）１１１を構成する。その他の構成は、スル
ーホール７４およびレーザダイオード７５がない以外
は、図１と同一であるので、同一符号を付してその重複
する説明を省略する。
態３による半導体集積回路のＣＭＯＳインバータを示す
縦断面図であり、図において、１１１ａはｎ−ＡｌＧａ
Ａｓなどから形成された電子を発生するクラッド層、１
１１ｂはｐ−ＧａＡｓなどから形成された共振器部とな
る活性層、１１１ｃはｐ−ＡｌＧａＡｓなどから形成さ
れたホールを発生するクラッド層であり、これらクラッ
ド層１１１ａ、１１１ｃ、活性層１１１ｂにより１ＡＬ
（アルミニウム配線）３９に埋め込まれ、その１ＡＬ３
９内に流れる電流に応じて発光するレーザダイオード
（発光回路）１１１を構成する。その他の構成は、スル
ーホール７４およびレーザダイオード７５がない以外
は、図１と同一であるので、同一符号を付してその重複
する説明を省略する。
【００３１】図８は外部装置へ過電流検出信号を出力す
る光検出回路を示す回路図であり、図において、６１は
半導体集積回路を構成するチップ、６２はチップ６１の
内部に形成されたインバータ、６３はチップ６１に設け
られた入力ポートからインバータ６２に信号を供給する
外部装置である。また、１１１は図７で示したレーザダ
イオード、１１２はシリコン基板に埋め込まれ、導波路
を伝播した光に応じて過電流を検出してその過電流検出
信号を外部装置６３に出力するフォトダイオード（光検
出回路）であり、このフォトダイオード１１２は、図３
に示したものと同一に構成されている。１１３はその接
続線に設けられ、フォトダイオード１１２からの電流を
電圧に変換する抵抗、１１４は抵抗１１３の出力側に設
けられたインバータである。
る光検出回路を示す回路図であり、図において、６１は
半導体集積回路を構成するチップ、６２はチップ６１の
内部に形成されたインバータ、６３はチップ６１に設け
られた入力ポートからインバータ６２に信号を供給する
外部装置である。また、１１１は図７で示したレーザダ
イオード、１１２はシリコン基板に埋め込まれ、導波路
を伝播した光に応じて過電流を検出してその過電流検出
信号を外部装置６３に出力するフォトダイオード（光検
出回路）であり、このフォトダイオード１１２は、図３
に示したものと同一に構成されている。１１３はその接
続線に設けられ、フォトダイオード１１２からの電流を
電圧に変換する抵抗、１１４は抵抗１１３の出力側に設
けられたインバータである。
【００３２】次に動作について説明する。図８におい
て、外部装置６３が誤動作を起こし、過電流を発生して
チップ６１の内部に入ると、インバータ６２の誤動作を
引き起こしたり、入力ポートまたはインバータ６２のゲ
ートを破壊したりしてしまう。この実施の形態３では、
以上のような外部装置６３による過電流の発生により誤
動作や破壊が生じてしまうのを防止するものである。図
７において、１ＡＬ３９に設けられたレーザダイオード
１１１では、外部装置６３からの過電流の流入により、
ホールを発生するクラッド層１１１ｃから電子を発生す
るクラッド層１１１ａ方向に電流が流れ、このことによ
り、活性層１１１ｂの発光部が発光し、出射した光は、
導波路である層間絶縁膜４４を通じて伝播される。な
お、１ＡＬ３９において、クラッド層１１１ｃからクラ
ッド層１１１ａは、過電流の流れの方向に配置してお
く。図８において、導波路を伝播した光は、図３に示し
たものと同一構成のフォトダイオード１１２により受光
され、電流に変換され、さらに、抵抗１１３およびイン
バータ１１４により、低レベル電圧時に過電流の発生を
示す過電流検出信号を外部装置６３に出力する。外部装
置６３では、例えば、その過電流検出信号の入力に応じ
て、チップ６１への供給をオフするなどして、外部装置
６３による過電流の発生を防止する。
て、外部装置６３が誤動作を起こし、過電流を発生して
チップ６１の内部に入ると、インバータ６２の誤動作を
引き起こしたり、入力ポートまたはインバータ６２のゲ
ートを破壊したりしてしまう。この実施の形態３では、
以上のような外部装置６３による過電流の発生により誤
動作や破壊が生じてしまうのを防止するものである。図
７において、１ＡＬ３９に設けられたレーザダイオード
１１１では、外部装置６３からの過電流の流入により、
ホールを発生するクラッド層１１１ｃから電子を発生す
るクラッド層１１１ａ方向に電流が流れ、このことによ
り、活性層１１１ｂの発光部が発光し、出射した光は、
導波路である層間絶縁膜４４を通じて伝播される。な
お、１ＡＬ３９において、クラッド層１１１ｃからクラ
ッド層１１１ａは、過電流の流れの方向に配置してお
く。図８において、導波路を伝播した光は、図３に示し
たものと同一構成のフォトダイオード１１２により受光
され、電流に変換され、さらに、抵抗１１３およびイン
バータ１１４により、低レベル電圧時に過電流の発生を
示す過電流検出信号を外部装置６３に出力する。外部装
置６３では、例えば、その過電流検出信号の入力に応じ
て、チップ６１への供給をオフするなどして、外部装置
６３による過電流の発生を防止する。
【００３３】以上のように、この実施の形態３によれ
ば、１ＡＬ３９にレーザダイオード１１１を設けると共
にシリコン基板１にフォトダイオード１１２を埋め込
み、また、レーザダイオード１１１によって発光された
光をフォトダイオード１１２に伝播する層間絶縁膜４４
およびスルーホール８５を形成し、さらに、フォトダイ
オード１１２によって変換された電流に応じた過電流検
出信号を外部装置６３に出力するようにしたので、外部
装置６３による過電流が発生しても、誤動作や破壊を防
止することができる。
ば、１ＡＬ３９にレーザダイオード１１１を設けると共
にシリコン基板１にフォトダイオード１１２を埋め込
み、また、レーザダイオード１１１によって発光された
光をフォトダイオード１１２に伝播する層間絶縁膜４４
およびスルーホール８５を形成し、さらに、フォトダイ
オード１１２によって変換された電流に応じた過電流検
出信号を外部装置６３に出力するようにしたので、外部
装置６３による過電流が発生しても、誤動作や破壊を防
止することができる。
【００３４】なお、上記実施の形態３によれば、１ＡＬ
３９にレーザダイオード１１１を設けたが、構成に応じ
てアルミニウム配線のその他の個所にレーザダイオード
１１１を設けても良く、同様な効果を奏することができ
る。
３９にレーザダイオード１１１を設けたが、構成に応じ
てアルミニウム配線のその他の個所にレーザダイオード
１１１を設けても良く、同様な効果を奏することができ
る。
【００３５】実施の形態４．図９はこの発明の実施の形
態４による半導体集積回路を示す回路図であり、図にお
いて、１２１は電源Ｖｃｃにソースが接続されたＰｃｈ
Ｔｒ（Ｐチャネルトランジスタ）、１２２はそのＰｃｈ
Ｔｒ１２１のドレインとグランドＶｓｓとの間に接続さ
れたインバータ（内部回路）、１２３はそのＰｃｈＴｒ
１２１のゲートとグランドＶｓｓとの間に接続され、そ
のインバータ１２２に流れる過電流に応じてＰｃｈＴｒ
１２１のゲートに加わる電圧を高くしてそのＰｃｈＴｒ
１２１をオフする電圧制御抵抗である。
態４による半導体集積回路を示す回路図であり、図にお
いて、１２１は電源Ｖｃｃにソースが接続されたＰｃｈ
Ｔｒ（Ｐチャネルトランジスタ）、１２２はそのＰｃｈ
Ｔｒ１２１のドレインとグランドＶｓｓとの間に接続さ
れたインバータ（内部回路）、１２３はそのＰｃｈＴｒ
１２１のゲートとグランドＶｓｓとの間に接続され、そ
のインバータ１２２に流れる過電流に応じてＰｃｈＴｒ
１２１のゲートに加わる電圧を高くしてそのＰｃｈＴｒ
１２１をオフする電圧制御抵抗である。
【００３６】次に動作について説明する。この実施の形
態４では、ラッチアップによる過電流の発生により誤動
作や破壊が生じてしまうのを防止するものである。半導
体集積回路にラッチアップが発生すると、電源Ｖｃｃと
グランドＶｓｓとの間に過電流が発生し、半導体集積回
路に誤動作や破壊が生じてしまう。そこで、図９に示し
たように、グランドＶｓｓ側から電圧制御抵抗１２３を
介してＰｃｈＴｒ１２１のゲートに繋がるように回路を
組めば、通常時はＰｃｈＴｒ１２１のゲートに低電位が
与えられ、ＰｃｈＴｒ１２１はオンした状態となり、ま
た、過電流の発生時には、電源ＶｃｃからＰｃｈＴｒ１
２１のゲートおよび電圧制御抵抗１２３を通じてグラン
ドＶｓｓに電流が流れ、その結果、電圧制御抵抗１２３
によりＰｃｈＴｒ１２１のゲートに高電位が与えられ、
ＰｃｈＴｒ１２１はオフし、過電流がインバータ１２２
に流れるのを防止する。過電流がなくなると、ＰｃｈＴ
ｒ１２１のゲートに低電位が与えられ、ＰｃｈＴｒ１２
１はオンした状態となり、通常通り電源Ｖｃｃがインバ
ータ１２２に供給される。
態４では、ラッチアップによる過電流の発生により誤動
作や破壊が生じてしまうのを防止するものである。半導
体集積回路にラッチアップが発生すると、電源Ｖｃｃと
グランドＶｓｓとの間に過電流が発生し、半導体集積回
路に誤動作や破壊が生じてしまう。そこで、図９に示し
たように、グランドＶｓｓ側から電圧制御抵抗１２３を
介してＰｃｈＴｒ１２１のゲートに繋がるように回路を
組めば、通常時はＰｃｈＴｒ１２１のゲートに低電位が
与えられ、ＰｃｈＴｒ１２１はオンした状態となり、ま
た、過電流の発生時には、電源ＶｃｃからＰｃｈＴｒ１
２１のゲートおよび電圧制御抵抗１２３を通じてグラン
ドＶｓｓに電流が流れ、その結果、電圧制御抵抗１２３
によりＰｃｈＴｒ１２１のゲートに高電位が与えられ、
ＰｃｈＴｒ１２１はオフし、過電流がインバータ１２２
に流れるのを防止する。過電流がなくなると、ＰｃｈＴ
ｒ１２１のゲートに低電位が与えられ、ＰｃｈＴｒ１２
１はオンした状態となり、通常通り電源Ｖｃｃがインバ
ータ１２２に供給される。
【００３７】以上のように、この実施の形態４によれ
ば、簡単な回路構成でラッチアップによる過電流の発生
により誤動作や破壊が生じてしまうのを防止することが
できる。
ば、簡単な回路構成でラッチアップによる過電流の発生
により誤動作や破壊が生じてしまうのを防止することが
できる。
【００３８】実施の形態５．図１０はこの発明の実施の
形態５による半導体集積回路を示す回路図であり、図に
おいて、１２２は電源Ｖｃｃに接続されたインバータ、
１２４はインバータ１２２にドレインが接続され、グラ
ンドＶｓｓにソースが接続されたＮｃｈＴｒ（Ｎチャネ
ルトランジスタ）、１２５は電源ＶｃｃとそのＮｃｈＴ
ｒ１２４のゲートとの間に接続され、そのインバータ１
２２に流れる過電流に応じてＮｃｈＴｒ１２４のゲート
に加わる電圧を低くしてそのＮｃｈＴｒ１２４をオフす
る電圧制御抵抗である。
形態５による半導体集積回路を示す回路図であり、図に
おいて、１２２は電源Ｖｃｃに接続されたインバータ、
１２４はインバータ１２２にドレインが接続され、グラ
ンドＶｓｓにソースが接続されたＮｃｈＴｒ（Ｎチャネ
ルトランジスタ）、１２５は電源ＶｃｃとそのＮｃｈＴ
ｒ１２４のゲートとの間に接続され、そのインバータ１
２２に流れる過電流に応じてＮｃｈＴｒ１２４のゲート
に加わる電圧を低くしてそのＮｃｈＴｒ１２４をオフす
る電圧制御抵抗である。
【００３９】次に動作について説明する。この実施の形
態５では、ラッチアップによる過電流の発生により誤動
作や破壊が生じてしまうのを防止するものである。半導
体集積回路にラッチアップが発生すると、電源Ｖｃｃと
グランドＶｓｓとの間に過電流が発生し、半導体集積回
路に誤動作や破壊が生じてしまう。そこで、図１０に示
したように、電源Ｖｃｃ側から電圧制御抵抗１２５を介
してＮｃｈＴｒ１２４のゲートに繋がるように回路を組
めば、通常時はＮｃｈＴｒ１２４のゲートに高電位が与
えられ、ＮｃｈＴｒ１２４はオンした状態となり、ま
た、過電流の発生時には、電源Ｖｃｃから電圧制御抵抗
１２５およびＮｃｈＴｒ１２４のゲートを通じてグラン
ドＶｓｓに電流が流れ、その結果、電圧制御抵抗１２５
によりＮｃｈＴｒ１２４のゲートに低電位が与えられ、
ＮｃｈＴｒ１２４はオフし、過電流がインバータ１２２
に流れるのを防止する。過電流がなくなると、ＮｃｈＴ
ｒ１２４のゲートに高電位が与えられ、ＮｃｈＴｒ１２
４はオンした状態となり、通常通り電源Ｖｃｃがインバ
ータ１２２に供給される。
態５では、ラッチアップによる過電流の発生により誤動
作や破壊が生じてしまうのを防止するものである。半導
体集積回路にラッチアップが発生すると、電源Ｖｃｃと
グランドＶｓｓとの間に過電流が発生し、半導体集積回
路に誤動作や破壊が生じてしまう。そこで、図１０に示
したように、電源Ｖｃｃ側から電圧制御抵抗１２５を介
してＮｃｈＴｒ１２４のゲートに繋がるように回路を組
めば、通常時はＮｃｈＴｒ１２４のゲートに高電位が与
えられ、ＮｃｈＴｒ１２４はオンした状態となり、ま
た、過電流の発生時には、電源Ｖｃｃから電圧制御抵抗
１２５およびＮｃｈＴｒ１２４のゲートを通じてグラン
ドＶｓｓに電流が流れ、その結果、電圧制御抵抗１２５
によりＮｃｈＴｒ１２４のゲートに低電位が与えられ、
ＮｃｈＴｒ１２４はオフし、過電流がインバータ１２２
に流れるのを防止する。過電流がなくなると、ＮｃｈＴ
ｒ１２４のゲートに高電位が与えられ、ＮｃｈＴｒ１２
４はオンした状態となり、通常通り電源Ｖｃｃがインバ
ータ１２２に供給される。
【００４０】以上のように、この実施の形態５によれ
ば、簡単な回路構成でラッチアップによる過電流の発生
により誤動作や破壊が生じてしまうのを防止することが
できる。
ば、簡単な回路構成でラッチアップによる過電流の発生
により誤動作や破壊が生じてしまうのを防止することが
できる。
【００４１】
【発明の効果】以上のように、この発明によれば、シリ
コン基板内に流れる電流に応じて発光する発光回路と、
発光された光を伝播させる導波路と、電源とグランドと
の間に設けられたスイッチ回路と、導波路を伝播した光
に応じて過電流を検出してスイッチ回路をオフする光検
出回路とを備えるように構成したので、ラッチアップに
よる過電流が発生しても、誤動作や破壊を防止すること
ができる効果が得られる。
コン基板内に流れる電流に応じて発光する発光回路と、
発光された光を伝播させる導波路と、電源とグランドと
の間に設けられたスイッチ回路と、導波路を伝播した光
に応じて過電流を検出してスイッチ回路をオフする光検
出回路とを備えるように構成したので、ラッチアップに
よる過電流が発生しても、誤動作や破壊を防止すること
ができる効果が得られる。
【００４２】この発明によれば、アルミニウム配線内に
流れる電流に応じて発光する発光回路と、発光された光
を伝播させる導波路と、導波路を伝播した光に応じて過
電流を検出して過電流検出信号を外部に出力する光検出
回路とを備えるように構成したので、外部装置による過
電流が発生しても、誤動作や破壊を防止することができ
る効果が得られる。
流れる電流に応じて発光する発光回路と、発光された光
を伝播させる導波路と、導波路を伝播した光に応じて過
電流を検出して過電流検出信号を外部に出力する光検出
回路とを備えるように構成したので、外部装置による過
電流が発生しても、誤動作や破壊を防止することができ
る効果が得られる。
【００４３】この発明によれば、発光回路としてレーザ
ダイオードを用い、光検出回路として、フォトダイオー
ドを用いるように構成したので、発光回路および光検出
回路を半導体集積回路に容易に形成することができる効
果が得られる。
ダイオードを用い、光検出回路として、フォトダイオー
ドを用いるように構成したので、発光回路および光検出
回路を半導体集積回路に容易に形成することができる効
果が得られる。
【００４４】この発明によれば、スイッチ回路として、
ＰチャネルトランジスタまたはＮチャネルトランジスタ
を用いるように構成したので、スイッチ回路を半導体集
積回路に容易に形成することができる効果が得られる。
ＰチャネルトランジスタまたはＮチャネルトランジスタ
を用いるように構成したので、スイッチ回路を半導体集
積回路に容易に形成することができる効果が得られる。
【００４５】この発明によれば、電源、Ｐチャネルトラ
ンジスタ、内部回路、およびグランドの順で接続された
直列回路と、Ｐチャネルトランジスタのゲートとグラン
ドとの間に接続され、直列回路に流れる過電流に応じて
Ｐチャネルトランジスタのゲートに加わる電圧を高くし
てＰチャネルトランジスタをオフする電圧制御抵抗とを
備えるように構成したので、簡単な回路構成でラッチア
ップによる過電流の発生により誤動作や破壊が生じてし
まうのを防止することができる効果が得られる。
ンジスタ、内部回路、およびグランドの順で接続された
直列回路と、Ｐチャネルトランジスタのゲートとグラン
ドとの間に接続され、直列回路に流れる過電流に応じて
Ｐチャネルトランジスタのゲートに加わる電圧を高くし
てＰチャネルトランジスタをオフする電圧制御抵抗とを
備えるように構成したので、簡単な回路構成でラッチア
ップによる過電流の発生により誤動作や破壊が生じてし
まうのを防止することができる効果が得られる。
【００４６】この発明によれば、電源、内部回路、Ｎチ
ャネルトランジスタ、およびグランドの順で接続された
直列回路と、電源とＮチャネルトランジスタのゲートと
の間に接続され、直列回路に流れる過電流に応じてＮチ
ャネルトランジスタのゲートに加わる電圧を低くしてＮ
チャネルトランジスタをオフする電圧制御抵抗とを備え
るように構成したので、簡単な回路構成でラッチアップ
による過電流の発生により誤動作や破壊が生じてしまう
のを防止することができる効果が得られる。
ャネルトランジスタ、およびグランドの順で接続された
直列回路と、電源とＮチャネルトランジスタのゲートと
の間に接続され、直列回路に流れる過電流に応じてＮチ
ャネルトランジスタのゲートに加わる電圧を低くしてＮ
チャネルトランジスタをオフする電圧制御抵抗とを備え
るように構成したので、簡単な回路構成でラッチアップ
による過電流の発生により誤動作や破壊が生じてしまう
のを防止することができる効果が得られる。
【図１】 この発明の実施の形態１による半導体集積回
路のＣＭＯＳインバータを示す縦断面図である。
路のＣＭＯＳインバータを示す縦断面図である。
【図２】 発光回路および導波路の詳細を示す縦断面図
である。
である。
【図３】 導波路、光検出回路およびスイッチ回路の詳
細を示す縦断面図である。
細を示す縦断面図である。
【図４】 ラッチアップ時の過電流の発生を示す回路図
である。
である。
【図５】 ＺｎＳｅレーザダイオードの電流と光出力と
の関係を示す特性図である。
の関係を示す特性図である。
【図６】 この発明の実施の形態２による導波路、光検
出回路およびスイッチ回路の詳細を示す縦断面図であ
る。
出回路およびスイッチ回路の詳細を示す縦断面図であ
る。
【図７】 この発明の実施の形態３による半導体集積回
路のＣＭＯＳインバータを示す縦断面図である。
路のＣＭＯＳインバータを示す縦断面図である。
【図８】 外部装置へ過電流検出信号を出力する光検出
回路を示す回路図である。
回路を示す回路図である。
【図９】 この発明の実施の形態４による半導体集積回
路を示す回路図である。
路を示す回路図である。
【図１０】 この発明の実施の形態５による半導体集積
回路を示す回路図である。
回路を示す回路図である。
【図１１】 従来の半導体集積回路のＣＭＯＳインバー
タを示す縦断面図である。
タを示す縦断面図である。
【図１２】 外部装置による過電流の発生を示す回路図
である。
である。
１ シリコン基板、２ ｐウェル、３ ｎウェル、４
ｐ＋ガード、５，６ｎ＋拡散層、７，８ ｐ＋拡散層、
９ ｎ＋ガード、１０，１１，１３ フィールド酸化
膜、１４，１５ ゲート酸化膜、１６ 素子分離酸化
膜、１７〜２５，４３，７３ 層間絶縁膜、２６〜３
３，４１，４２，８７，８８ スルーホール、３４，３
５ ゲート電極、３６〜４０ １層アルミニウム配線、
４４，８３層間絶縁膜（導波路）、４５，４６ ２層ア
ルミニウム配線、６１ チップ、６２，１０１，１１４
インバータ、６３ 外部装置、７１，７２，８１，８
２フィールド酸化膜、７４，８５ スルーホール（導波
路）、７５ａ，７５ｃ，１１１ａ，１１１ｃ クラッド
層、７５ｂ，１１１ｂ 活性層、７５，１１１ レーザ
ダイオード（発光回路）、７６ 発光部、７７，７８，
８７ 軌跡、８４アルミニウム、８６ａ ｎ＋層、８６
ｂ Ｉ層、８６ｃ ｐ＋層、８６，１１２フォトダイオ
ード（光検出回路）、９１ ＣＭＯＳインバータ、９２
Ｐチャネルトランジスタ（スイッチ回路）、９３，１
１３ 抵抗、１０２ Ｎチャネルトランジスタ（スイッ
チ回路）、１２１ ＰｃｈＴｒ（Ｐチャネルトランジス
タ）、１２２ インバータ（内部回路）、１２３，１２
５ 電圧制御抵抗、１２４ＮｃｈＴｒ（Ｎチャネルトラ
ンジスタ）。
ｐ＋ガード、５，６ｎ＋拡散層、７，８ ｐ＋拡散層、
９ ｎ＋ガード、１０，１１，１３ フィールド酸化
膜、１４，１５ ゲート酸化膜、１６ 素子分離酸化
膜、１７〜２５，４３，７３ 層間絶縁膜、２６〜３
３，４１，４２，８７，８８ スルーホール、３４，３
５ ゲート電極、３６〜４０ １層アルミニウム配線、
４４，８３層間絶縁膜（導波路）、４５，４６ ２層ア
ルミニウム配線、６１ チップ、６２，１０１，１１４
インバータ、６３ 外部装置、７１，７２，８１，８
２フィールド酸化膜、７４，８５ スルーホール（導波
路）、７５ａ，７５ｃ，１１１ａ，１１１ｃ クラッド
層、７５ｂ，１１１ｂ 活性層、７５，１１１ レーザ
ダイオード（発光回路）、７６ 発光部、７７，７８，
８７ 軌跡、８４アルミニウム、８６ａ ｎ＋層、８６
ｂ Ｉ層、８６ｃ ｐ＋層、８６，１１２フォトダイオ
ード（光検出回路）、９１ ＣＭＯＳインバータ、９２
Ｐチャネルトランジスタ（スイッチ回路）、９３，１
１３ 抵抗、１０２ Ｎチャネルトランジスタ（スイッ
チ回路）、１２１ ＰｃｈＴｒ（Ｐチャネルトランジス
タ）、１２２ インバータ（内部回路）、１２３，１２
５ 電圧制御抵抗、１２４ＮｃｈＴｒ（Ｎチャネルトラ
ンジスタ）。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/15 Ｈ０１Ｌ 31/02 Ｄ 31/0232 Ｈ０１Ｓ 5/026 Ｆターム(参考） 5F038 AR30 AV06 BH01 BH07 BH18 5F048 AA02 AA03 AB04 AB10 AC03 BA01 BA14 BE03 BE09 BF07 BF12 BG12 CC00 CC09 CC13 CC14 CC16 5F073 AB13 AB21 AB25 CA04 CB04 5F088 AA03 BB10 EA09 EA20 JA14 JA20
Claims (6)
- 【請求項１】 シリコン基板に埋め込まれ、そのシリコ
ン基板内に流れる電流に応じて発光する発光回路と、上
記発光回路によって発光された光を伝播させる導波路
と、電源とグランドとの間に設けられたスイッチ回路
と、上記シリコン基板に埋め込まれ、上記導波路を伝播
した光に応じて過電流を検出して上記スイッチ回路をオ
フする光検出回路とを備えた半導体集積回路。 - 【請求項２】 アルミニウム配線に埋め込まれ、そのア
ルミニウム配線内に流れる電流に応じて発光する発光回
路と、上記発光回路によって発光された光を伝播させる
導波路と、シリコン基板に埋め込まれ、上記導波路を伝
播した光に応じて過電流を検出してその過電流検出信号
を外部に出力する光検出回路とを備えた半導体集積回
路。 - 【請求項３】 発光回路は、レーザダイオードであり、
光検出回路は、フォトダイオードであることを特徴とす
る請求項１または請求項２記載の半導体集積回路。 - 【請求項４】 スイッチ回路は、Ｐチャネルトランジス
タまたはＮチャネルトランジスタであることを特徴とす
る請求項１記載の半導体集積回路。 - 【請求項５】 電源、Ｐチャネルトランジスタ、内部回
路、およびグランドの順で接続された直列回路と、上記
Ｐチャネルトランジスタのゲートと上記グランドとの間
に接続され、上記直列回路に流れる過電流に応じてその
Ｐチャネルトランジスタのゲートに加わる電圧を高くし
てそのＰチャネルトランジスタをオフする電圧制御抵抗
とを備えた半導体集積回路。 - 【請求項６】 電源、内部回路、Ｎチャネルトランジス
タ、およびグランドの順で接続された直列回路と、上記
電源と上記Ｎチャネルトランジスタのゲートとの間に接
続され、上記直列回路に流れる過電流に応じてそのＮチ
ャネルトランジスタのゲートに加わる電圧を低くしてそ
のＮチャネルトランジスタをオフする電圧制御抵抗とを
備えた半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000112342A JP2001298156A (ja) | 2000-04-13 | 2000-04-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000112342A JP2001298156A (ja) | 2000-04-13 | 2000-04-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001298156A true JP2001298156A (ja) | 2001-10-26 |
Family
ID=18624531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000112342A Pending JP2001298156A (ja) | 2000-04-13 | 2000-04-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001298156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693712B1 (en) * | 1999-12-02 | 2004-02-17 | Teraconnect, Inc. | High rate optical correlator implemented on a substrate |
-
2000
- 2000-04-13 JP JP2000112342A patent/JP2001298156A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693712B1 (en) * | 1999-12-02 | 2004-02-17 | Teraconnect, Inc. | High rate optical correlator implemented on a substrate |
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