JP2001297890A

JP2001297890A - 放電灯点灯装置

Info

Publication number: JP2001297890A
Application number: JP2000112304A
Authority: JP
Inventors: Nobuo Ukita; 伸夫浮田
Original assignee: Ikeda Electric Co Ltd
Current assignee: Panasonic Life Solutions Ikeda Electric Co Ltd
Priority date: 2000-04-13
Filing date: 2000-04-13
Publication date: 2001-10-26

Abstract

(57)【要約】【課題】分解能の少ないＤＡ変換回路を用いて放電灯
からの光出力変動の無い小型で安価な高圧放電灯点灯装
置を提供する。【解決手段】目標値を状況に応じて可変設定する演算
回路２と、演算回路２の出力する目標値を示すデジタル
信号をアナログ変換するＤＡ変換回路３と、ＤＡ変換回
路３によりアナログ変換された目標値と検出した放電灯
Ｌａへの入力量とを比較して、放電灯Ｌａへの入力量が
前記目標値になるようにフードバック制御する制御回路
４とを備えた放電灯点灯装置において、ＤＡ変換回路３
の出力がビット移行により段階的に変動するときに、そ
の上位ビットと下位ビットと間でビット移行を繰り返し
ながら出力変動するように、前記演算回路２の出力が制
御設定され、前記ＤＡ変換回路３と制御回路４との間
に、ＤＡ変換回路３のアナログ出力を積分する積分回路
１７が設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル演算回路に
よって放電灯への投入電流または投入電力等の目標値を
順次演算し、その演算結果に応じた投入電流または投入
電力等を放電灯に供給するようにした放電灯点灯装置に
関するものである。

【０００２】

【従来の技術】従来の高圧放電灯点灯装置でＣＰＵを演
算回路として用いてＰＷＭ制御回路にて高圧放電灯Ｌａ
への電力等の入力量を制御する放電灯点灯装置において
は、演算回路からの演算結果を外部に伝達する手段とし
て、演算結果を示すデジタル信号をアナログ信号に変換
するＤＡ変換回路を用いている。この場合、ＤＡ変換回
路のアナログ出力がビット移行するときの変動を少なく
する必要があるため、ＤＡ変換回路として、１０ビット
（１０２４階調）以上の分解能の高いＤＡ変換回路を用
いていた。

【０００３】図８にこの種の従来の高圧放電灯点灯装置
の具体例を示している。図８において、直流電源Ｅより
トランスＴを介してスイッチ素子Ｑ１がオンすると、ト
ランスＴの２次側には巻数比に応じた電圧が発生する。
この発生した電圧をダイオードＤ１及びコンデンサＣ１
により平滑、整流して直流電圧とする。そして、高圧放
電灯Ｌａの状態を検出する手段として、高圧放電灯Ｌａ
のランプ電圧と同値である前記直流電圧を抵抗Ｒ１，Ｒ
２より分圧してＡＤ変換回路１に入力し、ＡＤ変換回路
１により、高圧放電灯Ｌａのランプ電圧を示すデジタル
信号に変換される。

【０００４】ＡＤ変換回路１によりデジタル化された信
号は、ＣＰＵにより構成した演算回路２にシリアルデー
タとして送られ、演算回路２では、例えば図５に示すよ
うなランプ電圧とランプ電流との関係に基づいて、ＣＰ
Ｕ内部に設定されたプログラムにより、高圧放電灯Ｌａ
のランプ電圧に応じて、高圧放電灯Ｌａに対し最適な投
入電力を得るための目標ランプ電流を順次演算し決定す
る。前記演算回路２で演算し決定した目標ランプ電流の
値はデジタルデータであるので、アナログ信号に変換す
る必要があり、演算回路２よりシリアルデータとしてＤ
Ａ変換回路３に送り、ＤＡ変換回路３にて目標ランプ電
流を示すデジタル信号をアナログ信号に変換する。

【０００５】アナログに変換された目標ランプ電流を示
すアナログ信号（目標ランプ電流に比例した電圧を有す
る目標基準電圧Ｖ１）は、ＰＷＭ（ＰｕｌｓｅＷｉｄ
ｔｈＭｏｄｕｌａｔｉｏｎ）制御回路４に送られ、ＰＷ
Ｍ制御回路４の内部の第１比較回路５にて、目標ランプ
電流を示す目標基準電圧Ｖ１と抵抗Ｒ３で検出した検出
ランプ電流を示すランプ電流検出信号（検出したランプ
電流に対応する電圧を有する検出電圧Ｖ２）と比較し、
前記目標ランプ電流を示す目標基準電圧Ｖ１よりも検出
ランプ電流を示す検出電圧Ｖ２が高ければ、第１比較回
路５の出力する比較電圧Ｖ３を上げ、逆に前記目標ラン
プ電流を示す目標基準電圧Ｖ１より検出ランプ電流を示
す検出電圧Ｖ２が低ければ、第１比較回路５の出力する
比較電圧Ｖ３を下げる動作が行われる。

【０００６】次いで、第１比較回路５から出力する比較
電圧Ｖ３は、第２比較回路６に送られ、第２比較回路６
では、三角波発振回路７の出力する固定周波数の三角波
信号Ｖ４と比較電圧Ｖ３と比較することにより、最終的
に目標ランプ電流（目標基準電圧Ｖ１）よりも検出ラン
プ電流（検出電圧Ｖ２）が高ければ、ＰＷＭ制御回路４
の出力する駆動信号Ｓのパルス幅を短くし、目標ランプ
電流（目標基準電圧Ｖ１）よりも検出ランプ電流（検出
電圧Ｖ２）が低ければ、ＰＷＭ制御回路４の出力する駆
動信号Ｓのパルス幅を広げる動作となる。

【０００７】つまり、この駆動信号Ｓのパルス幅は、電
界効果トランジスタ（ＦＥＴ）等で構成したスイッチ素
子Ｑ１のオンする幅でもあるので、前記目標ランプ電流
（目標基準電圧Ｖ１）に満たない検出ランプ電流（検出
電圧Ｖ２）の場合に対しては、スイッチ素子Ｑ１に入力
する駆動信号Ｓのパルス幅を増加させて、高圧放電灯Ｌ
ａのランプ電流を増加させ、前記目標ランプ電流（目標
基準電圧Ｖ１）より高い検出ランプ電流（検出電圧Ｖ
２）の場合は、逆にスイッチ素子Ｑ１に入力する駆動信
号Ｓのパルス幅を減少させて、高圧放電灯Ｌａのランプ
電流を減少させる。これにより、放電灯Ｌａのランプ電
流が演算回路２より演算した目標ランプ電流になるよう
にフードバック制御することとなる。

【０００８】

【発明が解決しようとする課題】しかし、従来では、Ｄ
Ａ変換回路３のアナログ出力は、図９に示すように、分
解能の階調に応じた階段状の変動となるため、その変動
幅を小さくしないと高圧放電灯Ｌａに加えられる電力変
動幅が大きくなってしまい、この電力変動により高圧放
電灯Ｌａから出力される光束が変化し、目視によってチ
ラツキを感じるという問題があった。例えば、分解能力
が８ビットのＤＡ変換回路３の場合、分解能力は２の８
乗で２５６階調となる。また、図５は、ランプ電力３５
Ｗの高圧放電灯Ｌａへ加えられる電流特性を示してお
り、高圧放電灯Ｌａの始動時のランプ電圧が低い領域で
は、光束の立ち上がりを早めるために、２．６０Ａのラ
ンプ電流を高圧放電灯Ｌａに与えるので、ＤＡ変換回路
３の分解能１階調あたりの電流変化は、２．６０（Ａ）２５６＝０．０１０１（Ａ）となる。

【０００９】１階調変化によるランプ電力変動は、（ラ
ンプ電圧（Ｖ）×ＤＡ変換回路３による１階調電流変化
（Ａ）＝１階調変化によるランプ電力変動（Ｗ））とな
り、高圧放電灯Ｌａの安定時においてランプ電圧が９０
Ｖ近辺になるときには、同じ１階調変動する場合のラン
プ電力の変動は、ＤＡ変換回路３の１階調当たりの電流
変化度が高圧放電灯Ｌａへの最大電流で規定されるの
で、９０（Ｖ）×０．０１０１（Ａ）＝０．９０９（Ｗ）となる。また、高圧放電灯Ｌａのランプ電圧が９０Ｖに
なる安定点灯時のＤＡ変換回路３の１階調あたりの定格
電力３５Ｗに対する変動は、０．９０９（Ｗ）／３５（Ｗ）＝２．６％となり、この場合、２．６％の電力変動は、そのまま高
圧放電灯Ｌａからの光束変動として現れ、このときに目
視では光のチラツキとして視認されてしまう。

【００１０】なお、高圧放電灯Ｌａが始動時から安定点
灯に至る過程のランプ電圧が低い領域では、ＤＡ変換回
路３の電流変化度が高圧放電灯Ｌａへの最大電流で規定
された値により分解能が決定されるため、ランプ電圧が
低いほどランプ電力の変化度は小さくなる。また、図６
に示すように、ランプ電圧が低い領域では高圧放電灯Ｌ
ａ自身の発光効率も低く、ランプ電力の変化度に対する
光束の変化も少なくなる。従って、特に、高圧放電灯Ｌ
ａのランプ電圧が高く、高圧放電灯Ｌａの発光効率も高
い領域では、ＤＡ変換回路４の出力変動による高圧放電
灯Ｌａに加えられる電力変動幅が大きくなり、そのとき
の電力変動時に高圧放電灯Ｌａより出力される光束が大
きく変化し、目視によってチラツキをより強く感じるこ
ととなる。

【００１１】本発明は上記問題点に鑑み、分解能力が低
いＤＡ変換回路を用いても放電灯からの光変動が目視に
より視認できない高圧放電灯点灯装置を提供することを
目的とする。

【００１２】

【課題を解決するための手段】上記技術的課題を解決す
る本発明の技術手段は、放電灯Ｌａの電圧に対する電流
又は電力等の目標値を、状況に応じて演算設定する演算
回路２と、演算回路２の出力する目標値を示すデジタル
信号をアナログ変換するＤＡ変換回路３と、ＤＡ変換回
路３によりアナログ変換された目標値と検出した放電灯
Ｌａへの出力量とを比較して、放電灯Ｌａへの出力量が
前記演算回路２により演算設定した目標値になるように
フードバック制御する制御回路４とを備えた放電灯点灯
装置において、少なくとも放電灯Ｌａの一部の発光領域
において、ＤＡ変換回路３の出力がビット移行により変
動するときにその上位ビットと下位ビットとの両者間で
ビット移行を繰り返しながら出力変動するように構成さ
れ、前記ＤＡ変換回路３と制御回路４との間に、ＤＡ変
換回路３のアナログ出力を積分する積分回路１７が設け
られている点にある。

【００１３】本発明の他の技術手段は、放電灯Ｌａの状
態を検出する検出手段と、検出された放電灯Ｌａの状態
に応じた適切なランプ電力を得るための目標ランプ電流
を順次演算する演算回路２と、演算回路２の出力する目
標ランプ電流を示すデジタル信号をアナログ変換するＤ
Ａ変換回路３と、前記ＤＡ変換回路３によりアナログ変
換された目標ランプ電流と検出した検出ランプ電流とを
比較して、放電灯Ｌａのランプ電流が前記演算回路より
演算した目標ランプ電流になるようにフードバック制御
する制御回路４とを備えた放電灯点灯装置において、少
なくとも放電灯Ｌａの発光効率の高い領域において、Ｄ
Ａ変換回路３の出力がビット移行により変動するとき
に、その上位ビットと下位ビットとの間でビット移行を
繰り返しながら出力変動するように、前記演算回路２の
出力が制御され、前記ＤＡ変換回路３と制御回路４との
間に、ＤＡ変換回路３のアナログ出力を積分する積分回
路１７が設けられている点にある。

【００１４】本発明の他の技術手段は、前記積分回路１
７の積分時定数が、放電灯Ｌａの発光効率の高い領域で
は大きく、発光効率の低い領域では小さくなるようにし
た点にある。本発明の他の技術手段は、前記ＤＡ変換回
路３の分解能が８ビット以下に設定されている点にあ
る。本発明の他の技術手段は、前記制御回路４が、放電
灯Ｌａへのランプ電流の入力量を制御するスイッチ素子
Ｑ１をＰＷＭ制御するように構成されている点にある。

【００１５】

【発明の実施の形態】以下、本発明の一実施の形態を図
面に基づいて説明する。図１は本発明の一実施の形態を
示し、この放電灯点灯装置は、前記図８に示す従来の放
電灯点灯装置と同様に、直流電源Ｅに接続されたトラン
スＴと、電界効果トランジスタ（ＦＥＴ）等で構成した
スイッチ素子Ｑ１と、ダイオードＤ１と、コンデンサＣ
１とを備え、スイッチ素子Ｑ１がオンすると、トランス
Ｔの２次側には巻数比に応じた電圧が発生し、この発生
した電圧をダイオードＤ１及びコンデンサＣ１により平
滑、整流するように構成されている。

【００１６】そして、ダイオードＤ１及びコンデンサＣ
１により平滑、整流した直流電圧を抵抗Ｒ１，Ｒ２より
分圧してＡＤ変換回路１に入力するようになっている。
抵抗Ｒ１，Ｒ２は、高圧放電灯Ｌａの状態を検出する検
出手段であり、トランスＴの２次側電圧を整流平滑した
直流電圧を、分圧し、この分圧した電圧を、高圧放電灯
Ｌａの検出ランプ電圧を示す信号として、ＡＤ変換回路
１に入力する。ＡＤ変換回路１は入力した検出ランプ電
圧を示す信号をデジタル信号に変換する。また、前記図
８に示す従来の放電灯点灯装置と同様に、上記ダイオー
ドＤ１及びコンデンサＣ１の出力側に、スイッチ素子Ｑ
２，Ｑ３，Ｑ４，Ｑ５を有するフルブリッジ回路が設け
られ、このフルブリッジ回路に高圧放電灯Ｌａが接続さ
れ、高圧放電灯Ｌａにイグナイタ回路９が直列に接続さ
れている。スイッチ素子Ｑ２，Ｑ３，Ｑ４，Ｑ５は、例
えば金属酸化膜ゲート電界効果形トランジスタ（ＭＯＳ
−ＦＥＴ）により構成され、スイッチ素子Ｑ３，Ｑ４と
スイッチ素子Ｑ２，Ｑ５とは、低周波駆動回路１０によ
って、低周波で交互にオンオフするように駆動され、こ
れにより高圧放電灯Ｌａの低周波での矩形波点灯を実現
するようになっている。

【００１７】イグナイタ回路９は、一次側スイッチ素子
にＳＳＳを採用したシンプルイグナイタで形成され、前
記スイッチ素子Ｑ２，Ｑ３，Ｑ４，Ｑ５による矩形波の
反転直後に反サイクルに１発の高圧パルスを発生するよ
うに構成されている。また、図１に示す放電灯点灯装置
は、図８に示す従来の放電灯点灯装置の場合と同様に、
ＡＤ変換回路１と、演算回路２と、ＤＡ変換回路３と、
ＰＷＭ制御回路４と、三角波発振回路７とを備えてい
る。ＤＡ変換回路３は、図２に示すように、演算回路２
からのシリアル信号（目標ランプ電流を示すデジタル信
号）を入力する８ビットのシフトレジスタ１２と、８ビ
ットのラッチ１３と、ラダー抵抗１４と、バッファー１
５とを備え、ＤＡ変換回路３の分解能が８ビットに設定
されている。

【００１８】そして、高圧放電灯Ｌａの発光効率が高い
領域において、ＤＡ変換回路３の出力がビット移行によ
り段階的に変動するときに、そのシフトレジスタ１２の
上位ビットと下位ビットとの間でビット移行を繰り返し
ながら出力変動するように、前記演算回路２の出力が制
御設定されている。また、前記ＤＡ変換回路３と制御回
路４との間に、ＤＡ変換回路３のアナログ出力を積分す
る積分回路１７が設けられている。この積分回路１７の
積分時定数は、高圧放電灯Ｌａの発光効率の高い領域で
は大きくなり、発光高効率の低い領域では小さくなるよ
うに設定されている。

【００１９】その他の点は、前記図８に示す従来の放電
灯点灯装置と同様の構成であり、演算回路２は、抵抗Ｒ
１，Ｒ２によって検出された検出ランプ電圧を示すデジ
タル信号をＡＤ変換回路１から入力し、ランプ電圧に応
じた適切なランプ電力を得るための目標ランプ電流を順
次演算する。ＤＡ変換回路３は、演算回路２の出力する
目標ランプ電流を示すデジタル信号をアナログ変換す
る。ＰＷＭ制御回路４は、ＤＡ変換回路３によりアナロ
グ変換された目標ランプ電流と、抵抗Ｒ３により検出し
た検出ランプ電流とを比較して、高圧放電灯Ｌａのラン
プ電流が前記演算回路２より演算した目標ランプ電流に
なるようにフードバック制御する。ＰＷＭ制御回路４
は、第１比較回路５と第２比較回路６とを有し、放電灯
Ｌａへのランプ電流の入力量を制御するスイッチ素子Ｑ
１をＰＷＭ制御する。

【００２０】前記実施の形態によれば、ＡＤ変換回路１
から検出ランプ電圧を示すデジタル信号が、演算回路２
にシリアルデータとして送られ、演算回路２では、例え
ば図６に示すようなランプ電圧とランプ電流との関係に
基づいて、ＣＰＵ内部に設定されたプログラムにより、
高圧放電灯Ｌａのランプ電圧に応じて、高圧放電灯Ｌａ
に対し最適な投入電力を得るための目標ランプ電流を順
次演算し決定する。前記演算回路２で演算し決定された
目標ランプ電流を示すデジタル信号は、演算回路２より
シリアルデータとしてＤＡ変換回路３に送られ、ＤＡ変
換回路３にて目標ランプ電流を示すデジタル信号をアナ
ログ信号に変換する。

【００２１】このとき、高圧放電灯Ｌａの発光効率が高
い領域においては、ＤＡ変換回路３の出力がビット移行
により段階的に変動するときに、図３に示すように、そ
のシフトレジスタ１２の上位ビットと下位ビットとの間
でビット移行を繰り返しながら出力変動するため、上位
ビットと下位ビットとが入れ替わるときに、ＤＡ変換回
路３から出力されるアナログ出力が、上位ビットの高い
出力電圧と下位ビットの低い出力電圧とを段階的に上下
動を繰り返す。このアナログ出力を積分回路１７を通す
ことにより、アナログ信号は図４に示すようになだらか
な波形になる。しかも、積分回路１７の積分時定数は、
高圧放電灯Ｌａの発光効率の高い領域では大きくなり、
発光高効率の低い領域では小さくなるように設定されて
いるため、特に高圧放電灯Ｌａの発光効率の高い領域
で、電力変動をより一層滑らかなものにすることができ
る。

【００２２】そして、上記の如くアナログに変換された
目標ランプ電流を示すアナログ信号（目標ランプ電流に
対応（略比例）した電圧を有する目標基準電圧Ｖ１）
は、ＰＷＭ制御回路４に送られ、ＰＷＭ制御回路４の内
部の第１比較回路５にて、目標ランプ電流を示す目標基
準電圧Ｖ１と抵抗Ｒ３で検出した検出ランプ電流を示す
ランプ電流検出信号（検出したランプ電流に対応する電
圧を有する検出電圧Ｖ２）と比較し、前記目標ランプ電
流を示す目標基準電圧Ｖ１よりも検出ランプ電流を示す
検出電圧Ｖ２が高ければ、第１比較回路５の出力する比
較電圧Ｖ３を上げ、逆に前記目標ランプ電流を示す目標
基準電圧Ｖ１より検出ランプ電流を示す検出電圧Ｖ２が
低ければ、第１比較回路５の出力する比較電圧Ｖ３を下
げる動作が行われる。

【００２３】次いで、第１比較回路５から出力する比較
電圧Ｖ３は、第２比較回路６に送られ、第２比較回路６
では、図７に示すように、三角波発振回路７の出力する
固定周波数の三角波信号Ｖ４と比較電圧Ｖ３と比較する
ことにより、最終的に目標ランプ電流（前記目標基準電
圧Ｖ１）よりも検出ランプ電流（検出電圧Ｖ２）が高け
れば、ＰＷＭ制御回路４の出力する駆動信号Ｓのパルス
幅を短くし、前記目標基準電圧Ｖ１より検出ランプ電流
が低ければ、ＰＷＭ制御回路４の出力する駆動信号Ｓの
パルス幅を広げる動作となる。

【００２４】つまり、この駆動信号のパルス幅は、電界
効果トランジスタ（ＦＥＴ）等で構成したスイッチ素子
Ｑ１のオンする幅でもあるので、前記目標ランプ電流
（目標基準電圧Ｖ１）に満たない検出ランプ電流（検出
電圧Ｖ２）の場合に対しては、スイッチ素子Ｑ１に入力
する駆動信号Ｓのパルス幅を増加させて、高圧放電灯Ｌ
ａのランプ電流を増加させ、前記目標ランプ電流（目標
基準電圧Ｖ１）より高い検出ランプ電流（検出電圧Ｖ
２）の場合は、逆にスイッチ素子Ｑ１に入力する駆動信
号Ｓのパルス幅を減少させて、高圧放電灯Ｌａのランプ
電流を減少させる。これにより、放電灯Ｌａのランプ電
流が前記演算回路４より演算した目標ランプ電流になる
ようにフードバック制御することとなる。

【００２５】従って、ＤＡ変換回路３のビット移行のと
きにおいてＤＡ変換回路３として分解能が８ビット以下
のものを用いても、高圧放電灯Ｌａの発光効率が高い領
域で、高圧放電灯Ｌａに加えられる電力変動が滑らかに
なり、高圧放電灯Ｌａから出力される時間あたりの光変
動率を少なくしてチラツキを視認できなくすることがで
きる。なお、前記実施の形態では、高圧放電灯Ｌａの発
光効率が高い領域で、ＤＡ変換回路３の出力がビット移
行により段階的に変動するときに、その上位ビットと下
位ビットと間でビット移行を繰り返しながら出力変動す
るようにしているが、これに代え、高圧放電灯Ｌａの発
光効率に関係なく無条件に、ＤＡ変換回路３の出力がビ
ット移行により段階的に変動するときに、その上位ビッ
トと下位ビットと間でビット移行を繰り返しながら出力
変動するようにしてもよい。

【００２６】また、前記実施の形態では、高圧放電灯Ｌ
ａを点灯させる高圧放電灯電灯装置に本発明を適用実施
しているが、本願発明が適用される放電灯点灯装置は高
圧用のものに限定されない。また、前記実施の形態で
は、放電灯Ｌａのランプ電流が演算回路２より演算した
目標ランプ電流になるようにフードバック制御する方法
として、放電灯Ｌａへのランプ電流の入力量を制御する
スイッチ素子Ｑ１をＰＷＭ制御するように構成している
が、放電灯Ｌａへの入力量をフードバック制御する方法
は、スイッチ素子Ｑ１のＰＷＭ制御に限定されず、他の
制御方法であってもよい。

【００２７】また、前記実施の形態では、ＤＡ変換回路
３の分解能を８ビットに設定しているが、ＤＡ変換回路
３の分解能は８ビットに限定されず、ＤＡ変換回路３の
分解能を７ビット、６ビット等の８ビットよりも小さい
ビット数に設定してもよく、また逆に放電灯点灯装置の
種類、性能等によっては、ＤＡ変換回路３の分解能を９
ビット以上に設定してもよい。また、前記実施の形態で
は、放電灯Ｌａに対する電圧、電流又は電力等の入力量
の目標値として、演算回路２により、検出された放電灯
Ｌａのランプ電圧に応じた適切なランプ電力を得るため
の目標ランプ電流を順次演算して、この目標ランプ電流
になるようにフードバック制御しているが、放電灯Ｌａ
に対する入力量の目標値は、ランプ電流に限らず、ラン
プ電圧、ランプ電力その他の入力量を、目標値になるよ
うにフードバック制御するようにしてもよい。

【００２８】

【発明の効果】本発明によれば、分解能力が低いＤＡ変
換回路３を用いても、放電灯Ｌａからの光出力変動を、
視認できない程に小さくすることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示す回路図である。

【図２】ＤＡ変換回路のブロック図である。

【図３】ＤＡ変換回路の出力波形図である。

【図４】積分回路の出力波形図である。

【図５】ランプ電圧とランプ電流との関係を示すグラフ
である。

【図６】ランプ電圧と放電灯の発光効率との関係を示す
グラフである。

【図７】電圧、信号の電圧波形図である。

【図８】従来の放電灯点灯装置を示す回路図である。

【図９】従来の放電灯点灯装置におけるＤＡ変換回路の
出力波形図である。

【符号の説明】

２演算回路３ＤＡ変換回路４ＰＷＭ制御回路１７積分回路Ｌａ放電灯Ｑ１スイッチ素子

Claims

【特許請求の範囲】

【請求項１】放電灯（Ｌａ）の電圧に対する電流又は
電力等の目標値を、状況に応じて演算設定する演算回路
（２）と、演算回路（２）の出力する目標値を示すデジ
タル信号をアナログ変換するＤＡ変換回路（３）と、Ｄ
Ａ変換回路（３）によりアナログ変換された目標値と検
出した放電灯（Ｌａ）への出力量とを比較して、放電灯
（Ｌａ）への出力量が前記演算回路（２）により演算設
定した目標値になるようにフードバック制御する制御回
路（４）とを備えた放電灯点灯装置において、少なくとも放電灯（Ｌａ）の一部の発光領域において、
ＤＡ変換回路（３）の出力がビット移行により変動する
ときにその上位ビットと下位ビットとの両者間でビット
移行を繰り返しながら出力変動するように構成され、前
記ＤＡ変換回路（３）と制御回路（４）との間に、ＤＡ
変換回路（３）のアナログ出力を積分する積分回路（１
７）が設けられていることを特徴とする放電灯点灯装
置。
【請求項２】放電灯（Ｌａ）の状態を検出する検出手
段と、検出された放電灯（Ｌａ）の状態に応じた適切な
ランプ電力を得るための目標ランプ電流を順次演算する
演算回路（２）と、演算回路（２）の出力する目標ラン
プ電流を示すデジタル信号をアナログ変換するＤＡ変換
回路（３）と、前記ＤＡ変換回路（３）によりアナログ
変換された目標ランプ電流と検出した検出ランプ電流と
を比較して、放電灯（Ｌａ）のランプ電流が前記演算回
路より演算した目標ランプ電流になるようにフードバッ
ク制御する制御回路（４）とを備えた放電灯点灯装置に
おいて、少なくとも放電灯（Ｌａ）の発光効率の高い領域におい
て、ＤＡ変換回路（３）の出力がビット移行により変動
するときに、その上位ビットと下位ビットとの間でビッ
ト移行を繰り返しながら出力変動するように、前記演算
回路（２）の出力が制御され、前記ＤＡ変換回路（３）
と制御回路（４）との間に、ＤＡ変換回路（３）のアナ
ログ出力を積分する積分回路（１７）が設けられている
ことを特徴とする放電灯点灯装置。
【請求項３】前記積分回路（１７）の積分時定数が、
放電灯（Ｌａ）の発光効率の高い領域では大きく、発光
効率の低い領域では小さくなるようにしたことを特徴と
する請求項２に記載の放電灯点灯装置。
【請求項４】前記ＤＡ変換回路（３）の分解能が８ビ
ット以下に設定されていることを特徴とする請求項１〜
３のいずれかに記載の放電灯点灯装置。
【請求項５】前記制御回路（４）が、放電灯（Ｌａ）
へのランプ電流の入力量を制御するスイッチ素子（Ｑ
１）をＰＷＭ制御するように構成されていることを特徴
とする請求項２に記載の放電灯点灯装置。