JP2001292040A - Digital amplifier - Google Patents
Digital amplifierInfo
- Publication number
- JP2001292040A JP2001292040A JP2001014285A JP2001014285A JP2001292040A JP 2001292040 A JP2001292040 A JP 2001292040A JP 2001014285 A JP2001014285 A JP 2001014285A JP 2001014285 A JP2001014285 A JP 2001014285A JP 2001292040 A JP2001292040 A JP 2001292040A
- Authority
- JP
- Japan
- Prior art keywords
- switching
- sign bit
- value
- input
- duty ratio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、入力されるデジタ
ルデータの値に基づいて、スピーカ等の負荷を駆動する
デジタルアンプに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital amplifier for driving a load such as a loudspeaker based on the value of digital data input.
【０００２】[0002]
【従来の技術】最近では、デジタル技術の発展に伴っ
て、オーディオ信号をデジタル信号として記録し、再生
するデジタルオーディオシステムが広く普及している。
例えば、ＣＤ（コンパクトディスク）やＭＤ（ミニディ
スク）等がオーディオ信号に対応するデジタル信号の記
録媒体として用いられており、これらの記録媒体に記録
されたデジタル信号を読み出すことによりオーディオ音
の再生が行われる。このように、オーディオ音をデジタ
ル信号化して記録および再生を行うデジタルオーディオ
システムでは、再生時の雑音が少なく、ダイナミックレ
ンジを広くすることが可能であり、さらに、繰り返し再
生を行っても記録された信号が劣化することもないこと
から、従来のアナログオーディオシステムに比較して飛
躍的に音質を向上させることができる。また、最近で
は、従来のアナログアンプの代わりに、入力されたデジ
タル信号に基づいてスピーカ等の負荷を駆動するデジタ
ルアンプが用いられるようになっている。2. Description of the Related Art Recently, with the development of digital technology, digital audio systems for recording and reproducing audio signals as digital signals have become widespread.
For example, CDs (compact discs) and MDs (mini discs) are used as recording media for digital signals corresponding to audio signals. Audio signals can be reproduced by reading digital signals recorded on these recording media. Done. As described above, in a digital audio system that performs recording and reproduction by converting an audio sound into a digital signal, noise during reproduction is small, a dynamic range can be widened, and recorded even after repeated reproduction. Since the signal does not deteriorate, the sound quality can be dramatically improved as compared with the conventional analog audio system. Recently, a digital amplifier that drives a load such as a speaker based on an input digital signal has been used instead of a conventional analog amplifier.
【０００３】図７は、従来のデジタルアンプの構成を示
す図である。図７に示すデジタルアンプ１００は、ＰＣ
Ｍ−ＰＷＭ変換部１１０、インバータ１２０、ドライバ
１３０、１３２、トランジスタ１４０、１４２、１４
４、１４６を含んで構成されている。ＰＣＭ−ＰＷＭ変
換部１１０は、ｎビットのデジタルデータが入力される
と、その値に応じたデューティ比を有するパルス信号を
生成する。このパルス信号の論理状態に応じてドライバ
１３０によって２つのトランジスタ１４０、１４４が駆
動されるとともに、このパルス信号の論理状態をインバ
ータ１２０によって反転した論理状態に応じて他のドラ
イバ１３２によって他の２つのトランジスタ１４２、１
４６のスイッチング動作が制御される。ドライバ１３
０、１３２のそれぞれは、入力されるパルス信号の論理
状態に応じて、正の動作電圧（＋Ｖcc）あるいは負の動
作電圧（−Ｖcc）が交互に繰り返される駆動電圧を、対
応する各トランジスタのゲートに印加する。FIG. 7 is a diagram showing a configuration of a conventional digital amplifier. The digital amplifier 100 shown in FIG.
M-PWM converter 110, inverter 120, drivers 130, 132, transistors 140, 142, 14
4, 146. When the n-bit digital data is input, the PCM-PWM conversion unit 110 generates a pulse signal having a duty ratio according to the value. The two transistors 140 and 144 are driven by the driver 130 in accordance with the logical state of this pulse signal, and the other two drivers 132 in response to the logical state in which the logical state of the pulse signal is inverted by the inverter 120. Transistors 142, 1
The switching operation of 46 is controlled. Driver 13
0 and 132 respectively drive the positive operating voltage (+ Vcc) or the negative operating voltage (-Vcc) alternately in response to the logic state of the input pulse signal, and drive the gate voltage of each corresponding transistor. Is applied.
【０００４】具体的には、ＰＣＭ−ＰＷＭ変換部１１０
から出力されるパルス信号が直接入力されるドライバ１
３０は、この入力されるパルス信号がハイレベルのとき
に正の動作電圧（＋Ｖcc）を出力することにより、接続
された一方のトランジスタ１４０を駆動するとともに、
入力されるパルス信号がローレベルのときに負の動作電
圧（−Ｖcc）を出力することにより、接続された他方の
トランジスタ１４４を駆動する。[0004] Specifically, the PCM-PWM conversion unit 110
1 to which the pulse signal output from the controller is directly input
30 drives one of the connected transistors 140 by outputting a positive operating voltage (+ Vcc) when the input pulse signal is at a high level;
By outputting a negative operation voltage (-Vcc) when the input pulse signal is at a low level, the other connected transistor 144 is driven.
【０００５】また、ＰＣＭ−ＰＷＭ変換部１１０から出
力されるパルス信号の論理状態を反転した信号が入力さ
れるドライバ１３２は、この入力される信号がハイレベ
ルのときに正の動作電圧（＋Ｖcc）を出力することによ
り、接続された一方のトランジスタ１４２を駆動すると
ともに、入力される信号がローレベルのときに負の動作
電圧（−Ｖcc）を出力することにより、接続された他方
のトランジスタ１４６を駆動する。A driver 132 to which a signal obtained by inverting the logical state of the pulse signal output from the PCM-PWM conversion unit 110 is input has a positive operating voltage (+ Vcc) when the input signal is at a high level. To drive one connected transistor 142, and output a negative operating voltage (-Vcc) when the input signal is at a low level, thereby turning the other connected transistor 146 on. Drive.
【０００６】図８は、図７に示したデジタルアンプ１０
０の動作状態を示すタイミング図である。例えばＰＣＭ
−ＰＷＭ変換部１１０に入力されるデジタルデータの値
が「０」のときに、図８（Ａ）に示すようなデューティ
比が５０％のパルス信号がＰＣＭ−ＰＷＭ変換部１１０
によって生成される。このとき、負荷１５０の両端に
は、電位差が＋２Ｖccになる期間と、電気差が−２Ｖcc
となる期間とが１対１になるように駆動電圧が印加され
るため、見かけ上は信号が入力されない無信号入力状態
となる。FIG. 8 shows the digital amplifier 10 shown in FIG.
FIG. 6 is a timing chart showing an operation state of 0. For example PCM
When the value of the digital data input to the PWM converter 110 is “0”, a pulse signal having a duty ratio of 50% as shown in FIG. 8A is output from the PCM-PWM converter 110.
Generated by At this time, a period during which the potential difference becomes +2 Vcc and an electric difference between -2 Vcc
Since the drive voltage is applied such that the time period becomes one-to-one, an apparently no-signal input state occurs in which no signal is input.
【０００７】また、ＰＣＭ−ＰＷＭ変換部１１０に入力
されるデジタルデータの値が正のときには、図８（Ｂ）
に示すようなデューティ比が５０％を越えるパルス信号
がＰＣＭ−ＰＷＭ変換部１１０によって生成される。こ
のとき、トランジスタ１４０、１４６のスイッチング動
作がオン状態になっている期間の方が、他のトランジス
タ１４２、１４４のスイッチング動作がオン状態になっ
ている期間よりも長くなるため、負荷１５０の両端で
は、電位差が＋２Ｖccとなる期間の方が、電位差が−２
Ｖccとなる期間よりも長くなり、一方向に駆動電流が流
れる。When the value of the digital data input to the PCM-PWM conversion unit 110 is positive, FIG.
A pulse signal having a duty ratio exceeding 50% as shown in FIG. At this time, the period during which the switching operation of the transistors 140 and 146 is in the on state is longer than the period during which the switching operation of the other transistors 142 and 144 is in the on state. , The potential difference is -2 during the period when the potential difference is +2 Vcc.
This is longer than the period during which Vcc is attained, and the drive current flows in one direction.
【０００８】また、ＰＣＭ−ＰＷＭ変換部１１０に入力
されるデジタルデータの値が負のときには、図８（Ｃ）
に示すようなデューティ比が５０％未満のパルス信号が
ＰＣＭ−ＰＷＭ変換部１１０によって生成される。この
とき、トランジスタ１４０、１４６のスイッチング動作
がオン状態になっている期間の方が、他のトランジスタ
１４２、１４４のスイッチング動作がオン状態になって
いる期間よりも短くなるため、負荷１５０の両端では、
電位差が＋２Ｖccとなる期間の方が、電位差が−２Ｖcc
となる期間よりも短くなり、反対方向に駆動電流が流れ
る。When the value of the digital data input to the PCM-PWM conversion unit 110 is negative, FIG.
A pulse signal having a duty ratio of less than 50% is generated by the PCM-PWM conversion unit 110 as shown in FIG. At this time, the period during which the switching operation of the transistors 140 and 146 is in the on state is shorter than the period during which the switching operation of the other transistors 142 and 144 is in the on state. ,
During the period when the potential difference is + 2Vcc, the potential difference is -2Vcc.
And the drive current flows in the opposite direction.
【０００９】このように、デジタルアンプ１００は、入
力されるデジタルデータの値に応じた駆動電圧を生成し
て負荷１５０を駆動している。As described above, the digital amplifier 100 drives the load 150 by generating a drive voltage corresponding to the value of the input digital data.
【００１０】[0010]
【発明が解決しようとする課題】ところで、上述した従
来のデジタルアンプ１００を用いた駆動方法において
は、トランジスタ１４０〜１４６のスイッチング速度が
速いため、各部品の動作速度を速くしなければならない
という問題があった。例えば、一般にはダイナミックレ
ンジの拡大等を目的としてオーバーサンプリング処理が
行われるがこの倍数をｍ、サンプリング周波数をｆｓ、
入力されるデジタルデータのビット数をｎとすると、最
大スイッチング速度は、ｆｓ×ｍ×（２n −１）とな
る。したがって、ｆｓ＝４４．１ｋＨｚ、ｍ＝６４、ｎ
＝１６とすると、スイッチング速度を非常に速くしなけ
ればならないことがわかる。In the driving method using the conventional digital amplifier 100 described above, the switching speed of the transistors 140 to 146 is high, so that the operating speed of each component must be increased. was there. For example, in general, oversampling processing is performed for the purpose of expanding the dynamic range and the like. A multiple of this is m, the sampling frequency is fs,
Assuming that the number of bits of input digital data is n, the maximum switching speed is fs × m × (2 n −1). Therefore, fs = 44.1 kHz, m = 64, n
If = 16, it can be seen that the switching speed must be very high.
【００１１】また、上述した従来のデジタルアンプ１０
０では、トランジスタ１４０〜１４６のスイッチング動
作を制御するために、各ドライバは、入力されるパルス
信号の２つの論理状態に対応した＋Ｖccと−Ｖccの２つ
の動作電圧を生成し、対応する各トランジスタのゲート
に印加している。したがって、各ドライバは、正の動作
電圧（＋Ｖcc）と負の動作電圧（−Ｖcc）の両方を交互
に発生する必要があり、これらの電位差（±Ｖcc）が大
きいことから、各トランジスタのゲートに印加する駆動
電圧に歪みが発生しやすいという問題があった。図９
は、従来のデジタルアンプに含まれるドライバによって
各トランジスタのゲートに印加する駆動電圧の波形を示
す図である。理論上は、図９（Ａ）に示すように、正の
動作電圧（＋Ｖcc）と負の動作電圧（−Ｖcc）の間で瞬
時に駆動電圧が切り替わることが望ましいが、実際には
図９（Ｂ）に示すように、電圧波形の歪みが生じやすく
なる。また、このように駆動電圧の２つの状態の電位差
が大きいことから、それらの状態遷移が終了するまでに
時間がかかり、スイッチング速度の高速化の妨げになっ
ていた。Further, the conventional digital amplifier 10 described above
0, in order to control the switching operation of the transistors 140 to 146, each driver generates two operating voltages of + Vcc and -Vcc corresponding to the two logic states of the input pulse signal, and generates the corresponding operating voltage of each transistor. Is applied to the gate of Therefore, each driver needs to alternately generate both a positive operating voltage (+ Vcc) and a negative operating voltage (-Vcc). Since these potential differences (± Vcc) are large, each driver has a gate connected to each transistor. There is a problem that distortion is easily generated in the applied driving voltage. FIG.
FIG. 3 is a diagram showing a waveform of a driving voltage applied to the gate of each transistor by a driver included in a conventional digital amplifier. Theoretically, as shown in FIG. 9A, it is desirable that the drive voltage be instantaneously switched between the positive operating voltage (+ Vcc) and the negative operating voltage (−Vcc). As shown in B), the voltage waveform is likely to be distorted. In addition, since the potential difference between the two states of the driving voltage is large, it takes time until the state transition ends, which hinders an increase in switching speed.
【００１２】本発明は、このような点に鑑みて創作され
たものであり、その目的は、スイッチング速度を低下さ
せることができるととともに、駆動電圧波形の歪みの発
生を抑えることができるデジタルアンプを提供すること
にある。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and a purpose thereof is to provide a digital amplifier capable of lowering the switching speed and suppressing the occurrence of distortion of the driving voltage waveform. Is to provide.
【００１３】[0013]
【課題を解決するための手段】上述した課題を解決する
ために、本発明のデジタルアンプは、符号ビットが含ま
れるデジタルデータが入力されると、制御信号生成手段
によってこの符号ビットを除くデジタルデータの各ビッ
トの値に対応するデューティ比を有する制御信号を生成
する。そして、符号ビットの値に応じて、この制御信号
のディーティ比に応じたスイッチング動作を行う第１あ
るいは第２のスイッチング手段を選択することにより、
負荷の一方の駆動用端子にこれらスイッチング手段によ
って発生する第１または第２の動作電圧が印加される。
また、符号ビットの値に応じて、この符号ビットの値そ
のものに応じたスイッチング動作を行う第３あるいは第
４のスイッチング手段を選択することにより、負荷の他
方の駆動用端子にこれらのスイッチング手段によって発
生する第３または第４の動作電圧が印加される。このよ
うに、符号ビットを除くデジタルデータの値に対応して
第１あるいは第２のスイッチング手段を制御する制御信
号が生成されるため、符号ビットを含むデジタルデータ
の全体を考慮してデューティ比が設定される場合に比べ
て、デューティ比を設定する分解能が約半分になり、ス
イッチング速度の低減が可能になる。また、負荷の２つ
の駆動用端子のそれぞれに同時に印加される第１および
第２の動作電圧のいずれか一方と、第３および第４の動
作電圧のいずれか一方は、生成動作が独立に制御されて
いるため、それぞれの生成動作に必要な駆動電圧として
従来のように正の動作電圧と負の動作電圧を交互に発生
する必要がなく、この駆動電圧の変動範囲を小さくする
ことができ、駆動電圧波形の歪みの発生を防止するとと
もに、スイッチング速度の高速化の妨げになることを防
止することが可能になる。In order to solve the above-mentioned problems, a digital amplifier according to the present invention is arranged such that when digital data including a sign bit is input, the digital signal excluding the sign bit is controlled by a control signal generating means. , A control signal having a duty ratio corresponding to the value of each bit is generated. Then, by selecting the first or second switching means that performs the switching operation according to the duty ratio of the control signal according to the value of the sign bit,
The first or second operating voltage generated by these switching means is applied to one drive terminal of the load.
Also, by selecting the third or fourth switching means for performing a switching operation according to the value of the sign bit itself according to the value of the sign bit, the other driving terminal of the load is connected to the other driving terminal by these switching means. The generated third or fourth operating voltage is applied. As described above, since the control signal for controlling the first or second switching means is generated in accordance with the value of the digital data excluding the sign bit, the duty ratio is adjusted in consideration of the entire digital data including the sign bit. The resolution for setting the duty ratio is reduced to about half compared with the case where it is set, and the switching speed can be reduced. Further, one of the first and second operating voltages and one of the third and fourth operating voltages simultaneously applied to each of the two drive terminals of the load are independently controlled in generation operation. Therefore, it is not necessary to alternately generate a positive operating voltage and a negative operating voltage as driving voltages required for each generating operation as in the related art, and the fluctuation range of the driving voltage can be reduced. It is possible to prevent the generation of the distortion of the driving voltage waveform and to prevent the switching speed from being hindered from increasing.
【００１４】また、上述した第１および第２の動作電圧
がともに駆動用端子に印加されていないときに、第３お
よび第４のスイッチング手段を同時にオン状態に制御す
る第１の歪除去制御手段を備えることが望ましい。負荷
の２つの駆動用端子の一方が電気的に開放状態になるこ
とを回避することができるため、負荷内部に逆起電力が
発生した場合にこの逆起電力を放出することができ、デ
ジタルアンプの出力信号に歪みが発生することを防止す
ることができる。A first distortion removal control means for simultaneously controlling the third and fourth switching means to be in an on state when the first and second operating voltages are not applied to the driving terminals. It is desirable to provide. Since it is possible to prevent one of the two drive terminals of the load from being electrically opened, the back electromotive force can be released when the back electromotive force is generated inside the load, and the digital amplifier Can be prevented from being distorted.
【００１５】また、本発明のデジタルアンプは、符号ビ
ットが含まれるデジタルデータが入力されると、制御信
号生成手段によってこの符号ビットを除くデジタルデー
タの各ビットの値に対応するデューティ比を有する制御
信号を生成する。そして、符号ビットの値に応じて、こ
の制御信号のディーティ比に応じたスイッチング動作を
行う第５あるいは第６のスイッチング手段を選択するこ
とにより、負荷の一方の駆動用端子にこれらスイッチン
グ手段によって発生する第５または第６の動作電圧が印
加される。また、符号ビットの値に応じて、この符号ビ
ットの値そのものに応じたスイッチング動作を行う第７
あるいは第８のスイッチング手段を選択することによ
り、負荷の他方の駆動用端子にこれらのスイッチング手
段によって発生する第７または第８の動作電圧が印加さ
れる。このように、符号ビットを除くデジタルデータの
値に対応して第５あるいは第６のスイッチング手段を制
御する制御信号が生成されるため、符号ビットを含むデ
ジタルデータの全体を考慮してデューティ比が設定され
る場合に比べて、デューティ比を設定する分解能が約半
分になり、スイッチング速度の低減が可能になる。ま
た、負荷の２つの駆動用端子のそれぞれに同時に印加さ
れる第５および第６の動作電圧のいずれか一方と、第７
および第８の動作電圧のいずれか一方は、生成動作が独
立に制御されているため、それぞれの生成動作に必要な
駆動電圧として従来のように正の動作電圧と負の動作電
圧を交互に発生する必要がなく、この駆動電圧の変動範
囲を小さくすることができ、駆動電圧波形の歪みの発生
を防止するとともに、スイッチング速度の高速化の妨げ
になることを防止することが可能になる。Further, in the digital amplifier according to the present invention, when digital data including a sign bit is input, the control signal generating means controls the duty ratio corresponding to the value of each bit of the digital data excluding the sign bit. Generate a signal. Then, by selecting the fifth or sixth switching means for performing a switching operation according to the duty ratio of the control signal according to the value of the sign bit, one of the driving means of the load is generated by these switching means. The fifth or sixth operating voltage is applied. Further, in accordance with the value of the sign bit, a seventh operation for performing a switching operation according to the value of the sign bit itself
Alternatively, by selecting the eighth switching means, the seventh or eighth operating voltage generated by these switching means is applied to the other driving terminal of the load. As described above, since the control signal for controlling the fifth or sixth switching means is generated in accordance with the value of the digital data excluding the sign bit, the duty ratio is adjusted in consideration of the entire digital data including the sign bit. The resolution for setting the duty ratio is reduced to about half compared with the case where it is set, and the switching speed can be reduced. Further, one of the fifth and sixth operating voltages simultaneously applied to the two drive terminals of the load,
In either of the first and eighth operating voltages, since the generating operation is independently controlled, a positive operating voltage and a negative operating voltage are alternately generated as a driving voltage required for each generating operation as in the related art. This makes it possible to reduce the fluctuation range of the drive voltage, prevent the drive voltage waveform from being distorted, and prevent the switching speed from being hindered.
【００１６】また、上述した第２の切替制御手段によっ
て、２つの駆動用端子の一方に、第５および第６の動作
電圧のいずれか一方が制御信号のデューティ比に対応し
て間欠的に印加されている場合に、この動作電圧が印加
されないタイミングで、第５および第６の動作電圧のい
ずれか他方を印加する第２の歪除去制御手段を備えるこ
とが望ましい。負荷の２つの駆動用端子の一方が電気的
に開放状態になることを回避することができるため、負
荷内部に逆起電力が発生した場合にこの逆起電力を放出
することができ、デジタルアンプの出力信号に歪みが発
生することを防止することができる。Further, one of the fifth and sixth operating voltages is intermittently applied to one of the two driving terminals according to the duty ratio of the control signal by the above-mentioned second switching control means. In this case, it is preferable to include a second distortion removal control unit that applies the other of the fifth and sixth operating voltages at a timing when the operating voltage is not applied. Since it is possible to prevent one of the two drive terminals of the load from being electrically opened, the back electromotive force can be released when the back electromotive force is generated inside the load, and the digital amplifier Can be prevented from being distorted.
【００１７】また、本発明のデジタルアンプは、符号ビ
ットが含まれるデジタルデータが入力されると、制御信
号生成手段によってこの符号ビットを除くデジタルデー
タの値に対応するデューティ比を有する制御信号を生成
する。そして、符号ビットの値に応じて、この制御信号
のデューティ比に応じたスイッチング動作を行う第９お
よび第１０のスイッチング手段を選択することにより、
負荷の一方の駆動用端子にこれらのスイッチング手段に
よって発生する異極性の第９または第１０の動作電圧が
印加される。また、第９および第１０の動作電圧がとも
にこの駆動用端子に印加されていないときに、２つの駆
動用端子の電位が同じに設定される。このように、符号
ビットを除くデジタルデータの値に対応して第９あるい
は第１０のスイッチング手段を制御する制御信号が生成
されるため、符号ビットを含むデジタルデータの全体を
考慮してデューティ比が設定される場合に比べて、デュ
ーティ比を設定する分解能が約半分になり、スイッチン
グ速度の低減が可能になる。また、負荷の２つの駆動用
端子の一方にこれらの動作電圧が印加されていないとき
に、２つの駆動用端子を同じ電位に設定することによ
り、一方端のみが電気的に開放状態になることを回避す
ることができるため、負荷内部に逆起電力が発生した場
合にこの逆起電力を放出することができ、デジタルアン
プの出力信号に歪みが発生することを防止することがで
きる。Further, in the digital amplifier of the present invention, when digital data including a sign bit is input, a control signal generating means generates a control signal having a duty ratio corresponding to the value of the digital data excluding the sign bit. I do. Then, by selecting the ninth and tenth switching means for performing the switching operation according to the duty ratio of the control signal according to the value of the sign bit,
A ninth or tenth operating voltage of different polarity generated by these switching means is applied to one driving terminal of the load. When neither the ninth operating voltage nor the tenth operating voltage is applied to the driving terminal, the potentials of the two driving terminals are set to be the same. As described above, since the control signal for controlling the ninth or tenth switching means is generated in accordance with the value of the digital data excluding the sign bit, the duty ratio is adjusted in consideration of the entire digital data including the sign bit. The resolution for setting the duty ratio is reduced to about half compared with the case where it is set, and the switching speed can be reduced. Also, when these operating voltages are not applied to one of the two drive terminals of the load, the two drive terminals are set to the same potential so that only one end is electrically open. Therefore, when the back electromotive force is generated inside the load, the back electromotive force can be released, and the output signal of the digital amplifier can be prevented from being distorted.
【００１８】[0018]
【発明の実施の形態】以下、本発明を適用した一実施形
態のデジタルアンプについて図面を参照しながら説明す
る。 〔第１の実施形態〕図１は、第１の実施形態のデジタル
アンプの構成を示す図である。図１に示すデジタルアン
プ１０は、ＰＣＭ−ＰＷＭ変換部２０、切替制御部３
０、ドライバ４２、４４、４６、４８、スイッチング部
５０を含んで構成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A digital amplifier according to an embodiment of the present invention will be described below with reference to the drawings. [First Embodiment] FIG. 1 is a diagram showing a configuration of a digital amplifier according to a first embodiment. The digital amplifier 10 shown in FIG. 1 includes a PCM-PWM conversion unit 20, a switching control unit 3,
0, drivers 42, 44, 46, 48, and a switching unit 50.
【００１９】ＰＣＭ−ＰＷＭ変換部２０は、デジタルア
ンプ１０に入力されるｎビットの入力データの中の符号
ビットを除く（ｎ−１）ビットの値に応じたデューティ
比を有するパルス信号を生成する。例えば、ｎビットの
入力データ中の最上位ビットａn が符号ビットの場合に
は、この符号ビットａn を除く第１ビットａ1 から第
（ｎ−１）ビットａn-1 までによって表される（ｎ−
１）ビットデータの値に応じたデューティ比を有するパ
ルス信号が生成される。したがって、本実施形態のＰＣ
Ｍ−ＰＷＭ変換部２０では、符号ビットａn を除く（ｎ
−１）ビットデータの値が０である場合にデューティ比
が０％に設定され、（ｎ−１）ビットデータの値が最大
値である場合にデューティ比が所定値に設定される。The PCM-PWM converter 20 generates a pulse signal having a duty ratio corresponding to the value of (n-1) bits excluding the sign bit in the n-bit input data input to the digital amplifier 10. . For example, the most significant bit a n in the input data of n bits if the sign bit is represented by the first bit a 1 except for the sign bit a n up to the (n-1) bit a n-1 (N-
1) A pulse signal having a duty ratio according to the value of bit data is generated. Therefore, the PC of this embodiment
In M-PWM converter 20, excluding the sign bit a n (n
-1) When the value of the bit data is 0, the duty ratio is set to 0%, and when the value of the (n-1) bit data is the maximum value, the duty ratio is set to a predetermined value.
【００２０】切替制御部３０は、入力される符号ビット
ａn の値に対応して、４つのドライバ４２、４４、４
６、４８のいずれにスイッチング動作の制御を行わせる
かの切り替え動作を行うものであり、インバータ３２と
２つのアンドゲート３４、３６を含んで構成されてい
る。２つのアンドゲート３４、３６のそれぞれの一方の
入力端子には、ＰＣＭ−ＰＷＭ変換部２０から出力され
るパルス信号が共通に入力されている。また、一方のア
ンドゲート３４の他方の入力端子には、符号ビットａn
の値をインバータ３２によって反転したビットデータが
入力されており、他方のアンドゲート３６の他方の入力
端子には、符号ビットａn そのものが入力されている。The switching control section 30, corresponding to the value of the sign bit a n input, four drivers 42,44,4
The switching operation is performed to determine which of the switching circuits 6 and 48 controls the switching operation. The switching operation includes an inverter 32 and two AND gates 34 and 36. A pulse signal output from the PCM-PWM conversion unit 20 is commonly input to one input terminal of each of the two AND gates 34 and 36. The other input terminal of one AND gate 34 has a sign bit a n
The values are bit inverted data is input by the inverter 32, to the other input terminal of the other AND gate 36, as the sign bit a n is input.
【００２１】また、上述したインバータ３２から出力さ
れるビットデータ（符号ビットａnの値を反転したビッ
トデータ）がドライバ４８に入力されているとともに、
符号ビットａn そのものがドライバ４６に入力されてい
る。したがって、符号ビットａn の値が“０”の場合に
は、ＰＣＭ−ＰＷＭ変換部２０から出力されるパルス信
号が、一方のアンドゲート３４を介してドライバ４２に
入力される。また、このとき符号ビットａn を反転した
ビットデータ“１”がドライバ４８に入力される。[0021] Further, the bit data output from the inverter 32 described above (bit data obtained by inverting the value of the sign bit a n) is input to the driver 48,
Code bits a n itself is input to the driver 46. Therefore, the value of the sign bit a n is the case of "0", the pulse signal output from the PCM-PWM converter 20 is input to the driver 42 via the one of the AND gates 34. At this time the bit data "1" obtained by inverting the sign bit a n is input to the driver 48.
【００２２】反対に、符号ビットａn の値が“１”のと
きには、ＰＣＭ−ＰＷＭ変換部２０から出力されるパル
ス信号が、他方のアンドゲート３６を介してドライバ４
４に入力される。また、このとき符号ビットａn そのも
のであるビットデータ“１”がドライバ４６に入力され
る。[0022] Conversely, when the value of the sign bit a n is "1", the pulse signal output from the PCM-PWM conversion unit 20, the driver 4 via the other of the AND gate 36
4 is input. At this time the bit data "1" is itself a sign bit a n is input to the driver 46.
【００２３】スイッチング部５０は、負荷９０の両端の
それぞれに極性が異なる駆動電圧を印加するためにスイ
ッチング動作を行うものであり、ゲート電圧を可変する
ことによりソース・ドレイン間が導通状態あるいは遮断
状態に制御される４つのトランジスタ５２、５４、５
６、５８を含んで構成されている。The switching section 50 performs a switching operation in order to apply drive voltages having different polarities to both ends of the load 90. By changing the gate voltage, a conduction state or a cutoff state is established between the source and the drain. Transistors 52, 54, 5
6, 58 are included.
【００２４】トランジスタ５２は、正の動作電圧（＋Ｖ
cc）を負荷９０の一方の端子Ａ（負荷９０に備わった２
つの端子の一方をＡ、他方をＢとする）に選択的に印加
するスイッチング動作を行う。このトランジスタ５２
は、切替制御部３０内の一方のアンドゲート３４の出力
信号に基づいて動作するドライバ４２によって駆動され
て、スイッチング動作が制御される。The transistor 52 has a positive operating voltage (+ V
cc) is connected to one terminal A of the load 90 (2 A provided in the load 90).
(A is one of the terminals and B is the other). This transistor 52
Is driven by a driver 42 that operates based on the output signal of one AND gate 34 in the switching control unit 30 to control the switching operation.
【００２５】同様に、トランジスタ５４は、正の動作電
圧を負荷９０の端子Ｂに選択的に印加するスイッチング
動作を行う。このトランジスタ５４は、切替制御部３０
内の他方のアンドゲート３６の出力信号に基づいて動作
するドライバ４４によって駆動されて、スイッチング動
作が制御される。また、トランジスタ５６は、負の動作
電圧（−Ｖcc）を負荷９０の端子Ａに選択的に印加する
スイッチング動作を行う。このトランジスタ５６は、符
号ビットａn に基づいて動作するドライバ４６によって
駆動されて、スイッチング動作が制御される。トランジ
スタ５８は、負の動作電圧を負荷９０の端子Ｂに選択的
に印加するスイッチング動作を行う。このトランジスタ
５８は、符号ビットａn を反転したビットデータに基づ
いて動作するドライバ４８によって駆動されて、スイッ
チング動作が制御される。Similarly, the transistor 54 performs a switching operation of selectively applying a positive operating voltage to the terminal B of the load 90. The transistor 54 is connected to the switching control unit 30
The switching operation is controlled by being driven by a driver 44 that operates based on the output signal of the other AND gate 36 of the two. Further, the transistor 56 performs a switching operation of selectively applying a negative operating voltage (-Vcc) to the terminal A of the load 90. The transistor 56 is driven by the driver 46 that operates based on the sign bit a n, a switching operation is controlled. The transistor 58 performs a switching operation of selectively applying a negative operating voltage to the terminal B of the load 90. The transistor 58 is driven by a driver 48 that operates based on the bit data obtained by inverting the sign bit a n, a switching operation is controlled.
【００２６】上述したＰＣＭ−ＰＷＭ変換部２０が制御
信号生成手段に、切替制御部３０が第１の切替制御手段
に、ドライバ４２、トランジスタ５２が第１のスイッチ
ング手段に、ドライバ４４、トランジスタ５４が第２の
スイッチング手段に、ドライバ４６、トランジスタ５６
が第３のスイッチング手段に、ドライバ４８、トランジ
スタ５８が第４のスイッチング手段にそれぞれ対応す
る。The above-described PCM-PWM conversion section 20 serves as control signal generation means, the switching control section 30 serves as first switching control means, the driver 42 and the transistor 52 serve as first switching means, and the driver 44 and transistor 54 serve as first switching means. The second switching means includes a driver 46 and a transistor 56
Corresponds to the third switching means, and the driver 48 and the transistor 58 correspond to the fourth switching means, respectively.
【００２７】本実施形態のデジタルアンプ１０は上述し
た構成を有しており、次にその動作を説明する。図２
は、本実施形態のデジタルアンプ１０の動作状態を示す
タイミング図である。なお、本実施形態では、符号ビッ
トａn の値と入力データの正負との関係が、ａn ＝
“０”のときに入力データが正、ａn ＝“１”のときに
入力データが負に設定されているものとする。また、図
２（Ａ）は符号ビットａn の論理状態を示しており、図
２（Ｂ）はＰＣＭ−ＰＷＭ変換部２０から出力される所
定のデューティ比を有するパルス信号の波形を示してい
る。また、図２（Ｃ）はアンドゲート３４から出力され
るパルス信号の波形およびこのパルス信号に応じてドラ
イバ４２によって駆動されるトランジスタ５２の動作状
態を示し、図２（Ｄ）はアンドゲート３６から出力され
るパルス信号の波形およびこのパルス信号に応じてドラ
イバ４４によって駆動されるトランジスタ５４の動作状
態を示している。また、図２（Ｅ）は符号ビットａn の
値に応じてドライバ４６によって駆動されるトランジス
タ５６の動作状態を示し、図２（Ｆ）は符号ビットａn
の値を反転したビットデータに基づいてドライバ４８に
よって駆動されるトランジスタ５８の動作状態を示して
いる。The digital amplifier 10 of the present embodiment has the above-described configuration, and its operation will be described next. FIG.
4 is a timing chart showing an operation state of the digital amplifier 10 according to the embodiment. In the present embodiment, the relationship between the positive and negative input data value of the sign bit a n, a n =
"0" input data when the positive, it is assumed that the input data is set to a negative when a n = "1". Also, FIG. 2 (A) shows a waveform of a pulse signal having a predetermined duty ratio indicates the logic state of the sign bit a n, FIG. 2 (B) output from the PCM-PWM conversion unit 20 . FIG. 2C shows the waveform of the pulse signal output from the AND gate 34 and the operating state of the transistor 52 driven by the driver 42 in accordance with the pulse signal. FIG. The waveform of the output pulse signal and the operation state of the transistor 54 driven by the driver 44 according to the pulse signal are shown. Also, FIG. 2 (E) shows an operation state of the transistor 56 which is driven by the driver 46 in accordance with the value of the sign bit a n, FIG. 2 (F) is the sign bit a n
7 shows the operation state of the transistor 58 driven by the driver 48 based on the bit data obtained by inverting the value of.
【００２８】なお、図２において、「Ｔ」はｎビットの
データがデジタルアンプ１０に入力される周期、すなわ
ち、所定のサンプリング周波数を有するデジタルデータ
が直接入力される場合にはこのサンプリング周波数に対
応した周期がＴとなる。また、所定のサンプリング周波
数を有するデジタルデータに対してｍ倍のオーバーサン
プリング処理が行われた後のデジタルデータが入力され
る場合には、サンプリング周波数に対応する周期を１／
ｍ倍した周期がＴとなる。また、オーバーサンプリング
処理回路をデジタルアンプ１０内に備える場合には、Ｐ
ＣＭ−ＰＷＭ変換部２０および切替制御部３０の前段に
オーバーサンプリング処理回路を設け、ｎビットの入力
データに対してオーバーサンプリング処理を行った後の
デジタルデータをＰＣＭ−ＰＷＭ変換部２０および切替
制御部３０に入力すればよい。In FIG. 2, "T" corresponds to the period at which n-bit data is input to the digital amplifier 10, that is, the digital data having a predetermined sampling frequency is directly input. The cycle thus determined is T. When digital data having been subjected to m-times oversampling processing on digital data having a predetermined sampling frequency is input, the period corresponding to the sampling frequency is set to 1 /
The cycle multiplied by m is T. When the oversampling processing circuit is provided in the digital amplifier 10, P
An oversampling processing circuit is provided before the CM-PWM conversion unit 20 and the switching control unit 30, and the digital data obtained by performing the oversampling process on the n-bit input data is converted into the PCM-PWM conversion unit 20 and the switching control unit 30 may be input.
【００２９】図２（Ｂ）に示すように、ＰＣＭ−ＰＷＭ
変換部２０は、デジタルアンプ１０に入力されるｎビッ
トの入力データの中の符号ビットを除く（ｎ−１）ビッ
トの値に応じたデューティ比を有するパルス信号を生成
して出力する。このとき、図２（Ａ）の区間に示すよ
うに、符号ビットａn の値が“０”である場合には、こ
の符号ビットａn の値をインバータ３２によって反転し
たビットデータ“１”がアンドゲート３４に入力される
ため、アンドゲート３４からはＰＣＭ−ＰＷＭ変換部２
０から入力されたパルス信号が出力される。また、他方
のアンドゲート３６には、符号ビットａn の値“０”が
そのまま入力されるため、アンドゲート３６からはロー
レベルの信号が出力される。したがって、符号ビットａ
n の値が“０”である正のデータがデジタルアンプ１０
に入力された場合には、２つのドライバ４２、４４の中
のドライバ４２による制御動作のみが有効になって、負
荷９０の一方の端子Ａに接続されたトランジスタ５２に
よるスイッチング動作のみが行われる。このため、図２
（Ｃ）に示すように、ＰＣＭ−ＰＷＭ変換部２０から出
力されるパルス信号と同じ波形を有する正の動作電圧
（＋Ｖcc）が負荷９０の端子Ａに印加される。また、符
号ビットａn の値が“０”である場合には、この符号ビ
ットａn の値をインバータ３２によって反転したビット
データ“１”がドライバ４８に入力され、ドライバ４６
には符号ビットａn の値“０”がそのまま入力されるた
め、２つのドライバ４６、４８の中のドライバ４８によ
る制御動作のみが有効になって、負荷９０の他方の端子
Ｂに接続されたトランジスタ５８によるスイッチング動
作のみが行われる。このため、図２（Ｆ）に示すよう
に、負の動作電圧（−Ｖcc）が負荷９０の他方の端子Ｂ
に印加される。As shown in FIG. 2B, PCM-PWM
The conversion unit 20 generates and outputs a pulse signal having a duty ratio according to the value of (n-1) bits excluding the sign bit in the n-bit input data input to the digital amplifier 10. At this time, as shown in section in FIG. 2 (A), when the value of the sign bit a n is "0", the bit data "1" obtained by inverting the value of the sign bit a n by the inverter 32 Since the signal is input to the AND gate 34, the PCM-PWM conversion unit 2 outputs the signal from the AND gate 34.
The pulse signal input from 0 is output. Further, the other AND gate 36, the value "0" of the sign bit a n are input as a low-level signal is outputted from the AND gate 36. Therefore, the sign bit a
The positive data in which the value of n is “0” is
, Only the control operation by the driver 42 of the two drivers 42 and 44 becomes valid, and only the switching operation by the transistor 52 connected to one terminal A of the load 90 is performed. Therefore, FIG.
As shown in (C), a positive operating voltage (+ Vcc) having the same waveform as the pulse signal output from the PCM-PWM converter 20 is applied to the terminal A of the load 90. Further, when the value of the sign bit a n is "0", the bit data "1" obtained by inverting the value of the sign bit a n by the inverter 32 is input to the driver 48, the driver 46
Since the value "0" of the sign bit a n is inputted as it is, only the control operation by the driver 48 in the two drivers 46 and 48 are enabled, which is connected to the other terminal B of the load 90 Only the switching operation by the transistor 58 is performed. Therefore, as shown in FIG. 2F, the negative operating voltage (−Vcc) is applied to the other terminal B of the load 90.
Is applied to
【００３０】また、図２（Ａ）の区間に示すように、
符号ビットａn の値が“１”である場合には、この符号
ビットａn の値“１”がそのまま他方のアンドゲート３
６に入力されるため、アンドゲート３６からはＰＣＭ−
ＰＷＭ変換部２０から入力されたパルス信号が出力され
る。また、一方のアンドゲート３４には、符号ビットａ
n の値をインバータ３２により反転したビットデータ
“０”が入力されるため、アンドゲート３４からはロー
レベルの信号が出力される。したがって、符号ビットａ
n の値が“１”である負のデータがデジタルアンプ１０
に入力された場合には、他方のドライバ４４による制御
動作のみが有効になって、負荷９０の他方の端子Ｂに接
続されたトランジスタ５４によるスイッチング動作のみ
が行われる。このため、図２（Ｄ）に示すように、ＰＣ
Ｍ−ＰＷＭ変換部２０から出力されるパルス信号と同じ
波形を有する正の動作電圧（＋Ｖcc）が負荷９０の端子
Ｂに印加される。また、符号ビットａn の値が“１”で
ある場合には、この符号ビットａn の値がドライバ４６
にそのまま入力され、ドライバ４８には符号ビットａ n
の値を反転したビットデータ“０”が入力されるため、
２つのドライバ４６、４８の中のドライバ４６による制
御動作のみが有効になって、負荷９０の一方の端子Ａに
接続されたトランジスタ５６によるスイッチング動作の
みが行われる。このため、図２（Ｅ）に示すように、負
の動作電圧（−Ｖcc）が負荷９０の一方の端子Ａに印加
される。Further, as shown in the section of FIG.
Sign bit anIs "1", this code
Bit anOf the other AND gate 3 as it is
6 and the PCM-
The pulse signal input from the PWM conversion unit 20 is output
You. Further, one AND gate 34 has a sign bit a
nData obtained by inverting the value of
Since “0” is input, a low level is output from the AND gate 34.
A level signal is output. Therefore, the sign bit a
nIs negative data whose value is "1".
, The control by the other driver 44
Only the operation is enabled, and the other terminal B of the load 90 is connected.
Only the switching operation by the connected transistor 54
Is performed. For this reason, as shown in FIG.
Same as the pulse signal output from the M-PWM conversion unit 20
A positive operating voltage (+ Vcc) having a waveform is applied to the terminal of the load 90.
B is applied. Also, the sign bit anIs "1"
In some cases, this sign bit anOf the driver 46
, And the driver 48 supplies the sign bit a n
Is input, the bit data “0” obtained by inverting the value of
Control by the driver 46 of the two drivers 46 and 48
Only the control operation is enabled, and one terminal A of the load 90 is
Of the switching operation by the connected transistor 56
Is done. For this reason, as shown in FIG.
Operating voltage (-Vcc) is applied to one terminal A of the load 90.
Is done.
【００３１】本実施形態のデジタルアンプ１０において
は、正のデジタルデータが入力されると、符号ビットａ
n を除く（ｎ−１）ビットデータの内容に応じたデュー
ティ比を有するパルス信号がＰＣＭ−ＰＷＭ変換部２０
によって生成され、このパルス信号に応じてドライバ４
２による駆動動作が有効になって、トランジスタ５２に
よるスイッチング動作が行われる。また、このとき符号
ビットａn を反転したビットデータに応じてドライバ４
８による駆動動作が有効になって、トランジスタ５８に
よるスイッチング動作が行われる。したがって、負荷９
０の一方の端子Ａには所定のデューティ比を有する正の
動作電圧（＋Ｖcc）が印加され、他方の端子Ｂには負の
動作電圧（−Ｖcc）が印加されるため、ＰＣＭ−ＰＷＭ
変換部２０から出力されるパルス信号のデューティ比に
応じて、負荷９０の両端の電位差が＋２Ｖccとなるよう
に負荷９０が駆動される。In the digital amplifier 10 of this embodiment, when positive digital data is input, the sign bit a
A pulse signal having a duty ratio according to the content of (n-1) -bit data excluding n is converted to a PCM-PWM converter 20.
Generated by the driver 4 according to the pulse signal.
2 is activated, and the switching operation by the transistor 52 is performed. The driver 4 at this time according to the bit data obtained by inverting the sign bit a n
8 is activated, and the switching operation by the transistor 58 is performed. Therefore, load 9
0, a positive operating voltage (+ Vcc) having a predetermined duty ratio is applied to one terminal A, and a negative operating voltage (-Vcc) is applied to the other terminal B. Therefore, PCM-PWM
The load 90 is driven such that the potential difference between both ends of the load 90 becomes + 2Vcc according to the duty ratio of the pulse signal output from the converter 20.
【００３２】反対に、負のデジタルデータが入力される
と、符号ビットａn を除く（ｎ−１）ビットデータの内
容に応じたデューティ比を有するパルス信号がＰＣＭ−
ＰＷＭ変換部２０によって生成され、このパルス信号に
応じてドライバ４４による駆動動作が有効になって、ト
ランジスタ５４によるスイッチング動作が行われる。ま
た、このとき符号ビットａn に応じてドライバ４６によ
る駆動動作が有効になって、トランジスタ５６によるス
イッチング動作が行われる。したがって、負荷９０の他
方の端子Ｂには所定のデューティ比を有する正の動作電
圧（＋Ｖcc）が印加され、一方の端子Ａには負の動作電
圧（−Ｖcc）が印加されるため、ＰＣＭ−ＰＷＭ変換部
２０から出力されるパルス信号のデューティ比に応じ
て、負荷９０の両端の電位差が−２Ｖccとなるように負
荷９０が駆動される。[0032] Conversely, a negative digital data is input, a pulse signal having a excluding the sign bit a n (n-1) a duty ratio corresponding to the contents of the bit data PCM-
Generated by the PWM converter 20, the driving operation by the driver 44 is enabled according to the pulse signal, and the switching operation by the transistor 54 is performed. At this time enabled the drive operation by the driver 46 in response to the sign bit a n, a switching operation by the transistor 56 is performed. Therefore, a positive operating voltage (+ Vcc) having a predetermined duty ratio is applied to the other terminal B of the load 90, and a negative operating voltage (-Vcc) is applied to one terminal A. The load 90 is driven according to the duty ratio of the pulse signal output from the PWM converter 20 so that the potential difference between both ends of the load 90 becomes -2Vcc.
【００３３】このように、本実施形態のデジタルアンプ
１０では、データが入力される１周期Ｔ内のスイッチン
グ速度は、その分解能が（ｎ−１）ビットによって表現
される最大値（２n-1 −１）によって決まることから、
データのサンプリング周波数をｆｓ、オーバーサンプリ
ングの倍数をｍとすると、ｆｓ×ｍ×（２n-1 −１）と
なり、従来のデジタルアンプにおける最大スイッチング
速度の約半分の値であって、スイッチング速度を下げる
ことができる。換言すれば、従来品と同じスイッチング
速度を維持する場合であっても、オーバーサンプリング
の倍数やデータのビット数を上げることができることに
なるため、デジタルアンプの高性能化を実現することが
できる。As described above, in the digital amplifier 10 of the present embodiment, the switching speed in one cycle T to which data is input is the maximum value (2 n -1) whose resolution is represented by (n-1) bits. -1)
If the sampling frequency of data is fs and the multiple of oversampling is m, then fs × m × (2 n−1 −1), which is about half of the maximum switching speed of the conventional digital amplifier. Can be lowered. In other words, even when the same switching speed as that of the conventional product is maintained, the multiple of oversampling and the number of data bits can be increased, so that the performance of the digital amplifier can be improved.
【００３４】また、本実施形態のデジタルアンプ１０で
は、ドライバ４２〜４８は、それぞれ１対１に対応する
トランジスタ５２〜５８に対して独立に駆動電圧を印加
しており、この駆動電圧を０Ｖと＋Ｖccの範囲内で、あ
るいは０Ｖと−Ｖccの範囲内で可変すればよいため、従
来のドライバによって生成する駆動電圧の可変範囲であ
る２Ｖccに比べると半分になっており、その分だけ駆動
電圧の歪みの発生を抑えることができる。また、駆動電
圧の可変範囲が半分になったために、駆動電圧の状態変
化（０Ｖと＋Ｖccの間の状態変化あるいは０Ｖと−Ｖcc
の間の状態変化）に要する時間を短縮することができ
る。In the digital amplifier 10 of the present embodiment, the drivers 42 to 48 independently apply a drive voltage to the transistors 52 to 58 corresponding to each other on a one-to-one basis. It is only necessary to change the driving voltage within the range of + Vcc or within the range of 0 V and -Vcc, so that the driving voltage is reduced by half compared to 2Vcc, which is the variable range of the driving voltage generated by the conventional driver. Generation of distortion can be suppressed. Further, since the variable range of the drive voltage has been reduced to half, the state change of the drive voltage (the state change between 0 V and + Vcc or 0V and -Vcc
).
【００３５】〔第２の実施形態〕上述した第１の実施形
態では、符号ビットａn を除く（ｎ−１）ビットデータ
の内容に応じたデューティ比を有する駆動電圧を、負荷
９０の２つの端子Ａ、Ｂのそれぞれに選択的に印加する
ようにしたが、これらの駆動電圧を負荷９０の一方の端
子ＡあるいはＢのみに選択的に印加するようにしてもよ
い。[0035] [Second Embodiment A first embodiment described above, excluding the sign bit a n a (n-1) driving voltage having a duty ratio corresponding to the contents of the bit data, the two load 90 Although the voltage is selectively applied to each of the terminals A and B, these drive voltages may be selectively applied to only one terminal A or B of the load 90.
【００３６】図３は、第２の実施形態のデジタルアンプ
の構成を示す図である。図３に示したデジタルアンプ１
０ａは、所定のデューティ比を有する駆動電圧を負荷９
０の一方の端子に選択的に印加するようにしたものであ
り、図１に示したデジタルアンプ１０に比べて、スイッ
チング部５０ａ内の各トランジスタ５２〜５８と４つの
ドライバ４２〜４８のそれぞれの接続方法が異なってい
る。FIG. 3 is a diagram showing the configuration of the digital amplifier according to the second embodiment. Digital amplifier 1 shown in FIG.
0a is a driving voltage having a predetermined duty ratio
0 is selectively applied to one terminal of each of the transistors 52 to 58 and the four drivers 42 to 48 in the switching unit 50a as compared with the digital amplifier 10 shown in FIG. The connection method is different.
【００３７】上述したＰＣＭ−ＰＷＭ変換部２０が制御
信号生成手段に、切替制御部３０が第２の切替制御手段
に、ドライバ４２、トランジスタ５２が第５のスイッチ
ング手段に、ドライバ４４、トランジスタ５６が第６の
スイッチング手段に、ドライバ４６、トランジスタ５４
が第７のスイッチング手段に、ドライバ４８、トランジ
スタ５８が第８のスイッチング手段にそれぞれ対応す
る。The above-described PCM-PWM conversion section 20 serves as control signal generation means, the switching control section 30 serves as second switching control means, the driver 42 and the transistor 52 serve as fifth switching means, and the driver 44 and transistor 56 serve as fifth switching means. The sixth switching means includes a driver 46, a transistor 54
Corresponds to the seventh switching means, and the driver 48 and the transistor 58 correspond to the eighth switching means, respectively.
【００３８】具体的には、一方のアンドゲート３４に接
続されたドライバ４２の出力端子がトランジスタ５２の
ゲートに接続されているとともに、他方のアンドゲート
３６に接続されたドライバ４４の出力端子がトランジス
タ５６のゲートに接続されている。このため、符号ビッ
トａn の値に応じて、負荷９０の一方の端子Ａに接続さ
れた２つのトランジスタ５２、５６のいずれか一方のみ
のスイッチング動作が有効になる。また、符号ビットａ
n の値がそのまま入力されるドライバ４６の出力端子が
トランジスタ５４のゲートに接続されているとともに、
符号ビットａnの値をインバータ３２で反転したビット
データが入力されるドライバ４８の出力端子がトランジ
スタ５８のゲートに接続されている。このため、符号ビ
ットａnの値に応じて、負荷９０の他方の端子Ｂに接続
された２つのトランジスタ５４、５８のいずれか一方の
みのスイッチング動作が有効になる。このようなデジタ
ルアンプ１０ａを用いることによって、負荷９０を駆動
するようにしてもよい。Specifically, the output terminal of the driver 42 connected to one AND gate 34 is connected to the gate of the transistor 52, and the output terminal of the driver 44 connected to the other AND gate 36 is connected to the transistor It is connected to 56 gates. Therefore, according to the value of the sign bit a n, a switching operation of either one of the one two transistors connected to the terminal A of 52, 56 of the load 90 is enabled. Also, the sign bit a
The output terminal of the driver 46, to which the value of n is input as it is, is connected to the gate of the transistor 54.
Output terminal of the driver 48-bit data obtained by inverting the value of the sign bit a n in the inverter 32 is input is connected to the gate of the transistor 58. Therefore, according to the value of the sign bit a n, a switching operation of either one of the other two transistors connected to the terminal B 54, 58 of the load 90 is enabled. The load 90 may be driven by using such a digital amplifier 10a.
【００３９】また、上述した各実施形態では、スイッチ
ング部５０、５０ａ内のトランジスタ５６、５８のそれ
ぞれに負の動作電圧（−Ｖcc）が印加される場合につい
て説明したが、この負の動作電圧を印加する代わりに、
これらのトランジスタ５６、５８のそれぞれをアース端
子に接続してグランド（ＧＮＤ）レベルに設定するよう
にしてもよい。この場合には、電源回路によって正の動
作電圧（＋Ｖcc）のみを発生するだけでよいため、電源
回路のコストダウンを図ることができる。In each of the above embodiments, the case where a negative operating voltage (-Vcc) is applied to each of the transistors 56 and 58 in the switching units 50 and 50a has been described. Instead of applying
Each of these transistors 56 and 58 may be connected to a ground terminal and set to a ground (GND) level. In this case, since only the positive operating voltage (+ Vcc) needs to be generated by the power supply circuit, the cost of the power supply circuit can be reduced.
【００４０】〔第３の実施形態〕図４は、第３の実施形
態のデジタルアンプの構成を示す図である。図４に示し
たデジタルアンプ１０ｂは、負荷９０がスピーカ等のよ
うに誘導性負荷の場合にこの負荷９０で発生する逆起電
力による歪みを除去する構成を追加したものであり、図
１に示したデジタルアンプ１０に比べて、切替制御部３
０とドライバ４６、４８の間に歪除去制御部６０を追加
した点が異なっている。[Third Embodiment] FIG. 4 is a diagram showing a configuration of a digital amplifier according to a third embodiment. The digital amplifier 10b shown in FIG. 4 has a configuration in which, when the load 90 is an inductive load such as a speaker or the like, a configuration for removing distortion caused by back electromotive force generated in the load 90 is added. Switching control unit 3 compared to the digital amplifier 10
The difference is that a distortion removal control unit 60 is added between the driver 0 and the drivers 46 and 48.
【００４１】歪除去制御部６０は、負荷９０の両端を所
定のタイミングで同電位に制御するものであり、２つの
信号判定部６２、６４、アンドゲート６６、２つのオア
ゲート６８、７０を含んで構成されている。一方の信号
判定部６２は、切替制御部３０内のアンドゲート３４か
ら出力されるパルス信号のローレベル部分を検出する。
このアンドゲート３４からは、符号ビットａn の値が
“０”のとき（例えば、正のデジタルデータがデジタル
アンプ１０ｂに入力されたとき）に、符号ビットａn を
除く（ｎ−１）ビットデータの内容に応じたデューティ
比を有するパルス信号が出力されるため、信号判定部６
２から出力される信号は、このパルス信号がローレベル
のときにハイレベルに、反対にこのパルス信号がハイレ
ベルのときにローレベルとなる。The distortion removal control section 60 controls both ends of the load 90 to the same potential at a predetermined timing, and includes two signal determination sections 62 and 64, an AND gate 66, and two OR gates 68 and 70. It is configured. One signal determination unit 62 detects a low level portion of the pulse signal output from the AND gate 34 in the switching control unit 30.
From the AND gate 34, when the value of the sign bit a n is "0" (for example, when a positive digital data is input to the digital amplifier 10b), the excluding the sign bit a n (n-1) bit Since a pulse signal having a duty ratio according to the content of the data is output, the signal determination unit 6
The signal output from 2 is at a high level when the pulse signal is at a low level, and is at a low level when the pulse signal is at a high level.
【００４２】他方の信号判定部６４は、切替制御部３０
内のアンドゲート３６から出力されるパルス信号のロー
レベル部分を検出する。このアンドゲート３６からは、
符号ビットａn の値が“１”のとき（例えば、負のデジ
タルデータがデジタルアンプ１０ｂに入力されたとき）
に、符号ビットａn を除く（ｎ−１）ビットデータの内
容に応じたデューティ比を有するパルス信号が出力され
るため、信号判定部６４から出力される信号は、このパ
ルス信号がローレベルのときにハイレベルに、反対にこ
のパルス信号がハイレベルのときにローレベルとなる。
なお、上述したように、信号判定部６２、６４のそれぞ
れは、入力されるパルス信号の論理を反転する動作を行
っており、最も簡単にはインバータを用いて実現するこ
とができる。The other signal judging section 64 includes the switching control section 30
The low level portion of the pulse signal output from the AND gate 36 is detected. From this AND gate 36,
When the value of the sign bit a n is "1" (e.g., when a negative digital data is input to the digital amplifier 10b)
In, the pulse signal having excluding the sign bit a n (n-1) a duty ratio corresponding to the contents of the bit data is output, the signal output from the signal determination unit 64, the pulse signal is at the low level When the pulse signal is at a high level, it is at a high level.
As described above, each of the signal determination units 62 and 64 performs an operation of inverting the logic of the input pulse signal, and can be most simply realized using an inverter.
【００４３】アンドゲート６６の２つの入力端子には、
上述した２つの信号判定部６２、６４のそれぞれの出力
信号が入力されている。また、２つのオアゲート６８、
７０のそれぞれにの一方の入力端子には、アンドゲート
６６の出力信号が共通に入力されている。一方のオアゲ
ート６８の他方の入力端子には、符号ビットａn そのも
のが入力されており、他方のオアゲート７０の他方の入
力端子には、符号ビットａn の値をインバータ３２で反
転したビットデータが入力されている。一方のオアゲー
ト６８から出力される信号がドライバ４６に、他方のオ
アゲート７０から出力される信号がドライバ４８にそれ
ぞれ入力されている。The two input terminals of the AND gate 66 include:
The output signals of the two signal determination units 62 and 64 described above are input. Also, two OR gates 68,
The output signal of the AND gate 66 is commonly input to one input terminal of each of the gates 70. The other input terminal of one of the OR gate 68, as the sign bit a n are input to the other input terminal of the other of the OR gate 70, bit data obtained by inverting the value of the sign bit a n in the inverter 32 Has been entered. A signal output from one OR gate 68 is input to the driver 46, and a signal output from the other OR gate 70 is input to the driver 48.
【００４４】上述した歪除去制御部６０が第１の歪除去
制御手段に対応する。図５は、本実施形態のデジタルア
ンプ１０ｂの動作状態を示すタイミング図であり、切替
制御部３０および歪除去制御部６０から出力される各信
号の波形が示されている。図５（Ａ）は切替制御部３０
内のアンドゲート３４から出力されるパルス信号の波形
およびこのパルス信号に応じてドライバ４２によって駆
動されるトランジスタ５２の動作状態を示す。図５
（Ｂ）は切替制御部３０内のアンドゲート３６から出力
されるパルス信号の波形およびこのパルス信号に応じて
ドライバ４４によって駆動されるトランジスタ５４の動
作状態を示す。図５（Ｃ）は歪除去制御部６０内のアン
ドゲート６６から出力されるパルス信号の波形を示す。
図５（Ｄ）は符号ビットａn の値をインバータ３２で反
転した信号の波形を示す。図５（Ｅ）は一方のオアゲー
ト６８から出力される信号の波形およびこの信号に応じ
てドライバ４６によって駆動されるトランジスタ５６の
動作状態を示す。図５（Ｆ）は符号ビットａn の値に対
応する信号（インバータ３２の入力信号）の波形を示
す。図５（Ｇ）は他方のオアゲート７０から出力される
信号の波形およびこの信号に応じてドライバ４８によっ
て駆動されるトランジスタ５８の動作状態を示す。The above-described distortion removal control section 60 corresponds to first distortion removal control means. FIG. 5 is a timing chart showing an operation state of the digital amplifier 10b of the present embodiment, and shows waveforms of signals output from the switching control unit 30 and the distortion removal control unit 60. FIG. 5A shows the switching control unit 30.
5 shows a waveform of a pulse signal output from the AND gate 34 and an operation state of the transistor 52 driven by the driver 42 according to the pulse signal. FIG.
(B) shows the waveform of the pulse signal output from the AND gate 36 in the switching control unit 30 and the operating state of the transistor 54 driven by the driver 44 according to the pulse signal. FIG. 5C shows the waveform of the pulse signal output from the AND gate 66 in the distortion removal control unit 60.
Figure 5 (D) shows the waveform of a signal obtained by inverting the value of the sign bit a n in the inverter 32. FIG. 5E shows a waveform of a signal output from one of the OR gates 68 and an operation state of the transistor 56 driven by the driver 46 in accordance with the signal. Figure 5 (F) shows a waveform of a signal corresponding to the value of the sign bit a n (the input signal of the inverter 32). FIG. 5G shows the waveform of the signal output from the other OR gate 70 and the operating state of the transistor 58 driven by the driver 48 in accordance with this signal.
【００４５】正のデジタルデータが入力された場合の動
作 デジタルアンプ１０ｂに正のデジタルデータ（符号ビッ
トａn が“０”の場合）が入力された場合の動作状態
が、図５（Ａ）〜図５（Ｇ）のそれぞれの前半部分に示
されている。Operation when positive digital data is input
Operating state when a positive digital data to create a digital amplifier 10b (if the sign bit a n is "0") is input is shown in each of the first half of FIG. 5 (A) ~ FIG 5 (G) ing.
【００４６】具体的には、デジタルアンプ１０ｂに正の
デジタルデータが入力されると、符号ビットａn を除く
（ｎ−１）ビットデータの内容に応じたデューティ比を
有するパルス信号がドライバ４２に入力され（図５
（Ａ））、このパルス信号に応じてトランジスタ５２に
よるスイッチング動作が行われる。また、オアゲート７
０の一方の入力端子にはハイレベルの信号が入力される
ため（図５（Ｄ））、このオアゲート７０からはハイレ
ベルの信号が出力され（図５（Ｇ））、ドライバ４８に
よって駆動されるトランジスタ５８が継続的にオン状態
になる。したがって、負荷９０は、端子Ｂ側に負の動作
電圧（−Ｖcc）が印加されるとともに、端子Ａ側にパル
ス信号のハイレベルのタイミングに同期して正の動作電
圧（＋Ｖcc）が印加される。[0046] Specifically, when a positive digital data is input to the digital amplifier 10b, the pulse signal having excluding the sign bit a n (n-1) a duty ratio corresponding to the contents of the bit data to the driver 42 Input (Fig. 5
(A)), the switching operation by the transistor 52 is performed according to the pulse signal. Also, OR gate 7
Since a high-level signal is input to one input terminal of 0 (FIG. 5D), a high-level signal is output from the OR gate 70 (FIG. 5G) and driven by the driver 48. Transistor 58 is continuously turned on. Therefore, to the load 90, a negative operating voltage (-Vcc) is applied to the terminal B side, and a positive operating voltage (+ Vcc) is applied to the terminal A side in synchronization with the high-level timing of the pulse signal. .
【００４７】ところで、本実施形態のデジタルアンプ１
０ｂでは、負荷９０の端子Ａ側に正の動作電圧が印加さ
れていない期間、例えば図５（Ａ）の期間ｂ、ｄ、ｆに
対応してオアゲート６８の出力信号がハイレベルになる
ため（図５（Ｅ））、このタイミングでドライバ４６に
よってトランジスタ５６がオン状態に制御される。この
ため、負荷９０の端子Ａ、Ｂに電位差＋２Ｖccの駆動電
圧が印加されるタイミングを除く期間は、２つのトラン
ジスタ５６、５８がともにオン状態になって、負荷９０
の端子Ａ、Ｂがともに同電位の電源ラインに接続された
状態になる。したがって、正の動作電圧を印加するため
にトランジスタ５２をオンオフ制御したときに負荷９０
に発生する逆起電力を放出することができ、デジタルア
ンプ１０ｂの出力信号に生じる歪を除去することが可能
になる。By the way, the digital amplifier 1 of this embodiment
At 0b, the output signal of the OR gate 68 goes high in response to a period during which a positive operating voltage is not applied to the terminal A of the load 90, for example, periods b, d, and f in FIG. As shown in FIG. 5E, at this timing, the driver 56 controls the transistor 56 to be turned on. Therefore, during a period excluding the timing when the driving voltage of the potential difference +2 Vcc is applied to the terminals A and B of the load 90, both the transistors 56 and 58 are turned on, and the load 90 is turned off.
Terminals A and B are both connected to the same potential power supply line. Therefore, when the transistor 52 is turned on / off to apply a positive operating voltage, the load 90
Can be released, and distortion generated in the output signal of the digital amplifier 10b can be removed.
【００４８】負のデジタルデータが入力された場合の動
作 同様に、デジタルアンプ１０ｂに負のデジタルデータ
（符号ビットａn が“１”の場合）が入力された場合の
動作状態が、図５（Ａ）〜図５（Ｇ）のそれぞれの後半
部分に示されている。Operation when negative digital data is input
Create Likewise, each of the second half of the negative digital data to the digital amplifier 10b (if the sign bit a n is "1") is the operation state when it is entered, FIG 5 (A) ~ FIG 5 (G) Is shown in
【００４９】具体的には、デジタルアンプ１０ｂに負の
デジタルデータが入力されると、符号ビットａn を除く
（ｎ−１）ビットデータの内容に応じたデューティ比を
有するパルス信号がドライバ４４に入力され（図５
（Ｂ））、このパルス信号に応じてトランジスタ５４に
よるスイッチング動作が行われる。また、オアゲート６
８の一方の入力端子にはハイレベルの信号が入力される
ため（図５（Ｆ））、このオアゲート６８からはハイレ
ベルの信号が出力され（図５（Ｅ））、ドライバ４６に
よって駆動されるトランジスタ５６が継続的にオン状態
になる。したがって、負荷９０は、端子Ａ側に負の動作
電圧（−Ｖcc）が印加されるとともに、端子Ｂ側にパル
ス信号のハイレベルのタイミングに同期して正の動作電
圧（＋Ｖcc）が印加される。[0049] More specifically, a negative digital data is input to the digital amplifier 10b, the pulse signal having excluding the sign bit a n (n-1) a duty ratio corresponding to the contents of the bit data to the driver 44 Input (Fig. 5
(B)), the switching operation by the transistor 54 is performed according to the pulse signal. Also, OR gate 6
Since a high-level signal is input to one of the input terminals 8 (FIG. 5 (F)), a high-level signal is output from the OR gate 68 (FIG. 5 (E)) and driven by the driver 46. Transistor 56 is continuously turned on. Therefore, to the load 90, a negative operating voltage (-Vcc) is applied to the terminal A and a positive operating voltage (+ Vcc) is applied to the terminal B in synchronization with the high-level timing of the pulse signal. .
【００５０】本実施形態のデジタルアンプ１０ｂでは、
負荷９０の端子Ｂ側に正の動作電圧が印加されていない
期間、例えば図５（Ｂ）の期間ｈ、ｊ、ｍに対応してオ
アゲート７０の出力信号がハイレベルになるため（図５
（Ｇ））、このタイミングでドライバ４８によってトラ
ンジスタ５８がオン状態に制御される。このため、負荷
９０の端子Ａ、Ｂに電位差＋２Ｖccの駆動電圧が印加さ
れるタイミングを除く期間は、２つのトランジスタ５
６、５８がともにオン状態になって、負荷９０の端子
Ａ、Ｂがともに同電位の電源ラインに接続された状態に
なる。したがって、正の動作電圧を印加するためにトラ
ンジスタ５４をオンオフ制御したときに負荷９０に発生
する逆起電力を放出することができ、デジタルアンプ１
０ｂの出力信号に生じる歪を除去することが可能にな
る。In the digital amplifier 10b of the present embodiment,
Since the output signal of the OR gate 70 goes to a high level during a period in which a positive operating voltage is not applied to the terminal B side of the load 90, for example, periods h, j, and m in FIG.
(G) At this timing, the driver 58 controls the transistor 58 to be turned on. Therefore, during the period excluding the timing when the driving voltage of the potential difference +2 Vcc is applied to the terminals A and B of the load 90, the two transistors 5
6 and 58 are both turned on, so that the terminals A and B of the load 90 are both connected to the same potential power supply line. Therefore, the back electromotive force generated in the load 90 when the transistor 54 is turned on / off to apply a positive operating voltage can be released, and the digital amplifier 1
It is possible to remove distortion generated in the output signal of 0b.
【００５１】なお、上述した説明では、デジタルアンプ
１０ｂに正あるいは負のデジタルデータが入力された場
合を考えたが、０レベルの信号が入力された場合にもト
ランジスタ５６、５８がともにオン状態になるため、こ
のときに負荷９０に逆起電力が発生している場合にはこ
の逆起電力が放出され、出力信号の歪を除去することが
できる。In the above description, the case where positive or negative digital data is input to the digital amplifier 10b is considered. However, even when a 0 level signal is input, both the transistors 56 and 58 are turned on. Therefore, if a back electromotive force is generated in the load 90 at this time, the back electromotive force is released, and distortion of the output signal can be removed.
【００５２】また、上述した実施形態のデジタルアンプ
１０ｂは、基本的には図１に示したデジタルアンプ１０
に歪除去制御部６０を追加した構成を有しているが、同
じように図３に示したデジタルアンプ１０ａに歪除去制
御部６０を追加することにより、出力信号の歪みを除去
するようにしてもよい。但し、この場合は、歪除去制御
部６０内の一方のオアゲート６８を図３に示したドライ
バ４４の前段に挿入するとともに、他方のオアゲート７
０をドライバ４２の前段に挿入する必要がある。この場
合の歪除去制御部６０が第２の歪除去制御手段に対応す
る。The digital amplifier 10b of the above-described embodiment is basically the same as the digital amplifier 10b shown in FIG.
Has a configuration in which a distortion removal control unit 60 is added to the digital amplifier 10a. Similarly, the distortion removal control unit 60 is added to the digital amplifier 10a shown in FIG. Is also good. However, in this case, one of the OR gates 68 in the distortion removal control unit 60 is inserted before the driver 44 shown in FIG.
0 must be inserted before the driver 42. The distortion removal controller 60 in this case corresponds to a second distortion removal controller.
【００５３】〔第４の実施形態〕図６は、第４の実施形
態のデジタルアンプの構成を示す図である。図６に示し
たデジタルアンプ１０ｃは、負荷９０の端子Ｂを接地し
て端子Ａ側のみに駆動電圧を印加するようにしたもので
あり、シングルエンド・プッシュプル回路と称されてい
る。[Fourth Embodiment] FIG. 6 is a diagram showing a configuration of a digital amplifier according to a fourth embodiment. The digital amplifier 10c shown in FIG. 6 is configured such that the terminal B of the load 90 is grounded and a drive voltage is applied only to the terminal A, and is called a single-end push-pull circuit.
【００５４】図６に示す本実施形態のデジタルアンプ１
０ｃは、ＰＣＭ−ＰＷＭ変換部２０、切替制御部３０
ａ、ドライバ４２、４４、スイッチング部５０ａ、歪除
去制御部８０を含んで構成されている。図１に示したデ
ジタルアンプ１０と共通の構成については同じ符号が付
されており、その詳細な説明は省略する。The digital amplifier 1 of the present embodiment shown in FIG.
0c is the PCM-PWM conversion unit 20, the switching control unit 30
a, drivers 42 and 44, a switching unit 50a, and a distortion removal control unit 80. The same components as those of the digital amplifier 10 shown in FIG. 1 are denoted by the same reference numerals, and a detailed description thereof will be omitted.
【００５５】切替制御部３０ａは、ＰＣＭ−ＰＷＭ変換
部２０から出力されるパルス信号が入力されており、符
号ビットａn の値に応じて、このパルス信号の出力先と
なるドライバ４２、４４を切り替える。この切替制御部
３０ａは、図１に示した切替制御部３０と基本的に同じ
構成を有しており、本実施形態ではドライバ４６、４８
が使用されていないためにこれらとの間の接続線が削除
されている点が異なっている。[0055] Switching control unit 30a is inputted pulse signal output from the PCM-PWM conversion unit 20, in accordance with the value of the sign bit a n, the output destination becomes driver 42 of the pulse signal Switch. The switching control unit 30a has basically the same configuration as the switching control unit 30 shown in FIG. 1, and in the present embodiment, the drivers 46 and 48
The difference is that the connection lines between them are deleted because they are not used.
【００５６】スイッチング部５０ａは、２つのトランジ
スタ５２、５６を含んで構成されている。一方のトラン
ジスタ５２は、正の動作電圧（＋Ｖcc）を負荷９０の端
子Ａに選択的に印加するスイッチング動作を行う。ま
た、他方のトランジスタ５６は、負の動作電圧（−Ｖc
c）を負荷９０の端子Ａに選択的に印加するスイッチン
グ動作を行う。The switching section 50a includes two transistors 52 and 56. One transistor 52 performs a switching operation of selectively applying a positive operating voltage (+ Vcc) to the terminal A of the load 90. The other transistor 56 has a negative operating voltage (−Vc
c) is selectively applied to the terminal A of the load 90.
【００５７】歪除去制御部８０は、負荷９０の端子Ａを
所定のタイミングで接地する制御を行うものであり、ノ
アゲート８２、ドライバ８４、トランジスタ８６を含ん
で構成されている。ノアゲート８２は、切替制御部３０
ａ内の２つのアンドゲート３４、３６の出力がともにロ
ーレベルのときにハイレベルの信号を出力する。ドライ
バ８４は、このノアゲート８２の出力信号に応じてトラ
ンジスタ８６を駆動する。トランジスタ８６は、負荷９
０の端子Ａを選択的に接地する。このトランジスタ８６
は、ノアゲート８２の出力がハイレベルのときにドライ
バ８４によってオン状態に制御され、負荷９０の端子Ａ
を接地する。The distortion removal control section 80 controls to ground the terminal A of the load 90 at a predetermined timing, and includes a NOR gate 82, a driver 84, and a transistor 86. The NOR gate 82 is connected to the switching control unit 30.
A high level signal is output when the outputs of the two AND gates 34 and 36 in a are both low level. The driver 84 drives the transistor 86 according to the output signal of the NOR gate 82. The transistor 86 is connected to the load 9
0 terminal A is selectively grounded. This transistor 86
Is controlled to be on by the driver 84 when the output of the NOR gate 82 is at a high level.
To ground.
【００５８】上述したＰＣＭ−ＰＷＭ変換部２０が制御
信号生成手段に、切替制御部３０ａが第３の切替制御手
段に、ドライバ４２、トランジスタ５２が第９のスイッ
チング手段に、ドライバ４４、トランジスタ５６が第１
０のスイッチング手段に、歪除去制御部８０が第３の歪
除去制御手段にそれぞれ対応する。The above-described PCM-PWM conversion section 20 serves as control signal generation means, the switching control section 30a serves as third switching control means, the driver 42 and the transistor 52 serve as ninth switching means, and the driver 44 and transistor 56 serve as ninth switching means. First
The distortion removal control unit 80 corresponds to the switching means of 0 and the third distortion removal control means, respectively.
【００５９】本実施形態のデジタルアンプ１０ｃはこの
ような構成を有しており、次にその動作を説明する。正のデジタルデータが入力された場合の動作 デジタルアンプ１０ｃに正のデジタルデータ（符号ビッ
トａn が“０”の場合）が入力されると、符号ビットａ
n を除く（ｎ−１）ビットデータの内容に応じたデュー
ティ比を有するパルス信号が切替制御部３０ａ内のアン
ドゲート３４からドライバ４２に入力され、このパルス
信号に応じてトランジスタ５２によるスイッチング動作
が行われる。このとき、他方のトランジスタ５６はオフ
状態に制御されるため、負荷９０の端子Ａには、正の動
作電圧（＋Ｖcc）が選択的に印加される。The digital amplifier 10c of this embodiment has such a configuration, and the operation will be described next. When a positive digital data to the operating digital amplifier 10c when the positive digital data is input (sign bit a n is "0") is input, the code bits a
pulse signal having a except n (n-1) a duty ratio corresponding to the contents of the bit data is input from the AND gate 34 in the switching control unit 30a to the driver 42, the switching operation of the transistor 52 in response to the pulse signal Done. At this time, since the other transistor 56 is controlled to be in the off state, the positive operating voltage (+ Vcc) is selectively applied to the terminal A of the load 90.
【００６０】ところで、本実施形態のデジタルアンプ１
０ｃでは、負荷９０の端子Ａに正の動作電圧が印加され
ていない期間には、歪除去制御部８０内のトランジスタ
８６がオン状態に制御される。このため、負荷９０の２
つの端子Ａ、Ｂが同じ電位になって、負荷９０の端子Ａ
に正の動作電圧を選択的に印加する際に負荷９０に発生
する逆起電力は、負荷９０の内部に蓄積されることなく
放出されるため、デジタルアンプ１０ｃの出力信号に生
じる歪みを除去することが可能になる。Incidentally, the digital amplifier 1 of the present embodiment
At 0 c, the transistor 86 in the distortion removal control unit 80 is turned on during a period in which a positive operating voltage is not applied to the terminal A of the load 90. Therefore, the load 90-2
The two terminals A and B become the same potential and the terminal A of the load 90
The back electromotive force generated in the load 90 when a positive operating voltage is selectively applied to the load 90 is discharged without being stored inside the load 90, and thus, the distortion generated in the output signal of the digital amplifier 10c is removed. It becomes possible.
【００６１】負のデジタルデータが入力された場合の動
作 同様に、デジタルアンプ１０ｃに負のデジタルデータ
（符号ビットａn が“１”の場合）が入力されると、符
号ビットａn を除く（ｎ−１）ビットデータの内容に応
じたデューティ比を有するパルス信号が切替制御部３０
ａ内のアンドゲート３６からドライバ４４に入力され、
このパルス信号に応じてトランジスタ５６によるスイッ
チング動作が行われる。このとき、他方のトランジスタ
５２はオフ状態に制御されるため、負荷９０の端子Ａに
は、負の動作電圧（−Ｖcc）が選択的に印加される。Operation when negative digital data is input
Work Similarly, a negative digital data to the digital amplifier 10c (if the sign bit a n is "1") is input, excluding the sign bit a n (n-1) a duty ratio corresponding to the contents of the bit data The pulse signal having
is input to the driver 44 from the AND gate 36 in FIG.
The switching operation by the transistor 56 is performed according to the pulse signal. At this time, since the other transistor 52 is turned off, a negative operating voltage (-Vcc) is selectively applied to the terminal A of the load 90.
【００６２】本実施形態のデジタルアンプ１０ｃでは、
負荷９０の端子Ａに負の動作電圧が印加されていない期
間には、歪除去制御部８０内のトランジスタ８６がオン
状態に制御される。このように、負荷９０の端子Ａに負
の動作電圧を選択的に印加する際に負荷９０に発生する
逆起電力は、負荷９０の内部に蓄積されることなく放出
されるため、デジタルアンプ１０ｃの出力信号に生じる
歪みを除去することが可能になる。In the digital amplifier 10c of the present embodiment,
During a period in which a negative operating voltage is not applied to the terminal A of the load 90, the transistor 86 in the distortion removal controller 80 is controlled to be on. As described above, the counter electromotive force generated in the load 90 when the negative operating voltage is selectively applied to the terminal A of the load 90 is discharged without being stored inside the load 90, and thus the digital amplifier 10c , It is possible to remove the distortion generated in the output signal.
【００６３】なお、上述した説明では、デジタルアンプ
１０ｃに正あるいは負のデジタルデータが入力された場
合を考えたが、０レベルの信号が入力された場合にもト
ランジスタ８６がオン状態になるため、このときに負荷
９０に逆起電力が発生している場合にはこの逆起電力が
放出され、出力信号の歪を除去することができる。In the above description, a case is considered in which positive or negative digital data is input to the digital amplifier 10c. However, even when a 0 level signal is input, the transistor 86 is turned on. At this time, if the back electromotive force is generated in the load 90, the back electromotive force is released, and the distortion of the output signal can be removed.
【００６４】また、本実施形態のデジタルアンプ１０ｃ
のスイッチング速度は上述した第１の実施形態のデジタ
ルアンプ１０等と同じであり、スイッチング速度を下げ
ることが可能になる。すなわち、データが入力される１
周期Ｔ内のスイッチング速度は、その分解能が（ｎ−
１）ビットによって表現される最大値（２n-1 −１）に
よって決まることから、データのサンプリング周波数を
ｆｓ、オーバーサンプリングの倍数をｍとすると、ｆｓ
×ｍ×（２n-1 −１）となり、従来のデジタルアンプに
おける最大スイッチング速度の約半分の値であって、ス
イッチング速度を下げることができる。また、従来品と
同じスイッチング速度を維持する場合であっても、オー
バーサンプリングの倍数やデータのビット数を上げるこ
とができることになるため、デジタルアンプの高性能化
を実現することができる。The digital amplifier 10c of the present embodiment
The switching speed is the same as that of the above-described digital amplifier 10 of the first embodiment, and the switching speed can be reduced. That is, data is input 1
The switching speed within the period T is such that its resolution is (n-
1) Since it is determined by the maximum value (2 n−1 −1) represented by bits, if the sampling frequency of data is fs and the multiple of oversampling is m, fs
× m × (2 n−1 −1), which is about half the maximum switching speed of the conventional digital amplifier, and the switching speed can be reduced. Further, even when the same switching speed as that of the conventional product is maintained, the multiple of oversampling and the number of data bits can be increased, so that the performance of the digital amplifier can be improved.
【００６５】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内において種々の変
形実施が可能である。例えば、上述した実施形態では、
入力されるｎビットデータの最上位ビットが符号ビット
である場合を説明したが、入力データのフォーマットに
よっては他のビット位置に符号ビットが含まれている場
合があるが、このような場合にはこの最上位ビット以外
に含まれる符号ビットを切替制御部３０等に入力すれば
よい。The present invention is not limited to the above embodiment, and various modifications can be made within the scope of the present invention. For example, in the embodiment described above,
The case where the most significant bit of the input n-bit data is a sign bit has been described. Depending on the format of the input data, a sign bit may be included in another bit position. In such a case, It is sufficient that the sign bit included in the bits other than the most significant bit is input to the switching control unit 30 or the like.
【００６６】[0066]
【発明の効果】上述したように、本発明によれば、符号
ビットを除くデジタルデータの値に対応して２つのスイ
ッチング手段を制御する制御信号が生成されるため、符
号ビットを含むデジタルデータの全体を考慮してデュー
ティ比が設定される場合に比べて、デューティ比を設定
する分解能が約半分になり、スイッチング速度の低減が
可能になる。また、負荷の２つの駆動用端子のそれぞれ
に同時に印加される２つの動作電圧は、生成動作が独立
に制御されているため、それぞれの生成動作に必要な駆
動電圧として従来のように正の動作電圧と負の動作電圧
を交互に発生する必要がなく、この駆動電圧の変動範囲
を小さくすることができ、駆動電圧波形の歪みの発生を
防止するとともに、スイッチング速度の高速化の妨げに
なることを防止することが可能になる。As described above, according to the present invention, a control signal for controlling the two switching means is generated in accordance with the value of the digital data excluding the sign bit. Compared with the case where the duty ratio is set in consideration of the whole, the resolution for setting the duty ratio is reduced to about half, and the switching speed can be reduced. In addition, the two operating voltages applied simultaneously to the two drive terminals of the load are independently controlled in the generation operation, so that the two operation voltages required for the respective generation operations are positive operation voltages as in the related art. It is not necessary to alternately generate a voltage and a negative operating voltage, so that the fluctuation range of the driving voltage can be reduced, preventing the generation of distortion of the driving voltage waveform and hindering an increase in switching speed. Can be prevented.
【図１】第１の実施形態のデジタルアンプの構成を示す
図である。FIG. 1 is a diagram illustrating a configuration of a digital amplifier according to a first embodiment.
【図２】図１に示したデジタルアンプの動作状態を示す
タイミング図である。FIG. 2 is a timing chart showing an operation state of the digital amplifier shown in FIG.
【図３】第２の実施形態のデジタルアンプの構成を示す
図である。FIG. 3 is a diagram illustrating a configuration of a digital amplifier according to a second embodiment.
【図４】第３の実施形態のデジタルアンプの構成を示す
図である。FIG. 4 is a diagram illustrating a configuration of a digital amplifier according to a third embodiment.
【図５】図４に示したデジタルアンプの動作状態を示す
タイミング図である。FIG. 5 is a timing chart showing an operation state of the digital amplifier shown in FIG.
【図６】第４の実施形態のデジタルアンプの構成を示す
図である。FIG. 6 is a diagram illustrating a configuration of a digital amplifier according to a fourth embodiment.
【図７】従来のデジタルアンプの構成を示す図である。FIG. 7 is a diagram illustrating a configuration of a conventional digital amplifier.
【図８】図７に示したデジタルアンプの動作状態を示す
タイミング図である。FIG. 8 is a timing chart showing an operation state of the digital amplifier shown in FIG. 7;
【図９】従来のデジタルアンプに含まれるドライバによ
って各トランジスタのゲートに印加する駆動電圧の波形
を示す図である。FIG. 9 is a diagram showing a waveform of a driving voltage applied to the gate of each transistor by a driver included in a conventional digital amplifier.
１０ デジタルアンプ ２０ ＰＣＭ−ＰＷＭ変換部 ３０ 切替制御部 ３２ インバータ ３４、３６ アンドゲート ４２、４４、４６、４８ ドライバ ５０ スイッチング部 ５２、５４、５６、５８ トランジスタ ９０ 負荷 DESCRIPTION OF SYMBOLS 10 Digital amplifier 20 PCM-PWM conversion part 30 Switching control part 32 Inverter 34, 36 AND gate 42, 44, 46, 48 Driver 50 Switching part 52, 54, 56, 58 Transistor 90 Load
Claims (5)
入力され、前記符号ビットを除く前記デジタルデータの
値に対応するデューティ比を有する制御信号を生成する
制御信号生成手段と、 前記制御信号のデューティ比に応じたスイッチング動作
を行うことにより、所定の負荷の２つの駆動用端子のそ
れぞれに印加される同極性の第１および第２の動作電圧
を発生する第１および第２のスイッチング手段と、 前記符号ビットの値に応じたスイッチング動作を行うこ
とにより、前記第１および第２の動作電圧と反対の極性
を有し、前記２つの駆動用端子のそれぞれに印加される
第３および第４の動作電圧を発生する第３および第４の
スイッチング手段と、 前記２つの駆動用端子の一方に前記第１および第２の動
作電圧のいずれか一方を選択的に印加するとともに、他
方に前記第３および第４の動作電圧のいずれか一方を選
択的に印加する制御を前記符号ビットの値に応じて行う
第１の切替制御手段と、 を備えることを特徴とするデジタルアンプ。1. A control signal generating means for receiving digital data including a sign bit and generating a control signal having a duty ratio corresponding to a value of the digital data excluding the sign bit, and a duty ratio of the control signal. A first and a second switching means for generating first and second operating voltages of the same polarity applied to two driving terminals of a predetermined load by performing a switching operation in accordance with By performing the switching operation according to the value of the sign bit, the third and fourth operations having polarities opposite to the first and second operating voltages and applied to the two driving terminals, respectively. Third and fourth switching means for generating a voltage; and selectively applying one of the first and second operating voltages to one of the two driving terminals. And first switching control means for performing control for selectively applying one of the third and fourth operating voltages to the other in accordance with the value of the sign bit. Digital amplifier.
に印加されていないときに、前記第３および第４のスイ
ッチング手段を同時にオン状態に制御する第１の歪除去
制御手段をさらに備えることを特徴とするデジタルアン
プ。2. The method according to claim 1, wherein when the first and second operating voltages are not applied to the driving terminal, the third and fourth switching units are simultaneously turned on. A digital amplifier, further comprising: a distortion removal control unit.
入力され、前記符号ビットを除く前記デジタルデータの
値に対応するデューティ比を有する制御信号を生成する
制御信号生成手段と、 前記制御信号のデューティ比に応じたスイッチング動作
を行うことにより、所定の負荷の２つの駆動用端子の一
方に印加される異極性の第５および第６の動作電圧を発
生する第５および第６のスイッチング手段と、 前記符号ビットの値に応じたスイッチング動作を行うこ
とにより、前記２つの駆動用端子の他方に印加される異
極性の第７および第８の動作電圧を発生する第７および
第８のスイッチング手段と、 前記２つの駆動用端子の一方に前記第５および第６の動
作電圧のいずれか一方を選択的に印加するとともに、他
方に前記一方に印加される動作電圧とは極性が異なる前
記第７および第８の動作電圧のいずれか一方を選択的に
印加する制御を、前記符号ビットの値に応じて行う第２
の切替制御手段と、 を備えることを特徴とするデジタルアンプ。3. A control signal generating means for receiving digital data including a sign bit and generating a control signal having a duty ratio corresponding to a value of the digital data excluding the sign bit, and a duty ratio of the control signal. 5th and 6th switching means for generating fifth and sixth operating voltages of different polarities applied to one of two driving terminals of a predetermined load by performing a switching operation in accordance with Seventh and eighth switching means for performing switching operations in accordance with the value of the sign bit to generate seventh and eighth operating voltages of different polarities applied to the other of the two driving terminals; An operation in which one of the fifth and sixth operating voltages is selectively applied to one of the two driving terminals and the other is applied to the one of the two driving terminals. A second control for selectively applying one of the seventh and eighth operating voltages having a polarity different from the voltage in accordance with the value of the sign bit;
And a switching control unit.
子の一方に、前記第５および第６の動作電圧のいずれか
一方が前記制御信号のデューティ比に対応して間欠的に
印加されている場合に、この動作電圧が印加されないタ
イミングで、前記第５および第６の動作電圧のいずれか
他方を印加する第２の歪除去制御手段をさらに備えるこ
とを特徴とするデジタルアンプ。4. The control circuit according to claim 3, wherein one of the fifth and sixth operating voltages is supplied to one of the two driving terminals by a duty ratio of the control signal by the second switching control means. A second distortion removal control unit that applies one of the fifth and sixth operating voltages at a timing when the operating voltage is not applied when the voltage is correspondingly intermittently applied. Features a digital amplifier.
入力され、前記符号ビットを除く前記デジタルデータの
値に対応するデューティ比を有する制御信号を生成する
制御信号生成手段と、 前記制御信号のデューティ比に応じたスイッチング動作
を行うことにより、２つの駆動用端子の一方に印加され
る異極性の第９および第１０の動作電圧を発生する第９
および第１０のスイッチング手段と、 前記符号ビットの値に応じて、前記２つの駆動用端子の
一方に前記第９および第１０の動作電圧のいずれか一方
を選択的に印加する第３の切替制御手段と、 前記第９および第１０の動作電圧がともに前記２つの駆
動用端子の一方に印加されていないときに、前記２つの
駆動用端子の電位を同じに設定する第３の歪除去制御手
段と、 を備えることを特徴とするデジタルアンプ。5. A control signal generating means for receiving digital data including a sign bit and generating a control signal having a duty ratio corresponding to a value of the digital data excluding the sign bit, and a duty ratio of the control signal. The ninth and tenth operating voltages having different polarities applied to one of the two driving terminals by performing the switching operation according to
And tenth switching means, and third switching control for selectively applying one of the ninth and tenth operating voltages to one of the two driving terminals according to the value of the sign bit. Means for setting the potentials of the two driving terminals to be the same when the ninth and tenth operating voltages are not applied to one of the two driving terminals. A digital amplifier, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001014285A JP4387601B2 (en) | 2000-02-01 | 2001-01-23 | Digital amplifier |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000023452 | 2000-02-01 | ||
| JP2000-23452 | 2000-02-01 | ||
| JP2001014285A JP4387601B2 (en) | 2000-02-01 | 2001-01-23 | Digital amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001292040A true JP2001292040A (en) | 2001-10-19 |
| JP4387601B2 JP4387601B2 (en) | 2009-12-16 |
Family
ID=26584600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001014285A Expired - Fee Related JP4387601B2 (en) | 2000-02-01 | 2001-01-23 | Digital amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4387601B2 (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003044947A1 (en) * | 2001-11-19 | 2003-05-30 | Sony Corporation | Power amplifier |
| US6919771B2 (en) | 2003-01-06 | 2005-07-19 | Denon, Ltd. | Digital amplifier |
| US6924700B2 (en) | 2002-10-03 | 2005-08-02 | Mitsubishi Denki Kabushiki Kaisha | Class D amplifier |
| JP2006211523A (en) * | 2005-01-31 | 2006-08-10 | Asahi Kasei Microsystems Kk | Digital switching circuit |
| CN100461626C (en) * | 2002-10-03 | 2009-02-11 | 三菱电机株式会社 | Class D amplifier |
| KR100952384B1 (en) * | 2001-11-19 | 2010-04-14 | 소니 주식회사 | Power amplifier |
| JP2011061509A (en) * | 2009-09-10 | 2011-03-24 | Yamaha Corp | Class-d amplifier circuit |
-
2001
- 2001-01-23 JP JP2001014285A patent/JP4387601B2/en not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003044947A1 (en) * | 2001-11-19 | 2003-05-30 | Sony Corporation | Power amplifier |
| US6917242B2 (en) | 2001-11-19 | 2005-07-12 | Sony Corporation | Power amplifier |
| KR100952384B1 (en) * | 2001-11-19 | 2010-04-14 | 소니 주식회사 | Power amplifier |
| US6924700B2 (en) | 2002-10-03 | 2005-08-02 | Mitsubishi Denki Kabushiki Kaisha | Class D amplifier |
| US6989714B2 (en) | 2002-10-03 | 2006-01-24 | Mitsubishi Denki Kabushiki Kaisha | Class D amplifier |
| US7057456B2 (en) | 2002-10-03 | 2006-06-06 | Mitsubishi Denki Kabushiki Kaisha | Class D amplifier |
| CN100461626C (en) * | 2002-10-03 | 2009-02-11 | 三菱电机株式会社 | Class D amplifier |
| US6919771B2 (en) | 2003-01-06 | 2005-07-19 | Denon, Ltd. | Digital amplifier |
| JP2006211523A (en) * | 2005-01-31 | 2006-08-10 | Asahi Kasei Microsystems Kk | Digital switching circuit |
| JP2011061509A (en) * | 2009-09-10 | 2011-03-24 | Yamaha Corp | Class-d amplifier circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4387601B2 (en) | 2009-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7339425B2 (en) | Class-D audio amplifier with half-swing pulse-width-modulation | |
| US5398003A (en) | Pulse width modulation speaker amplifier | |
| CN100514842C (en) | Signal output circuit, audio signal output apparatus using the same, and electronic device | |
| US5613010A (en) | Apparatus for reproducing sound with a reduced dynamic range | |
| TWI511443B (en) | Three-level half-bridge pulse-width modulation amplifier and method of driving the same | |
| WO2010067823A1 (en) | Class-d electrical amplifier | |
| US6388477B1 (en) | Switchable voltage follower and bridge driver using the same | |
| WO2003044947A1 (en) | Power amplifier | |
| JP2001292040A (en) | Digital amplifier | |
| JP3928728B2 (en) | Digital amplifier | |
| WO2008105592A1 (en) | Switching amplification driver for reducing starting noise and audio amplifier including the same | |
| JP2006211523A (en) | Digital switching circuit | |
| US7184481B2 (en) | Audio reproducing apparatus and method | |
| JP2008048305A (en) | Class-d acoustic amplifier with half-swing pulse-width-modulation | |
| US20050174673A1 (en) | Apparatus and method for applying write signals for driving a write head | |
| JP3185963B2 (en) | Speaker drive circuit | |
| JP2001185961A (en) | Digital amplifier | |
| JPH06152269A (en) | Switching amplifier | |
| JP3988555B2 (en) | Class D amplifier | |
| JPH10256914A (en) | D/a converter | |
| JP2564787Y2 (en) | Power amplifier | |
| JP2002204149A (en) | Electronic circuit device and switching circuit device comprising it | |
| JP2010226334A (en) | Pulse width modulation amplifier | |
| JP4343011B2 (en) | Digital amplifier | |
| JP3487347B2 (en) | Electronic circuit device and switching circuit device using the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060131 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080617 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090203 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090929 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091001 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4387601 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131009 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |