JP2001292040A - Digital amplifier - Google Patents

Digital amplifier

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JP2001292040A
JP2001292040A JP2001014285A JP2001014285A JP2001292040A JP 2001292040 A JP2001292040 A JP 2001292040A JP 2001014285 A JP2001014285 A JP 2001014285A JP 2001014285 A JP2001014285 A JP 2001014285A JP 2001292040 A JP2001292040 A JP 2001292040A
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仁幸 田口
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Abstract

PROBLEM TO BE SOLVED: To provide a digital amplifier that can reduce a switching speed and suppress production of distortion in a drive voltage waveform. SOLUTION: A CPU-PWM conversion section 20 receiving positive digital data generates a pulse signal having a duty ratio in response to a value of (n-1) bit data except a sign bit, this pulse signal validates a drive operation of a driver 42 to allow a transistor(TR) 52 to make switching. Furthermore, bit data resulting from inverting the sign bit validates driving of a driver 48 at that time to allow a TR 58 to conduct switching. A positive operating voltage (+Vcc) with a prescribed duty ratio is applied to one terminal A of a load 90 and a negative operating voltage (-Vcc) is applied to the other terminal B in this way.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、入力されるデジタ
ルデータの値に基づいて、スピーカ等の負荷を駆動する
デジタルアンプに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital amplifier for driving a load such as a loudspeaker based on the value of digital data input.

【0002】[0002]

【従来の技術】最近では、デジタル技術の発展に伴っ
て、オーディオ信号をデジタル信号として記録し、再生
するデジタルオーディオシステムが広く普及している。
例えば、CD(コンパクトディスク)やMD(ミニディ
スク)等がオーディオ信号に対応するデジタル信号の記
録媒体として用いられており、これらの記録媒体に記録
されたデジタル信号を読み出すことによりオーディオ音
の再生が行われる。このように、オーディオ音をデジタ
ル信号化して記録および再生を行うデジタルオーディオ
システムでは、再生時の雑音が少なく、ダイナミックレ
ンジを広くすることが可能であり、さらに、繰り返し再
生を行っても記録された信号が劣化することもないこと
から、従来のアナログオーディオシステムに比較して飛
躍的に音質を向上させることができる。また、最近で
は、従来のアナログアンプの代わりに、入力されたデジ
タル信号に基づいてスピーカ等の負荷を駆動するデジタ
ルアンプが用いられるようになっている。
2. Description of the Related Art Recently, with the development of digital technology, digital audio systems for recording and reproducing audio signals as digital signals have become widespread.
For example, CDs (compact discs) and MDs (mini discs) are used as recording media for digital signals corresponding to audio signals. Audio signals can be reproduced by reading digital signals recorded on these recording media. Done. As described above, in a digital audio system that performs recording and reproduction by converting an audio sound into a digital signal, noise during reproduction is small, a dynamic range can be widened, and recorded even after repeated reproduction. Since the signal does not deteriorate, the sound quality can be dramatically improved as compared with the conventional analog audio system. Recently, a digital amplifier that drives a load such as a speaker based on an input digital signal has been used instead of a conventional analog amplifier.

【0003】図7は、従来のデジタルアンプの構成を示
す図である。図7に示すデジタルアンプ100は、PC
M−PWM変換部110、インバータ120、ドライバ
130、132、トランジスタ140、142、14
4、146を含んで構成されている。PCM−PWM変
換部110は、nビットのデジタルデータが入力される
と、その値に応じたデューティ比を有するパルス信号を
生成する。このパルス信号の論理状態に応じてドライバ
130によって2つのトランジスタ140、144が駆
動されるとともに、このパルス信号の論理状態をインバ
ータ120によって反転した論理状態に応じて他のドラ
イバ132によって他の2つのトランジスタ142、1
46のスイッチング動作が制御される。ドライバ13
0、132のそれぞれは、入力されるパルス信号の論理
状態に応じて、正の動作電圧(+Vcc)あるいは負の動
作電圧(−Vcc)が交互に繰り返される駆動電圧を、対
応する各トランジスタのゲートに印加する。
FIG. 7 is a diagram showing a configuration of a conventional digital amplifier. The digital amplifier 100 shown in FIG.
M-PWM converter 110, inverter 120, drivers 130, 132, transistors 140, 142, 14
4, 146. When the n-bit digital data is input, the PCM-PWM conversion unit 110 generates a pulse signal having a duty ratio according to the value. The two transistors 140 and 144 are driven by the driver 130 in accordance with the logical state of this pulse signal, and the other two drivers 132 in response to the logical state in which the logical state of the pulse signal is inverted by the inverter 120. Transistors 142, 1
The switching operation of 46 is controlled. Driver 13
0 and 132 respectively drive the positive operating voltage (+ Vcc) or the negative operating voltage (-Vcc) alternately in response to the logic state of the input pulse signal, and drive the gate voltage of each corresponding transistor. Is applied.

【0004】具体的には、PCM−PWM変換部110
から出力されるパルス信号が直接入力されるドライバ1
30は、この入力されるパルス信号がハイレベルのとき
に正の動作電圧(+Vcc)を出力することにより、接続
された一方のトランジスタ140を駆動するとともに、
入力されるパルス信号がローレベルのときに負の動作電
圧(−Vcc)を出力することにより、接続された他方の
トランジスタ144を駆動する。
[0004] Specifically, the PCM-PWM conversion unit 110
1 to which the pulse signal output from the controller is directly input
30 drives one of the connected transistors 140 by outputting a positive operating voltage (+ Vcc) when the input pulse signal is at a high level;
By outputting a negative operation voltage (-Vcc) when the input pulse signal is at a low level, the other connected transistor 144 is driven.

【0005】また、PCM−PWM変換部110から出
力されるパルス信号の論理状態を反転した信号が入力さ
れるドライバ132は、この入力される信号がハイレベ
ルのときに正の動作電圧(+Vcc)を出力することによ
り、接続された一方のトランジスタ142を駆動すると
ともに、入力される信号がローレベルのときに負の動作
電圧(−Vcc)を出力することにより、接続された他方
のトランジスタ146を駆動する。
A driver 132 to which a signal obtained by inverting the logical state of the pulse signal output from the PCM-PWM conversion unit 110 is input has a positive operating voltage (+ Vcc) when the input signal is at a high level. To drive one connected transistor 142, and output a negative operating voltage (-Vcc) when the input signal is at a low level, thereby turning the other connected transistor 146 on. Drive.

【0006】図8は、図7に示したデジタルアンプ10
0の動作状態を示すタイミング図である。例えばPCM
−PWM変換部110に入力されるデジタルデータの値
が「0」のときに、図8(A)に示すようなデューティ
比が50%のパルス信号がPCM−PWM変換部110
によって生成される。このとき、負荷150の両端に
は、電位差が+2Vccになる期間と、電気差が−2Vcc
となる期間とが1対1になるように駆動電圧が印加され
るため、見かけ上は信号が入力されない無信号入力状態
となる。
FIG. 8 shows the digital amplifier 10 shown in FIG.
FIG. 6 is a timing chart showing an operation state of 0. For example PCM
When the value of the digital data input to the PWM converter 110 is “0”, a pulse signal having a duty ratio of 50% as shown in FIG. 8A is output from the PCM-PWM converter 110.
Generated by At this time, a period during which the potential difference becomes +2 Vcc and an electric difference between -2 Vcc
Since the drive voltage is applied such that the time period becomes one-to-one, an apparently no-signal input state occurs in which no signal is input.

【0007】また、PCM−PWM変換部110に入力
されるデジタルデータの値が正のときには、図8(B)
に示すようなデューティ比が50%を越えるパルス信号
がPCM−PWM変換部110によって生成される。こ
のとき、トランジスタ140、146のスイッチング動
作がオン状態になっている期間の方が、他のトランジス
タ142、144のスイッチング動作がオン状態になっ
ている期間よりも長くなるため、負荷150の両端で
は、電位差が+2Vccとなる期間の方が、電位差が−2
Vccとなる期間よりも長くなり、一方向に駆動電流が流
れる。
When the value of the digital data input to the PCM-PWM conversion unit 110 is positive, FIG.
A pulse signal having a duty ratio exceeding 50% as shown in FIG. At this time, the period during which the switching operation of the transistors 140 and 146 is in the on state is longer than the period during which the switching operation of the other transistors 142 and 144 is in the on state. , The potential difference is -2 during the period when the potential difference is +2 Vcc.
This is longer than the period during which Vcc is attained, and the drive current flows in one direction.

【0008】また、PCM−PWM変換部110に入力
されるデジタルデータの値が負のときには、図8(C)
に示すようなデューティ比が50%未満のパルス信号が
PCM−PWM変換部110によって生成される。この
とき、トランジスタ140、146のスイッチング動作
がオン状態になっている期間の方が、他のトランジスタ
142、144のスイッチング動作がオン状態になって
いる期間よりも短くなるため、負荷150の両端では、
電位差が+2Vccとなる期間の方が、電位差が−2Vcc
となる期間よりも短くなり、反対方向に駆動電流が流れ
る。
When the value of the digital data input to the PCM-PWM conversion unit 110 is negative, FIG.
A pulse signal having a duty ratio of less than 50% is generated by the PCM-PWM conversion unit 110 as shown in FIG. At this time, the period during which the switching operation of the transistors 140 and 146 is in the on state is shorter than the period during which the switching operation of the other transistors 142 and 144 is in the on state. ,
During the period when the potential difference is + 2Vcc, the potential difference is -2Vcc.
And the drive current flows in the opposite direction.

【0009】このように、デジタルアンプ100は、入
力されるデジタルデータの値に応じた駆動電圧を生成し
て負荷150を駆動している。
As described above, the digital amplifier 100 drives the load 150 by generating a drive voltage corresponding to the value of the input digital data.

【0010】[0010]

【発明が解決しようとする課題】ところで、上述した従
来のデジタルアンプ100を用いた駆動方法において
は、トランジスタ140〜146のスイッチング速度が
速いため、各部品の動作速度を速くしなければならない
という問題があった。例えば、一般にはダイナミックレ
ンジの拡大等を目的としてオーバーサンプリング処理が
行われるがこの倍数をm、サンプリング周波数をfs、
入力されるデジタルデータのビット数をnとすると、最
大スイッチング速度は、fs×m×(2n −1)とな
る。したがって、fs=44.1kHz、m=64、n
=16とすると、スイッチング速度を非常に速くしなけ
ればならないことがわかる。
In the driving method using the conventional digital amplifier 100 described above, the switching speed of the transistors 140 to 146 is high, so that the operating speed of each component must be increased. was there. For example, in general, oversampling processing is performed for the purpose of expanding the dynamic range and the like. A multiple of this is m, the sampling frequency is fs,
Assuming that the number of bits of input digital data is n, the maximum switching speed is fs × m × (2 n −1). Therefore, fs = 44.1 kHz, m = 64, n
If = 16, it can be seen that the switching speed must be very high.

【0011】また、上述した従来のデジタルアンプ10
0では、トランジスタ140〜146のスイッチング動
作を制御するために、各ドライバは、入力されるパルス
信号の2つの論理状態に対応した+Vccと−Vccの2つ
の動作電圧を生成し、対応する各トランジスタのゲート
に印加している。したがって、各ドライバは、正の動作
電圧(+Vcc)と負の動作電圧(−Vcc)の両方を交互
に発生する必要があり、これらの電位差(±Vcc)が大
きいことから、各トランジスタのゲートに印加する駆動
電圧に歪みが発生しやすいという問題があった。図9
は、従来のデジタルアンプに含まれるドライバによって
各トランジスタのゲートに印加する駆動電圧の波形を示
す図である。理論上は、図9(A)に示すように、正の
動作電圧(+Vcc)と負の動作電圧(−Vcc)の間で瞬
時に駆動電圧が切り替わることが望ましいが、実際には
図9(B)に示すように、電圧波形の歪みが生じやすく
なる。また、このように駆動電圧の2つの状態の電位差
が大きいことから、それらの状態遷移が終了するまでに
時間がかかり、スイッチング速度の高速化の妨げになっ
ていた。
Further, the conventional digital amplifier 10 described above
0, in order to control the switching operation of the transistors 140 to 146, each driver generates two operating voltages of + Vcc and -Vcc corresponding to the two logic states of the input pulse signal, and generates the corresponding operating voltage of each transistor. Is applied to the gate of Therefore, each driver needs to alternately generate both a positive operating voltage (+ Vcc) and a negative operating voltage (-Vcc). Since these potential differences (± Vcc) are large, each driver has a gate connected to each transistor. There is a problem that distortion is easily generated in the applied driving voltage. FIG.
FIG. 3 is a diagram showing a waveform of a driving voltage applied to the gate of each transistor by a driver included in a conventional digital amplifier. Theoretically, as shown in FIG. 9A, it is desirable that the drive voltage be instantaneously switched between the positive operating voltage (+ Vcc) and the negative operating voltage (−Vcc). As shown in B), the voltage waveform is likely to be distorted. In addition, since the potential difference between the two states of the driving voltage is large, it takes time until the state transition ends, which hinders an increase in switching speed.

【0012】本発明は、このような点に鑑みて創作され
たものであり、その目的は、スイッチング速度を低下さ
せることができるととともに、駆動電圧波形の歪みの発
生を抑えることができるデジタルアンプを提供すること
にある。
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and a purpose thereof is to provide a digital amplifier capable of lowering the switching speed and suppressing the occurrence of distortion of the driving voltage waveform. Is to provide.

【0013】[0013]

【課題を解決するための手段】上述した課題を解決する
ために、本発明のデジタルアンプは、符号ビットが含ま
れるデジタルデータが入力されると、制御信号生成手段
によってこの符号ビットを除くデジタルデータの各ビッ
トの値に対応するデューティ比を有する制御信号を生成
する。そして、符号ビットの値に応じて、この制御信号
のディーティ比に応じたスイッチング動作を行う第1あ
るいは第2のスイッチング手段を選択することにより、
負荷の一方の駆動用端子にこれらスイッチング手段によ
って発生する第1または第2の動作電圧が印加される。
また、符号ビットの値に応じて、この符号ビットの値そ
のものに応じたスイッチング動作を行う第3あるいは第
4のスイッチング手段を選択することにより、負荷の他
方の駆動用端子にこれらのスイッチング手段によって発
生する第3または第4の動作電圧が印加される。このよ
うに、符号ビットを除くデジタルデータの値に対応して
第1あるいは第2のスイッチング手段を制御する制御信
号が生成されるため、符号ビットを含むデジタルデータ
の全体を考慮してデューティ比が設定される場合に比べ
て、デューティ比を設定する分解能が約半分になり、ス
イッチング速度の低減が可能になる。また、負荷の2つ
の駆動用端子のそれぞれに同時に印加される第1および
第2の動作電圧のいずれか一方と、第3および第4の動
作電圧のいずれか一方は、生成動作が独立に制御されて
いるため、それぞれの生成動作に必要な駆動電圧として
従来のように正の動作電圧と負の動作電圧を交互に発生
する必要がなく、この駆動電圧の変動範囲を小さくする
ことができ、駆動電圧波形の歪みの発生を防止するとと
もに、スイッチング速度の高速化の妨げになることを防
止することが可能になる。
In order to solve the above-mentioned problems, a digital amplifier according to the present invention is arranged such that when digital data including a sign bit is input, the digital signal excluding the sign bit is controlled by a control signal generating means. , A control signal having a duty ratio corresponding to the value of each bit is generated. Then, by selecting the first or second switching means that performs the switching operation according to the duty ratio of the control signal according to the value of the sign bit,
The first or second operating voltage generated by these switching means is applied to one drive terminal of the load.
Also, by selecting the third or fourth switching means for performing a switching operation according to the value of the sign bit itself according to the value of the sign bit, the other driving terminal of the load is connected to the other driving terminal by these switching means. The generated third or fourth operating voltage is applied. As described above, since the control signal for controlling the first or second switching means is generated in accordance with the value of the digital data excluding the sign bit, the duty ratio is adjusted in consideration of the entire digital data including the sign bit. The resolution for setting the duty ratio is reduced to about half compared with the case where it is set, and the switching speed can be reduced. Further, one of the first and second operating voltages and one of the third and fourth operating voltages simultaneously applied to each of the two drive terminals of the load are independently controlled in generation operation. Therefore, it is not necessary to alternately generate a positive operating voltage and a negative operating voltage as driving voltages required for each generating operation as in the related art, and the fluctuation range of the driving voltage can be reduced. It is possible to prevent the generation of the distortion of the driving voltage waveform and to prevent the switching speed from being hindered from increasing.

【0014】また、上述した第1および第2の動作電圧
がともに駆動用端子に印加されていないときに、第3お
よび第4のスイッチング手段を同時にオン状態に制御す
る第1の歪除去制御手段を備えることが望ましい。負荷
の2つの駆動用端子の一方が電気的に開放状態になるこ
とを回避することができるため、負荷内部に逆起電力が
発生した場合にこの逆起電力を放出することができ、デ
ジタルアンプの出力信号に歪みが発生することを防止す
ることができる。
A first distortion removal control means for simultaneously controlling the third and fourth switching means to be in an on state when the first and second operating voltages are not applied to the driving terminals. It is desirable to provide. Since it is possible to prevent one of the two drive terminals of the load from being electrically opened, the back electromotive force can be released when the back electromotive force is generated inside the load, and the digital amplifier Can be prevented from being distorted.

【0015】また、本発明のデジタルアンプは、符号ビ
ットが含まれるデジタルデータが入力されると、制御信
号生成手段によってこの符号ビットを除くデジタルデー
タの各ビットの値に対応するデューティ比を有する制御
信号を生成する。そして、符号ビットの値に応じて、こ
の制御信号のディーティ比に応じたスイッチング動作を
行う第5あるいは第6のスイッチング手段を選択するこ
とにより、負荷の一方の駆動用端子にこれらスイッチン
グ手段によって発生する第5または第6の動作電圧が印
加される。また、符号ビットの値に応じて、この符号ビ
ットの値そのものに応じたスイッチング動作を行う第7
あるいは第8のスイッチング手段を選択することによ
り、負荷の他方の駆動用端子にこれらのスイッチング手
段によって発生する第7または第8の動作電圧が印加さ
れる。このように、符号ビットを除くデジタルデータの
値に対応して第5あるいは第6のスイッチング手段を制
御する制御信号が生成されるため、符号ビットを含むデ
ジタルデータの全体を考慮してデューティ比が設定され
る場合に比べて、デューティ比を設定する分解能が約半
分になり、スイッチング速度の低減が可能になる。ま
た、負荷の2つの駆動用端子のそれぞれに同時に印加さ
れる第5および第6の動作電圧のいずれか一方と、第7
および第8の動作電圧のいずれか一方は、生成動作が独
立に制御されているため、それぞれの生成動作に必要な
駆動電圧として従来のように正の動作電圧と負の動作電
圧を交互に発生する必要がなく、この駆動電圧の変動範
囲を小さくすることができ、駆動電圧波形の歪みの発生
を防止するとともに、スイッチング速度の高速化の妨げ
になることを防止することが可能になる。
Further, in the digital amplifier according to the present invention, when digital data including a sign bit is input, the control signal generating means controls the duty ratio corresponding to the value of each bit of the digital data excluding the sign bit. Generate a signal. Then, by selecting the fifth or sixth switching means for performing a switching operation according to the duty ratio of the control signal according to the value of the sign bit, one of the driving means of the load is generated by these switching means. The fifth or sixth operating voltage is applied. Further, in accordance with the value of the sign bit, a seventh operation for performing a switching operation according to the value of the sign bit itself
Alternatively, by selecting the eighth switching means, the seventh or eighth operating voltage generated by these switching means is applied to the other driving terminal of the load. As described above, since the control signal for controlling the fifth or sixth switching means is generated in accordance with the value of the digital data excluding the sign bit, the duty ratio is adjusted in consideration of the entire digital data including the sign bit. The resolution for setting the duty ratio is reduced to about half compared with the case where it is set, and the switching speed can be reduced. Further, one of the fifth and sixth operating voltages simultaneously applied to the two drive terminals of the load,
In either of the first and eighth operating voltages, since the generating operation is independently controlled, a positive operating voltage and a negative operating voltage are alternately generated as a driving voltage required for each generating operation as in the related art. This makes it possible to reduce the fluctuation range of the drive voltage, prevent the drive voltage waveform from being distorted, and prevent the switching speed from being hindered.

【0016】また、上述した第2の切替制御手段によっ
て、2つの駆動用端子の一方に、第5および第6の動作
電圧のいずれか一方が制御信号のデューティ比に対応し
て間欠的に印加されている場合に、この動作電圧が印加
されないタイミングで、第5および第6の動作電圧のい
ずれか他方を印加する第2の歪除去制御手段を備えるこ
とが望ましい。負荷の2つの駆動用端子の一方が電気的
に開放状態になることを回避することができるため、負
荷内部に逆起電力が発生した場合にこの逆起電力を放出
することができ、デジタルアンプの出力信号に歪みが発
生することを防止することができる。
Further, one of the fifth and sixth operating voltages is intermittently applied to one of the two driving terminals according to the duty ratio of the control signal by the above-mentioned second switching control means. In this case, it is preferable to include a second distortion removal control unit that applies the other of the fifth and sixth operating voltages at a timing when the operating voltage is not applied. Since it is possible to prevent one of the two drive terminals of the load from being electrically opened, the back electromotive force can be released when the back electromotive force is generated inside the load, and the digital amplifier Can be prevented from being distorted.

【0017】また、本発明のデジタルアンプは、符号ビ
ットが含まれるデジタルデータが入力されると、制御信
号生成手段によってこの符号ビットを除くデジタルデー
タの値に対応するデューティ比を有する制御信号を生成
する。そして、符号ビットの値に応じて、この制御信号
のデューティ比に応じたスイッチング動作を行う第9お
よび第10のスイッチング手段を選択することにより、
負荷の一方の駆動用端子にこれらのスイッチング手段に
よって発生する異極性の第9または第10の動作電圧が
印加される。また、第9および第10の動作電圧がとも
にこの駆動用端子に印加されていないときに、2つの駆
動用端子の電位が同じに設定される。このように、符号
ビットを除くデジタルデータの値に対応して第9あるい
は第10のスイッチング手段を制御する制御信号が生成
されるため、符号ビットを含むデジタルデータの全体を
考慮してデューティ比が設定される場合に比べて、デュ
ーティ比を設定する分解能が約半分になり、スイッチン
グ速度の低減が可能になる。また、負荷の2つの駆動用
端子の一方にこれらの動作電圧が印加されていないとき
に、2つの駆動用端子を同じ電位に設定することによ
り、一方端のみが電気的に開放状態になることを回避す
ることができるため、負荷内部に逆起電力が発生した場
合にこの逆起電力を放出することができ、デジタルアン
プの出力信号に歪みが発生することを防止することがで
きる。
Further, in the digital amplifier of the present invention, when digital data including a sign bit is input, a control signal generating means generates a control signal having a duty ratio corresponding to the value of the digital data excluding the sign bit. I do. Then, by selecting the ninth and tenth switching means for performing the switching operation according to the duty ratio of the control signal according to the value of the sign bit,
A ninth or tenth operating voltage of different polarity generated by these switching means is applied to one driving terminal of the load. When neither the ninth operating voltage nor the tenth operating voltage is applied to the driving terminal, the potentials of the two driving terminals are set to be the same. As described above, since the control signal for controlling the ninth or tenth switching means is generated in accordance with the value of the digital data excluding the sign bit, the duty ratio is adjusted in consideration of the entire digital data including the sign bit. The resolution for setting the duty ratio is reduced to about half compared with the case where it is set, and the switching speed can be reduced. Also, when these operating voltages are not applied to one of the two drive terminals of the load, the two drive terminals are set to the same potential so that only one end is electrically open. Therefore, when the back electromotive force is generated inside the load, the back electromotive force can be released, and the output signal of the digital amplifier can be prevented from being distorted.

【0018】[0018]

【発明の実施の形態】以下、本発明を適用した一実施形
態のデジタルアンプについて図面を参照しながら説明す
る。 〔第1の実施形態〕図1は、第1の実施形態のデジタル
アンプの構成を示す図である。図1に示すデジタルアン
プ10は、PCM−PWM変換部20、切替制御部3
0、ドライバ42、44、46、48、スイッチング部
50を含んで構成されている。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A digital amplifier according to an embodiment of the present invention will be described below with reference to the drawings. [First Embodiment] FIG. 1 is a diagram showing a configuration of a digital amplifier according to a first embodiment. The digital amplifier 10 shown in FIG. 1 includes a PCM-PWM conversion unit 20, a switching control unit 3,
0, drivers 42, 44, 46, 48, and a switching unit 50.

【0019】PCM−PWM変換部20は、デジタルア
ンプ10に入力されるnビットの入力データの中の符号
ビットを除く(n−1)ビットの値に応じたデューティ
比を有するパルス信号を生成する。例えば、nビットの
入力データ中の最上位ビットan が符号ビットの場合に
は、この符号ビットan を除く第1ビットa1 から第
(n−1)ビットan-1 までによって表される(n−
1)ビットデータの値に応じたデューティ比を有するパ
ルス信号が生成される。したがって、本実施形態のPC
M−PWM変換部20では、符号ビットan を除く(n
−1)ビットデータの値が0である場合にデューティ比
が0%に設定され、(n−1)ビットデータの値が最大
値である場合にデューティ比が所定値に設定される。
The PCM-PWM converter 20 generates a pulse signal having a duty ratio corresponding to the value of (n-1) bits excluding the sign bit in the n-bit input data input to the digital amplifier 10. . For example, the most significant bit a n in the input data of n bits if the sign bit is represented by the first bit a 1 except for the sign bit a n up to the (n-1) bit a n-1 (N-
1) A pulse signal having a duty ratio according to the value of bit data is generated. Therefore, the PC of this embodiment
In M-PWM converter 20, excluding the sign bit a n (n
-1) When the value of the bit data is 0, the duty ratio is set to 0%, and when the value of the (n-1) bit data is the maximum value, the duty ratio is set to a predetermined value.

【0020】切替制御部30は、入力される符号ビット
n の値に対応して、4つのドライバ42、44、4
6、48のいずれにスイッチング動作の制御を行わせる
かの切り替え動作を行うものであり、インバータ32と
2つのアンドゲート34、36を含んで構成されてい
る。2つのアンドゲート34、36のそれぞれの一方の
入力端子には、PCM−PWM変換部20から出力され
るパルス信号が共通に入力されている。また、一方のア
ンドゲート34の他方の入力端子には、符号ビットan
の値をインバータ32によって反転したビットデータが
入力されており、他方のアンドゲート36の他方の入力
端子には、符号ビットan そのものが入力されている。
The switching control section 30, corresponding to the value of the sign bit a n input, four drivers 42,44,4
The switching operation is performed to determine which of the switching circuits 6 and 48 controls the switching operation. The switching operation includes an inverter 32 and two AND gates 34 and 36. A pulse signal output from the PCM-PWM conversion unit 20 is commonly input to one input terminal of each of the two AND gates 34 and 36. The other input terminal of one AND gate 34 has a sign bit a n
The values are bit inverted data is input by the inverter 32, to the other input terminal of the other AND gate 36, as the sign bit a n is input.

【0021】また、上述したインバータ32から出力さ
れるビットデータ(符号ビットanの値を反転したビッ
トデータ)がドライバ48に入力されているとともに、
符号ビットan そのものがドライバ46に入力されてい
る。したがって、符号ビットan の値が“0”の場合に
は、PCM−PWM変換部20から出力されるパルス信
号が、一方のアンドゲート34を介してドライバ42に
入力される。また、このとき符号ビットan を反転した
ビットデータ“1”がドライバ48に入力される。
[0021] Further, the bit data output from the inverter 32 described above (bit data obtained by inverting the value of the sign bit a n) is input to the driver 48,
Code bits a n itself is input to the driver 46. Therefore, the value of the sign bit a n is the case of "0", the pulse signal output from the PCM-PWM converter 20 is input to the driver 42 via the one of the AND gates 34. At this time the bit data "1" obtained by inverting the sign bit a n is input to the driver 48.

【0022】反対に、符号ビットan の値が“1”のと
きには、PCM−PWM変換部20から出力されるパル
ス信号が、他方のアンドゲート36を介してドライバ4
4に入力される。また、このとき符号ビットan そのも
のであるビットデータ“1”がドライバ46に入力され
る。
[0022] Conversely, when the value of the sign bit a n is "1", the pulse signal output from the PCM-PWM conversion unit 20, the driver 4 via the other of the AND gate 36
4 is input. At this time the bit data "1" is itself a sign bit a n is input to the driver 46.

【0023】スイッチング部50は、負荷90の両端の
それぞれに極性が異なる駆動電圧を印加するためにスイ
ッチング動作を行うものであり、ゲート電圧を可変する
ことによりソース・ドレイン間が導通状態あるいは遮断
状態に制御される4つのトランジスタ52、54、5
6、58を含んで構成されている。
The switching section 50 performs a switching operation in order to apply drive voltages having different polarities to both ends of the load 90. By changing the gate voltage, a conduction state or a cutoff state is established between the source and the drain. Transistors 52, 54, 5
6, 58 are included.

【0024】トランジスタ52は、正の動作電圧(+V
cc)を負荷90の一方の端子A(負荷90に備わった2
つの端子の一方をA、他方をBとする)に選択的に印加
するスイッチング動作を行う。このトランジスタ52
は、切替制御部30内の一方のアンドゲート34の出力
信号に基づいて動作するドライバ42によって駆動され
て、スイッチング動作が制御される。
The transistor 52 has a positive operating voltage (+ V
cc) is connected to one terminal A of the load 90 (2 A provided in the load 90).
(A is one of the terminals and B is the other). This transistor 52
Is driven by a driver 42 that operates based on the output signal of one AND gate 34 in the switching control unit 30 to control the switching operation.

【0025】同様に、トランジスタ54は、正の動作電
圧を負荷90の端子Bに選択的に印加するスイッチング
動作を行う。このトランジスタ54は、切替制御部30
内の他方のアンドゲート36の出力信号に基づいて動作
するドライバ44によって駆動されて、スイッチング動
作が制御される。また、トランジスタ56は、負の動作
電圧(−Vcc)を負荷90の端子Aに選択的に印加する
スイッチング動作を行う。このトランジスタ56は、符
号ビットan に基づいて動作するドライバ46によって
駆動されて、スイッチング動作が制御される。トランジ
スタ58は、負の動作電圧を負荷90の端子Bに選択的
に印加するスイッチング動作を行う。このトランジスタ
58は、符号ビットan を反転したビットデータに基づ
いて動作するドライバ48によって駆動されて、スイッ
チング動作が制御される。
Similarly, the transistor 54 performs a switching operation of selectively applying a positive operating voltage to the terminal B of the load 90. The transistor 54 is connected to the switching control unit 30
The switching operation is controlled by being driven by a driver 44 that operates based on the output signal of the other AND gate 36 of the two. Further, the transistor 56 performs a switching operation of selectively applying a negative operating voltage (-Vcc) to the terminal A of the load 90. The transistor 56 is driven by the driver 46 that operates based on the sign bit a n, a switching operation is controlled. The transistor 58 performs a switching operation of selectively applying a negative operating voltage to the terminal B of the load 90. The transistor 58 is driven by a driver 48 that operates based on the bit data obtained by inverting the sign bit a n, a switching operation is controlled.

【0026】上述したPCM−PWM変換部20が制御
信号生成手段に、切替制御部30が第1の切替制御手段
に、ドライバ42、トランジスタ52が第1のスイッチ
ング手段に、ドライバ44、トランジスタ54が第2の
スイッチング手段に、ドライバ46、トランジスタ56
が第3のスイッチング手段に、ドライバ48、トランジ
スタ58が第4のスイッチング手段にそれぞれ対応す
る。
The above-described PCM-PWM conversion section 20 serves as control signal generation means, the switching control section 30 serves as first switching control means, the driver 42 and the transistor 52 serve as first switching means, and the driver 44 and transistor 54 serve as first switching means. The second switching means includes a driver 46 and a transistor 56
Corresponds to the third switching means, and the driver 48 and the transistor 58 correspond to the fourth switching means, respectively.

【0027】本実施形態のデジタルアンプ10は上述し
た構成を有しており、次にその動作を説明する。図2
は、本実施形態のデジタルアンプ10の動作状態を示す
タイミング図である。なお、本実施形態では、符号ビッ
トan の値と入力データの正負との関係が、an
“0”のときに入力データが正、an =“1”のときに
入力データが負に設定されているものとする。また、図
2(A)は符号ビットan の論理状態を示しており、図
2(B)はPCM−PWM変換部20から出力される所
定のデューティ比を有するパルス信号の波形を示してい
る。また、図2(C)はアンドゲート34から出力され
るパルス信号の波形およびこのパルス信号に応じてドラ
イバ42によって駆動されるトランジスタ52の動作状
態を示し、図2(D)はアンドゲート36から出力され
るパルス信号の波形およびこのパルス信号に応じてドラ
イバ44によって駆動されるトランジスタ54の動作状
態を示している。また、図2(E)は符号ビットan
値に応じてドライバ46によって駆動されるトランジス
タ56の動作状態を示し、図2(F)は符号ビットan
の値を反転したビットデータに基づいてドライバ48に
よって駆動されるトランジスタ58の動作状態を示して
いる。
The digital amplifier 10 of the present embodiment has the above-described configuration, and its operation will be described next. FIG.
4 is a timing chart showing an operation state of the digital amplifier 10 according to the embodiment. In the present embodiment, the relationship between the positive and negative input data value of the sign bit a n, a n =
"0" input data when the positive, it is assumed that the input data is set to a negative when a n = "1". Also, FIG. 2 (A) shows a waveform of a pulse signal having a predetermined duty ratio indicates the logic state of the sign bit a n, FIG. 2 (B) output from the PCM-PWM conversion unit 20 . FIG. 2C shows the waveform of the pulse signal output from the AND gate 34 and the operating state of the transistor 52 driven by the driver 42 in accordance with the pulse signal. FIG. The waveform of the output pulse signal and the operation state of the transistor 54 driven by the driver 44 according to the pulse signal are shown. Also, FIG. 2 (E) shows an operation state of the transistor 56 which is driven by the driver 46 in accordance with the value of the sign bit a n, FIG. 2 (F) is the sign bit a n
7 shows the operation state of the transistor 58 driven by the driver 48 based on the bit data obtained by inverting the value of.

【0028】なお、図2において、「T」はnビットの
データがデジタルアンプ10に入力される周期、すなわ
ち、所定のサンプリング周波数を有するデジタルデータ
が直接入力される場合にはこのサンプリング周波数に対
応した周期がTとなる。また、所定のサンプリング周波
数を有するデジタルデータに対してm倍のオーバーサン
プリング処理が行われた後のデジタルデータが入力され
る場合には、サンプリング周波数に対応する周期を1/
m倍した周期がTとなる。また、オーバーサンプリング
処理回路をデジタルアンプ10内に備える場合には、P
CM−PWM変換部20および切替制御部30の前段に
オーバーサンプリング処理回路を設け、nビットの入力
データに対してオーバーサンプリング処理を行った後の
デジタルデータをPCM−PWM変換部20および切替
制御部30に入力すればよい。
In FIG. 2, "T" corresponds to the period at which n-bit data is input to the digital amplifier 10, that is, the digital data having a predetermined sampling frequency is directly input. The cycle thus determined is T. When digital data having been subjected to m-times oversampling processing on digital data having a predetermined sampling frequency is input, the period corresponding to the sampling frequency is set to 1 /
The cycle multiplied by m is T. When the oversampling processing circuit is provided in the digital amplifier 10, P
An oversampling processing circuit is provided before the CM-PWM conversion unit 20 and the switching control unit 30, and the digital data obtained by performing the oversampling process on the n-bit input data is converted into the PCM-PWM conversion unit 20 and the switching control unit 30 may be input.

【0029】図2(B)に示すように、PCM−PWM
変換部20は、デジタルアンプ10に入力されるnビッ
トの入力データの中の符号ビットを除く(n−1)ビッ
トの値に応じたデューティ比を有するパルス信号を生成
して出力する。このとき、図2(A)の区間に示すよ
うに、符号ビットan の値が“0”である場合には、こ
の符号ビットan の値をインバータ32によって反転し
たビットデータ“1”がアンドゲート34に入力される
ため、アンドゲート34からはPCM−PWM変換部2
0から入力されたパルス信号が出力される。また、他方
のアンドゲート36には、符号ビットan の値“0”が
そのまま入力されるため、アンドゲート36からはロー
レベルの信号が出力される。したがって、符号ビットa
n の値が“0”である正のデータがデジタルアンプ10
に入力された場合には、2つのドライバ42、44の中
のドライバ42による制御動作のみが有効になって、負
荷90の一方の端子Aに接続されたトランジスタ52に
よるスイッチング動作のみが行われる。このため、図2
(C)に示すように、PCM−PWM変換部20から出
力されるパルス信号と同じ波形を有する正の動作電圧
(+Vcc)が負荷90の端子Aに印加される。また、符
号ビットan の値が“0”である場合には、この符号ビ
ットan の値をインバータ32によって反転したビット
データ“1”がドライバ48に入力され、ドライバ46
には符号ビットan の値“0”がそのまま入力されるた
め、2つのドライバ46、48の中のドライバ48によ
る制御動作のみが有効になって、負荷90の他方の端子
Bに接続されたトランジスタ58によるスイッチング動
作のみが行われる。このため、図2(F)に示すよう
に、負の動作電圧(−Vcc)が負荷90の他方の端子B
に印加される。
As shown in FIG. 2B, PCM-PWM
The conversion unit 20 generates and outputs a pulse signal having a duty ratio according to the value of (n-1) bits excluding the sign bit in the n-bit input data input to the digital amplifier 10. At this time, as shown in section in FIG. 2 (A), when the value of the sign bit a n is "0", the bit data "1" obtained by inverting the value of the sign bit a n by the inverter 32 Since the signal is input to the AND gate 34, the PCM-PWM conversion unit 2 outputs the signal from the AND gate 34.
The pulse signal input from 0 is output. Further, the other AND gate 36, the value "0" of the sign bit a n are input as a low-level signal is outputted from the AND gate 36. Therefore, the sign bit a
The positive data in which the value of n is “0” is
, Only the control operation by the driver 42 of the two drivers 42 and 44 becomes valid, and only the switching operation by the transistor 52 connected to one terminal A of the load 90 is performed. Therefore, FIG.
As shown in (C), a positive operating voltage (+ Vcc) having the same waveform as the pulse signal output from the PCM-PWM converter 20 is applied to the terminal A of the load 90. Further, when the value of the sign bit a n is "0", the bit data "1" obtained by inverting the value of the sign bit a n by the inverter 32 is input to the driver 48, the driver 46
Since the value "0" of the sign bit a n is inputted as it is, only the control operation by the driver 48 in the two drivers 46 and 48 are enabled, which is connected to the other terminal B of the load 90 Only the switching operation by the transistor 58 is performed. Therefore, as shown in FIG. 2F, the negative operating voltage (−Vcc) is applied to the other terminal B of the load 90.
Is applied to

【0030】また、図2(A)の区間に示すように、
符号ビットan の値が“1”である場合には、この符号
ビットan の値“1”がそのまま他方のアンドゲート3
6に入力されるため、アンドゲート36からはPCM−
PWM変換部20から入力されたパルス信号が出力され
る。また、一方のアンドゲート34には、符号ビットa
n の値をインバータ32により反転したビットデータ
“0”が入力されるため、アンドゲート34からはロー
レベルの信号が出力される。したがって、符号ビットa
n の値が“1”である負のデータがデジタルアンプ10
に入力された場合には、他方のドライバ44による制御
動作のみが有効になって、負荷90の他方の端子Bに接
続されたトランジスタ54によるスイッチング動作のみ
が行われる。このため、図2(D)に示すように、PC
M−PWM変換部20から出力されるパルス信号と同じ
波形を有する正の動作電圧(+Vcc)が負荷90の端子
Bに印加される。また、符号ビットan の値が“1”で
ある場合には、この符号ビットan の値がドライバ46
にそのまま入力され、ドライバ48には符号ビットa n
の値を反転したビットデータ“0”が入力されるため、
2つのドライバ46、48の中のドライバ46による制
御動作のみが有効になって、負荷90の一方の端子Aに
接続されたトランジスタ56によるスイッチング動作の
みが行われる。このため、図2(E)に示すように、負
の動作電圧(−Vcc)が負荷90の一方の端子Aに印加
される。
Further, as shown in the section of FIG.
Sign bit anIs "1", this code
Bit anOf the other AND gate 3 as it is
6 and the PCM-
The pulse signal input from the PWM conversion unit 20 is output
You. Further, one AND gate 34 has a sign bit a
nData obtained by inverting the value of
Since “0” is input, a low level is output from the AND gate 34.
A level signal is output. Therefore, the sign bit a
nIs negative data whose value is "1".
, The control by the other driver 44
Only the operation is enabled, and the other terminal B of the load 90 is connected.
Only the switching operation by the connected transistor 54
Is performed. For this reason, as shown in FIG.
Same as the pulse signal output from the M-PWM conversion unit 20
A positive operating voltage (+ Vcc) having a waveform is applied to the terminal of the load 90.
B is applied. Also, the sign bit anIs "1"
In some cases, this sign bit anOf the driver 46
, And the driver 48 supplies the sign bit a n
Is input, the bit data “0” obtained by inverting the value of
Control by the driver 46 of the two drivers 46 and 48
Only the control operation is enabled, and one terminal A of the load 90 is
Of the switching operation by the connected transistor 56
Is done. For this reason, as shown in FIG.
Operating voltage (-Vcc) is applied to one terminal A of the load 90.
Is done.

【0031】本実施形態のデジタルアンプ10において
は、正のデジタルデータが入力されると、符号ビットa
n を除く(n−1)ビットデータの内容に応じたデュー
ティ比を有するパルス信号がPCM−PWM変換部20
によって生成され、このパルス信号に応じてドライバ4
2による駆動動作が有効になって、トランジスタ52に
よるスイッチング動作が行われる。また、このとき符号
ビットan を反転したビットデータに応じてドライバ4
8による駆動動作が有効になって、トランジスタ58に
よるスイッチング動作が行われる。したがって、負荷9
0の一方の端子Aには所定のデューティ比を有する正の
動作電圧(+Vcc)が印加され、他方の端子Bには負の
動作電圧(−Vcc)が印加されるため、PCM−PWM
変換部20から出力されるパルス信号のデューティ比に
応じて、負荷90の両端の電位差が+2Vccとなるよう
に負荷90が駆動される。
In the digital amplifier 10 of this embodiment, when positive digital data is input, the sign bit a
A pulse signal having a duty ratio according to the content of (n-1) -bit data excluding n is converted to a PCM-PWM converter 20.
Generated by the driver 4 according to the pulse signal.
2 is activated, and the switching operation by the transistor 52 is performed. The driver 4 at this time according to the bit data obtained by inverting the sign bit a n
8 is activated, and the switching operation by the transistor 58 is performed. Therefore, load 9
0, a positive operating voltage (+ Vcc) having a predetermined duty ratio is applied to one terminal A, and a negative operating voltage (-Vcc) is applied to the other terminal B. Therefore, PCM-PWM
The load 90 is driven such that the potential difference between both ends of the load 90 becomes + 2Vcc according to the duty ratio of the pulse signal output from the converter 20.

【0032】反対に、負のデジタルデータが入力される
と、符号ビットan を除く(n−1)ビットデータの内
容に応じたデューティ比を有するパルス信号がPCM−
PWM変換部20によって生成され、このパルス信号に
応じてドライバ44による駆動動作が有効になって、ト
ランジスタ54によるスイッチング動作が行われる。ま
た、このとき符号ビットan に応じてドライバ46によ
る駆動動作が有効になって、トランジスタ56によるス
イッチング動作が行われる。したがって、負荷90の他
方の端子Bには所定のデューティ比を有する正の動作電
圧(+Vcc)が印加され、一方の端子Aには負の動作電
圧(−Vcc)が印加されるため、PCM−PWM変換部
20から出力されるパルス信号のデューティ比に応じ
て、負荷90の両端の電位差が−2Vccとなるように負
荷90が駆動される。
[0032] Conversely, a negative digital data is input, a pulse signal having a excluding the sign bit a n (n-1) a duty ratio corresponding to the contents of the bit data PCM-
Generated by the PWM converter 20, the driving operation by the driver 44 is enabled according to the pulse signal, and the switching operation by the transistor 54 is performed. At this time enabled the drive operation by the driver 46 in response to the sign bit a n, a switching operation by the transistor 56 is performed. Therefore, a positive operating voltage (+ Vcc) having a predetermined duty ratio is applied to the other terminal B of the load 90, and a negative operating voltage (-Vcc) is applied to one terminal A. The load 90 is driven according to the duty ratio of the pulse signal output from the PWM converter 20 so that the potential difference between both ends of the load 90 becomes -2Vcc.

【0033】このように、本実施形態のデジタルアンプ
10では、データが入力される1周期T内のスイッチン
グ速度は、その分解能が(n−1)ビットによって表現
される最大値(2n-1 −1)によって決まることから、
データのサンプリング周波数をfs、オーバーサンプリ
ングの倍数をmとすると、fs×m×(2n-1 −1)と
なり、従来のデジタルアンプにおける最大スイッチング
速度の約半分の値であって、スイッチング速度を下げる
ことができる。換言すれば、従来品と同じスイッチング
速度を維持する場合であっても、オーバーサンプリング
の倍数やデータのビット数を上げることができることに
なるため、デジタルアンプの高性能化を実現することが
できる。
As described above, in the digital amplifier 10 of the present embodiment, the switching speed in one cycle T to which data is input is the maximum value (2 n -1) whose resolution is represented by (n-1) bits. -1)
If the sampling frequency of data is fs and the multiple of oversampling is m, then fs × m × (2 n−1 −1), which is about half of the maximum switching speed of the conventional digital amplifier. Can be lowered. In other words, even when the same switching speed as that of the conventional product is maintained, the multiple of oversampling and the number of data bits can be increased, so that the performance of the digital amplifier can be improved.

【0034】また、本実施形態のデジタルアンプ10で
は、ドライバ42〜48は、それぞれ1対1に対応する
トランジスタ52〜58に対して独立に駆動電圧を印加
しており、この駆動電圧を0Vと+Vccの範囲内で、あ
るいは0Vと−Vccの範囲内で可変すればよいため、従
来のドライバによって生成する駆動電圧の可変範囲であ
る2Vccに比べると半分になっており、その分だけ駆動
電圧の歪みの発生を抑えることができる。また、駆動電
圧の可変範囲が半分になったために、駆動電圧の状態変
化(0Vと+Vccの間の状態変化あるいは0Vと−Vcc
の間の状態変化)に要する時間を短縮することができ
る。
In the digital amplifier 10 of the present embodiment, the drivers 42 to 48 independently apply a drive voltage to the transistors 52 to 58 corresponding to each other on a one-to-one basis. It is only necessary to change the driving voltage within the range of + Vcc or within the range of 0 V and -Vcc, so that the driving voltage is reduced by half compared to 2Vcc, which is the variable range of the driving voltage generated by the conventional driver. Generation of distortion can be suppressed. Further, since the variable range of the drive voltage has been reduced to half, the state change of the drive voltage (the state change between 0 V and + Vcc or 0V and -Vcc
).

【0035】〔第2の実施形態〕上述した第1の実施形
態では、符号ビットan を除く(n−1)ビットデータ
の内容に応じたデューティ比を有する駆動電圧を、負荷
90の2つの端子A、Bのそれぞれに選択的に印加する
ようにしたが、これらの駆動電圧を負荷90の一方の端
子AあるいはBのみに選択的に印加するようにしてもよ
い。
[0035] [Second Embodiment A first embodiment described above, excluding the sign bit a n a (n-1) driving voltage having a duty ratio corresponding to the contents of the bit data, the two load 90 Although the voltage is selectively applied to each of the terminals A and B, these drive voltages may be selectively applied to only one terminal A or B of the load 90.

【0036】図3は、第2の実施形態のデジタルアンプ
の構成を示す図である。図3に示したデジタルアンプ1
0aは、所定のデューティ比を有する駆動電圧を負荷9
0の一方の端子に選択的に印加するようにしたものであ
り、図1に示したデジタルアンプ10に比べて、スイッ
チング部50a内の各トランジスタ52〜58と4つの
ドライバ42〜48のそれぞれの接続方法が異なってい
る。
FIG. 3 is a diagram showing the configuration of the digital amplifier according to the second embodiment. Digital amplifier 1 shown in FIG.
0a is a driving voltage having a predetermined duty ratio
0 is selectively applied to one terminal of each of the transistors 52 to 58 and the four drivers 42 to 48 in the switching unit 50a as compared with the digital amplifier 10 shown in FIG. The connection method is different.

【0037】上述したPCM−PWM変換部20が制御
信号生成手段に、切替制御部30が第2の切替制御手段
に、ドライバ42、トランジスタ52が第5のスイッチ
ング手段に、ドライバ44、トランジスタ56が第6の
スイッチング手段に、ドライバ46、トランジスタ54
が第7のスイッチング手段に、ドライバ48、トランジ
スタ58が第8のスイッチング手段にそれぞれ対応す
る。
The above-described PCM-PWM conversion section 20 serves as control signal generation means, the switching control section 30 serves as second switching control means, the driver 42 and the transistor 52 serve as fifth switching means, and the driver 44 and transistor 56 serve as fifth switching means. The sixth switching means includes a driver 46, a transistor 54
Corresponds to the seventh switching means, and the driver 48 and the transistor 58 correspond to the eighth switching means, respectively.

【0038】具体的には、一方のアンドゲート34に接
続されたドライバ42の出力端子がトランジスタ52の
ゲートに接続されているとともに、他方のアンドゲート
36に接続されたドライバ44の出力端子がトランジス
タ56のゲートに接続されている。このため、符号ビッ
トan の値に応じて、負荷90の一方の端子Aに接続さ
れた2つのトランジスタ52、56のいずれか一方のみ
のスイッチング動作が有効になる。また、符号ビットa
n の値がそのまま入力されるドライバ46の出力端子が
トランジスタ54のゲートに接続されているとともに、
符号ビットanの値をインバータ32で反転したビット
データが入力されるドライバ48の出力端子がトランジ
スタ58のゲートに接続されている。このため、符号ビ
ットanの値に応じて、負荷90の他方の端子Bに接続
された2つのトランジスタ54、58のいずれか一方の
みのスイッチング動作が有効になる。このようなデジタ
ルアンプ10aを用いることによって、負荷90を駆動
するようにしてもよい。
Specifically, the output terminal of the driver 42 connected to one AND gate 34 is connected to the gate of the transistor 52, and the output terminal of the driver 44 connected to the other AND gate 36 is connected to the transistor It is connected to 56 gates. Therefore, according to the value of the sign bit a n, a switching operation of either one of the one two transistors connected to the terminal A of 52, 56 of the load 90 is enabled. Also, the sign bit a
The output terminal of the driver 46, to which the value of n is input as it is, is connected to the gate of the transistor 54.
Output terminal of the driver 48-bit data obtained by inverting the value of the sign bit a n in the inverter 32 is input is connected to the gate of the transistor 58. Therefore, according to the value of the sign bit a n, a switching operation of either one of the other two transistors connected to the terminal B 54, 58 of the load 90 is enabled. The load 90 may be driven by using such a digital amplifier 10a.

【0039】また、上述した各実施形態では、スイッチ
ング部50、50a内のトランジスタ56、58のそれ
ぞれに負の動作電圧(−Vcc)が印加される場合につい
て説明したが、この負の動作電圧を印加する代わりに、
これらのトランジスタ56、58のそれぞれをアース端
子に接続してグランド(GND)レベルに設定するよう
にしてもよい。この場合には、電源回路によって正の動
作電圧(+Vcc)のみを発生するだけでよいため、電源
回路のコストダウンを図ることができる。
In each of the above embodiments, the case where a negative operating voltage (-Vcc) is applied to each of the transistors 56 and 58 in the switching units 50 and 50a has been described. Instead of applying
Each of these transistors 56 and 58 may be connected to a ground terminal and set to a ground (GND) level. In this case, since only the positive operating voltage (+ Vcc) needs to be generated by the power supply circuit, the cost of the power supply circuit can be reduced.

【0040】〔第3の実施形態〕図4は、第3の実施形
態のデジタルアンプの構成を示す図である。図4に示し
たデジタルアンプ10bは、負荷90がスピーカ等のよ
うに誘導性負荷の場合にこの負荷90で発生する逆起電
力による歪みを除去する構成を追加したものであり、図
1に示したデジタルアンプ10に比べて、切替制御部3
0とドライバ46、48の間に歪除去制御部60を追加
した点が異なっている。
[Third Embodiment] FIG. 4 is a diagram showing a configuration of a digital amplifier according to a third embodiment. The digital amplifier 10b shown in FIG. 4 has a configuration in which, when the load 90 is an inductive load such as a speaker or the like, a configuration for removing distortion caused by back electromotive force generated in the load 90 is added. Switching control unit 3 compared to the digital amplifier 10
The difference is that a distortion removal control unit 60 is added between the driver 0 and the drivers 46 and 48.

【0041】歪除去制御部60は、負荷90の両端を所
定のタイミングで同電位に制御するものであり、2つの
信号判定部62、64、アンドゲート66、2つのオア
ゲート68、70を含んで構成されている。一方の信号
判定部62は、切替制御部30内のアンドゲート34か
ら出力されるパルス信号のローレベル部分を検出する。
このアンドゲート34からは、符号ビットan の値が
“0”のとき(例えば、正のデジタルデータがデジタル
アンプ10bに入力されたとき)に、符号ビットan
除く(n−1)ビットデータの内容に応じたデューティ
比を有するパルス信号が出力されるため、信号判定部6
2から出力される信号は、このパルス信号がローレベル
のときにハイレベルに、反対にこのパルス信号がハイレ
ベルのときにローレベルとなる。
The distortion removal control section 60 controls both ends of the load 90 to the same potential at a predetermined timing, and includes two signal determination sections 62 and 64, an AND gate 66, and two OR gates 68 and 70. It is configured. One signal determination unit 62 detects a low level portion of the pulse signal output from the AND gate 34 in the switching control unit 30.
From the AND gate 34, when the value of the sign bit a n is "0" (for example, when a positive digital data is input to the digital amplifier 10b), the excluding the sign bit a n (n-1) bit Since a pulse signal having a duty ratio according to the content of the data is output, the signal determination unit 6
The signal output from 2 is at a high level when the pulse signal is at a low level, and is at a low level when the pulse signal is at a high level.

【0042】他方の信号判定部64は、切替制御部30
内のアンドゲート36から出力されるパルス信号のロー
レベル部分を検出する。このアンドゲート36からは、
符号ビットan の値が“1”のとき(例えば、負のデジ
タルデータがデジタルアンプ10bに入力されたとき)
に、符号ビットan を除く(n−1)ビットデータの内
容に応じたデューティ比を有するパルス信号が出力され
るため、信号判定部64から出力される信号は、このパ
ルス信号がローレベルのときにハイレベルに、反対にこ
のパルス信号がハイレベルのときにローレベルとなる。
なお、上述したように、信号判定部62、64のそれぞ
れは、入力されるパルス信号の論理を反転する動作を行
っており、最も簡単にはインバータを用いて実現するこ
とができる。
The other signal judging section 64 includes the switching control section 30
The low level portion of the pulse signal output from the AND gate 36 is detected. From this AND gate 36,
When the value of the sign bit a n is "1" (e.g., when a negative digital data is input to the digital amplifier 10b)
In, the pulse signal having excluding the sign bit a n (n-1) a duty ratio corresponding to the contents of the bit data is output, the signal output from the signal determination unit 64, the pulse signal is at the low level When the pulse signal is at a high level, it is at a high level.
As described above, each of the signal determination units 62 and 64 performs an operation of inverting the logic of the input pulse signal, and can be most simply realized using an inverter.

【0043】アンドゲート66の2つの入力端子には、
上述した2つの信号判定部62、64のそれぞれの出力
信号が入力されている。また、2つのオアゲート68、
70のそれぞれにの一方の入力端子には、アンドゲート
66の出力信号が共通に入力されている。一方のオアゲ
ート68の他方の入力端子には、符号ビットan そのも
のが入力されており、他方のオアゲート70の他方の入
力端子には、符号ビットan の値をインバータ32で反
転したビットデータが入力されている。一方のオアゲー
ト68から出力される信号がドライバ46に、他方のオ
アゲート70から出力される信号がドライバ48にそれ
ぞれ入力されている。
The two input terminals of the AND gate 66 include:
The output signals of the two signal determination units 62 and 64 described above are input. Also, two OR gates 68,
The output signal of the AND gate 66 is commonly input to one input terminal of each of the gates 70. The other input terminal of one of the OR gate 68, as the sign bit a n are input to the other input terminal of the other of the OR gate 70, bit data obtained by inverting the value of the sign bit a n in the inverter 32 Has been entered. A signal output from one OR gate 68 is input to the driver 46, and a signal output from the other OR gate 70 is input to the driver 48.

【0044】上述した歪除去制御部60が第1の歪除去
制御手段に対応する。図5は、本実施形態のデジタルア
ンプ10bの動作状態を示すタイミング図であり、切替
制御部30および歪除去制御部60から出力される各信
号の波形が示されている。図5(A)は切替制御部30
内のアンドゲート34から出力されるパルス信号の波形
およびこのパルス信号に応じてドライバ42によって駆
動されるトランジスタ52の動作状態を示す。図5
(B)は切替制御部30内のアンドゲート36から出力
されるパルス信号の波形およびこのパルス信号に応じて
ドライバ44によって駆動されるトランジスタ54の動
作状態を示す。図5(C)は歪除去制御部60内のアン
ドゲート66から出力されるパルス信号の波形を示す。
図5(D)は符号ビットan の値をインバータ32で反
転した信号の波形を示す。図5(E)は一方のオアゲー
ト68から出力される信号の波形およびこの信号に応じ
てドライバ46によって駆動されるトランジスタ56の
動作状態を示す。図5(F)は符号ビットan の値に対
応する信号(インバータ32の入力信号)の波形を示
す。図5(G)は他方のオアゲート70から出力される
信号の波形およびこの信号に応じてドライバ48によっ
て駆動されるトランジスタ58の動作状態を示す。
The above-described distortion removal control section 60 corresponds to first distortion removal control means. FIG. 5 is a timing chart showing an operation state of the digital amplifier 10b of the present embodiment, and shows waveforms of signals output from the switching control unit 30 and the distortion removal control unit 60. FIG. 5A shows the switching control unit 30.
5 shows a waveform of a pulse signal output from the AND gate 34 and an operation state of the transistor 52 driven by the driver 42 according to the pulse signal. FIG.
(B) shows the waveform of the pulse signal output from the AND gate 36 in the switching control unit 30 and the operating state of the transistor 54 driven by the driver 44 according to the pulse signal. FIG. 5C shows the waveform of the pulse signal output from the AND gate 66 in the distortion removal control unit 60.
Figure 5 (D) shows the waveform of a signal obtained by inverting the value of the sign bit a n in the inverter 32. FIG. 5E shows a waveform of a signal output from one of the OR gates 68 and an operation state of the transistor 56 driven by the driver 46 in accordance with the signal. Figure 5 (F) shows a waveform of a signal corresponding to the value of the sign bit a n (the input signal of the inverter 32). FIG. 5G shows the waveform of the signal output from the other OR gate 70 and the operating state of the transistor 58 driven by the driver 48 in accordance with this signal.

【0045】正のデジタルデータが入力された場合の動
デジタルアンプ10bに正のデジタルデータ(符号ビッ
トan が“0”の場合)が入力された場合の動作状態
が、図5(A)〜図5(G)のそれぞれの前半部分に示
されている。
Operation when positive digital data is input
Operating state when a positive digital data to create a digital amplifier 10b (if the sign bit a n is "0") is input is shown in each of the first half of FIG. 5 (A) ~ FIG 5 (G) ing.

【0046】具体的には、デジタルアンプ10bに正の
デジタルデータが入力されると、符号ビットan を除く
(n−1)ビットデータの内容に応じたデューティ比を
有するパルス信号がドライバ42に入力され(図5
(A))、このパルス信号に応じてトランジスタ52に
よるスイッチング動作が行われる。また、オアゲート7
0の一方の入力端子にはハイレベルの信号が入力される
ため(図5(D))、このオアゲート70からはハイレ
ベルの信号が出力され(図5(G))、ドライバ48に
よって駆動されるトランジスタ58が継続的にオン状態
になる。したがって、負荷90は、端子B側に負の動作
電圧(−Vcc)が印加されるとともに、端子A側にパル
ス信号のハイレベルのタイミングに同期して正の動作電
圧(+Vcc)が印加される。
[0046] Specifically, when a positive digital data is input to the digital amplifier 10b, the pulse signal having excluding the sign bit a n (n-1) a duty ratio corresponding to the contents of the bit data to the driver 42 Input (Fig. 5
(A)), the switching operation by the transistor 52 is performed according to the pulse signal. Also, OR gate 7
Since a high-level signal is input to one input terminal of 0 (FIG. 5D), a high-level signal is output from the OR gate 70 (FIG. 5G) and driven by the driver 48. Transistor 58 is continuously turned on. Therefore, to the load 90, a negative operating voltage (-Vcc) is applied to the terminal B side, and a positive operating voltage (+ Vcc) is applied to the terminal A side in synchronization with the high-level timing of the pulse signal. .

【0047】ところで、本実施形態のデジタルアンプ1
0bでは、負荷90の端子A側に正の動作電圧が印加さ
れていない期間、例えば図5(A)の期間b、d、fに
対応してオアゲート68の出力信号がハイレベルになる
ため(図5(E))、このタイミングでドライバ46に
よってトランジスタ56がオン状態に制御される。この
ため、負荷90の端子A、Bに電位差+2Vccの駆動電
圧が印加されるタイミングを除く期間は、2つのトラン
ジスタ56、58がともにオン状態になって、負荷90
の端子A、Bがともに同電位の電源ラインに接続された
状態になる。したがって、正の動作電圧を印加するため
にトランジスタ52をオンオフ制御したときに負荷90
に発生する逆起電力を放出することができ、デジタルア
ンプ10bの出力信号に生じる歪を除去することが可能
になる。
By the way, the digital amplifier 1 of this embodiment
At 0b, the output signal of the OR gate 68 goes high in response to a period during which a positive operating voltage is not applied to the terminal A of the load 90, for example, periods b, d, and f in FIG. As shown in FIG. 5E, at this timing, the driver 56 controls the transistor 56 to be turned on. Therefore, during a period excluding the timing when the driving voltage of the potential difference +2 Vcc is applied to the terminals A and B of the load 90, both the transistors 56 and 58 are turned on, and the load 90 is turned off.
Terminals A and B are both connected to the same potential power supply line. Therefore, when the transistor 52 is turned on / off to apply a positive operating voltage, the load 90
Can be released, and distortion generated in the output signal of the digital amplifier 10b can be removed.

【0048】負のデジタルデータが入力された場合の動
同様に、デジタルアンプ10bに負のデジタルデータ
(符号ビットan が“1”の場合)が入力された場合の
動作状態が、図5(A)〜図5(G)のそれぞれの後半
部分に示されている。
Operation when negative digital data is input
Create Likewise, each of the second half of the negative digital data to the digital amplifier 10b (if the sign bit a n is "1") is the operation state when it is entered, FIG 5 (A) ~ FIG 5 (G) Is shown in

【0049】具体的には、デジタルアンプ10bに負の
デジタルデータが入力されると、符号ビットan を除く
(n−1)ビットデータの内容に応じたデューティ比を
有するパルス信号がドライバ44に入力され(図5
(B))、このパルス信号に応じてトランジスタ54に
よるスイッチング動作が行われる。また、オアゲート6
8の一方の入力端子にはハイレベルの信号が入力される
ため(図5(F))、このオアゲート68からはハイレ
ベルの信号が出力され(図5(E))、ドライバ46に
よって駆動されるトランジスタ56が継続的にオン状態
になる。したがって、負荷90は、端子A側に負の動作
電圧(−Vcc)が印加されるとともに、端子B側にパル
ス信号のハイレベルのタイミングに同期して正の動作電
圧(+Vcc)が印加される。
[0049] More specifically, a negative digital data is input to the digital amplifier 10b, the pulse signal having excluding the sign bit a n (n-1) a duty ratio corresponding to the contents of the bit data to the driver 44 Input (Fig. 5
(B)), the switching operation by the transistor 54 is performed according to the pulse signal. Also, OR gate 6
Since a high-level signal is input to one of the input terminals 8 (FIG. 5 (F)), a high-level signal is output from the OR gate 68 (FIG. 5 (E)) and driven by the driver 46. Transistor 56 is continuously turned on. Therefore, to the load 90, a negative operating voltage (-Vcc) is applied to the terminal A and a positive operating voltage (+ Vcc) is applied to the terminal B in synchronization with the high-level timing of the pulse signal. .

【0050】本実施形態のデジタルアンプ10bでは、
負荷90の端子B側に正の動作電圧が印加されていない
期間、例えば図5(B)の期間h、j、mに対応してオ
アゲート70の出力信号がハイレベルになるため(図5
(G))、このタイミングでドライバ48によってトラ
ンジスタ58がオン状態に制御される。このため、負荷
90の端子A、Bに電位差+2Vccの駆動電圧が印加さ
れるタイミングを除く期間は、2つのトランジスタ5
6、58がともにオン状態になって、負荷90の端子
A、Bがともに同電位の電源ラインに接続された状態に
なる。したがって、正の動作電圧を印加するためにトラ
ンジスタ54をオンオフ制御したときに負荷90に発生
する逆起電力を放出することができ、デジタルアンプ1
0bの出力信号に生じる歪を除去することが可能にな
る。
In the digital amplifier 10b of the present embodiment,
Since the output signal of the OR gate 70 goes to a high level during a period in which a positive operating voltage is not applied to the terminal B side of the load 90, for example, periods h, j, and m in FIG.
(G) At this timing, the driver 58 controls the transistor 58 to be turned on. Therefore, during the period excluding the timing when the driving voltage of the potential difference +2 Vcc is applied to the terminals A and B of the load 90, the two transistors 5
6 and 58 are both turned on, so that the terminals A and B of the load 90 are both connected to the same potential power supply line. Therefore, the back electromotive force generated in the load 90 when the transistor 54 is turned on / off to apply a positive operating voltage can be released, and the digital amplifier 1
It is possible to remove distortion generated in the output signal of 0b.

【0051】なお、上述した説明では、デジタルアンプ
10bに正あるいは負のデジタルデータが入力された場
合を考えたが、0レベルの信号が入力された場合にもト
ランジスタ56、58がともにオン状態になるため、こ
のときに負荷90に逆起電力が発生している場合にはこ
の逆起電力が放出され、出力信号の歪を除去することが
できる。
In the above description, the case where positive or negative digital data is input to the digital amplifier 10b is considered. However, even when a 0 level signal is input, both the transistors 56 and 58 are turned on. Therefore, if a back electromotive force is generated in the load 90 at this time, the back electromotive force is released, and distortion of the output signal can be removed.

【0052】また、上述した実施形態のデジタルアンプ
10bは、基本的には図1に示したデジタルアンプ10
に歪除去制御部60を追加した構成を有しているが、同
じように図3に示したデジタルアンプ10aに歪除去制
御部60を追加することにより、出力信号の歪みを除去
するようにしてもよい。但し、この場合は、歪除去制御
部60内の一方のオアゲート68を図3に示したドライ
バ44の前段に挿入するとともに、他方のオアゲート7
0をドライバ42の前段に挿入する必要がある。この場
合の歪除去制御部60が第2の歪除去制御手段に対応す
る。
The digital amplifier 10b of the above-described embodiment is basically the same as the digital amplifier 10b shown in FIG.
Has a configuration in which a distortion removal control unit 60 is added to the digital amplifier 10a. Similarly, the distortion removal control unit 60 is added to the digital amplifier 10a shown in FIG. Is also good. However, in this case, one of the OR gates 68 in the distortion removal control unit 60 is inserted before the driver 44 shown in FIG.
0 must be inserted before the driver 42. The distortion removal controller 60 in this case corresponds to a second distortion removal controller.

【0053】〔第4の実施形態〕図6は、第4の実施形
態のデジタルアンプの構成を示す図である。図6に示し
たデジタルアンプ10cは、負荷90の端子Bを接地し
て端子A側のみに駆動電圧を印加するようにしたもので
あり、シングルエンド・プッシュプル回路と称されてい
る。
[Fourth Embodiment] FIG. 6 is a diagram showing a configuration of a digital amplifier according to a fourth embodiment. The digital amplifier 10c shown in FIG. 6 is configured such that the terminal B of the load 90 is grounded and a drive voltage is applied only to the terminal A, and is called a single-end push-pull circuit.

【0054】図6に示す本実施形態のデジタルアンプ1
0cは、PCM−PWM変換部20、切替制御部30
a、ドライバ42、44、スイッチング部50a、歪除
去制御部80を含んで構成されている。図1に示したデ
ジタルアンプ10と共通の構成については同じ符号が付
されており、その詳細な説明は省略する。
The digital amplifier 1 of the present embodiment shown in FIG.
0c is the PCM-PWM conversion unit 20, the switching control unit 30
a, drivers 42 and 44, a switching unit 50a, and a distortion removal control unit 80. The same components as those of the digital amplifier 10 shown in FIG. 1 are denoted by the same reference numerals, and a detailed description thereof will be omitted.

【0055】切替制御部30aは、PCM−PWM変換
部20から出力されるパルス信号が入力されており、符
号ビットan の値に応じて、このパルス信号の出力先と
なるドライバ42、44を切り替える。この切替制御部
30aは、図1に示した切替制御部30と基本的に同じ
構成を有しており、本実施形態ではドライバ46、48
が使用されていないためにこれらとの間の接続線が削除
されている点が異なっている。
[0055] Switching control unit 30a is inputted pulse signal output from the PCM-PWM conversion unit 20, in accordance with the value of the sign bit a n, the output destination becomes driver 42 of the pulse signal Switch. The switching control unit 30a has basically the same configuration as the switching control unit 30 shown in FIG. 1, and in the present embodiment, the drivers 46 and 48
The difference is that the connection lines between them are deleted because they are not used.

【0056】スイッチング部50aは、2つのトランジ
スタ52、56を含んで構成されている。一方のトラン
ジスタ52は、正の動作電圧(+Vcc)を負荷90の端
子Aに選択的に印加するスイッチング動作を行う。ま
た、他方のトランジスタ56は、負の動作電圧(−Vc
c)を負荷90の端子Aに選択的に印加するスイッチン
グ動作を行う。
The switching section 50a includes two transistors 52 and 56. One transistor 52 performs a switching operation of selectively applying a positive operating voltage (+ Vcc) to the terminal A of the load 90. The other transistor 56 has a negative operating voltage (−Vc
c) is selectively applied to the terminal A of the load 90.

【0057】歪除去制御部80は、負荷90の端子Aを
所定のタイミングで接地する制御を行うものであり、ノ
アゲート82、ドライバ84、トランジスタ86を含ん
で構成されている。ノアゲート82は、切替制御部30
a内の2つのアンドゲート34、36の出力がともにロ
ーレベルのときにハイレベルの信号を出力する。ドライ
バ84は、このノアゲート82の出力信号に応じてトラ
ンジスタ86を駆動する。トランジスタ86は、負荷9
0の端子Aを選択的に接地する。このトランジスタ86
は、ノアゲート82の出力がハイレベルのときにドライ
バ84によってオン状態に制御され、負荷90の端子A
を接地する。
The distortion removal control section 80 controls to ground the terminal A of the load 90 at a predetermined timing, and includes a NOR gate 82, a driver 84, and a transistor 86. The NOR gate 82 is connected to the switching control unit 30.
A high level signal is output when the outputs of the two AND gates 34 and 36 in a are both low level. The driver 84 drives the transistor 86 according to the output signal of the NOR gate 82. The transistor 86 is connected to the load 9
0 terminal A is selectively grounded. This transistor 86
Is controlled to be on by the driver 84 when the output of the NOR gate 82 is at a high level.
To ground.

【0058】上述したPCM−PWM変換部20が制御
信号生成手段に、切替制御部30aが第3の切替制御手
段に、ドライバ42、トランジスタ52が第9のスイッ
チング手段に、ドライバ44、トランジスタ56が第1
0のスイッチング手段に、歪除去制御部80が第3の歪
除去制御手段にそれぞれ対応する。
The above-described PCM-PWM conversion section 20 serves as control signal generation means, the switching control section 30a serves as third switching control means, the driver 42 and the transistor 52 serve as ninth switching means, and the driver 44 and transistor 56 serve as ninth switching means. First
The distortion removal control unit 80 corresponds to the switching means of 0 and the third distortion removal control means, respectively.

【0059】本実施形態のデジタルアンプ10cはこの
ような構成を有しており、次にその動作を説明する。正のデジタルデータが入力された場合の動作 デジタルアンプ10cに正のデジタルデータ(符号ビッ
トan が“0”の場合)が入力されると、符号ビットa
n を除く(n−1)ビットデータの内容に応じたデュー
ティ比を有するパルス信号が切替制御部30a内のアン
ドゲート34からドライバ42に入力され、このパルス
信号に応じてトランジスタ52によるスイッチング動作
が行われる。このとき、他方のトランジスタ56はオフ
状態に制御されるため、負荷90の端子Aには、正の動
作電圧(+Vcc)が選択的に印加される。
The digital amplifier 10c of this embodiment has such a configuration, and the operation will be described next. When a positive digital data to the operating digital amplifier 10c when the positive digital data is input (sign bit a n is "0") is input, the code bits a
pulse signal having a except n (n-1) a duty ratio corresponding to the contents of the bit data is input from the AND gate 34 in the switching control unit 30a to the driver 42, the switching operation of the transistor 52 in response to the pulse signal Done. At this time, since the other transistor 56 is controlled to be in the off state, the positive operating voltage (+ Vcc) is selectively applied to the terminal A of the load 90.

【0060】ところで、本実施形態のデジタルアンプ1
0cでは、負荷90の端子Aに正の動作電圧が印加され
ていない期間には、歪除去制御部80内のトランジスタ
86がオン状態に制御される。このため、負荷90の2
つの端子A、Bが同じ電位になって、負荷90の端子A
に正の動作電圧を選択的に印加する際に負荷90に発生
する逆起電力は、負荷90の内部に蓄積されることなく
放出されるため、デジタルアンプ10cの出力信号に生
じる歪みを除去することが可能になる。
Incidentally, the digital amplifier 1 of the present embodiment
At 0 c, the transistor 86 in the distortion removal control unit 80 is turned on during a period in which a positive operating voltage is not applied to the terminal A of the load 90. Therefore, the load 90-2
The two terminals A and B become the same potential and the terminal A of the load 90
The back electromotive force generated in the load 90 when a positive operating voltage is selectively applied to the load 90 is discharged without being stored inside the load 90, and thus, the distortion generated in the output signal of the digital amplifier 10c is removed. It becomes possible.

【0061】負のデジタルデータが入力された場合の動
同様に、デジタルアンプ10cに負のデジタルデータ
(符号ビットan が“1”の場合)が入力されると、符
号ビットan を除く(n−1)ビットデータの内容に応
じたデューティ比を有するパルス信号が切替制御部30
a内のアンドゲート36からドライバ44に入力され、
このパルス信号に応じてトランジスタ56によるスイッ
チング動作が行われる。このとき、他方のトランジスタ
52はオフ状態に制御されるため、負荷90の端子Aに
は、負の動作電圧(−Vcc)が選択的に印加される。
Operation when negative digital data is input
Work Similarly, a negative digital data to the digital amplifier 10c (if the sign bit a n is "1") is input, excluding the sign bit a n (n-1) a duty ratio corresponding to the contents of the bit data The pulse signal having
is input to the driver 44 from the AND gate 36 in FIG.
The switching operation by the transistor 56 is performed according to the pulse signal. At this time, since the other transistor 52 is turned off, a negative operating voltage (-Vcc) is selectively applied to the terminal A of the load 90.

【0062】本実施形態のデジタルアンプ10cでは、
負荷90の端子Aに負の動作電圧が印加されていない期
間には、歪除去制御部80内のトランジスタ86がオン
状態に制御される。このように、負荷90の端子Aに負
の動作電圧を選択的に印加する際に負荷90に発生する
逆起電力は、負荷90の内部に蓄積されることなく放出
されるため、デジタルアンプ10cの出力信号に生じる
歪みを除去することが可能になる。
In the digital amplifier 10c of the present embodiment,
During a period in which a negative operating voltage is not applied to the terminal A of the load 90, the transistor 86 in the distortion removal controller 80 is controlled to be on. As described above, the counter electromotive force generated in the load 90 when the negative operating voltage is selectively applied to the terminal A of the load 90 is discharged without being stored inside the load 90, and thus the digital amplifier 10c , It is possible to remove the distortion generated in the output signal.

【0063】なお、上述した説明では、デジタルアンプ
10cに正あるいは負のデジタルデータが入力された場
合を考えたが、0レベルの信号が入力された場合にもト
ランジスタ86がオン状態になるため、このときに負荷
90に逆起電力が発生している場合にはこの逆起電力が
放出され、出力信号の歪を除去することができる。
In the above description, a case is considered in which positive or negative digital data is input to the digital amplifier 10c. However, even when a 0 level signal is input, the transistor 86 is turned on. At this time, if the back electromotive force is generated in the load 90, the back electromotive force is released, and the distortion of the output signal can be removed.

【0064】また、本実施形態のデジタルアンプ10c
のスイッチング速度は上述した第1の実施形態のデジタ
ルアンプ10等と同じであり、スイッチング速度を下げ
ることが可能になる。すなわち、データが入力される1
周期T内のスイッチング速度は、その分解能が(n−
1)ビットによって表現される最大値(2n-1 −1)に
よって決まることから、データのサンプリング周波数を
fs、オーバーサンプリングの倍数をmとすると、fs
×m×(2n-1 −1)となり、従来のデジタルアンプに
おける最大スイッチング速度の約半分の値であって、ス
イッチング速度を下げることができる。また、従来品と
同じスイッチング速度を維持する場合であっても、オー
バーサンプリングの倍数やデータのビット数を上げるこ
とができることになるため、デジタルアンプの高性能化
を実現することができる。
The digital amplifier 10c of the present embodiment
The switching speed is the same as that of the above-described digital amplifier 10 of the first embodiment, and the switching speed can be reduced. That is, data is input 1
The switching speed within the period T is such that its resolution is (n-
1) Since it is determined by the maximum value (2 n−1 −1) represented by bits, if the sampling frequency of data is fs and the multiple of oversampling is m, fs
× m × (2 n−1 −1), which is about half the maximum switching speed of the conventional digital amplifier, and the switching speed can be reduced. Further, even when the same switching speed as that of the conventional product is maintained, the multiple of oversampling and the number of data bits can be increased, so that the performance of the digital amplifier can be improved.

【0065】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内において種々の変
形実施が可能である。例えば、上述した実施形態では、
入力されるnビットデータの最上位ビットが符号ビット
である場合を説明したが、入力データのフォーマットに
よっては他のビット位置に符号ビットが含まれている場
合があるが、このような場合にはこの最上位ビット以外
に含まれる符号ビットを切替制御部30等に入力すれば
よい。
The present invention is not limited to the above embodiment, and various modifications can be made within the scope of the present invention. For example, in the embodiment described above,
The case where the most significant bit of the input n-bit data is a sign bit has been described. Depending on the format of the input data, a sign bit may be included in another bit position. In such a case, It is sufficient that the sign bit included in the bits other than the most significant bit is input to the switching control unit 30 or the like.

【0066】[0066]

【発明の効果】上述したように、本発明によれば、符号
ビットを除くデジタルデータの値に対応して2つのスイ
ッチング手段を制御する制御信号が生成されるため、符
号ビットを含むデジタルデータの全体を考慮してデュー
ティ比が設定される場合に比べて、デューティ比を設定
する分解能が約半分になり、スイッチング速度の低減が
可能になる。また、負荷の2つの駆動用端子のそれぞれ
に同時に印加される2つの動作電圧は、生成動作が独立
に制御されているため、それぞれの生成動作に必要な駆
動電圧として従来のように正の動作電圧と負の動作電圧
を交互に発生する必要がなく、この駆動電圧の変動範囲
を小さくすることができ、駆動電圧波形の歪みの発生を
防止するとともに、スイッチング速度の高速化の妨げに
なることを防止することが可能になる。
As described above, according to the present invention, a control signal for controlling the two switching means is generated in accordance with the value of the digital data excluding the sign bit. Compared with the case where the duty ratio is set in consideration of the whole, the resolution for setting the duty ratio is reduced to about half, and the switching speed can be reduced. In addition, the two operating voltages applied simultaneously to the two drive terminals of the load are independently controlled in the generation operation, so that the two operation voltages required for the respective generation operations are positive operation voltages as in the related art. It is not necessary to alternately generate a voltage and a negative operating voltage, so that the fluctuation range of the driving voltage can be reduced, preventing the generation of distortion of the driving voltage waveform and hindering an increase in switching speed. Can be prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図1】第1の実施形態のデジタルアンプの構成を示す
図である。
FIG. 1 is a diagram illustrating a configuration of a digital amplifier according to a first embodiment.

【図2】図1に示したデジタルアンプの動作状態を示す
タイミング図である。
FIG. 2 is a timing chart showing an operation state of the digital amplifier shown in FIG.

【図3】第2の実施形態のデジタルアンプの構成を示す
図である。
FIG. 3 is a diagram illustrating a configuration of a digital amplifier according to a second embodiment.

【図4】第3の実施形態のデジタルアンプの構成を示す
図である。
FIG. 4 is a diagram illustrating a configuration of a digital amplifier according to a third embodiment.

【図5】図4に示したデジタルアンプの動作状態を示す
タイミング図である。
FIG. 5 is a timing chart showing an operation state of the digital amplifier shown in FIG.

【図6】第4の実施形態のデジタルアンプの構成を示す
図である。
FIG. 6 is a diagram illustrating a configuration of a digital amplifier according to a fourth embodiment.

【図7】従来のデジタルアンプの構成を示す図である。FIG. 7 is a diagram illustrating a configuration of a conventional digital amplifier.

【図8】図7に示したデジタルアンプの動作状態を示す
タイミング図である。
FIG. 8 is a timing chart showing an operation state of the digital amplifier shown in FIG. 7;

【図9】従来のデジタルアンプに含まれるドライバによ
って各トランジスタのゲートに印加する駆動電圧の波形
を示す図である。
FIG. 9 is a diagram showing a waveform of a driving voltage applied to the gate of each transistor by a driver included in a conventional digital amplifier.

【符号の説明】[Explanation of symbols]

10 デジタルアンプ 20 PCM−PWM変換部 30 切替制御部 32 インバータ 34、36 アンドゲート 42、44、46、48 ドライバ 50 スイッチング部 52、54、56、58 トランジスタ 90 負荷 DESCRIPTION OF SYMBOLS 10 Digital amplifier 20 PCM-PWM conversion part 30 Switching control part 32 Inverter 34, 36 AND gate 42, 44, 46, 48 Driver 50 Switching part 52, 54, 56, 58 Transistor 90 Load

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 符号ビットが含まれるデジタルデータが
入力され、前記符号ビットを除く前記デジタルデータの
値に対応するデューティ比を有する制御信号を生成する
制御信号生成手段と、 前記制御信号のデューティ比に応じたスイッチング動作
を行うことにより、所定の負荷の2つの駆動用端子のそ
れぞれに印加される同極性の第1および第2の動作電圧
を発生する第1および第2のスイッチング手段と、 前記符号ビットの値に応じたスイッチング動作を行うこ
とにより、前記第1および第2の動作電圧と反対の極性
を有し、前記2つの駆動用端子のそれぞれに印加される
第3および第4の動作電圧を発生する第3および第4の
スイッチング手段と、 前記2つの駆動用端子の一方に前記第1および第2の動
作電圧のいずれか一方を選択的に印加するとともに、他
方に前記第3および第4の動作電圧のいずれか一方を選
択的に印加する制御を前記符号ビットの値に応じて行う
第1の切替制御手段と、 を備えることを特徴とするデジタルアンプ。
1. A control signal generating means for receiving digital data including a sign bit and generating a control signal having a duty ratio corresponding to a value of the digital data excluding the sign bit, and a duty ratio of the control signal. A first and a second switching means for generating first and second operating voltages of the same polarity applied to two driving terminals of a predetermined load by performing a switching operation in accordance with By performing the switching operation according to the value of the sign bit, the third and fourth operations having polarities opposite to the first and second operating voltages and applied to the two driving terminals, respectively. Third and fourth switching means for generating a voltage; and selectively applying one of the first and second operating voltages to one of the two driving terminals. And first switching control means for performing control for selectively applying one of the third and fourth operating voltages to the other in accordance with the value of the sign bit. Digital amplifier.
【請求項2】 請求項1において、 前記第1および第2の動作電圧がともに前記駆動用端子
に印加されていないときに、前記第3および第4のスイ
ッチング手段を同時にオン状態に制御する第1の歪除去
制御手段をさらに備えることを特徴とするデジタルアン
プ。
2. The method according to claim 1, wherein when the first and second operating voltages are not applied to the driving terminal, the third and fourth switching units are simultaneously turned on. A digital amplifier, further comprising: a distortion removal control unit.
【請求項3】 符号ビットが含まれるデジタルデータが
入力され、前記符号ビットを除く前記デジタルデータの
値に対応するデューティ比を有する制御信号を生成する
制御信号生成手段と、 前記制御信号のデューティ比に応じたスイッチング動作
を行うことにより、所定の負荷の2つの駆動用端子の一
方に印加される異極性の第5および第6の動作電圧を発
生する第5および第6のスイッチング手段と、 前記符号ビットの値に応じたスイッチング動作を行うこ
とにより、前記2つの駆動用端子の他方に印加される異
極性の第7および第8の動作電圧を発生する第7および
第8のスイッチング手段と、 前記2つの駆動用端子の一方に前記第5および第6の動
作電圧のいずれか一方を選択的に印加するとともに、他
方に前記一方に印加される動作電圧とは極性が異なる前
記第7および第8の動作電圧のいずれか一方を選択的に
印加する制御を、前記符号ビットの値に応じて行う第2
の切替制御手段と、 を備えることを特徴とするデジタルアンプ。
3. A control signal generating means for receiving digital data including a sign bit and generating a control signal having a duty ratio corresponding to a value of the digital data excluding the sign bit, and a duty ratio of the control signal. 5th and 6th switching means for generating fifth and sixth operating voltages of different polarities applied to one of two driving terminals of a predetermined load by performing a switching operation in accordance with Seventh and eighth switching means for performing switching operations in accordance with the value of the sign bit to generate seventh and eighth operating voltages of different polarities applied to the other of the two driving terminals; An operation in which one of the fifth and sixth operating voltages is selectively applied to one of the two driving terminals and the other is applied to the one of the two driving terminals. A second control for selectively applying one of the seventh and eighth operating voltages having a polarity different from the voltage in accordance with the value of the sign bit;
And a switching control unit.
【請求項4】 請求項3において、 前記第2の切替制御手段によって、前記2つの駆動用端
子の一方に、前記第5および第6の動作電圧のいずれか
一方が前記制御信号のデューティ比に対応して間欠的に
印加されている場合に、この動作電圧が印加されないタ
イミングで、前記第5および第6の動作電圧のいずれか
他方を印加する第2の歪除去制御手段をさらに備えるこ
とを特徴とするデジタルアンプ。
4. The control circuit according to claim 3, wherein one of the fifth and sixth operating voltages is supplied to one of the two driving terminals by a duty ratio of the control signal by the second switching control means. A second distortion removal control unit that applies one of the fifth and sixth operating voltages at a timing when the operating voltage is not applied when the voltage is correspondingly intermittently applied. Features a digital amplifier.
【請求項5】 符号ビットが含まれるデジタルデータが
入力され、前記符号ビットを除く前記デジタルデータの
値に対応するデューティ比を有する制御信号を生成する
制御信号生成手段と、 前記制御信号のデューティ比に応じたスイッチング動作
を行うことにより、2つの駆動用端子の一方に印加され
る異極性の第9および第10の動作電圧を発生する第9
および第10のスイッチング手段と、 前記符号ビットの値に応じて、前記2つの駆動用端子の
一方に前記第9および第10の動作電圧のいずれか一方
を選択的に印加する第3の切替制御手段と、 前記第9および第10の動作電圧がともに前記2つの駆
動用端子の一方に印加されていないときに、前記2つの
駆動用端子の電位を同じに設定する第3の歪除去制御手
段と、 を備えることを特徴とするデジタルアンプ。
5. A control signal generating means for receiving digital data including a sign bit and generating a control signal having a duty ratio corresponding to a value of the digital data excluding the sign bit, and a duty ratio of the control signal. The ninth and tenth operating voltages having different polarities applied to one of the two driving terminals by performing the switching operation according to
And tenth switching means, and third switching control for selectively applying one of the ninth and tenth operating voltages to one of the two driving terminals according to the value of the sign bit. Means for setting the potentials of the two driving terminals to be the same when the ninth and tenth operating voltages are not applied to one of the two driving terminals. A digital amplifier, comprising:
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