JP2001291862A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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JP2001291862A
JP2001291862A JP2000104953A JP2000104953A JP2001291862A JP 2001291862 A JP2001291862 A JP 2001291862A JP 2000104953 A JP2000104953 A JP 2000104953A JP 2000104953 A JP2000104953 A JP 2000104953A JP 2001291862 A JP2001291862 A JP 2001291862A
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JP
Japan
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film
silicon substrate
forming
semiconductor substrate
impurity ions
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JP2000104953A
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Toshihiko Higuchi
俊彦 樋口
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Seiko Epson Corp
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Abstract

PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor which suppresses the short channel effect by forming a shallow impurity diffusion layer. SOLUTION: This method for manufacturing a semiconductor device comprises a step of forming a gate oxide film 5 on a silicon substrate 1, a step of forming a gate electrode 7 on the gate oxide film 5, a step of removing any insulating film on the surface of the silicon substrate 1 in the source/drain region and exposing the surface of the silicon substrate 1 in the source/drain area, a step of implanting impurity ions into the relatively shallow region of the silicon substrate 1 with the gate electrode 7 as a mask, a step of forming a cap film 15 for preventing outward diffusion on the exposed silicon substrate 1, and a step of carrying out heat treatment for activating the impurity ions implanted into the silicon substrate 1.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特に、短チャネル効果を抑制した半導体
装置の製造方法に関する。
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which a short channel effect is suppressed.

【0002】[0002]

【従来の技術】図5は、従来の半導体装置の製造方法を
説明するための断面図である。まず、シリコン基板10
1に素子分離のためのLOCOS酸化膜103を形成し
た後、LOCOS酸化膜103の相互間のシリコン基板
101上に熱酸化法によりゲート酸化膜105を形成す
る。次に、このゲート酸化膜105上にゲート長が0.
13〜0.18μm程度のゲート電極107を形成す
る。この後、ゲート電極107をマスクとして不純物イ
オン(図示せず)をシリコン基板101に注入し、この
シリコン基板101に熱処理を施す。これにより、シリ
コン基板101にエクステンション領域の拡散層110
が形成される。
2. Description of the Related Art FIG. 5 is a cross-sectional view for explaining a conventional method for manufacturing a semiconductor device. First, the silicon substrate 10
After forming a LOCOS oxide film 103 for element isolation in 1, a gate oxide film 105 is formed on the silicon substrate 101 between the LOCOS oxide films 103 by a thermal oxidation method. Next, the gate length is set to 0.
The gate electrode 107 having a thickness of about 13 to 0.18 μm is formed. Thereafter, impurity ions (not shown) are implanted into the silicon substrate 101 using the gate electrode 107 as a mask, and the silicon substrate 101 is subjected to a heat treatment. As a result, the diffusion layer 110 in the extension region is formed on the silicon substrate 101.
Is formed.

【0003】次に、ゲート電極107を含む全面上にS
iO2膜を堆積し、このSiO2膜をエッチバックするこ
とにより、ゲート電極107の側壁にサイドウオール1
11aを形成する。そして、さらにシリコン基板101
表面の酸化膜を除去する。
[0005] Next, S is formed on the entire surface including the gate electrode 107.
By depositing an iO 2 film and etching back the SiO 2 film, a sidewall 1 is formed on the side wall of the gate electrode 107.
11a is formed. And further, the silicon substrate 101
The oxide film on the surface is removed.

【0004】この後、ゲート電極107、サイドウオー
ル111a及びLOCOS酸化膜103をマスクとして
比較的に低い加速エネルギーでシリコン基板101の浅
い領域に不純物イオン113を注入する。
Thereafter, impurity ions 113 are implanted into a shallow region of the silicon substrate 101 with relatively low acceleration energy using the gate electrode 107, the sidewalls 111a, and the LOCOS oxide film 103 as a mask.

【0005】次に、シリコン基板101に低温で短時間
のアニールを施し、不純物イオン113を活性化するこ
とにより、シリコン基板101には深さが浅いソース/
ドレイン領域の拡散層(図示せず)が形成される。
Next, the silicon substrate 101 is annealed for a short time at a low temperature to activate the impurity ions 113, so that the silicon substrate 101 has a shallow source / source.
A diffusion layer (not shown) for the drain region is formed.

【0006】[0006]

【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、ゲート長が0.13〜0.
18μm程度の微細なMOSFETを形成するため、シ
リコン基板表面のSiO 2膜を除去した状態(シリコン
基板表面が露出した状態)で、より低い加速エネルギー
でシリコン基板101の浅い領域に不純物イオン113
を注入し、アニールを施している。このように浅い領域
に不純物イオンを注入するのは短チャネル効果を考慮し
たものである。
By the way, the above conventional art
In the method of manufacturing a semiconductor device, the gate length is 0.13 to 0.1.
In order to form a fine MOSFET of about 18 μm,
SiO on the surface of the recon substrate TwoFilm removed (silicon
Lower acceleration energy with the substrate surface exposed)
Impurity ions 113 in a shallow region of the silicon substrate 101
And annealed. Such a shallow area
Implanting impurity ions into the
It is a thing.

【0007】しかし、上記のようにシリコン基板表面が
露出した状態で不純物活性化のためのアニールを施す
と、不純物イオン113がシリコン基板表面から外向拡
散(OutDiffusion)してしまうことがある。その結果、拡
散層の不純物濃度が低下してしまい、短チャネル効果を
十分に抑えることができない。
However, if annealing for activating impurities is performed with the surface of the silicon substrate exposed as described above, the impurity ions 113 may diffuse outward from the surface of the silicon substrate (OutDiffusion). As a result, the impurity concentration of the diffusion layer decreases, and the short channel effect cannot be sufficiently suppressed.

【0008】一方、シリコン基板表面の酸化膜を除去せ
ず該表面に酸化膜を形成したままの状態で、低い加速エ
ネルギーでシリコン基板に不純物をイオン注入すると、
不純物イオンが酸化膜で遮られ、シリコン基板まで不純
物イオンが届かない。また、イオン注入のエネルギーを
高めにすると、シリコン基板には不純物イオンが届く
が、深さの浅い不純物拡散層を形成することはできな
い。
On the other hand, when an impurity is ion-implanted into the silicon substrate at a low acceleration energy while the oxide film on the surface of the silicon substrate is not removed and the oxide film is formed on the surface.
The impurity ions are blocked by the oxide film and do not reach the silicon substrate. When the energy of ion implantation is increased, impurity ions reach the silicon substrate, but an impurity diffusion layer having a small depth cannot be formed.

【0009】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、深さの浅い不純物拡散層
を形成することにより短チャネル効果を抑制した半導体
装置の製造方法を提供することにある。
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method of manufacturing a semiconductor device in which a short channel effect is suppressed by forming a shallow impurity diffusion layer. Is to do.

【0010】[0010]

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板上にゲート絶縁膜を形成する
工程と、このゲート絶縁膜上にゲート電極を形成する工
程と、半導体基板における不純物拡散層形成領域の表面
の絶縁膜を除去することにより、不純物拡散層形成領域
の半導体基板を露出させる工程と、上記ゲート電極をマ
スクとして半導体基板の比較的浅い領域に不純物イオン
を注入する工程と、露出した半導体基板上に外向拡散を
防止するためのキャップ膜を形成する工程と、半導体基
板に注入された不純物イオンの活性化のための熱処理を
施す工程と、を具備することを特徴とする。
According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: forming a gate insulating film on a semiconductor substrate; forming a gate electrode on the gate insulating film; Removing the insulating film on the surface of the impurity diffusion layer formation region to expose the semiconductor substrate in the impurity diffusion layer formation region; and implanting impurity ions into a relatively shallow region of the semiconductor substrate using the gate electrode as a mask And forming a cap film on the exposed semiconductor substrate to prevent outward diffusion, and performing a heat treatment for activating the impurity ions implanted into the semiconductor substrate. I do.

【0011】上記半導体装置の製造方法によれば、半導
体基板における不純物拡散層形成領域の表面の絶縁膜を
除去して半導体基板表面を露出させた後、ゲート電極を
マスクとして半導体基板の比較的浅い領域に不純物イオ
ンを注入し、その注入した半導体基板の表面上にキャッ
プ膜を形成している。従って、その後に半導体基板に不
純物イオンの活性化のための熱処理を施した際、キャッ
プ膜によって半導体基板中の不純物イオンが外向拡散す
るのを抑制することができる。その結果、半導体基板に
所望の不純物濃度で深さが浅い拡散層を形成でき、短チ
ャネル効果を抑制することができる。
According to the method of manufacturing a semiconductor device, the insulating film on the surface of the impurity diffusion layer forming region in the semiconductor substrate is removed to expose the semiconductor substrate surface, and then the semiconductor substrate is relatively shallow using the gate electrode as a mask. Impurity ions are implanted into the region, and a cap film is formed on the surface of the implanted semiconductor substrate. Therefore, when the semiconductor substrate is subjected to a heat treatment for activating the impurity ions thereafter, the outward diffusion of the impurity ions in the semiconductor substrate by the cap film can be suppressed. As a result, a diffusion layer having a desired impurity concentration and a small depth can be formed in the semiconductor substrate, and the short channel effect can be suppressed.

【0012】また、本発明に係る半導体装置の製造方法
において、前記キャップ膜は、シリコン酸化膜、シリコ
ン窒化膜、高融点金属シリサイド膜及び高融点金属化合
物膜のうちのいずれかであることが好ましい。
In the method of manufacturing a semiconductor device according to the present invention, it is preferable that the cap film is any one of a silicon oxide film, a silicon nitride film, a refractory metal silicide film, and a refractory metal compound film. .

【0013】[0013]

【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。図1〜図4は、本発明の
実施の形態による半導体装置の製造方法を示す断面図で
ある。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. 1 to 4 are cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【0014】まず、図1に示すように、シリコン基板1
に素子分離のためのLOCOS酸化膜3を形成する。次
に、LOCOS酸化膜3の相互間のシリコン基板1上に
熱酸化法によりゲート酸化膜5を形成する。次に、この
ゲート酸化膜5を含む全面上に多結晶シリコン膜を堆積
し、この多結晶シリコン膜をパターニングすることによ
りゲート酸化膜5上にゲート長が0.13〜0.18μ
m程度のゲート電極7が形成される。この後、ゲート電
極7をマスクとして不純物イオン9をシリコン基板1に
注入し、このシリコン基板1に熱処理を施す。これによ
り、シリコン基板1には、図2に示すようにエクステン
ション領域の拡散層10が形成される。上記熱処理は、
ハロゲンランプを用いることが好ましい。
First, as shown in FIG.
Next, a LOCOS oxide film 3 for element isolation is formed. Next, a gate oxide film 5 is formed on the silicon substrate 1 between the LOCOS oxide films 3 by a thermal oxidation method. Next, a polycrystalline silicon film is deposited on the entire surface including the gate oxide film 5, and the polycrystalline silicon film is patterned to form a gate length of 0.13 to 0.18 μm on the gate oxide film 5.
About m gate electrodes 7 are formed. Thereafter, impurity ions 9 are implanted into silicon substrate 1 using gate electrode 7 as a mask, and heat treatment is performed on silicon substrate 1. Thus, the diffusion layer 10 in the extension region is formed on the silicon substrate 1 as shown in FIG. The heat treatment is
It is preferable to use a halogen lamp.

【0015】次に、ゲート電極7を含む全面上にCVD
(Chemical Vapor Deposition)法によりSiO2膜11
を堆積する。
Next, CVD is performed on the entire surface including the gate electrode 7.
(Chemical Vapor Deposition) method to form SiO 2 film 11
Is deposited.

【0016】この後、図3に示すように、SiO2膜1
1をエッチバックすることにより、ゲート電極7の側壁
にサイドウオール11aを形成する。そしてさらに、シ
リコン基板1表面の酸化膜を十分に除去する。次に、ゲ
ート電極7、サイドウオール11a及びLOCOS酸化
膜3をマスクとして比較的に低い加速エネルギーでシリ
コン基板1の浅い領域に不純物イオン13を注入する。
[0016] Thereafter, as shown in FIG. 3, SiO 2 film 1
By etching back 1, a sidewall 11 a is formed on the side wall of the gate electrode 7. Further, the oxide film on the surface of the silicon substrate 1 is sufficiently removed. Next, impurity ions 13 are implanted into a shallow region of the silicon substrate 1 with relatively low acceleration energy using the gate electrode 7, the sidewalls 11a and the LOCOS oxide film 3 as a mask.

【0017】次に、図4に示すように、シリコン基板1
表面を含む全面上に外向拡散を防止するためのキャップ
膜15を形成する。このキャップ膜15としては、外向
拡散を防止できる緻密な膜であれば種々の膜を用いるこ
とが可能である。具体的には、例えば、CVD法により
堆積したSiO2膜、CVD法により堆積したシリコン
窒化膜、Ti、Co、Wなどの高融点金属シリサイド
膜、TiN膜、WN膜などのSiと反応しにくい高融点
金属化合物膜などを用いることが可能である。
Next, as shown in FIG.
A cap film 15 for preventing outward diffusion is formed on the entire surface including the surface. As the cap film 15, various films can be used as long as they are dense films that can prevent outward diffusion. Specifically, for example, it is difficult to react with a SiO 2 film deposited by a CVD method, a silicon nitride film deposited by a CVD method, a refractory metal silicide film such as Ti, Co, W, etc., a TiN film, and a Si such as a WN film. It is possible to use a high melting point metal compound film or the like.

【0018】この後、シリコン基板1に低温で短時間の
アニールを施し、不純物イオン13を活性化することに
より、シリコン基板1には浅いソース/ドレイン領域の
拡散層14が形成される。次に、キャップ膜15を除去
する(図示せず)。但し、除去の必要のない場合は除去
しない。
Thereafter, the silicon substrate 1 is annealed at a low temperature for a short time to activate the impurity ions 13, thereby forming a shallow source / drain region diffusion layer 14 on the silicon substrate 1. Next, the cap film 15 is removed (not shown). However, it is not removed if it is not necessary.

【0019】上記実施の形態によれば、シリコン基板1
表面の酸化膜を除去してシリコン基板表面を露出させた
後、図3に示すように、ゲート電極7及びサイドウオー
ル11aをマスクとして比較的に低い加速エネルギーで
シリコン基板1の浅い領域に不純物イオン13を注入
し、その注入したシリコン基板1表面上に図4に示すキ
ャップ膜15を形成している。従って、その後にシリコ
ン基板1に低温で短時間のアニールを施した際、キャッ
プ膜15によってシリコン基板中の不純物イオン13が
外向拡散(Out Diffusion)するのを抑制することができ
る。その結果、シリコン基板1に所望の不純物濃度で深
さが浅い拡散層14を形成でき、短チャネル効果を抑制
することができる。よって、微細で高駆動能力のMOS
FETを作製することができる。
According to the above embodiment, the silicon substrate 1
After the oxide film on the surface is removed to expose the surface of the silicon substrate, as shown in FIG. 3, impurity ions are added to the shallow region of the silicon substrate 1 with relatively low acceleration energy using the gate electrode 7 and the sidewall 11a as a mask. 13 is implanted, and a cap film 15 shown in FIG. 4 is formed on the surface of the implanted silicon substrate 1. Therefore, when the silicon substrate 1 is subsequently annealed at a low temperature for a short time, it is possible to suppress the impurity ions 13 in the silicon substrate from being outwardly diffused (Out Diffusion) by the cap film 15. As a result, the diffusion layer 14 having a desired impurity concentration and a small depth can be formed on the silicon substrate 1, and the short channel effect can be suppressed. Therefore, a fine and high drive capability MOS
An FET can be manufactured.

【0020】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
上記イオン注入、熱処理などの具体的な条件は適宜変更
可能である。
The present invention is not limited to the above embodiment, but can be implemented with various modifications. For example,
Specific conditions such as the above ion implantation and heat treatment can be appropriately changed.

【0021】[0021]

【発明の効果】以上説明したように本発明によれば、半
導体基板における不純物拡散層形成領域の表面の絶縁膜
を除去して半導体基板表面を露出させた後、ゲート電極
をマスクとして半導体基板の比較的浅い領域に不純物イ
オンを注入し、その注入した半導体基板の表面上にキャ
ップ膜を形成している。したがって、深さの浅い不純物
拡散層を形成することができ、短チャネル効果を抑制し
た半導体装置の製造方法を提供することができる。
As described above, according to the present invention, after the insulating film on the surface of the impurity diffusion layer forming region in the semiconductor substrate is removed to expose the surface of the semiconductor substrate, the semiconductor substrate is exposed using the gate electrode as a mask. Impurity ions are implanted into a relatively shallow region, and a cap film is formed on the surface of the implanted semiconductor substrate. Therefore, an impurity diffusion layer having a small depth can be formed, and a method for manufacturing a semiconductor device in which a short channel effect is suppressed can be provided.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態による半導体装置の製造方
法を示す断面図である。
FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図2】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図1の次の工程を示す断面図であ
る。
FIG. 2 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention, showing a step subsequent to FIG. 1;

【図3】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図2の次の工程を示す断面図であ
る。
FIG. 3 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention, showing a step subsequent to FIG. 2;

【図4】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図3の次の工程を示す断面図であ
る。
FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention, which shows the step subsequent to FIG. 3;

【図5】従来の半導体装置の製造方法を説明するための
断面図である。
FIG. 5 is a cross-sectional view for explaining a conventional method for manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

1…シリコン基板 3…LOCOS酸化膜 5…ゲート酸化膜 7…ゲート電極 9…不純物イオン 10…エクステンション領域の拡散層 11…SiO2膜 11a…サイドウオール 13…不純物イオン 15…キャップ膜 101…シリコン基板 103…LOCOS酸化膜 105…ゲート酸化膜 107…ゲート電極 110…エクステンション領域の拡散層 111a…サイドウオール 113…不純物イオン1 ... silicon substrate 3 ... LOCOS oxide film 5 ... gate oxide film 7 ... gate electrode 9 ... diffusion layer 11 of impurity ions 10 ... extension region ... SiO 2 film 11a ... side wall 13 ... impurity ions 15 ... cap layer 101 ... silicon substrate 103 LOCOS oxide film 105 Gate oxide film 107 Gate electrode 110 Diffusion layer of extension region 111 a Sidewall 113 Impurity ion

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板上にゲート絶縁膜を形成する
工程と、 このゲート絶縁膜上にゲート電極を形成する工程と、 半導体基板における不純物拡散層形成領域の表面の絶縁
膜を除去することにより、不純物拡散層形成領域の半導
体基板を露出させる工程と、 上記ゲート電極をマスクとして半導体基板の比較的浅い
領域に不純物イオンを注入する工程と、 露出した半導体基板上に外向拡散を防止するためのキャ
ップ膜を形成する工程と、 半導体基板に注入された不純物イオンの活性化のための
熱処理を施す工程と、 を具備することを特徴とする半導体装置の製造方法。
A step of forming a gate insulating film on a semiconductor substrate; a step of forming a gate electrode on the gate insulating film; and removing an insulating film on a surface of an impurity diffusion layer forming region in the semiconductor substrate. Exposing the semiconductor substrate in the impurity diffusion layer formation region, implanting impurity ions into a relatively shallow region of the semiconductor substrate using the gate electrode as a mask, and preventing outward diffusion on the exposed semiconductor substrate. A method for manufacturing a semiconductor device, comprising: a step of forming a cap film; and a step of performing a heat treatment for activating impurity ions implanted into a semiconductor substrate.
【請求項2】 前記キャップ膜は、シリコン酸化膜、シ
リコン窒化膜、高融点金属シリサイド膜及び高融点金属
化合物膜のうちのいずれかであることを特徴とする請求
項1記載の半導体装置の製造方法。
2. The semiconductor device according to claim 1, wherein the cap film is any one of a silicon oxide film, a silicon nitride film, a refractory metal silicide film, and a refractory metal compound film. Method.
JP2000104953A 2000-04-06 2000-04-06 Method for manufacturing semiconductor device Withdrawn JP2001291862A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6841459B2 (en) 2002-05-17 2005-01-11 Renesas Technology Corp. Method of manufacturing semiconductor device

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* Cited by examiner, † Cited by third party
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