JP2001284455A - Method and apparatus for automatic layout and semiconductor integrated circuit using them - Google Patents
Method and apparatus for automatic layout and semiconductor integrated circuit using themInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路の
自動レイアウト方法及び装置ならびにそれらを用いた半
導体集積回路に関するもので、より詳しくは、下層配線
と上層配線とをビアホールを介して接続するために、そ
れぞれ下層配線および上層配線に形成される下層ビア領
域および上層ビア領域の新規な形状を提案するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and an apparatus for automatically laying out a semiconductor integrated circuit and a semiconductor integrated circuit using the same. More specifically, the present invention relates to a method for connecting a lower wiring and an upper wiring via a via hole. In addition, the present invention proposes a new shape of a lower via region and an upper via region formed in a lower wiring and an upper wiring, respectively.
【０００２】[0002]
【従来の技術】従来の半導体集積回路の自動レイアウト
方法及び装置では、配線に付加するビア形状は、デザイ
ンルールを満足する正方形の形状に形成されている。現
在の半導体集積回路の製造工程では、一般的に、マスク
パターンに対応するフォトレジストを使用して、シリコ
ン基板上にマスクパターンを転写しているが、素子の微
細化に応じてフォトレジストが収縮し、これに伴って配
線端部が縮むため、ミニマムエリア、エンドオブライン
と呼ばれる問題が発生している。2. Description of the Related Art In a conventional automatic layout method and apparatus for a semiconductor integrated circuit, a via shape added to a wiring is formed in a square shape satisfying a design rule. In the current semiconductor integrated circuit manufacturing process, generally, a mask pattern is transferred onto a silicon substrate by using a photoresist corresponding to the mask pattern, but the photoresist shrinks as the elements are miniaturized. However, the end of the wiring shrinks with this, and a problem called a minimum area or end of line has occurred.
【０００３】図５に示すように、第１層配線（以後、メ
タル１配線という）２０と第３層配線（以後、メタル３
配線という）２４とを接続する場合、スタックビアとよ
ばれ、第２層配線（以後、メタル２配線という）２２を
介して、メタル１，２配線２０，２２間を接続するビア
ホール２６と、メタル２，３配線２２，２４間を接続す
るビアホール２６とが縦積状態で形成される。この時、
メタル２配線２２は、ビアホール２６と同じサイズの孤
立配線として形成される。ミニマムエリアの問題とは、
製造プロセスにおけるエッチングの際に、一定エリア以
上でなければ孤立配線であるメタル２配線２２が消滅す
るという問題である。As shown in FIG. 5, a first layer wiring (hereinafter referred to as metal 1 wiring) 20 and a third layer wiring (hereinafter referred to as metal 3 wiring).
In the case of connecting the wirings 24 to each other, a so-called stacked via is used, and a via hole 26 connecting the metal 1 and the wirings 20 and 22 via a second-layer wiring (hereinafter referred to as a metal 2 wiring) 22 and a metal via Via holes 26 connecting between the second and third wirings 22 and 24 are formed in a vertically stacked state. At this time,
The metal 2 wiring 22 is formed as an isolated wiring having the same size as the via hole 26. What is the minimum area problem?
The problem is that the metal 2 wiring 22, which is an isolated wiring, disappears when the etching is not more than a certain area during the etching in the manufacturing process.
【０００４】また、図６に示すように、メタル１配線２
０の端部とメタル２配線２２の端部とを接続する場合、
メタル１，２配線２０，２２の端部同士が重なり合う部
分にビアホール２６が形成される。しかし、配線の端部
が収縮すると、メタル１，２配線２０，２２とビアホー
ル２６とが離れた位置に形成されてしまう。エンドオブ
ラインの問題とは、配線端部にビアホール２６が形成さ
れる場合に、配線形成用レジストの収縮により通常は配
線の延在方向の長さが配線幅よりもずっと大きいため、
配線幅方向のレジストの収縮よりも、長さ方向のレジス
トの収縮が大きく、製造プロセスにおけるエッチング後
の配線端部が後退してしまい、上下層の配線がビアホー
ル２６を介して正しく接続されないという問題である。Further, as shown in FIG.
0 and the end of the metal 2 wiring 22
A via hole 26 is formed at a portion where the ends of the metal 1 and wirings 2 and 22 overlap. However, when the end of the wiring contracts, the metal 1, the wirings 20, 22 and the via hole 26 are formed at positions separated from each other. The problem of end-of-line is that when the via hole 26 is formed at the end of the wiring, the length of the wiring in the extending direction is usually much larger than the wiring width due to shrinkage of the wiring forming resist.
The problem is that the resist shrinks in the length direction more than the resist shrinks in the width direction of the wiring, so that the wiring ends after etching in the manufacturing process recede, and the upper and lower wiring layers are not correctly connected via the via holes 26. It is.
【０００５】これに対し、従来の自動レイアウト方法及
び装置では、ミニマムエリアの問題がある配線層に形成
されるビア領域３０を通常の３〜４倍程度大きく形成し
たり、配線の幅よりも大きいビア領域を設けてエンドオ
ブラインの問題がある配線端部を延長している。このよ
うに、従来の自動レイアウト方法及び装置では、ビア領
域を配線幅よりも大きく形成するため、図７に示すよう
に、ビアの周囲のグリッドは、デザインルールエラーと
なり使用することができないという問題があった。On the other hand, in the conventional automatic layout method and apparatus, the via region 30 formed in the wiring layer having the problem of the minimum area is formed about three to four times as large as the normal area, or larger than the width of the wiring. A via region is provided to extend a wiring end having an end-of-line problem. As described above, in the conventional automatic layout method and apparatus, since the via region is formed larger than the wiring width, the grid around the via cannot be used due to a design rule error as shown in FIG. was there.
【０００６】[0006]
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、ミニマムエリアの問
題やエンドオブラインの問題を容易に回避することがで
き、ビアの周囲のグリッドも有効活用することができる
自動レイアウト方法及び装置ならびにそれらを用いた半
導体集積回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the problems of the prior art, to easily avoid the problem of the minimum area and the problem of the end of line, and to reduce the grid around the via. An object of the present invention is to provide an automatic layout method and apparatus which can be effectively used, and a semiconductor integrated circuit using the same.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体集積回路のレイアウト設計時にセ
ル間を自動配線する自動レイアウト方法であって、前記
セル間を接続するための２層以上の各層の配線を形成す
る工程と、前記各層の配線にビア領域を形成する工程
と、下層配線のビア領域と上層配線のビア領域とを接続
して、これら下層配線と上層配線とを接続するビアホー
ルを形成する工程とを備え、各層の前記ビア領域は、各
々対応する層の配線の幅と略同じ幅を持ち、当該配線の
端部に前記ビアホールが配置される場合、この配線の端
部を越えて、当該配線の延在方向に所定長延在している
ことを特徴とする自動レイアウト方法を提供するもので
ある。In order to achieve the above object, the present invention provides an automatic layout method for automatically wiring between cells at the time of layout design of a semiconductor integrated circuit. Forming a wiring in each layer of the layer or more, forming a via region in the wiring in each layer, connecting the via region of the lower wiring and the via region of the upper wiring, and connecting these lower wiring and the upper wiring. Forming a via hole to be connected, wherein the via region of each layer has substantially the same width as the width of the wiring of the corresponding layer, and when the via hole is arranged at the end of the wiring, Another object of the present invention is to provide an automatic layout method characterized by extending a predetermined length beyond the end in the direction in which the wiring extends.
【０００８】また、本発明は、半導体集積回路のレイア
ウト設計時にセル間を自動配線する自動レイアウト装置
であって、前記セル間を接続するための２層以上の各層
の配線を形成する配線形成部と、前記各層の配線にビア
領域を形成するビア領域形成部と、下層配線のビア領域
と上層配線のビア領域とを接続して、これら下層配線と
上層配線とを接続するビアホールを形成するビアホール
形成部とを備え、各層の前記ビア領域は、各々対応する
層の配線の幅と略同じ幅を持ち、当該配線の端部に前記
ビアホールが配置される場合、この配線の端部を越え
て、当該配線の延在方向に所定長延在していることを特
徴とする自動レイアウト装置を提供する。The present invention is also an automatic layout apparatus for automatically wiring between cells at the time of layout design of a semiconductor integrated circuit, wherein the wiring forming section forms two or more layers of wiring for connecting the cells. A via region forming portion for forming a via region in the wiring of each layer, a via hole for connecting the via region of the lower wiring and the via region of the upper wiring, and forming a via hole for connecting the lower wiring and the upper wiring. Forming part, the via region of each layer has substantially the same width as the width of the wiring of the corresponding layer, and when the via hole is disposed at the end of the wiring, the via region extends beyond the end of the wiring. In addition, the present invention provides an automatic layout apparatus characterized by extending a predetermined length in the extending direction of the wiring.
【０００９】また、本発明は、２層以上の各層の配線を
接続するためのビアホールを有する半導体集積回路であ
って、前記ビアホールを介して接続される各層の配線の
対応するビア領域が、各層の配線と略同じ幅を持ち、当
該配線の端部に当該ビアホールが配置される場合には、
この配線の端部を越えて当該配線の延在方向に所定長延
在していることを特徴とする半導体集積回路を提供す
る。According to another aspect of the present invention, there is provided a semiconductor integrated circuit having a via hole for connecting wirings of two or more layers, wherein a via region corresponding to the wiring of each layer connected through the via hole is formed of a corresponding one of the layers. If the via hole has the same width as that of the wiring and the via hole is arranged at the end of the wiring,
A semiconductor integrated circuit is provided which extends a predetermined length beyond the end of the wiring in the direction in which the wiring extends.
【００１０】[0010]
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の自動レイアウト方法及び装置
ならびにそれらを用いた半導体集積回路を詳細に説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an automatic layout method and apparatus according to the present invention and a semiconductor integrated circuit using them will be described in detail based on preferred embodiments shown in the accompanying drawings.
【００１１】図１は、本発明の自動レイアウト方法及び
装置の一実施例の構成概念図である。同図に示す自動レ
イアウト装置１０は、半導体集積回路のレイアウト設計
時にセル間を自動配線するもので、基本的に、配線形成
部１２と、ビア領域形成部１４と、ビアホール形成部１
６とを備えている。自動レイアウト装置１０において、
まず、配線形成部１２は、回路接続情報１８に従って、
セル間を接続するための２層以上の各層の配線を形成す
る。FIG. 1 is a conceptual diagram showing the configuration of an embodiment of an automatic layout method and apparatus according to the present invention. The automatic layout apparatus 10 shown in FIG. 1 automatically performs wiring between cells at the time of layout design of a semiconductor integrated circuit, and basically includes a wiring forming unit 12, a via region forming unit 14, and a via hole forming unit 1.
6 is provided. In the automatic layout device 10,
First, the wiring forming unit 12 according to the circuit connection information 18
Two or more layers of wiring for connecting cells are formed.
【００１２】ビア領域形成部１４は、各層の配線にビア
ホールを接続するためのビア領域を形成する。各層のビ
ア領域は、各々対応する層の配線の幅と略同じ幅を持
ち、配線端部にビアホールが配置される場合、配線端部
を越えて、配線の延在方向に所定長延在し、見かけ上の
配線端部を延長する。最後に、ビアホール形成部１６
は、下層配線のビア領域と上層配線のビア領域とを接続
して、下層配線と上層配線とを接続するビアホールを形
成する。The via region forming section 14 forms a via region for connecting a via hole to a wiring in each layer. The via region of each layer has substantially the same width as the width of the wiring of the corresponding layer, and extends over a predetermined length in the wiring extending direction beyond the wiring end when the via hole is arranged at the wiring end; Extend the apparent wiring end. Finally, the via hole forming section 16
Connects the via region of the lower wiring and the via region of the upper wiring to form a via hole connecting the lower wiring and the upper wiring.
【００１３】自動レイアウト方法及び装置１０では、配
線部１２により、セル間を接続するための各層の配線が
形成され、ビア領域形成部１４により、各層の配線にビ
ア領域が形成される。この時、ビア領域は、配線端部を
越えて、見かけ上の配線端部を引き延すように、配線の
延在方向に延在する。そして、ビアホール形成部１６に
より、下層配線のビア領域と上層配線のビア領域とを接
続するビアホールが形成され、下層配線と上層配線とが
ビアホールを介して接続される。In the automatic layout method and apparatus 10, the wiring section 12 forms the wiring of each layer for connecting the cells, and the via area forming section 14 forms the via area in the wiring of each layer. At this time, the via region extends in the extending direction of the wiring so as to extend the apparent wiring end beyond the wiring end. Then, the via hole forming section 16 forms a via hole connecting the via region of the lower layer wiring and the via region of the upper layer wiring, and connects the lower layer wiring and the upper layer wiring via the via hole.
【００１４】以下、本発明の自動レイアウト方法及び装
置１０を利用して形成したレイアウトの具体例を挙げて
説明する。Hereinafter, a specific example of a layout formed using the automatic layout method and apparatus 10 of the present invention will be described.
【００１５】図２は、本発明の自動レイアウト方法及び
装置を利用して形成されたビアの形状を表す一実施例の
概念図である。同図は、メタル１，３配線２０，２４間
をビアホール２６を介して接続する場合に、その中間層
のメタル２配線２２を挟んで接続されたレイアウトであ
る。図示例では、メタル１，３配線２０，２４は横方向
に延在し、メタル２配線２２は縦方向に延在する。ま
た、メタル１配線２０とメタル３配線２４との交点に縦
積のビアホール（スタックビア）２６が配置される。FIG. 2 is a conceptual diagram of an embodiment showing the shape of a via formed by using the automatic layout method and apparatus of the present invention. FIG. 2 shows a layout in which metal 1 and 3 wirings 20 and 24 are connected via a via hole 26 with a metal 2 wiring 22 in an intermediate layer therebetween. In the illustrated example, the metal 1, 3 wirings 20, 24 extend in the horizontal direction, and the metal 2 wiring 22 extends in the vertical direction. A vertically stacked via hole (stack via) 26 is arranged at the intersection of the metal 1 wiring 20 and the metal 3 wiring 24.
【００１６】同図に示すレイアウトでは、配線端部にビ
アホール２６が配置されるので、メタル１，２，３配線
２０，２２，２４に形成されたビア領域２８，３０，３
２はいずれも、それぞれの配線端部を越えて、配線端部
を引き延すように、配線の延在方向に所定長延在する。
すなわち、メタル１配線２０のビア領域２８は、メタル
１配線２０の端部から図中右側に突出し、メタル２配線
２２のビア領域３０は上下に突出し、メタル３配線２４
のビア領域３２は左側に突出する。In the layout shown in FIG. 1, since via holes 26 are arranged at the ends of the wiring, via regions 28, 30, 3 formed in metal 1, 2, 3 wirings 20, 22, 24 are formed.
Each of the wires 2 extends a predetermined length in the wiring extending direction so as to extend the wiring end beyond the respective wiring end.
That is, the via region 28 of the metal 1 wiring 20 projects rightward in the figure from the end of the metal 1 wiring 20, the via region 30 of the metal 2 wiring 22 projects vertically, and the metal 3 wiring 24
Via region 32 projects to the left.
【００１７】従来技術の説明の欄で述べたように、メタ
ル２配線２２にはミニマムエリアの問題が発生する。し
かし、本発明の自動レイアウト方法及び装置１０では、
メタル２配線２２のビア領域３０が、メタル２配線２２
の上下の端部を越えて、配線両端部を引き延すように、
メタル２配線２２の延在方向である縦方向に所定長延在
するため、見かけ上のメタル２配線２２は孤立配線では
なくなる。このため、ミニマムエリアの問題は発生せ
ず、メタル２配線２２が消滅してしまうことはない。As described in the description of the related art, the minimum area problem occurs in the metal 2 wiring 22. However, in the automatic layout method and apparatus 10 of the present invention,
The via region 30 of the metal 2 wiring 22 is
Be sure to extend both ends of the wiring beyond the upper and lower ends of
Since the metal 2 wiring 22 extends a predetermined length in the vertical direction which is the extending direction of the metal 2 wiring 22, the apparent metal 2 wiring 22 is not an isolated wiring. Therefore, the problem of the minimum area does not occur, and the metal 2 wiring 22 does not disappear.
【００１８】続いて、図３は、本発明の自動レイアウト
方法及び装置を利用して形成されたビアの形状を表す別
の実施例の概念図である。同図は、メタル１配線２０の
端部とメタル２配線２２の端部とがビアホール２６を介
して接続されたレイアウトである。なお、図示例におい
ても、メタル１配線２０は横方向に延在し、メタル２配
線２２は縦方向に延在する。また、メタル１配線２０と
メタル２配線２２との交点にビアホール２６が配置され
る。FIG. 3 is a conceptual diagram of another embodiment showing a shape of a via formed by using the automatic layout method and apparatus according to the present invention. FIG. 2 shows a layout in which the end of the metal 1 wiring 20 and the end of the metal 2 wiring 22 are connected via a via hole 26. In the illustrated example, the metal 1 wiring 20 extends in the horizontal direction, and the metal 2 wiring 22 extends in the vertical direction. Further, a via hole 26 is arranged at the intersection of the metal 1 wiring 20 and the metal 2 wiring 22.
【００１９】図示例のレイアウトにおいても、配線端部
にビアホール２６が配置されるので、メタル１，２配線
２０，２２に形成されたビア領域２８，３０はいずれ
も、それぞれの配線端部を越えて、配線端部を引き延す
ように、配線の延在方向に所定長延在する。すなわち、
メタル１配線２０のビア領域２８は、メタル１配線２０
の端部から図中右側に突出し、メタル２配線２２のビア
領域３０は、メタル２配線２２の端部から上側に突出す
る。Also in the layout of the illustrated example, since the via holes 26 are arranged at the ends of the wirings, the via regions 28 and 30 formed in the metal 1 and the wirings 20 and 22 exceed the respective wiring ends. Thus, the wiring extends a predetermined length in the wiring extending direction so as to extend the wiring end. That is,
The via region 28 of the metal 1 wiring 20 is
, The via region 30 of the metal 2 wiring 22 projects upward from the end of the metal 2 wiring 22.
【００２０】同じく、従来技術の説明の欄で述べたよう
に、メタル１，２配線２０，２２にはエンドオブライン
の問題が発生する。しかし、本発明の自動レイアウト方
法及び装置１０では、ビア領域が、配線端部を越えて、
配線端部を引き延すように、配線の延在方向に所定長延
在するため、見かけ上のメタル１，２配線２０，２２の
端部は引き延される。従って、エンドオブラインの問題
は発生せず、メタル１配線２０とメタル２配線２２とは
ビアホール２６を介して正しく接続される。Similarly, as described in the description of the prior art, the metal 1, 2 wirings 20 and 22 have an end-of-line problem. However, in the automatic layout method and apparatus 10 of the present invention, the via region extends beyond the wiring end,
Since the wiring ends extend a predetermined length in the wiring extending direction so as to extend, the ends of the apparent metal 1, wirings 20, 22 are elongated. Therefore, the problem of the end of line does not occur, and the metal 1 wiring 20 and the metal 2 wiring 22 are correctly connected via the via hole 26.
【００２１】なお、両図示例では、ビアホール２６が配
置される位置を挟んで、ビア領域２８，３０，３２が配
線端部の反対側（配線の存在している部分）にも対称的
に延在しているが、こちら側のビア領域は延ばしても延
ばさなくても良い。また、本実施例では、メタル２配線
２２のみを縦方向としたが、自動配線の場合には全ての
層の配線が同じ方向、例えばメタル２配線２２も横方向
に配線される場合がある。この場合、メタル２配線２２
のビア領域３０は横方向に延在する。In both of the illustrated examples, the via regions 28, 30, and 32 extend symmetrically to the opposite side of the wiring end (the portion where the wiring exists), with the position where the via hole 26 is arranged interposed therebetween. However, the via region on this side may or may not be extended. In the present embodiment, only the metal 2 wiring 22 is set in the vertical direction. However, in the case of automatic wiring, the wiring of all layers may be arranged in the same direction, for example, the metal 2 wiring 22 may also be arranged in the horizontal direction. In this case, the metal 2 wiring 22
Via region 30 extends in the lateral direction.
【００２２】図２および図３に示す例では、下層配線と
上層配線とが直交する場合、下層配線のビア領域と上層
配線のビア領域とを重ね合わせて表示した形状は十字
（プラス）形状となる。これに対して、上述するよう
に、下層配線と上層配線とが同じ方向に延在する場合に
はビア領域の形状はＩ字（マイナス）形状となる。な
お、この場合、ビアホール２６を中心とする上下左右の
領域の長さは同じでもよいし、それぞれ異なっていても
良い。In the examples shown in FIGS. 2 and 3, when the lower wiring and the upper wiring are orthogonal to each other, the shape in which the via region of the lower wiring and the via region of the upper wiring are superimposed and displayed is a cross (plus) shape. Become. On the other hand, as described above, when the lower layer wiring and the upper layer wiring extend in the same direction, the shape of the via region becomes an I-shape (minus) shape. In this case, the lengths of the upper, lower, left, and right regions around the via hole 26 may be the same or may be different from each other.
【００２３】また、図２に示す例では、紙面の都合上、
ビア領域の形状を完全な十字形状としたが、実際には、
中間層であるメタル２配線２２のビア領域３０は、ビア
ホール２６を中心として、その上下の領域が、メタル２
配線２２の延在方向である上下方向に長距離延在するの
が好ましい。また、両図示例において、グリッドを有効
利用するために、例えばビア領域の上側の領域のみを長
距離延在し、これに対して、下側の領域は比較的短くす
る、あるいは、その逆とするのが好ましい。In the example shown in FIG. 2, due to space limitations,
Although the shape of the via area was a perfect cross shape, actually,
The via region 30 of the metal 2 wiring 22 which is an intermediate layer is formed such that a region above and below the via hole 26 is
It is preferable that the wiring 22 extends a long distance in the vertical direction, which is the direction in which the wiring 22 extends. In both of the illustrated examples, to effectively use the grid, for example, only the upper region of the via region extends for a long distance, whereas the lower region is relatively short, or vice versa. Is preferred.
【００２４】例えばビア領域の形状を完全な十字形状と
すれば、図４に示すように、ビアを配置した周囲のグリ
ッドの内、上下左右のグリッドは使用できないが、斜め
のグリッドは使用することができ、使用効率を向上させ
ることができる。また、例えばビア領域の、ビアホール
を中心とする上下または左右の領域の長さを変えること
により、上または下、左または右のグリッドも使用可能
となり、さらに有効にグリッドを使用することが可能と
なる。For example, if the shape of the via region is a perfect cross shape, as shown in FIG. 4, the top, bottom, left and right grids cannot be used among the surrounding grids in which the vias are arranged, but diagonal grids must be used. And the use efficiency can be improved. Also, for example, by changing the length of the upper and lower or left and right regions of the via region around the via hole, the upper or lower, left or right grid can be used, and the grid can be used more effectively. Become.
【００２５】（実施例）従来の自動レイアウト方法及び
装置および本発明の自動レイアウト方法及び装置１０を
利用してビアを形成してみた。 （１）配線の幅と同じサイズのビア領域を形成し、その
後でエンドオブラインの問題を考慮して配線端部を手作
業で延長した。 （２）エンドオブラインの問題を考慮して、あらかじめ
大きいサイズのビア領域を形成した。 （３）本発明の自動レイアウト方法及び装置１０を使用
して十字ビアを形成した。(Example) Vias were formed using the conventional automatic layout method and apparatus and the automatic layout method and apparatus 10 of the present invention. (1) A via region having the same size as the width of the wiring was formed, and then the wiring end was manually extended in consideration of the problem of end of line. (2) A via region having a large size is formed in advance in consideration of the problem of end of line. (3) A cross via was formed using the automatic layout method and apparatus 10 of the present invention.
【００２６】（１）の場合、ビア領域の形成までは順調
に配線することができたが、配線端部を延長する際にデ
ザインルールエラーが多発し、処理時間が増大した。ま
た、（２）の場合、ビア領域のサイズが大きいため、ビ
ア領域の周囲のグリッドが完全に使用不可となり、ゲー
トの使用効率を低くしなければ自動配線を完了させるこ
とができなかった。（３）の場合、（１）および（２）
のような問題は全く発生せず、ゲートの使用効率も向上
し、処理時間も最も短かった。In the case of (1), wiring could be performed smoothly up to the formation of the via region. However, when extending the wiring end, design rule errors frequently occurred, and the processing time was increased. In the case of (2), since the size of the via region is large, the grid around the via region becomes completely unusable, and the automatic wiring cannot be completed unless the use efficiency of the gate is reduced. In the case of (3), (1) and (2)
The problem described above did not occur at all, the gate use efficiency was improved, and the processing time was the shortest.
【００２７】本発明の自動レイアウト方法及び装置なら
びにそれらを用いた半導体集積回路は、基本的に以上の
ようなものである。以上、本発明の自動レイアウト方法
及び装置ならびにそれらを用いた半導体集積回路につい
て詳細に説明したが、本発明は上記実施例に限定され
ず、本発明の主旨を逸脱しない範囲において、種々の改
良や変更をしてもよいのはもちろんである。The automatic layout method and apparatus of the present invention and the semiconductor integrated circuit using them are basically as described above. As described above, the automatic layout method and apparatus of the present invention and the semiconductor integrated circuit using them have been described in detail. However, the present invention is not limited to the above embodiments, and various improvements and modifications can be made without departing from the gist of the present invention. Of course, changes may be made.
【００２８】[0028]
【発明の効果】以上詳細に説明した様に、本発明の自動
レイアウト方法及び装置ならびにそれらを用いた半導体
集積回路は、各層の配線に形成されるビア領域を、各々
対応する層の配線の幅と略同じ幅とし、配線の端部にビ
アホールが配置される場合、この配線の端部を越えて、
配線の延在方向に所定長延在するようにしたものであ
る。本発明の自動レイアウト方法及び装置ならびにそれ
らを用いた半導体集積回路によれば、ビア領域の形状を
工夫したことにより、ビア領域の周囲のグリッドも有効
利用することができ、ゲート使用効率も向上させること
ができる。また、本発明の自動レイアウト方法及び装置
ならびにそれらを用いた半導体集積回路によれば、ミニ
マムエリアやエンドオブラインの問題が発生することが
なく、これに係る後処理等も必要ないので、処理時間を
大幅に短縮することができる。As described above in detail, in the automatic layout method and apparatus according to the present invention and the semiconductor integrated circuit using the same, the via regions formed in the wirings of each layer are formed by changing the width of the wiring of the corresponding layer. When the via hole is placed at the end of the wiring, the width is approximately the same as
The wiring extends a predetermined length in the extending direction of the wiring. According to the automatic layout method and apparatus of the present invention and the semiconductor integrated circuit using them, by devising the shape of the via region, the grid around the via region can be effectively used, and the gate use efficiency can be improved. be able to. Further, according to the automatic layout method and apparatus of the present invention and the semiconductor integrated circuit using them, the problem of the minimum area and the end of line does not occur, and the post-processing related thereto is not required. It can be greatly reduced.
【図１】 本発明の自動レイアウト方法及び装置の一実
施例の構成概念図である。FIG. 1 is a conceptual diagram illustrating the configuration of an embodiment of an automatic layout method and apparatus according to the present invention.
【図２】 本発明の自動レイアウト方法及び装置を利用
して形成されたビアの形状（上から見た平面図及び各配
線層毎に分解した形状）を表す一実施例の概念図であ
る。FIG. 2 is a conceptual diagram of an embodiment showing a shape of a via formed by using the automatic layout method and apparatus of the present invention (a plan view viewed from above and a shape disassembled for each wiring layer).
【図３】 本発明の自動レイアウト方法及び装置を利用
して形成されたビアの形状（上から見た平面図及び各配
線層毎に分解した形状）を表す別の実施例の概念図であ
る。FIG. 3 is a conceptual diagram of another embodiment showing a shape of a via formed by using the automatic layout method and apparatus of the present invention (a plan view viewed from above and a shape disassembled for each wiring layer). .
【図４】 本発明の自動レイアウト方法及び装置を利用
して形成されたビアの形状とグリッドとの関係を表す一
実施例の概念図である。FIG. 4 is a conceptual diagram of an example showing a relationship between a shape of a via formed by using the automatic layout method and apparatus of the present invention and a grid.
【図５】 従来の自動レイアウト方法及び装置を利用し
て形成されたビアの形状（上から見た平面図及び各配線
層毎に分解した形状）を表す一例の概念図である。FIG. 5 is a conceptual diagram illustrating an example of a shape of a via formed using a conventional automatic layout method and apparatus (a plan view viewed from above and a shape disassembled for each wiring layer).
【図６】 従来の自動レイアウト方法及び装置を利用し
て形成されたビアの形状（上から見た平面図及び各配線
層毎に分解した形状）を表す別の例の概念図である。FIG. 6 is a conceptual diagram of another example showing a shape (a plan view viewed from above and a shape disassembled for each wiring layer) of a via formed using a conventional automatic layout method and apparatus.
【図７】 従来の自動レイアウト方法及び装置を利用し
て形成されたビアの形状とグリッドとの関係を表す一例
の概念図である。FIG. 7 is a conceptual diagram illustrating an example of a relationship between a grid and a shape of a via formed using a conventional automatic layout method and apparatus.
１０ 自動レイアウト装置 １２ 配線形成部 １４ ビア領域形成部 １６ ビアホール形成部 １８ 回路接続情報 ２０ 第１層配線（メタル１配線） ２２ 第２層配線（メタル２配線） ２４ 第３層配線（メタル３配線） ２６ ビアホール ２８，３０，３２ ビア領域 DESCRIPTION OF SYMBOLS 10 Automatic layout apparatus 12 Wiring formation part 14 Via area formation part 16 Via hole formation part 18 Circuit connection information 20 1st layer wiring (Metal 1 wiring) 22 2nd layer wiring (Metal 2 wiring) 24 3rd layer wiring (Metal 3 wiring) 26 via holes 28, 30, 32 via regions
Claims (3)
間を自動配線する自動レイアウト方法であって、 前記セル間を接続するための２層以上の各層の配線を形
成する工程と、 前記各層の配線にビア領域を形成する工程と、 下層配線のビア領域と上層配線のビア領域とを接続し
て、これら下層配線と上層配線とを接続するビアホール
を形成する工程とを備え、 各層の前記ビア領域は、各々対応する層の配線の幅と略
同じ幅を持ち、当該配線の端部に前記ビアホールが配置
される場合、この配線の端部を越えて、当該配線の延在
方向に所定長延在していることを特徴とする自動レイア
ウト方法。1. An automatic layout method for automatically wiring between cells at the time of layout design of a semiconductor integrated circuit, comprising: forming two or more layers of wiring for connecting the cells; and wiring for each layer. Forming a via region on the lower layer wiring and a via region of the upper layer wiring to form a via hole connecting the lower layer wiring and the upper layer wiring. Have a width substantially the same as the width of the wiring of the corresponding layer, and when the via hole is arranged at the end of the wiring, extend a predetermined length beyond the end of the wiring in the extending direction of the wiring. Automatic layout method characterized by doing.
間を自動配線する自動レイアウト装置であって、 前記セル間を接続するための２層以上の各層の配線を形
成する配線形成部と、前記各層の配線にビア領域を形成
するビア領域形成部と、下層配線のビア領域と上層配線
のビア領域とを接続して、これら下層配線と上層配線と
を接続するビアホールを形成するビアホール形成部とを
備え、 各層の前記ビア領域は、各々対応する層の配線の幅と略
同じ幅を持ち、当該配線の端部に前記ビアホールが配置
される場合、この配線の端部を越えて、当該配線の延在
方向に所定長延在していることを特徴とする自動レイア
ウト装置。2. An automatic layout apparatus for automatically wiring between cells at the time of layout design of a semiconductor integrated circuit, comprising: a wiring forming section for forming two or more layers of wiring for connecting the cells; A via region forming section for forming a via region in the wiring of the first layer, and a via hole forming section for connecting a via region of the lower layer wiring to the via region of the upper layer wiring and forming a via hole connecting the lower layer wiring and the upper layer wiring. The via region of each layer has substantially the same width as the width of the wiring of the corresponding layer, and when the via hole is arranged at the end of the wiring, the via region of the wiring extends over the end of the wiring. An automatic layout device characterized by extending a predetermined length in an extending direction.
アホールを有する半導体集積回路であって、 前記ビアホールを介して接続される各層の配線の対応す
るビア領域が、各層の配線と略同じ幅を持ち、当該配線
の端部に当該ビアホールが配置される場合には、この配
線の端部を越えて当該配線の延在方向に所定長延在して
いることを特徴とする半導体集積回路。3. A semiconductor integrated circuit having a via hole for connecting two or more layers of wiring, wherein a via region corresponding to the wiring of each layer connected through the via hole is substantially equivalent to the wiring of each layer. A semiconductor integrated circuit having the same width and extending a predetermined length in the extending direction of the wiring beyond the end of the wiring when the via hole is arranged at the end of the wiring. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090542A JP2001284455A (en) | 2000-03-29 | 2000-03-29 | Method and apparatus for automatic layout and semiconductor integrated circuit using them |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001284455A true JP2001284455A (en) | 2001-10-12 |
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ID=18606138
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001284455A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109336A (en) * | 2003-10-01 | 2005-04-21 | Toshiba Microelectronics Corp | Automated design method and device, reticle set, semiconductor integrated circuit, and design program |
| US8030773B2 (en) | 2006-05-26 | 2011-10-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device comprising different level interconnection layers connected by conductor layers including conductor layer for redundancy |
| CN113589638A (en) * | 2020-04-30 | 2021-11-02 | 中芯国际集成电路制造(上海)有限公司 | Mask layout and semiconductor structure |
-
2000
- 2000-03-29 JP JP2000090542A patent/JP2001284455A/en not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109336A (en) * | 2003-10-01 | 2005-04-21 | Toshiba Microelectronics Corp | Automated design method and device, reticle set, semiconductor integrated circuit, and design program |
| US7146597B2 (en) | 2003-10-01 | 2006-12-05 | Kabushiki Kaisha Toshiba | CAD method for arranging via-holes, a CAD tool, photomasks produced by the CAD method, a semiconductor integrated circuit manufactured with photomasks and a computer program product for executing the CAD method |
| JP4509521B2 (en) * | 2003-10-01 | 2010-07-21 | 東芝マイクロエレクトロニクス株式会社 | Automatic design method, automatic design apparatus, reticle set, semiconductor integrated circuit, and design program |
| US8030773B2 (en) | 2006-05-26 | 2011-10-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device comprising different level interconnection layers connected by conductor layers including conductor layer for redundancy |
| CN113589638A (en) * | 2020-04-30 | 2021-11-02 | 中芯国际集成电路制造(上海)有限公司 | Mask layout and semiconductor structure |
| CN113589638B (en) * | 2020-04-30 | 2024-05-24 | 中芯国际集成电路制造(上海)有限公司 | Mask layout and semiconductor structure |
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