JP2001284320A - Dry etching method and method of manufacturing semiconductor dynamic quantity sensor - Google Patents

Dry etching method and method of manufacturing semiconductor dynamic quantity sensor

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JP2001284320A
JP2001284320A JP2000105379A JP2000105379A JP2001284320A JP 2001284320 A JP2001284320 A JP 2001284320A JP 2000105379 A JP2000105379 A JP 2000105379A JP 2000105379 A JP2000105379 A JP 2000105379A JP 2001284320 A JP2001284320 A JP 2001284320A
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etching
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毅 深田
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Abstract

PROBLEM TO BE SOLVED: To improve the uniformity of an etching rate in a wafer face, when the oxidized film of a wafer is subjected to dry-etching. SOLUTION: A process for arranging an SOI substrate 20 on a lower electrode 3 in a processing chamber 2, introducing etching gas into the processing chamber 2, and dry etching an insulating film by applying high-frequency power to the lower electrode 3 and a destaticization process for discharging charges charged on the SOI substrate 20 at the time of dry etching, are repeated alternately and the insulating film is removed. Even if the SOI substrate 20 is charged up at dry etching by repeating the directing process and the destanticization process, the charges charged on the SOI substrate 20 cannot be discharged by the destanticization process. Thus, charging up of distribution in a substrate face can be eliminated. Consequently, the dispersion of ion incident quantity in the substrate face is eliminated, and the uniformity of etching rate can be improved.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、ドライエッチング
方法及びドライエッチングによる半導体力学量センサの
製造方法に関するもので、特に半導体加速度センサや半
導体角速度センサに用いて好適である。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dry etching method and a method for manufacturing a semiconductor dynamic quantity sensor by dry etching, and is particularly suitable for a semiconductor acceleration sensor and a semiconductor angular velocity sensor.

【0002】[0002]

【従来の技術】近年、半導体センサの製造にSOI基板
を利用することが多くなりつつある。これは、可動電極
や固定電極等からなる微細な構造体(センシング部)を
作る過程で、SOI基板の埋め込み酸化膜をエッチング
除去用の犠牲層として利用できるためである。
2. Description of the Related Art In recent years, an SOI substrate is increasingly used for manufacturing a semiconductor sensor. This is because the buried oxide film of the SOI substrate can be used as a sacrificial layer for etching removal in the process of forming a fine structure (sensing portion) including a movable electrode, a fixed electrode, and the like.

【0003】従来では、SOI基板の酸化膜除去に、フ
ッ酸等を用いたウェットエッチングが主に用いられてき
たが、ウェットエッチングによると、液体の表面張力に
よって構造体同士がくっついてしまうといういわゆるス
ティッキング(固着)現象が発生しやすい。
Conventionally, wet etching using hydrofluoric acid or the like has been mainly used for removing an oxide film from an SOI substrate. However, according to wet etching, a so-called structure in which structures adhere to each other due to surface tension of a liquid. The sticking (sticking) phenomenon is likely to occur.

【0004】このスティッキング現象が発生することを
避けるため、最近ではSOI基板の酸化膜除去に、プラ
ズマを用いたドライエッチングが用いられるようになっ
た。
In order to avoid occurrence of the sticking phenomenon, dry etching using plasma has recently been used for removing an oxide film on an SOI substrate.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、ドライ
エッチングによってSOI基板の酸化膜除去を行うと、
ウェハ面内においてエッチングレートが不均一になると
いう問題が発生した。実験により、SOI基板の酸化膜
をドライエッチングしたところ、図7に示すように、ウ
ェハ中心部の方がウェハ外縁部よりもエッチングレート
が遅くなるという結果が得られた。
However, when the oxide film on the SOI substrate is removed by dry etching,
There has been a problem that the etching rate becomes non-uniform in the wafer surface. As a result of the experiment, when the oxide film of the SOI substrate was dry-etched, a result that the etching rate was lower at the center of the wafer than at the outer edge of the wafer was obtained as shown in FIG.

【0006】このようなエッチングレートの不均一が生
じると、シリコンと酸化膜とのエッチング選択比を十分
に取ったとしてもシリコンがエッチングされるため、構
造体が部分的にオーバエッチングされて可動電極と固定
電極との間隔がばらつき、可動電極と固定電極との間隔
によって決定される容量が設計位置から変化してしま
う。
When such an uneven etching rate occurs, the silicon is etched even if the etching selectivity between the silicon and the oxide film is sufficiently set, so that the structure is partially over-etched and the movable electrode is over-etched. The distance between the movable electrode and the fixed electrode varies, and the capacitance determined by the distance between the movable electrode and the fixed electrode changes from the design position.

【0007】本発明は上記点に鑑みて成され、ウェハの
酸化膜除去をドライエッチングで行う場合において、ウ
ェハ面内におけるエッチングレートの均一性を向上させ
ることを目的とする。
SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and has as its object to improve the uniformity of an etching rate in a wafer surface when removing an oxide film from a wafer by dry etching.

【0008】[0008]

【課題を解決するための手段】本発明者らは、エッチン
グレートを不均一にする要因としてウェハに蓄積される
電荷が関わっていると考え、ドライエッチング時に蓄積
される電荷についての検討を行った。
The present inventors considered that the charge accumulated in the wafer was involved in making the etching rate non-uniform, and examined the charge accumulated during dry etching. .

【0009】図8にドライエッチング装置の概略図を示
す。以下、図8に基づきドライエッチング方法について
説明する。
FIG. 8 is a schematic diagram of a dry etching apparatus. Hereinafter, the dry etching method will be described with reference to FIG.

【0010】まず、ドライエッチングを行うSOI基板
100、すなわち活性層100aを選択的にエッチング
することによって可動電極や固定電極等からなる構造体
を形成し、支持層100bを選択的にエッチングするこ
とによって酸化膜100cまで達する開口部100dを
形成したSOI基板100を用意する。
First, the SOI substrate 100 on which dry etching is performed, that is, the active layer 100a is selectively etched to form a structure including a movable electrode and a fixed electrode, and the support layer 100b is selectively etched. An SOI substrate 100 having an opening 100d reaching the oxide film 100c is prepared.

【0011】このSOI基板100を石英板101に形
成したザグリ内に配置する。このとき、支持層100b
側が上部電極102側を向くようにする。そして、装置
内にエッチングガスを導入すると共に、下部電極103
に高周波電源(RF電源)104より高周波電力を印加
してプラズマ105を発生させる。これにより、エッチ
ングガスがイオンやラジカル(活性種)に分解され、酸
化膜100cがドライエッチングされる。そして、図9
に示すように、エッチングガスを一定量供給し続けると
共に、高周波電源104のRFパワーを一定(ここでは
2.5kW)に保ち、ドライエッチングを続ける。
The SOI substrate 100 is placed in a counterbore formed on a quartz plate 101. At this time, the support layer 100b
The side faces the upper electrode 102 side. Then, an etching gas is introduced into the apparatus, and the lower electrode 103 is formed.
A high frequency power is applied from a high frequency power supply (RF power supply) 104 to generate a plasma 105. Thereby, the etching gas is decomposed into ions and radicals (active species), and the oxide film 100c is dry-etched. And FIG.
As shown in (1), while supplying a constant amount of etching gas, the RF power of the high-frequency power source 104 is kept constant (here, 2.5 kW), and dry etching is continued.

【0012】このような方法でドライエッチングを行っ
ているが、SOI基板100をエッチングする場合、活
性層100aと支持層100bが酸化膜100cによっ
て絶縁されていることからSOI基板100に蓄積され
た電荷が逃げにくく、チャージアップしやすい。
Although dry etching is performed by such a method, when the SOI substrate 100 is etched, since the active layer 100a and the support layer 100b are insulated by the oxide film 100c, the electric charge accumulated in the SOI substrate 100 is reduced. Is difficult to escape, and is easy to charge up.

【0013】さらに加速度センサや角速度センサのよう
な微細な構造体では、可動電極と固定電極を各々絶縁し
てコンデンサを形成するべく、トレンチ100eによる
絶縁分離を行っているため、トレンチ100eによって
微小領域絶縁される。
Further, in a fine structure such as an acceleration sensor or an angular velocity sensor, insulation is separated by a trench 100e in order to form a capacitor by insulating a movable electrode and a fixed electrode from each other. Insulated.

【0014】このため、図8のドライエッチング装置の
等価回路は図10の回路構成で示される。すなわち、プ
ラズマ105が抵抗R1、プラズマ105とSOI基板
100との境界部となるいわゆるシース106がコンデ
ンサC1とダイオードD1の並列回路、酸化膜100c
がコンデンサC2、トレンチ100eがコンデンサC3
に相当する回路構成となる。
For this reason, an equivalent circuit of the dry etching apparatus of FIG. 8 is shown by the circuit configuration of FIG. That is, the so-called sheath 106, which forms the boundary between the plasma 105 and the SOI substrate 100, is a parallel circuit of the capacitor C1 and the diode D1, and the oxide film 100c.
Is the capacitor C2, and the trench 100e is the capacitor C3.
Is obtained.

【0015】このような回路構成となるため、トレンチ
100eによる容量(トレンチ100eと等価なコンデ
ンサC3)がチャージアップされると、SOI基板10
0の面内のチャージアップに分布が生じ、プラズマ10
5によって分解されたイオンの入射量がSOI基板10
0の面内でばらつき、エッチレート均一性が悪化すると
考えられる。このため、上記図7で示したように、SO
I基板100の酸化膜100cをドライエッチングする
と、ウェハ中心部の方がウェハ外縁部よりもエッチング
レートが遅くなると考えられる。
With such a circuit configuration, when the capacitance of the trench 100e (the capacitor C3 equivalent to the trench 100e) is charged up, the SOI substrate 10
0, a distribution occurs in the in-plane charge-up, and the plasma 10
The incident amount of the ions decomposed by the SOI substrate 5
It is considered that there is variation in the plane of 0 and the etch rate uniformity is deteriorated. For this reason, as shown in FIG.
When the oxide film 100c of the I-substrate 100 is dry-etched, it is considered that the etching rate is lower at the center of the wafer than at the outer edge of the wafer.

【0016】そこで、請求項1に記載の発明では、平行
平板電極(3、4)が設けられた処理室(2)内の一方
の電極(3)上に絶縁膜(20c)が備えられた基板
(20)を配置し、処理室内にエッチングガスを導入す
ると共に平板電極に高周波電力を印加することで、絶縁
膜を除去するドライエッチング方法において、絶縁膜を
処理室内にエッチングガスを導入すると共に高周波電力
を制御し、絶縁膜をドライエッチングする工程と、ドラ
イエッチング時に基板に帯電された電荷を放出させる除
電工程とを含み、ドライエッチングと除電工程を交互に
繰り返し行うことにより、絶縁膜を除去することを特徴
としている。
Therefore, according to the first aspect of the present invention, the insulating film (20c) is provided on one electrode (3) in the processing chamber (2) provided with the parallel plate electrodes (3, 4). In a dry etching method for removing an insulating film by disposing a substrate (20), introducing an etching gas into the processing chamber, and applying high-frequency power to the flat electrode, the etching gas is introduced into the processing chamber while removing the insulating film. Including a process of controlling the high-frequency power and dry-etching the insulating film, and a charge removing process of discharging charges charged on the substrate during the dry etching, the insulating film is removed by repeatedly performing the dry etching and the charge removing process alternately. It is characterized by doing.

【0017】このように、ドライエッチング工程と除電
工程を繰り返し行うことにより、ドライエッチング時に
基板がチャージアップされても、除電工程によって基板
に帯電された電荷を放出することができるため、基板面
内におけるチャージアップ分布をなくすことができる。
これにより、基板面内におけるイオン入射量のバラツキ
がなくなり、エッチングレートの均一性を向上させるこ
とができる。
As described above, by repeatedly performing the dry etching step and the charge removing step, even if the substrate is charged up during the dry etching, it is possible to discharge the electric charge charged to the substrate by the charge removing step. Can eliminate the charge-up distribution.
This eliminates variations in the amount of ions incident on the substrate surface, and improves the uniformity of the etching rate.

【0018】請求項2に記載の発明においては、除電工
程では、ドライエッチング工程の際に処理室内に導入し
ていたエッチングガスの導入を止めることを特徴として
いる。
According to a second aspect of the present invention, in the charge removing step, the introduction of the etching gas introduced into the processing chamber during the dry etching step is stopped.

【0019】エッチング時に用いるガスがエッチングと
デポジションの両方を起こすような場合、除電時にデポ
ジションが発生してしまい、次のドライエッチング工程
でエッチングが進行しなくなってしまう恐れがある。こ
のため、エッチングガスの導入を止めることで、除電時
にデポジションが発生しないようにできる。この場合、
エッチングガスに変えて、例えばAr等の不活性ガスを
導入してもよい。
If the gas used for etching causes both etching and deposition, deposition occurs at the time of static elimination, and etching may not proceed in the next dry etching step. For this reason, by stopping the introduction of the etching gas, it is possible to prevent deposition from occurring at the time of static elimination. in this case,
Instead of the etching gas, an inert gas such as Ar may be introduced.

【0020】請求項3に記載の発明においては、ドライ
エッチング工程と除電工程を1度ずつ行うのを1サイク
ルとすると、1サイクル当たり、ドライエッチング工程
を8分間以下の時間行うことを特徴としている。
According to a third aspect of the present invention, when the dry etching step and the charge removing step are performed once each as one cycle, the dry etching step is performed for 8 minutes or less per cycle. .

【0021】このように、1サイクル当たりのドライエ
ッチング工程の時間を8分以下とすることにより、長時
間のドライエッチングにより基板内の容量がチャージア
ップされ、エッチングレート均一性が損なわれた状態で
ドライエッチングが成されることを防止できる。
As described above, by setting the time of the dry etching process per cycle to 8 minutes or less, the capacity in the substrate is charged up by the dry etching for a long time, and the uniformity of the etching rate is lost. Dry etching can be prevented.

【0022】請求項4に記載の発明においては、ドライ
エッチング工程と除電工程を1度ずつ行う場合を1サイ
クルとすると、1サイクル当たり、除電工程を10秒以
上の時間行うことを特徴としている。
The invention according to claim 4 is characterized in that, when the dry etching step and the charge removing step are performed once each as one cycle, the charge removing step is performed for 10 seconds or more per cycle.

【0023】このように、1サイクル当たりの除電工程
の時間を10秒以上とすることで、基板に帯電された電
荷を十分に放出することができる。
As described above, by setting the time of the charge removing step per cycle to 10 seconds or more, the charge charged on the substrate can be sufficiently released.

【0024】請求項5に記載の発明においては、平行平
板電極(3、4)が設けられた処理室(2)内の一方の
電極(3)上に絶縁膜(20c)が備えられた基板(2
0)を配置し、処理室内にエッチングガスを導入すると
共に平板電極に高周波電力を印加することで、絶縁膜を
除去するドライエッチング方法において、ドライエッチ
ング時に基板に帯電された電荷を放出させる除電工程と
を含み、除電工程をドライエッチング中に行うことを特
徴としている。
According to the fifth aspect of the present invention, a substrate in which an insulating film (20c) is provided on one electrode (3) in a processing chamber (2) provided with parallel plate electrodes (3, 4). (2
In the dry etching method of removing the insulating film by disposing an etching gas into the processing chamber and applying high-frequency power to the flat plate electrode, a charge removal step of discharging charges charged on the substrate during the dry etching is performed. And the charge removal step is performed during dry etching.

【0025】このように、ドライエッチング中に除電工
程を行うようにすると、除電工程中はエッチングレート
が犠牲となってもエッチングは連続して進行するため、
請求項1と同様の効果が得られると共に、ドライエッチ
ング時間を短時間とすることができる。
As described above, if the charge removing step is performed during the dry etching, the etching continues during the charge removing step even if the etching rate is sacrificed.
The same effect as the first aspect is obtained, and the dry etching time can be shortened.

【0026】例えば、請求項6に示すように、除電工程
では、処理室内にエッチングガスを導入し続け、かつ、
ドライエッチングを行っている期間のうち該除電工程を
行っていない期間に対して高周波電力の大きさを変化さ
せることで、ドライエッチングを継続させつつ基板に帯
電された電荷が放出される除電作用を奏するようにする
ことができる。
For example, in the static elimination step, an etching gas is continuously introduced into the processing chamber, and
By changing the magnitude of the high-frequency power during the period during which the dry etching is being performed and during the period during which the neutralization step is not performed, the neutralization operation in which the electric charge charged to the substrate is released while the dry etching is continued. Can be played.

【0027】請求項7に記載の発明においては、除電工
程をドライエッチング中に複数回行い、1回当たり、1
0秒以上の時間行うことを特徴とし、請求項4と同様の
効果を得ることができる。
In the invention according to claim 7, the charge removing step is performed a plurality of times during the dry etching, and one time for each time.
This is performed for a time of 0 second or more, and the same effect as that of claim 4 can be obtained.

【0028】請求項8に記載の発明においては、除電工
程をドライエッチング中に複数回行い、除電工程が8分
以内毎に繰り返されるようにすることを特徴とし、請求
項3と同様の効果を得ることができる。
According to an eighth aspect of the present invention, the charge removing step is performed a plurality of times during dry etching, and the charge removing step is repeated every eight minutes or less. Obtainable.

【0029】請求項9に記載の発明においては、ドライ
エッチング工程では、高周波電力をドライエッチング用
の大きさに制御し、除電工程では、ドライエッチング時
よりも高周波電力を低く制御することを特徴としてい
る。例えば、請求項10に示すように、除電工程では、
高周波電力をドライエッチング時の1/5〜1/50に
低下させる。
According to a ninth aspect of the present invention, in the dry etching step, the high frequency power is controlled to a size for dry etching, and in the charge removing step, the high frequency power is controlled to be lower than that in the dry etching. I have. For example, as described in claim 10, in the static elimination step,
The high frequency power is reduced to 1/5 to 1/50 of that during dry etching.

【0030】このように、除電工程では、高周波電力を
ドライエッチング時よりも低く制御することで、基板に
帯電された電荷を放出させることができる。
As described above, in the charge removing step, the electric charge charged on the substrate can be released by controlling the high frequency power to be lower than that in the dry etching.

【0031】また、請求項11に示すように、除電工程
では処理室内のガス圧力がドライエッチング工程におけ
る処理室内のガス圧力よりも高くなるようにしても、基
板に帯電された電荷を放出させることができる。
In the eleventh aspect, even if the gas pressure in the processing chamber is higher than the gas pressure in the processing chamber in the dry etching step, the electric charge charged on the substrate is released. Can be.

【0032】請求項11乃至12に示したドライエッチ
ング方法は、請求項13に示すように、絶縁膜(20
c)の一面側に活性層(20a)が配置されていると共
に、他面側に支持層(20b)が配置されたSOI基板
(20)を用意したのち、活性層を選択的にエッチング
することでトレンチ(20e)を形成し、力学量測定の
ための可動電極と固定電極とを有した構造体を構成する
工程と、支持層を選択的にエッチングすることで、絶縁
膜に達する開口部(20d)を形成する工程と、絶縁膜
をドライエッチングし、構造体をリリースする工程と、
を含んでなる半導体力学量センサの製造方法において、
絶縁膜をドライエッチングする際に適用すると好適であ
る。
According to the dry etching method described in claims 11 and 12, the insulating film (20
c) preparing an SOI substrate (20) having an active layer (20a) disposed on one side and a support layer (20b) disposed on the other side, and selectively etching the active layer; Forming a trench having a movable electrode and a fixed electrode for measuring a physical quantity, and selectively etching a support layer to form an opening reaching an insulating film. Forming a 20d), dry etching the insulating film and releasing the structure,
In a method of manufacturing a semiconductor physical quantity sensor comprising
It is preferable to apply the present invention to dry etching of an insulating film.

【0033】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
Note that the reference numerals in parentheses of the above means indicate the correspondence with specific means described in the embodiments described later.

【0034】[0034]

【発明の実施の形態】(第1実施形態)以下、本発明を
図に示す実施形態について説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) An embodiment of the present invention shown in the drawings will be described below.

【0035】図1に、ドライエッチング方法の実施に用
いるエッチング装置1の断面構成を示す。また、図2
に、ドライエッチングが施されるSOI基板20の断面
構成を示す。
FIG. 1 shows a cross-sectional structure of an etching apparatus 1 used for performing a dry etching method. FIG.
2 shows a cross-sectional configuration of the SOI substrate 20 to be subjected to dry etching.

【0036】図2に示すSOI基板20は半導体力学量
センサ(例えば、半導体加速度センサや半導体角速度セ
ンサ)の製造工程途中のものである。すなわち、このS
OI基板20は、半導体力学量センサの製造工程のう
ち、活性層20aに可動電極及び固定電極等からなる構
造体を構成する工程と、支持層20bに酸化膜(絶縁
膜)20cまで達する開口部20dを形成する工程とを
施したものである。例えば、活性層20aを選択的にエ
ッチングし、酸化膜20cまで達するトレンチ20eを
形成することによって構造体が構成され、支持層20b
をKOH水溶液等によって選択的にエッチングすること
で、酸化膜20cまで達する開口部20dが形成され
る。このような構造のSOI基板20の酸化膜20cを
図1に示すエッチング装置1によりドライエッチングす
る。
The SOI substrate 20 shown in FIG. 2 is in the process of manufacturing a semiconductor dynamic quantity sensor (for example, a semiconductor acceleration sensor or a semiconductor angular velocity sensor). That is, this S
The OI substrate 20 includes a step of forming a structure including a movable electrode and a fixed electrode in the active layer 20a, and an opening reaching the oxide film (insulating film) 20c in the support layer 20b. 20d is formed. For example, a structure is formed by selectively etching the active layer 20a and forming a trench 20e reaching the oxide film 20c.
Is selectively etched using a KOH aqueous solution or the like to form an opening 20d reaching the oxide film 20c. The oxide film 20c of the SOI substrate 20 having such a structure is dry-etched by the etching apparatus 1 shown in FIG.

【0037】図1に示すように、このエッチング装置1
には処理室2が備えらている。この処理室2内でドライ
エッチングが行われる。処理室2には、ドライエッチン
グを施すSOI基板20が配置される下部電極3と、こ
の下部電極3と対向するように配置された上部電極(対
向電極)4からなる平行平板電極が備えられている。
As shown in FIG. 1, this etching apparatus 1
Is provided with a processing chamber 2. Dry etching is performed in the processing chamber 2. The processing chamber 2 includes a parallel plate electrode including a lower electrode 3 on which an SOI substrate 20 to be subjected to dry etching is disposed, and an upper electrode (counter electrode) 4 disposed to face the lower electrode 3. I have.

【0038】下部電極3には、石英板3aが備えられて
おり、この石英板3aに形成されたザグリ3b内にSO
I基板20が配置される。下部電極3には、高周波電源
5より例えば13.56MHzの高周波電力(RF電
力)が印加できるようになっている。上部電極4は、等
間隔に配置された複数のガス供給孔4aを有しており、
下部電極3と平行に配置されて、反応ガスをシャワー状
に流せるように構成されている。これら下部電極3と上
部電極4は、図示しない冷却水によって冷却可能となっ
ている。
The lower electrode 3 is provided with a quartz plate 3a, and a counterbore 3b formed on the quartz plate 3a
An I substrate 20 is provided. For example, 13.56 MHz high frequency power (RF power) can be applied to the lower electrode 3 from the high frequency power supply 5. The upper electrode 4 has a plurality of gas supply holes 4a arranged at equal intervals,
It is arranged in parallel with the lower electrode 3 so that the reaction gas can flow in a shower shape. These lower electrode 3 and upper electrode 4 can be cooled by cooling water (not shown).

【0039】また、エッチング装置1には、各種ガスを
供給するためのガス導入口6が設けられている。このガ
ス導入口6は上部電極4の上方に配置され、ガス導入口
6より供給された各種ガスが上部電極4のガス供給孔4
aを通じて処理室2内に供給されるようになっている。
The etching apparatus 1 is provided with a gas inlet 6 for supplying various gases. The gas inlet 6 is disposed above the upper electrode 4, and various gases supplied from the gas inlet 6 are supplied to the gas supply holes 4 of the upper electrode 4.
a into the processing chamber 2.

【0040】ガス導入口6には、バルブ7aが備えられ
たガス導入管7が接続されている。ガス導入管7には、
各種ガスの供給源8、9、10に接続された複数本(本
実施形態では3本)のガス導入管8a、9a、10aが
接続されている。本実施形態では、各ガス導入管8a、
9a、10aよりCHF3ガス、CF4ガス、Arガスが
それぞれ供給されるようになっている。また、これら各
ガス導入管8a、9a、10aには、各ガス導入管8
a、9a、10aの開閉を行うバルブ8b、9b、10
b、及びガス流量調節のためのマスフローコントローラ
8c、9c、10cが備えられている。
The gas inlet 6 is connected to a gas inlet pipe 7 provided with a valve 7a. In the gas introduction pipe 7,
A plurality (three in this embodiment) of gas introduction pipes 8a, 9a, 10a connected to supply sources 8, 9, 10 of various gases are connected. In the present embodiment, each gas introduction pipe 8a,
CHF 3 gas, CF 4 gas, and Ar gas are supplied from 9a and 10a, respectively. Each of the gas introduction pipes 8a, 9a, and 10a has a gas introduction pipe 8a.
Valves 8b, 9b, 10 for opening and closing a, 9a, 10a
b, and mass flow controllers 8c, 9c, 10c for adjusting the gas flow rate.

【0041】一方、処理室2の下部には、排気管11が
接続されている。この排気管11を通じて、処理室2内
を真空ポンプ等の真空引き手段12によって減圧できる
ようになっている。このような構成により、ガス供給源
8、9、10からガスを供給した状態で、処理室2内を
例えば数1.33Pa〜133Pa(10mTorr〜
1Torr)程度の真空度に保持できるようになってい
る。
On the other hand, an exhaust pipe 11 is connected to a lower portion of the processing chamber 2. Through the exhaust pipe 11, the inside of the processing chamber 2 can be depressurized by evacuation means 12 such as a vacuum pump. With such a configuration, for example, several 1.33 Pa to 133 Pa (10 mTorr to 10 mPa) in the processing chamber 2 while the gas is supplied from the gas supply sources 8, 9, and 10.
The degree of vacuum can be maintained at about 1 Torr).

【0042】このように構成されたエッチング装置を用
い、以下のようにしてドライエッチングを行う。図3
に、ドライエッチングのタイミングチャートを示し、こ
の図に基づいてドライエッチングの詳細を説明する。
Using the etching apparatus configured as described above, dry etching is performed as follows. FIG.
2 shows a timing chart of the dry etching, and the details of the dry etching will be described with reference to FIG.

【0043】ドライエッチングは、ドライエッチング
工程と除電工程とを繰り返すことによって行われる。
換言すれば、ドライエッチングの途中に除電工程を施し
ている。
Dry etching is performed by repeating the dry etching step and the charge removing step.
In other words, the charge removing step is performed during the dry etching.

【0044】〔ドライエッチング工程〕ここでは、ド
ライエッチングをリアクティブイオンエッチングによっ
て行っている。まず、バルブ8b〜10bをすべて開
き、処理室2内にCHF3/CF4/Arの混合ガスを導
入する。このとき、マスフローコントローラ8c〜10
cによって各ガスの流量を制御し、CHF3が100s
ccm、CF4が5ccm、Arが100sccmとな
るようにする。また、真空引き手段12によって処理室
2内のガス圧力が1.33Pa(100mTorr)と
なるように設定する。
[Dry Etching Step] Here, dry etching is performed by reactive ion etching. First, all the valves 8 b to 10 b are opened, and a mixed gas of CHF 3 / CF 4 / Ar is introduced into the processing chamber 2. At this time, the mass flow controllers 8c to 10c
c, the flow rate of each gas is controlled, and CHF 3 is 100 s.
ccm, CF 4 are set to 5 ccm, and Ar is set to 100 sccm. In addition, the gas pressure in the processing chamber 2 is set to 1.33 Pa (100 mTorr) by the evacuation unit 12.

【0045】そして、高周波電源5より例えば13.5
6MHzの高周波電力を下部電極3に印加し、RFパワ
ーが例えば2.5kWとなるようにする。これにより、
上部電極4と下部電極3との間にプラズマが発生し、プ
ラズマによって各種ガスがイオンやラジカルに分解さ
れ、SOI基板20の酸化膜20cがドライエッチング
される。このようなドライエッチング工程を例えば3分
間行う。
Then, for example, 13.5
A high frequency power of 6 MHz is applied to the lower electrode 3 so that the RF power becomes, for example, 2.5 kW. This allows
Plasma is generated between the upper electrode 4 and the lower electrode 3, various gases are decomposed into ions and radicals by the plasma, and the oxide film 20 c of the SOI substrate 20 is dry-etched. Such a dry etching step is performed, for example, for 3 minutes.

【0046】このドライエッチング時に、上述したよう
に、SOI基板20に形成されたトレンチ20eによる
容量がチャージアップされる(電荷が蓄えられる)。
At the time of this dry etching, as described above, the capacitance due to the trench 20e formed in the SOI substrate 20 is charged up (charge is stored).

【0047】〔除電工程〕次に、バルブ8b、9bを
閉じ、供給ガスをArのみに切り替える。また、マスフ
ローコントローラ10cによってArガスの流量が例え
ば200sccmとなるようにすると共に、真空引き手
段12によって処理室2内のガス圧力が1.33Pa
(100mTorr)となるように設定する。
Next, the valves 8b and 9b are closed, and the supply gas is switched to only Ar. The flow rate of Ar gas is set to, for example, 200 sccm by the mass flow controller 10c, and the gas pressure in the processing chamber 2 is set to 1.33 Pa by the evacuation unit 12.
(100 mTorr).

【0048】そして、高周波電源5によるRFパワーを
例えば100Wに低下させる。これにより、トレンチ2
eによる容量に蓄積された電荷を含むSOI基板20に
蓄積された電荷が導電性であるプラズマ中に放出され、
トレンチ20eによる容量が除電される。このような除
電工程を例えば5分間行う。
Then, the RF power from the high frequency power supply 5 is reduced to, for example, 100 W. Thereby, the trench 2
e, the charge stored in the SOI substrate 20 including the charge stored in the capacitance is released into the conductive plasma,
The capacitance due to the trench 20e is eliminated. Such a neutralization step is performed, for example, for 5 minutes.

【0049】なお、上記のようにガス種を不活性ガスで
あるArのみに変更させるのは、エッチング時に用いる
ガスがエッチングとデポジションの両方を起こすような
場合、単にRFパワーのみを低下させると除電時にデポ
ジションが発生してしまい、次のエッチング工程でエッ
チングが進行しなくなってしまう恐れがあるからであ
る。
The reason why the gas type is changed to only the inert gas Ar as described above is that when the gas used for etching causes both etching and deposition, it is only necessary to lower the RF power alone. This is because deposition may occur at the time of static elimination, and etching may not proceed in the next etching step.

【0050】また、除電工程では、高周波電源5による
RFパワーをドライエッチング時よりも低下させること
により除電作用を奏することが可能となるが、例えばド
ライエッチング時のRFパワーの1/5〜1/50に低
下させるとよい。
In the charge removal step, the charge removal operation can be achieved by lowering the RF power from the high-frequency power supply 5 than during dry etching. It is good to lower to 50.

【0051】この後、で示したドライエッチング工程
とで示した除電工程を複数回交互に繰り返し、SOI
基板20に帯電された電荷を導電性であるプラズマ中へ
放出させながら、酸化膜20cが除去されるまでドライ
エッチングを行う。これにより、活性層20aに形成さ
れた可動電極や固定電極からなる構造体がリリースさ
れ、半導体力学量センサが製造される。
Thereafter, the dry etching step shown by the mark and the charge removal step shown by the mark are alternately repeated a plurality of times to obtain the SOI
Dry etching is performed until the oxide film 20c is removed while discharging the electric charge charged on the substrate 20 into the conductive plasma. Thus, the structure including the movable electrode and the fixed electrode formed on the active layer 20a is released, and the semiconductor physical quantity sensor is manufactured.

【0052】このように、エッチング工程と除電工程を
交互に行うことにより、SOI基板20の面内における
エッチングレート均一性を向上させ、エッチングレート
ばらつきが非常に小さいドライエッチングを行うことが
できる。このため、可動電極や固定電極の間隔が均一と
なり、良好な特性の半導体力学量センサを製造すること
ができる。
As described above, by alternately performing the etching step and the charge removing step, the uniformity of the etching rate in the surface of the SOI substrate 20 can be improved, and dry etching with a very small variation in the etching rate can be performed. Therefore, the distance between the movable electrode and the fixed electrode becomes uniform, and a semiconductor dynamic quantity sensor having good characteristics can be manufactured.

【0053】また、このような方法でエッチングしたと
きのエッチングレート均一性を測定したところ、図4に
示す結果が得られた。この結果からも明らかなように、
ドライエッチング工程と除電工程とを繰り返すことで、
ドライエッチングを連続的に繰り返し行った場合(従来
方法)と比べ、エッチングレートの均一性を大幅に改善
することができる。
When the uniformity of the etching rate when etching was performed by such a method was measured, the result shown in FIG. 4 was obtained. As is clear from these results,
By repeating the dry etching process and the charge removal process,
Compared with the case where dry etching is continuously repeated (conventional method), the uniformity of the etching rate can be greatly improved.

【0054】さらに、比較実験として、除電時間に相当
する時間、放電を停止した実験(但し、この場合には、
除電を行っていない)も行ったが、連続的にドライエッ
チングを施した場合と比べてエッチングレートが変化し
なかった。このことからも、除電工程を施すことによ
り、SOI基板20の面内でのエッチングレートの均一
性を向上させられることが分かる。
Further, as a comparative experiment, an experiment in which the discharge was stopped for a time corresponding to the static elimination time (however, in this case,
(No charge removal was performed), but the etching rate did not change compared to the case where dry etching was continuously performed. From this, it is understood that the uniformity of the etching rate in the plane of the SOI substrate 20 can be improved by performing the charge removing step.

【0055】また、のドライエッチング工程との除
電工程を1度ずつ行った場合を1サイクルとし、1サイ
クル当たりの除電時間とエッチングレート均一性との関
係や、1サイクル当たりのエッチング時間とエッチング
レート均一性との関係について調べた。その結果をそれ
ぞれ図5、図6に示す。但し、エッチング時間とエッチ
ングレート均一性との関係については、除電時間を1分
に固定した場合について調べてある。
In addition, the case where each of the dry etching step and the charge removal step is performed once is regarded as one cycle, and the relationship between the charge removal time per cycle and the uniformity of the etching rate, and the etching time per cycle and the etching rate. The relationship with uniformity was investigated. The results are shown in FIGS. 5 and 6, respectively. However, the relationship between the etching time and the uniformity of the etching rate was examined when the static elimination time was fixed at 1 minute.

【0056】まず、図5の結果から明らかなように、除
電工程を行っていない場合(除電時間0分)に対して、
短時間でも除電工程を行った場合の方がエッチングレー
ト均一性が高く、除電時間が10秒以上になると特にエ
ッチングレート均一性が向上していることが判る。
First, as is apparent from the results of FIG. 5, the case where the static elimination step is not performed (the static elimination time is 0 minute) is as follows.
It can be seen that the uniformity of the etching rate is higher when the charge removing step is performed even for a short time, and the uniformity of the etching rate is particularly improved when the charge removing time is 10 seconds or more.

【0057】一方、図6の結果を見てみると、エッチン
グ時間が8分程度まではエッチングレート均一性が良好
であるが、9分以降急激に悪化することが判る。これ
は、エッチング時間が長くなると、それまでの間にトレ
ンチ20eによる容量がチャージアップされ、エッチン
グレート均一性が損なわれるのである。
On the other hand, looking at the results in FIG. 6, it can be seen that the etching rate uniformity is good until the etching time is about 8 minutes, but it rapidly deteriorates after 9 minutes. This is because if the etching time becomes longer, the capacity of the trench 20e is charged up before that, and the uniformity of the etching rate is impaired.

【0058】これらの結果から、1サイクル当たりの除
電時間を10秒以上とし、1サイクル当たりのドライエ
ッチング時間を8分以下とすることが望ましい。
From these results, it is desirable that the charge removal time per cycle be 10 seconds or more and the dry etching time per cycle be 8 minutes or less.

【0059】以上のように、エッチングと除電を適正な
時間のサイクルで繰り返すことによって、さらにエッチ
レート均一性を向上でき、SOI基板20の埋め込み酸
化膜を除去することができる。
As described above, by repeating the etching and the charge elimination at appropriate time cycles, the uniformity of the etch rate can be further improved, and the buried oxide film of the SOI substrate 20 can be removed.

【0060】(第2実施形態)上記第1実施形態では、
除電工程を行う際にはドライエッチング工程を停止して
いるが、ドライエッチング工程を持続させた状態で除電
工程が行われるようにしてもよい。すなわち、除電作用
が行われる条件下でドライエッチング工程を行うように
してもよい。
(Second Embodiment) In the first embodiment,
Although the dry etching step is stopped when performing the charge removing step, the charge removing step may be performed while the dry etching step is continued. That is, the dry etching step may be performed under the condition where the charge removal operation is performed.

【0061】例えば、第1実施形態ので示したドライ
エッチング工程を3分間施したのち、ガス組成、ガス流
量、ガス圧はそのままの状態を保ち、高周波電源5のR
Fパワーのみを2500Wから100Wへ低下させるこ
とでイオンエネルギーを低下させることができるため、
除電作用を持つドライエッチングを行うことができる。
For example, after performing the dry etching process shown in the first embodiment for 3 minutes, the gas composition, the gas flow rate and the gas pressure are kept as they are, and the R
Since the ion energy can be reduced by reducing only the F power from 2500 W to 100 W,
Dry etching having a charge eliminating function can be performed.

【0062】このような方法を用いると、除電工程中は
エッチングレートが犠牲となってもエッチングは連続し
て進行するため、ドライエッチングプロセスのトータル
時間は第1実施形態よりも短時間とすることができる。
このため、第1実施形態と同様の効果を得ることができ
ると共に、ドライエッチングを短時間にすることができ
る。
When such a method is used, the etching proceeds continuously even if the etching rate is sacrificed during the charge removal step. Therefore, the total time of the dry etching process should be shorter than that of the first embodiment. Can be.
Therefore, the same effect as that of the first embodiment can be obtained, and the dry etching can be shortened.

【0063】なお、この場合においても、ドライエッチ
ング中に除電工程を複数回行い、1回当たり、10秒以
上の時間行うことで、十分にチャージアップを除去する
ことができる。また、除電工程を複数回行い、8分以内
毎に繰り返されるようにすれば、SOI基板20がチャ
ージアップされた状態でドライエッチングが行われるこ
とを防止することができる。
In this case as well, the charge-up process can be sufficiently removed by performing the charge removing step a plurality of times during the dry etching and performing the processing for 10 seconds or more each time. Further, if the charge removal step is performed a plurality of times and is repeated every eight minutes or less, it is possible to prevent dry etching from being performed while the SOI substrate 20 is charged up.

【0064】(他の実施形態)上記第2実施形態では、
イオンエネルギーを低下させる方法として、高周波電源
5のRFパワーを低下させているが、処理室2内のガス
圧をドライエッチング時から上昇させることによっても
可能である。例えば、ドライエッチング時のガス圧の2
00%〜500%に上昇させると上記効果が得られる。
上記実施形態の場合には、上記したドライエッチング条
件である1.33Pa(0.1Torr)から例えば
6.65Pa(0.5Torr)へ上昇させればよい。
(Other Embodiments) In the second embodiment,
As a method of reducing the ion energy, the RF power of the high-frequency power supply 5 is reduced. However, it is also possible to increase the gas pressure in the processing chamber 2 from the time of dry etching. For example, when the gas pressure during dry etching is 2
The above effect can be obtained by increasing the value from 00% to 500%.
In the case of the above embodiment, the dry etching condition may be increased from 1.33 Pa (0.1 Torr) to, for example, 6.65 Pa (0.5 Torr).

【0065】なお、上記各実施形態では、ウェハとして
SOI基板20を用いる場合を説明したが、使用するウ
ェハはSOI基板20に限定されるものではない。例え
ば、絶縁性基板等のドライエッチングを行うときに、ウ
ェハのチャージアップによってエッチングレート均一性
の悪化が生じる場合には、どのような場合においても上
記各実施形態に示すドライエッチング方法を適用するこ
とにより、上記と同様の効果を得ることができる。
In each of the above embodiments, the case where the SOI substrate 20 is used as the wafer has been described. However, the wafer to be used is not limited to the SOI substrate 20. For example, when performing dry etching of an insulating substrate or the like, if the etching rate uniformity is deteriorated due to charge-up of the wafer, the dry etching method described in each of the above embodiments should be applied in any case. Thereby, the same effect as described above can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1実施形態にかかわるドライエッチ
ングの実施に用いるエッチング装置の断面構成を示す図
である。
FIG. 1 is a diagram showing a sectional configuration of an etching apparatus used for performing dry etching according to a first embodiment of the present invention.

【図2】ドライエッチングが施されるSOI基板20の
断面構成を示す図である。
FIG. 2 is a diagram showing a cross-sectional configuration of an SOI substrate 20 to be subjected to dry etching.

【図3】ドライエッチングのタイミングチャートを示す
図である。
FIG. 3 is a diagram showing a timing chart of dry etching.

【図4】除電工程を導入したときの効果を示すエッチン
グレート均一性の測定結果を示す図である。
FIG. 4 is a diagram showing a measurement result of etching rate uniformity showing an effect when a charge removing step is introduced.

【図5】1サイクル当たりの除電時間とエッチングレー
ト均一性との関係を示す図である。
FIG. 5 is a diagram showing a relationship between a charge removal time per cycle and etching rate uniformity.

【図6】1サイクル当たりのエッチング時間とエッチン
グレート均一性との関係を示す図である。
FIG. 6 is a diagram showing a relationship between etching time per cycle and etching rate uniformity.

【図7】実験により、ウェハ面内におけるエッチングレ
ートのバラツキを求めた図である。
FIG. 7 is a diagram showing a variation of an etching rate in a wafer surface obtained by an experiment.

【図8】従来のドライエッチングの概略を示した図であ
る。
FIG. 8 is a diagram schematically showing conventional dry etching.

【図9】従来のドライエッチングのタイムチャートを示
す図である。
FIG. 9 is a diagram showing a time chart of a conventional dry etching.

【図10】図8に示すドライエッチングを行ったときの
様子を等価回路で示した図である。
10 is a diagram showing a state when the dry etching shown in FIG. 8 is performed by an equivalent circuit.

【符号の説明】[Explanation of symbols]

1…エッチング装置、2…処理室、3…下部電極、4…
上部電極、5…高周波電源、6…ガス導入口、7…ガス
導入管、7a…バルブ、8〜10…ガスの供給源、8a
〜10a…ガス導入管、8b〜10b…バルブ、8c〜
10c…マスフローコントローラ、11…排気管、12
…真空引き手段、20…SOI基板、20a…活性層、
20b…支持層、20c…酸化膜、20d…開口部、2
0e…トレンチ。
DESCRIPTION OF SYMBOLS 1 ... Etching apparatus, 2 ... Processing chamber, 3 ... Lower electrode, 4 ...
Upper electrode, 5 ... High frequency power supply, 6 ... Gas inlet, 7 ... Gas inlet pipe, 7a ... Valve, 8-10 ... Gas supply source, 8A
-10a ... gas introduction pipe, 8b-10b ... valve, 8c ~
10c: mass flow controller, 11: exhaust pipe, 12
... Vacuum evacuation means, 20 ... SOI substrate, 20a ... Active layer,
20b: support layer, 20c: oxide film, 20d: opening, 2
0e ... trench.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 頼永 宗男 愛知県西尾市下羽角町岩谷14番地 株式会 社日本自動車部品総合研究所内 (72)発明者 深田 毅 愛知県刈谷市昭和町1丁目1番地 株式会 社デンソー内 (72)発明者 野口 浩樹 愛知県刈谷市昭和町1丁目1番地 株式会 社デンソー内 Fターム(参考) 5F004 AA01 BA04 BB13 BC03 CA01 CA02 CA03 DA01 DA16 DA23 DB03  ──────────────────────────────────────────────────続 き Continuing on the front page (72) Muneo Yorinaga, 14 Iwatani, Shimowasumi-machi, Nishio-shi, Aichi Prefecture Inside Japan Automotive Parts Research Institute (72) Inventor, Takeshi Fukada 1-1-1, Showa-cho, Kariya-shi, Aichi Prefecture (72) Inventor Hiroki Noguchi 1-1-1, Showa-cho, Kariya-shi, Aichi F-term (reference) 5F004 AA01 BA04 BB13 BC03 CA01 CA02 CA03 DA01 DA16 DA23 DB03

Claims (13)

【特許請求の範囲】[Claims] 【請求項1】 平行平板電極(3、4)が設けられた処
理室(2)内の一方の電極(3)上に絶縁膜(20c)
が備えられた基板(20)を配置し、前記処理室内にエ
ッチングガスを導入すると共に前記電極に高周波電力を
印加することで、前記絶縁膜を除去するドライエッチン
グ方法において、 前記絶縁膜を前記処理室内にエッチングガスを導入する
と共に前記高周波電力を制御し、前記絶縁膜をドライエ
ッチングする工程と、 前記ドライエッチング時に前記基板に帯電された電荷を
放出させる除電工程とを含み、 前記ドライエッチングと前記除電工程を交互に繰り返し
行うことにより、前記絶縁膜を除去することを特徴とす
るドライエッチング方法。
1. An insulating film (20c) on one electrode (3) in a processing chamber (2) provided with parallel plate electrodes (3, 4).
A dry etching method for removing the insulating film by disposing a substrate (20) provided with, applying an etching gas into the processing chamber, and applying high-frequency power to the electrode; Controlling the high-frequency power while introducing an etching gas into the chamber, and dry-etching the insulating film; and a charge removing step of discharging charges charged to the substrate during the dry etching. A dry etching method, wherein the insulating film is removed by alternately and repeatedly performing a charge removing step.
【請求項2】 前記除電工程では、前記ドライエッチン
グ工程の際に前記処理室内に導入していたエッチングガ
スの導入を止めることを特徴とする請求項1に記載のド
ライエッチング方法。
2. The dry etching method according to claim 1, wherein in the charge removing step, the introduction of the etching gas introduced into the processing chamber at the time of the dry etching step is stopped.
【請求項3】 前記ドライエッチング工程と前記除電工
程を1度ずつ行う場合を1サイクルとすると、1サイク
ル当たり、前記ドライエッチング工程を8分間以下の時
間行うことを特徴とする請求項1又は2に記載のドライ
エッチング方法。
3. The method according to claim 1, wherein the case where the dry etching step and the charge removing step are performed once each is one cycle, and the dry etching step is performed for 8 minutes or less per cycle. 3. The dry etching method according to 1.
【請求項4】 前記ドライエッチング工程と前記除電工
程を1度ずつ行う場合を1サイクルとすると、1サイク
ル当たり、前記除電工程を10秒以上の時間行うことを
特徴とする請求項1乃至3のいずれか1つに記載のドラ
イエッチング方法。
4. The method according to claim 1, wherein the cycle of performing the dry etching step and the neutralization step once is one cycle, and the neutralization step is performed for 10 seconds or more per cycle. The dry etching method according to any one of the above.
【請求項5】 平行平板電極(3、4)が設けられた処
理室(2)内の一方の電極(3)上に絶縁膜(20c)
が備えられた基板(20)を配置し、前記処理室内にエ
ッチングガスを導入すると共に前記平板電極に高周波電
力を印加することで、前記絶縁膜を除去するドライエッ
チング方法において、 前記ドライエッチング時に前記基板に帯電された電荷を
放出させる除電工程とを含み、 前記除電工程を前記ドライエッチング中に行うことを特
徴とするドライエッチング方法。
5. An insulating film (20c) on one electrode (3) in a processing chamber (2) provided with parallel plate electrodes (3, 4).
A dry etching method for removing the insulating film by disposing a substrate (20) provided with, applying an etching gas into the processing chamber, and applying high-frequency power to the plate electrode; A charge removing step of discharging charges charged on the substrate, wherein the charge removing step is performed during the dry etching.
【請求項6】 前記除電工程では、前記処理室内に前記
エッチングガスを導入し続け、かつ、前記ドライエッチ
ングを行っている期間のうち該除電工程を行っていない
期間に対して前記高周波電力の大きさを変化させること
で、ドライエッチングを継続させつつ前記基板に帯電さ
れた電荷が放出される除電作用を奏するようにすること
を特徴とする請求項5に記載のドライエッチング方法。
6. In the static elimination step, the magnitude of the high-frequency power is larger than a period during which the etching gas is continuously introduced into the processing chamber and a period during which the dry etching is not performed. The dry etching method according to claim 5, wherein by changing the thickness, a charge removal operation is performed in which charges charged to the substrate are released while the dry etching is continued.
【請求項7】 前記除電工程を前記ドライエッチング中
に複数回行い、1回当たり、10秒以上の時間行うこと
を特徴とする請求項5又は6に記載のドライエッチング
方法。
7. The dry etching method according to claim 5, wherein the charge removing step is performed a plurality of times during the dry etching, and is performed for 10 seconds or more each time.
【請求項8】 前記除電工程を前記ドライエッチング中
に複数回行い、前記除電工程が8分以内毎に繰り返され
るようにすることを特徴とする請求項5乃至7のいずれ
か1つに記載のドライエッチング方法。
8. The method according to claim 5, wherein the charge removing step is performed a plurality of times during the dry etching, and the charge removing step is repeated every eight minutes or less. Dry etching method.
【請求項9】 前記ドライエッチング工程では、前記高
周波電力をドライエッチング用の大きさに制御し、前記
除電工程では、前記ドライエッチング時よりも前記高周
波電力を低く制御することを特徴とする請求項1乃至8
ドライエッチング方法。
9. The high frequency power is controlled to a size for dry etching in the dry etching step, and the high frequency power is controlled to be lower than in the dry etching in the charge removing step. 1 to 8
Dry etching method.
【請求項10】 前記除電工程では、前記高周波電力を
前記ドライエッチング時の1/5〜1/50に低下させ
ることを特徴とする請求項9に記載のドライエッチング
方法。
10. The dry etching method according to claim 9, wherein in the charge removing step, the high-frequency power is reduced to 1/5 to 1/50 of the dry etching.
【請求項11】 前記除電工程では前記処理室内のガス
圧力が前記ドライエッチング工程における前記処理室内
のガス圧力よりも高くなるようにすることを特徴とする
請求項1乃至10のいずれか1つに記載のドライエッチ
ング方法。
11. The method according to claim 1, wherein a gas pressure in the processing chamber is higher than a gas pressure in the processing chamber in the dry etching step in the charge removing step. The dry etching method described.
【請求項12】 前記ドライエッチング工程では、前記
ドライエッチングをリアクティブイオンエッチングによ
り行うことを特徴とする請求項1乃至11のいずれか1
つに記載のドライエッチング方法。
12. The dry etching step according to claim 1, wherein the dry etching is performed by reactive ion etching.
The dry etching method described in (1).
【請求項13】 絶縁膜(20c)の一面側に活性層
(20a)が配置されていると共に、他面側に支持層
(20b)が配置されたSOI基板(20)を用意した
のち、 前記活性層を選択的にエッチングすることでトレンチ
(20e)を形成し、力学量測定のための可動電極と固
定電極とを有した構造体を構成する工程と、 前記支持層を選択的にエッチングすることで、前記絶縁
膜に達する開口部(20d)を形成する工程と、 前記絶縁膜をドライエッチングし、前記構造体をリリー
スする工程と、を含んでなる半導体力学量センサの製造
方法において、 前記絶縁膜をドライエッチングする際に、請求項1乃至
12に記載のドライエッチング方法を適用することを特
徴とする半導体力学量センサの製造方法。
13. An SOI substrate (20) having an active layer (20a) disposed on one side of an insulating film (20c) and a support layer (20b) disposed on the other side is provided. Selectively etching the active layer to form a trench (20e) to form a structure having a movable electrode and a fixed electrode for measuring a physical quantity; and selectively etching the support layer. A step of forming an opening (20d) reaching the insulating film; and a step of dry-etching the insulating film to release the structure. 13. A method for manufacturing a semiconductor physical quantity sensor, wherein the dry etching method according to claim 1 is applied when dry-etching an insulating film.
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