JPH0758083A - Semiconductor manufacturing apparatus - Google Patents
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- JPH0758083A JPH0758083A JP5203811A JP20381193A JPH0758083A JP H0758083 A JPH0758083 A JP H0758083A JP 5203811 A JP5203811 A JP 5203811A JP 20381193 A JP20381193 A JP 20381193A JP H0758083 A JPH0758083 A JP H0758083A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体製造装置に関する
もので、特にウェ−ハをのせる下部電極と、この下部電
極に対向する上部電極を有するプラズマプロセス装置に
使用されるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing apparatus and, more particularly, to a plasma processing apparatus having a lower electrode on which a wafer is placed and an upper electrode facing the lower electrode.
【０００２】[0002]
【従来の技術】従来の、上下に電極を有する平行平板型
プラズマプロセス装置技術について、図６〜図８を参照
しながら説明する。図６にReactive Ion Etching（以
下、ＲＩＥと略記する）装置を示す。ＲＩＥ法とは、真
空中に反応性ガスを注入し、高周波電圧を加えることで
放電を起こして電離状態であるプラズマを発生させ、化
学的に活性なイオンやラジカルを生成し、これらとエッ
チングされる試料との化学反応でエッチングを行う方法
である。従来のＲＩＥ装置は、ガスを供給するシャワー
ヘッドタイプの上部電極６１と、これに対向してウェ−
ハ６２を保持する下部電極６４からなり、下部電極上面
には下部電極の保護および異常放電防止のために、絶縁
物カバー６３が設置され、この絶縁物カバー６３の厚さ
は、中心部から周辺部近傍まで一定の厚さになってい
る。尚、絶縁物カバー６３の最周辺部は反応範囲外であ
り、図６中に示されるように厚みを有して下部電極６４
に噛み合う形となっている。これは図７の絶縁物カバー
７３、図８の絶縁物カバー８４においても同様である。2. Description of the Related Art A conventional parallel plate type plasma process apparatus technique having upper and lower electrodes will be described with reference to FIGS. FIG. 6 shows a Reactive Ion Etching (hereinafter abbreviated as RIE) device. The RIE method is a method in which a reactive gas is injected into a vacuum and a high frequency voltage is applied to cause a discharge to generate plasma in an ionized state to generate chemically active ions or radicals, which are then etched. It is a method of performing etching by a chemical reaction with a sample. The conventional RIE apparatus includes a showerhead type upper electrode 61 for supplying gas and a wafer facing the upper electrode 61.
An insulating material cover 63 is provided on the upper surface of the lower electrode 64 for supporting the lower electrode 62 and for protecting the lower electrode and preventing abnormal discharge. The thickness is constant up to the vicinity of the part. The outermost peripheral portion of the insulator cover 63 is outside the reaction range and has a thickness as shown in FIG.
It has a shape that meshes with. This also applies to the insulator cover 73 in FIG. 7 and the insulator cover 84 in FIG.
【０００３】次に、図７にプラズマＣＶＤ（Plasma Che
mical Vapor Deposition）装置を示す。プラズマＣＶＤ
法は、反応ガスを減圧下でグロ−放電にさらしてプラズ
マ状態にし、化学的に活性なイオンやラジカルに分解さ
せることによって薄膜を成長させる方法であり、プラズ
マの発生には電極に高周波電圧を印加する。従来の一般
的な容量結合型のプラズマＣＶＤ装置は、シャワーヘッ
ドタイプの上部電極７１と、これに対向してウェ−ハ７
２を保持する下部電極７４からなり、下部電極上面に
は、下部電極保護および異常放電防止のため、絶縁物カ
バー７３が設置されている。この絶縁物カバー７３の厚
さは中心部から周辺部近傍まで、一定の厚さになってい
る。Next, FIG. 7 shows a plasma CVD (Plasma Che
mical Vapor Deposition) device. Plasma CVD
The method is a method in which a reaction gas is exposed to a glow discharge under reduced pressure to form a plasma state, and a thin film is grown by decomposing it into chemically active ions and radicals. Apply. A conventional general capacitively coupled plasma CVD apparatus includes a showerhead type upper electrode 71 and a wafer 7 facing the upper electrode 71.
The lower electrode 74 holds 2 and an insulator cover 73 is provided on the upper surface of the lower electrode to protect the lower electrode and prevent abnormal discharge. The thickness of the insulator cover 73 is constant from the central portion to the peripheral portion.
【０００４】次に、図８にバイアススパッタ装置を示
す。スパッタとは、真空中でイオンを加速してタ−ゲッ
トに衝突させた衝撃で弾き出されたタ−ゲットの原子、
分子をウェ−ハ上に堆積させる方法であり、バイアスス
パッタ装置は基板に負の電圧を加えることを特徴として
いる。従来のバイアススパッタ装置は、上述のＲＩＥ装
置やプラズマＣＶＤ装置のシャワーヘッドタイプの上部
電極とは異なり、ターゲット８２が下部電極に対向する
ような形で上部電極８１に取り付けられている。そし
て、この上部電極８１とターゲット８２に対向してウェ
−ハ８３を保持している下部電極８５とから構成されて
おり、下部電極の保護および異常放電防止のために絶縁
物カバー８４が下部電極上面にあり、この絶縁物カバー
の厚さは中心部から周辺部近傍まで一定の厚さになって
いる。Next, FIG. 8 shows a bias sputtering apparatus. Sputter is an atom of a target that is ejected by the impact of accelerating ions in a vacuum and colliding with the target.
This is a method of depositing molecules on a wafer, and the bias sputtering apparatus is characterized by applying a negative voltage to the substrate. Unlike the above-described showerhead type upper electrode of the RIE apparatus or the plasma CVD apparatus, the conventional bias sputtering apparatus is attached to the upper electrode 81 so that the target 82 faces the lower electrode. The upper electrode 81 and the lower electrode 85 holding the wafer 83 facing the target 82 are provided. The insulator cover 84 is provided for protecting the lower electrode and preventing abnormal discharge. It is on the upper surface, and the thickness of this insulator cover is constant from the center to the vicinity of the periphery.
【０００５】次に、以上のような平行平板型の電極を利
用した一連の装置における問題点について図６を例にと
って説明する。従来の平行平板型のＲＩＥ装置は、図６
に示すように反応室内の上部電極６１は下部電極６４に
平行で平板になっており、ウェ−ハ６２を保持している
下部電極６４上面にはプラズマ放電を安定制御するため
絶縁物カバー６３が設定されている。このカバーは中心
部から周辺部近傍までが同じ厚さであるため、上部電極
と下部電極間距離は中心部と周辺部近傍で一定になって
いる。Next, problems in a series of devices using the above parallel plate type electrodes will be described with reference to FIG. The conventional parallel plate type RIE device is shown in FIG.
As shown in FIG. 5, the upper electrode 61 in the reaction chamber is parallel to the lower electrode 64 and is a flat plate, and the upper surface of the lower electrode 64 holding the wafer 62 is provided with an insulator cover 63 for stable control of plasma discharge. It is set. Since this cover has the same thickness from the central portion to the peripheral portion, the distance between the upper electrode and the lower electrode is constant in the central portion and the peripheral portion.
【０００６】しかし、このような装置でエッチングを行
った際、電極周辺での電界が強く、中心部に比べて周辺
部のプラズマ密度が高くなるために、エッチングレート
が中心部より速くなり、エッチング残膜の量が中心部と
周辺部近傍とで大きく異なってしまう。However, when etching is performed with such an apparatus, the electric field around the electrode is strong and the plasma density in the peripheral portion is higher than that in the central portion, so that the etching rate becomes faster than that in the central portion, and the etching rate becomes higher. The amount of residual film greatly differs between the central part and the peripheral part.
【０００７】又、上述したＲＩＥ装置と同様に、図７に
示すプラズマＣＶＤ装置、図８に示すバイアススパッタ
装置にも同じことがあてはまり、プラズマ密度の違いか
ら起こるエッチングレートの差から、プラズマＣＶＤ装
置では成膜速度の差による膜厚均一性の悪化、バイアス
スパッタ装置では、スパッタエッチング量の差によるバ
イアススパッタ成膜後の膜厚均一性の悪化が起こってし
まうという問題があった。Similar to the above-mentioned RIE apparatus, the same applies to the plasma CVD apparatus shown in FIG. 7 and the bias sputtering apparatus shown in FIG. 8, and because of the difference in etching rate caused by the difference in plasma density, the plasma CVD apparatus is However, there is a problem in that the film thickness uniformity is deteriorated due to the difference in film forming speed, and the film thickness uniformity after bias sputtering film formation is deteriorated due to the difference in the sputter etching amount in the bias sputtering apparatus.
【０００８】[0008]
【発明が解決しようとする課題】上記したように、従来
は、上部電極とこの上部電極と対向しているウェ−ハを
保持する下部電極を有するプラズマプロセス装置におい
て、上部電極と下部電極とが中心部から周辺部まで一定
の距離間隔にある為、プラズマ放電の際に周辺部に電界
が集中し、ＲＩＥ装置ではエッチングレート、プラズマ
ＣＶＤ装置やバイアススパッタ装置では成膜速度の均一
性が悪化するという問題があった。As described above, conventionally, in the plasma process apparatus having the upper electrode and the lower electrode holding the wafer facing the upper electrode, the upper electrode and the lower electrode are Since there is a constant distance from the central portion to the peripheral portion, the electric field is concentrated in the peripheral portion during plasma discharge, and the uniformity of the etching rate in the RIE apparatus and the uniformity of the film formation rate in the plasma CVD apparatus and the bias sputtering apparatus deteriorate. There was a problem.
【０００９】本発明は、上記欠点を改善し、上部電極と
ウェ−ハを保持する下部電極とが対向しているプラズマ
プロセス装置に於いて、成膜速度、エッチングレートの
均一性を向上させることで半導体装置の特性および信頼
性の劣化を抑制した半導体製造装置を提供することを目
的とする。The present invention improves the above-mentioned drawbacks and improves the uniformity of film forming rate and etching rate in a plasma process apparatus in which an upper electrode and a lower electrode holding a wafer are opposed to each other. It is an object of the present invention to provide a semiconductor manufacturing apparatus in which deterioration of the characteristics and reliability of the semiconductor device is suppressed.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するため
に、本発明では、ウェ−ハを載置する下部電極と、この
下部電極に対向する上部電極と、前記下部電極の前記上
部電極に対向している面を覆い、上面は平面であり、下
面の前記下部電極に接している面は周辺部の厚さが中心
部よりも厚い絶縁物カバ−とからなることを特徴とする
半導体製造装置を提供する。In order to achieve the above object, in the present invention, a lower electrode on which a wafer is placed, an upper electrode facing the lower electrode, and an upper electrode of the lower electrode are provided. A semiconductor manufacturing method characterized in that an upper surface of the lower surface, which is in contact with the lower electrode, is covered with an insulating cover having a peripheral portion thicker than a central portion. Provide a device.
【００１１】また、前記絶縁物カバーの厚さが、前記下
部電極周辺部近傍から外側に向かって直線状テーパ加工
或いは二次曲線状テーパ加工が施されていることにより
中心部よりも徐々に厚くなっていることを特徴とする半
導体製造装置を提供する。Further, the thickness of the insulator cover is gradually thicker than that of the central portion due to the linear taper processing or the quadratic curve taper processing from the vicinity of the peripheral portion of the lower electrode toward the outside. Provided is a semiconductor manufacturing apparatus characterized by the following.
【００１２】[0012]
【作用】上述したように構成された本発明の半導体製造
装置によれば、下部電極上面に設置された絶縁膜カバー
の周辺部近傍を中心部より厚くすることで、プラズマ密
度を一定にし、成膜速度、エッチングレートなどの均一
性を向上させることが可能となる。According to the semiconductor manufacturing apparatus of the present invention constructed as described above, the plasma density is made constant by making the vicinity of the peripheral portion of the insulating film cover provided on the upper surface of the lower electrode thicker than the central portion. It is possible to improve the uniformity of the film speed and the etching rate.
【００１３】[0013]
【実施例】本発明における実施例について図１〜図５を
参照しながら説明する。図１〜図３は、それぞれ本発明
に於ける第一の実施例としてのＲＩＥ装置、第二の実施
例としての平行平板型プラズマＣＶＤ装置、第三の実施
例としてのバイアススパッタ装置を表した図である。こ
れらの第一〜第三の実施例各々における絶縁物カバー
が、周端部から２０mm以上中心側から、周辺部へ向かっ
てテーパに加工を施すことで、中心部厚３mmに対して周
辺部近傍の厚みが５mmと厚くなっている。尚、絶縁物カ
バー１３の最周辺部は反応範囲外であり、図１中に示さ
れるように周辺部近傍の厚みよりも更に厚みを有し、下
部電極１４に噛み合う形となっている。これは図２の絶
縁物カバー２３、図３の絶縁物カバー３４においても同
様である。Embodiments of the present invention will be described with reference to FIGS. 1 to 3 show an RIE apparatus as a first embodiment, a parallel plate type plasma CVD apparatus as a second embodiment, and a bias sputtering apparatus as a third embodiment of the present invention, respectively. It is a figure. The insulator cover in each of the first to third embodiments is tapered 20 mm or more from the peripheral end portion toward the peripheral portion so that the peripheral portion is close to the peripheral portion thickness 3 mm. Is as thick as 5 mm. The outermost peripheral portion of the insulator cover 13 is outside the reaction range, has a thickness larger than the thickness in the vicinity of the peripheral portion as shown in FIG. 1, and engages with the lower electrode 14. This also applies to the insulator cover 23 shown in FIG. 2 and the insulator cover 34 shown in FIG.
【００１４】図１は、本発明に於ける第一の実施例であ
るＲＩＥ装置を示している。ＲＩＥ装置は、ガスを供給
するシャワーヘッドタイプの上部電極１１と、これに対
向してウェ−ハ１２を保持する下部電極１４からなり、
下部電極上面には下部電極の保護および異常放電防止の
ために、絶縁物カバー１３が設置され、この絶縁物カバ
ー１３は、上面は平板状であるが、周辺部付近で、中心
部から周辺部近傍に向かって厚みが増す様な形になって
いる。FIG. 1 shows an RIE apparatus which is a first embodiment of the present invention. The RIE apparatus comprises a showerhead type upper electrode 11 for supplying gas and a lower electrode 14 facing the wafer and holding a wafer 12.
An insulating material cover 13 is installed on the upper surface of the lower electrode to protect the lower electrode and prevent abnormal discharge. The insulating material cover 13 has a flat plate-like upper surface, but is located near the peripheral portion and from the central portion to the peripheral portion. The shape is such that the thickness increases toward the neighborhood.
【００１５】次に、図２に本発明に於ける第二の実施例
であるプラズマＣＶＤ装置を示す。プラズマＣＶＤ装置
は、シャワーヘッドタイプの上部電極２１と、これに対
向してウェ−ハ２２を保持する下部電極２４からなり、
下部電極上面には、下部電極保護および異常放電防止の
ため、絶縁物カバー２３が設置され、この絶縁物カバー
２３は上述のＲＩＥ装置と同様に、上面は平板状である
が、周辺部付近で中心部から周辺部近傍に向かって厚み
が増す様な形になっている。Next, FIG. 2 shows a plasma CVD apparatus which is a second embodiment of the present invention. The plasma CVD apparatus includes a showerhead type upper electrode 21 and a lower electrode 24 that faces the wafer and holds a wafer 22.
An insulator cover 23 is provided on the upper surface of the lower electrode to protect the lower electrode and prevent abnormal discharge. The insulator cover 23 has a flat plate-like upper surface as in the above-described RIE device, but is located near the periphery. The shape is such that the thickness increases from the center to the vicinity of the periphery.
【００１６】次に、図３に本発明に於ける第三の実施例
であるバイアススパッタ装置を示す。バイアススパッタ
装置は、上述のＲＩＥ装置やプラズマＣＶＤ装置のシャ
ワーヘッドタイプの上部電極とは異なり、ターゲット３
２が下部電極に対向するような形で上部電極３１に取り
付けられている。そして、この上部電極３１とターゲッ
ト３２に対向してウェ−ハ３３を保持している下部電極
３５とから構成されており、下部電極の保護および異常
放電防止のために絶縁物カバー３４が下部電極上面にあ
り、この絶縁物カバー３４は上述のＲＩＥ装置やプラズ
マＣＶＤ装置と同様に、上面は平板状であるが、周辺部
付近で中心部から周辺部近傍に向かって厚みが増す様な
形に加工されている。Next, FIG. 3 shows a bias sputtering apparatus which is a third embodiment of the present invention. The bias sputtering apparatus is different from the above-described showerhead type upper electrode of the RIE apparatus or the plasma CVD apparatus in that the target 3
2 is attached to the upper electrode 31 so that the lower electrode 2 faces the lower electrode. The upper electrode 31 and the lower electrode 35 that holds the wafer 33 facing the target 32 are formed. The insulator cover 34 is provided to protect the lower electrode and prevent abnormal discharge. This insulator cover 34 is on the upper surface, and like the above-mentioned RIE apparatus and plasma CVD apparatus, the upper surface has a flat plate shape, but the thickness increases from the central portion to the peripheral portion in the vicinity of the peripheral portion. It is processed.
【００１７】以上のように、第一〜第三の実施例では、
絶縁物カバーの周辺部にテ−パが施され、厚みが中心部
から周辺部近傍に向かって厚さが増す様な形になってい
るが、このことにより、上部電極と下部電極間の距離
が、中心部に比較して周辺部近傍の方が電気的に長くな
るので、中心部と周辺部とでプラズマ密度が一定となっ
た装置とすることができる。As described above, in the first to third embodiments,
A taper is applied to the periphery of the insulator cover so that the thickness increases from the center to the vicinity of the periphery, which results in the distance between the upper electrode and the lower electrode. However, since the vicinity of the peripheral portion is electrically longer than that of the central portion, a plasma density can be made constant between the central portion and the peripheral portion.
【００１８】図４は、図１〜図３に示した第一〜第三の
実施例に於ける絶縁物カバ−４１の周辺部近傍のテ−パ
加工部分の拡大図である。上述の実施例では上面は平板
状であるが、下部電極４２に接している下面の周辺部近
傍に直線状テーパ形状が施され、中心部厚約３mmに対
し、周辺部近傍は約５mmという比率になっている。FIG. 4 is an enlarged view of a taper processed portion near the peripheral portion of the insulator cover 41 in the first to third embodiments shown in FIGS. Although the upper surface is flat in the above-described embodiment, a linear taper shape is provided in the vicinity of the peripheral portion of the lower surface which is in contact with the lower electrode 42. It has become.
【００１９】図５は絶縁物カバー５１形状の変形させ
た、本発明に於ける第四の実施例であり、上面は平板状
であるが、下部電極５２に接している下面の周辺部近傍
に対して図４に示したような直線状テーパ形状にした場
合とは異なり、二次曲線状テーパ形状にした場合であ
り、中心部厚３mmに対し、周辺部近傍は５mmという比率
になっている。この第四の実施例は、上述した第一〜第
三の実施例の直線状テーパ形状にした場合と同様な形
で、ＲＩＥ装置やプラズマＣＶＤ装置及びバイアススパ
ッタ装置などの装置の絶縁物カバ−として使用して良
い。FIG. 5 shows a fourth embodiment of the present invention in which the shape of the insulator cover 51 is modified. The upper surface is flat, but the lower surface in contact with the lower electrode 52 is near the periphery. On the other hand, unlike the linear taper shape as shown in FIG. 4, it is a quadratic curve taper shape, and the ratio of the central portion thickness is 3 mm and the peripheral portion is 5 mm. . The fourth embodiment has the same shape as that of the linear taper shape of the above-mentioned first to third embodiments, and the insulator cover of the apparatus such as the RIE apparatus, the plasma CVD apparatus and the bias sputtering apparatus. Can be used as
【００２０】また、この絶縁物カバ−の周辺部近傍のテ
−パ加工は、上述のようなプラズマプロセス装置におい
て、装置自体や電極の幅の大きさが異なるような場合に
も、絶縁物カバ−の中心部と周辺部近傍の厚みをそれぞ
れに応じてプラズマ密度が一定となるように設定するこ
とで応用できる。Further, the taper processing in the vicinity of the peripheral portion of the insulator cover is performed even in the plasma process apparatus as described above even when the apparatus itself and the width of the electrode are different. This can be applied by setting the plasma density to be constant depending on the thicknesses of the central part and the peripheral part of the −.
【００２１】以上より、上部電極と下部電極との間隔
が、周辺部近傍で機械的だけでなく、絶縁物カバーを厚
くすることで、電気的にも、下部電極の周辺部への電界
集中を防止することが出来、従来技術に比較して、プラ
ズマＣＶＤ装置、バイアススパッタ装置については成膜
速度、ＲＩＥ装置についてはエッチングレート均一性を
向上させることが出来る。From the above, the distance between the upper electrode and the lower electrode is not only mechanical near the peripheral portion, but also by thickening the insulator cover, electric field concentration on the peripheral portion of the lower electrode can be achieved electrically. As compared with the prior art, it is possible to improve the film forming rate for the plasma CVD apparatus and the bias sputtering apparatus, and the etching rate uniformity for the RIE apparatus.
【００２２】尚、絶縁カバー材としては、Ａｌ2 Ｏ3 、
ＳｉＯ2 、Ｓｉ3 Ｎ4 、ＳｉＣ等の絶縁材を用いる。上
述のように本発明は、上部電極とこの上部電極に対向す
る下部電極を有する平行平板型プラズマプロセス装置に
於いて、下部電極上に設定されている絶縁物カバーの厚
さについて中心部に対し周辺部を厚くし、上部電極と下
部電極間距離が中心部に対し周辺部を電気的に長くなる
ようにすることで、下部電極周辺部の電界集中をなくし
中心部と周辺部の成膜速度やエッチングレートの均一性
の向上を実現することを特徴としている。As the insulating cover material, Al 2 O 3 ,
An insulating material such as SiO 2 , Si 3 N 4 , or SiC is used. As described above, the present invention is a parallel plate type plasma process apparatus having an upper electrode and a lower electrode facing the upper electrode, and the thickness of the insulator cover set on the lower electrode with respect to the central portion. By thickening the peripheral part and making the distance between the upper electrode and the lower electrode electrically longer in the peripheral part than in the central part, the electric field concentration in the peripheral part of the lower electrode is eliminated, and the film formation rate in the central part and the peripheral part The feature is that the uniformity of the etching rate is improved.
【００２３】これにより値としては、従来から問題とさ
れていたプラズマＣＶＤ装置の膜厚均一性が±４％→±
２％に、ＲＩＥ装置ではエッチングレート均一性が±７
％→±３％に、バイアススパッタ装置では膜厚均一性を
±７％→±２％にと、半分以下のレベルに向上させるこ
とが出来る。又、この結果、エッチバックやＶia開口の
制御性が上がり、製品歩留りの３〜５％の向上を図るこ
とができる。As a result, the film thickness uniformity of the plasma CVD apparatus, which has been a problem in the past, is ± 4% → ±.
2%, etching rate uniformity ± 7 in RIE equipment
% → ± 3%, and the bias sputtering apparatus can improve the film thickness uniformity to ± 7% → ± 2%, which is a half level or less. Further, as a result, the controllability of etch back and Via opening is improved, and the product yield can be improved by 3 to 5%.
【００２４】[0024]
【発明の効果】本発明によれば、プラズマプロセスにお
ける成膜速度やエッチングレートの均一性を向上させた
半導体製造装置を提供できる。According to the present invention, it is possible to provide a semiconductor manufacturing apparatus in which the uniformity of the film forming rate and the etching rate in the plasma process is improved.
【図１】本発明の第一の実施例であるＲＩＥ装置を示す
断面図、FIG. 1 is a cross-sectional view showing an RIE device which is a first embodiment of the present invention,
【図２】本発明の第二の実施例であるプラズマＣＶＤ装
置を示す断面図、FIG. 2 is a sectional view showing a plasma CVD apparatus according to a second embodiment of the present invention,
【図３】本発明の第三の実施例であるバイアススパッタ
装置を示す断面図、FIG. 3 is a sectional view showing a bias sputtering apparatus which is a third embodiment of the present invention,
【図４】本発明の第一〜第三の実施例を示した図１〜図
３の部分拡大図、FIG. 4 is a partially enlarged view of FIGS. 1 to 3 showing the first to third embodiments of the present invention,
【図５】本発明の半導体製造装置の第四の実施例を示す
断面図、FIG. 5 is a sectional view showing a fourth embodiment of the semiconductor manufacturing apparatus of the present invention,
【図６】従来のＲＩＥ装置を示す断面図、FIG. 6 is a cross-sectional view showing a conventional RIE device,
【図７】従来のプラズマＣＶＤ装置を示す断面図、FIG. 7 is a sectional view showing a conventional plasma CVD apparatus,
【図８】従来のバイアススパッタ装置を示す断面図。FIG. 8 is a sectional view showing a conventional bias sputtering apparatus.
１１ 上部電極 １２ ウェ−ハ １３ 絶縁膜カバー １４ 下部電極 11 Upper Electrode 12 Wafer 13 Insulating Film Cover 14 Lower Electrode
Claims (3)
上面は平面であり、周辺部の厚さが中心部よりも厚い絶
縁物カバ−とを有することを特徴とする半導体製造装
置。1. A lower electrode on which a wafer is mounted, an upper electrode facing the lower electrode, and a surface of the lower electrode facing the upper electrode,
A semiconductor manufacturing apparatus, wherein an upper surface is a flat surface and has an insulator cover whose peripheral portion is thicker than its central portion.
極周辺部近傍から外側に向かって直線状テーパ加工が施
されていることにより、中心部よりも徐々に厚くなって
いることを特徴とする請求項１記載の半導体製造装置。2. The thickness of the insulator cover is gradually thicker than that of the central portion by linearly tapering outward from the vicinity of the peripheral portion of the lower electrode. The semiconductor manufacturing apparatus according to claim 1.
極周辺部近傍から外側に向かって二次曲線状テーパ加工
が施されていることにより中心部よりも徐々に厚くなっ
ていることを特徴とする請求項１記載の半導体製造装
置。3. The thickness of the insulator cover is gradually thicker than that of the central portion by quadratic curve taper processing from the vicinity of the peripheral portion of the lower electrode toward the outside. The semiconductor manufacturing apparatus according to claim 1, which is characterized in that.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5203811A JPH0758083A (en) | 1993-08-18 | 1993-08-18 | Semiconductor manufacturing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5203811A JPH0758083A (en) | 1993-08-18 | 1993-08-18 | Semiconductor manufacturing apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758083A true JPH0758083A (en) | 1995-03-03 |
Family
ID=16480124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5203811A Pending JPH0758083A (en) | 1993-08-18 | 1993-08-18 | Semiconductor manufacturing apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758083A (en) |
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