JP2001282712A - 電子印刷装置用の画像処理コントローラ及びそれを有する電子印刷装置。 - Google Patents

Abstract

(57)【要約】 【課題】電子印刷装置用の画像処理コントローラにおい
て、入出力インターフェースとメモリコントローラとの
間のバス構成を簡単化し、且つバス使用効率を上げ、デ
ータ転送速度を上げる。 【解決手段】本発明は、複数のインターフェースを有
し、外部から所望のインターフェース経由で供給される
画像データを受信し、内蔵するメモリに格納し、画像処
理を行う電子印刷装置用の画像処理コントローラにおい
て、メモリ３にメモリバスを介して接続され当該メモリ
へのアクセスを制御するメモリコントローラMCと、画像
データの入出力を行う入出力コントローラIOCとを有す
る。そして、メモリコントローラMCと入出力コントロー
ラIOCとの間に、コマンド、アドレス、データをマルチ
プレクスで転送するコマンド・アドレス・データバスCA
Dを設けたことを特徴とする。このバスCADに、リード、
ライト等を特定するコマンドを送出することで、従来の
リード・ライト信号線などの制御線をなくす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プリンタなどの電
子印刷装置に使用される画像処理コントローラに関し、
特に画像処理コントローラ内の入出力インターフェース
とメモリコントローラとの間のより高い効率のデータバ
スとその制御に関する。

【０００２】

【従来の技術】電子印刷装置は、ホストコンピュータな
どにより形成された画像を、レーザビームの照射により
潜像を形成し、帯電したトナーを潜像に付着させること
で画像を再生する。かかる電子印刷装置は、従来のモノ
クロ印刷からカラー印刷に進化している。カラー化に伴
い、与えられる画像データ量が膨大になり、その入力に
要する時間は無視できなくなっている。更に、印刷装置
内での画像処理装置は、カラー化に伴い膨大な画像デー
タを処理して印刷用の画像データに変換し、且つその印
刷用画像データを印刷エンジンに出力する必要がある。

【０００３】また、電子印刷装置は、従来のホストコン
ピュータにプリンタケーブルを介して直接接続される使
用形態だけでなく、ＵＳＢやIEEE1394などの新しいイン
ターフェースに対応する必要があり、また複数のホスト
コンピュータの印刷ジョブに対応できるように、イーサ
ーネットなどのＬＡＮインターフェースに対応する必要
もある。従って、内部の画像処理装置のインターフェー
スは、多様な入力形態に対応して増大する傾向にある。
上記のような画像データの増大及びインターフェースの
多様化は、従来のモノクロ印刷用の画像処理装置に構造
上の限界をもたらしている。

【０００４】図１１は、従来の電子印刷装置内の画像処
理を行うコントローラの構成図である。図１１の画像処
理装置（コントローラ）では、ＣＰＵバス２に、ＣＰＵ
と、ＤＲＡＭからなるメモリ３と、入力された画像デー
タをビットマップ形式で印刷用の画像データに変換する
カラー用画像処理回路ＩＭＣと、メモリコントローラＭ
Ｃとが接続されている。また、ホストコンピュータなど
の外部との画像データのインターフェースを行う入出力
コントローラＩＯＣは、アドレス・データバスＡＤを介
してメモリコントローラＭＣと接続される。そして、IO
コントローラIOCは、複数のインターフェースを有し、
それぞれに対応して受信データを蓄積するIOバッファを
有する。

【０００５】図中、アドレスイネーブル信号AENBXは、
Ｌレベルの時にバスＡＤにアドレスが送出され、Ｈレベ
ルの時にデータが送出されることを知らせる信号であ
る。リードライト信号RWXは、Ｌレベルでライトを、Ｈ
レベルでリードを示すコマンド信号である。ＩＯレディ
ー信号IORDYXは、ＩＯコントローラIOCがアクセスを受
けたことを示すレディー信号である。そして、複数のイ
ンターフェースが受信したデータをメモリ３に直接書き
込むＤＭＡリクエスト信号SDRQX（シリアルインターフ
ェース用）、PDRQX（パラレルインターフェース用）、T
0DRQX（チャネル０用インターフェース）、T1DRQX（チ
ャネル１用インターフェース）の制御線が設けられる。

【０００６】上記従来のコントローラにおいて、メモリ
コントローラＭＣが、ＩＯコントローラＩＯＣとの間の
アドレス・データバスＡＤのバス権を持ち、ＣＰＵなど
によるＩＯコントローラＩＯＣの所望のインターフェー
スへのリードやライト要求が、メモリコントローラＭＣ
を経由して行われる。また、ＩＯコントローラＩＯＣ
は、ホストコンピュータなど外部から受信した画像デー
タを、ＣＰＵの制御を介することなく、メモリコントロ
ーラＭＣによりメモリ３に直接書き込んだり（ライ
ト）、メモリ３に展開された印刷用画像データを直接読
み出したり（リード）したりするために、上記のDMAリ
クエスト信号をアサートして、メモリコントローラにリ
ード制御を依頼する。これは、ＩＯコントローラＩＯＣ
によるダイレクト・メモリ・アクセス・サイクル（ＤＭ
Ａサイクル）である。

【０００７】バス権を所有するメモリコントローラＭＣ
は、リードかライトかを示すリード・ライト信号ＲＷＸ
によりいずれの処理要求であるかを示しながら、リード
時はアドレスを、ライト時はアドレスとデータをアドレ
ス・データバスＡＤに送出して、リードまたはライトの
動作を行う。この時、バスＡＤがアドレスとデータをマ
ルチプレクスしているので、アドレスイネーブル信号Ａ
ＥＮＢＸでそのいずれかを示す。

【０００８】一方、ＩＯコントローラＩＯＣは、バス権
を有していないので、ＤＭＡアクセスする場合は、ＤＭ
Ａアクセス対象のインターフェースに対応するＤＭＡリ
クエスト信号SDRQX、PDRQX、T0DRQX、T1DRQXをアサート
し、それに応答して、メモリコントローラＭＣによりリ
ードまたはライト制御を行ってもらう。つまり、ＩＯコ
ントローラＩＯＣがＤＭＡアクセスによりメモリ３にデ
ータを書き込みたい時は、メモリコントローラＭＣにリ
ード制御をリクエストし、ＤＭＡアクセスによりメモリ
３からデータを読み出したい時は、ライト制御をリクエ
ストする。

【０００９】図１２は、上記従来例のメモリコントロー
ラとＩＯコントローラとの間のバス制御を示すタイミン
グチャートを示す図である。図中（１）ＣＰＵからのIO
コントローラIOCへのリードを行うリードIOサイクルで
は、メモリコントローラＭＣは、クロックサイクルＣ１
でリードライト信号RWXをＨレベルにしてデータ読み出
しコマンドを送出しながら、アドレスAh,Alを送出す
る。これに応答して、IOコントローラIOCは、リードデ
ータDataOutをバスADに送出しながら、クロックサイク
ルＣ４でレディー信号IORDYXをアサートして、有効なデ
ータを送出したことを示す。これに応答して、メモリコ
ントローラＭＣは、バスAD上のデータDataOutを取り込
む。

【００１０】次に、（２）ＣＰＵからのIOコントローラ
IOCへのライトを行うライトIOサイクルでは、メモリコ
ントローラＭＣは、クロックサイクルＣ１でリードライ
ト信号RWXをＬレベルにしてライトコマンドを送出しな
がら、アドレスAh,AlとライトデータDinをバスADに送出
する。これに応答して、IOコントローラIOCが書き込み
処理を終了すると、レディー信号IORDYXをＬレベルにア
サートして処理の終了をメモリコントローラＭＣに知ら
せる。

【００１１】更に、（３）IOコントローラIOCが受信し
たデータをメモリ３にDMAアクセスにより転送するDMAサ
イクル場合は、IOコントローラIOCが、対応するインタ
ーフェースのDMAアクセスを要求するDMAリクエスト信号
（例えばシリアルインターフェースのDMAリクエスト信
号PDRQX）をアサートする。これに応答して、２クロッ
ク後にメモリコントローラMCがバスADにリード用アドレ
スAh,Alを送出し、上記と同じリード制御が行われる。
従って、IOコントローラIOCがデータDataを送出すると
レディー信号IORDYXをアサートしてメモリコントローラ
MCにデータを取り込ませる。その後、DMAリクエスト信
号PDRQXはＨレベルに戻る。

【００１２】

【発明が解決しようとする課題】さて、上記従来の課題
は、次の通りである。第１に、電子印刷装置のカラー化
に伴い、画像データ量が膨大になり、特に外部のホスト
コンピュータからIOインターフェースが受信するデータ
量が増大し、従来の８ビット単位のデータ転送では、バ
ス効率が悪い。第２に、メモリコントローラMCとIOコン
トローラIOCとの間の制御信号線の数が増加し、今後イ
ンターフェースが増えるたびにそれに対応するDMAリク
エスト信号線を更に増やす必要があり、将来の機能拡張
に対応できるハードウエア構成になっていない。第３
に、上記の第１の課題にも関係するが、画像データの膨
大化に伴い、IOコントローラからメモリへのDMAアクセ
スの効率を上げることが特に望まれる。

【００１３】そこで、本発明の目的は、IOコントローラ
とメモリコントローラとの間のバスの使用効率を高くし
た電子印刷装置の画像処理コントローラを提供すること
にある。

【００１４】本発明の別の目的は、IOコントローラとメ
モリコントローラとの間の制御信号線の数を減らし、機
能拡張に柔軟に対応できるバス制御方式にした電子印刷
装置の画像処理コントローラを提供することにある。

【００１５】更に、本発明の別の目的は、上記の画像処
理コントローラを有する電子写真装置を提供することに
ある。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の側面は、複数のインターフェース
を有し、外部から所望のインターフェース経由で供給さ
れる画像データを受信し、内蔵するメモリに格納し、画
像処理を行う電子印刷装置用の画像処理コントローラに
おいて、前記メモリにメモリバスを介して接続され当該
メモリへのアクセスを制御するメモリコントローラと、
画像データの入出力を行う入出力コントローラとを有す
る。そして、メモリコントローラと入出力コントローラ
との間に、コマンド、アドレス、データをマルチプレク
スで転送するコマンド・アドレス・データバスを設けた
ことを特徴とする。このバスに、リード、ライト等を特
定するコマンドを送出することで、従来のリード・ライ
ト信号線などの制御線をなくす。

【００１７】更に、好ましい実施例では、メモリコント
ローラからコマンドを送出してＣＰＵから入出力コント
ローラへのアクセスを行う入出力アクセスと、入出力コ
ントローラからコマンドを送出してメモリへのアクセス
を行うDMAアクセスとが行われる。これにより、入出力
コントローラが受信した大量の印刷用の画像データを、
高速にメモリに転送することができる。

【００１８】更に、好ましい実施例では、コマンドに、
シングルモードかバーストモードかを識別するデータを
含ませる。これにより、コマンド・アドレス・データバ
スにデータをシングルモードで転送したり、バーストモ
ードで転送したりすることができ、転送すべき画像デー
タの量に応じて高速のデータバス転送が可能になり、バ
スの使用効率を上げることができる。

【００１９】本発明の第２の側面は、より頻度の高い入
出力コントローラからメモリへのDMAアクセスの効率を
上げるために、DMAアクセス時のアドレス設定情報をコ
マンドに含ませて、アドレス転送サイクルを不要にす
る。これにより、DMAアクセスでのデータ転送のオーバ
ーヘッドをなくし、入出力バスを経由するデータ転送効
率を高くする。

【００２０】第２の側面での好ましい実施例では、DMA
サイクルでのコマンドに、インターフェースを特定する
チャネル情報を含ませると共に、コマンドにアドレスの
初期化かインクリメントかを示すデータを含ませて、メ
モリコントローラ側でメモリのアドレスの生成を行わせ
る。これにより、バス上にアドレスそのものを転送する
必要がなくなり、DMAアクセスサイクルでのオーバーヘ
ッドが軽くなり、全体のバス転送速度を上げることがで
きる。

【００２１】更に、本発明の第３の側面は、入出力サイ
クル時は、メモリコントローラ側にコマンドとアドレス
送出をアサートするバリッド信号（第１の制御信号）を
発生させると共に、入出力コントローラに処理完了を示
すトランズアクション信号（第２の制御信号）を発生さ
せ、DMAサイクル時は、入出力コントローラ側にコマン
ド送出をアサートするトランズアクション信号を発生さ
せると共に、メモリコントローラMCに処理完了を示すバ
リッド信号を発生させることを特徴とする。

【００２２】更に、本発明の第４の側面は、メモリコン
トローラにバス権を優先的に与えると共に、入出力コン
トローラ側にはDMAアクセス時にバス権のリクエスト信
号をアサートさせ、メモリコントローラ側にバス権の調
停を行わせる。これにより、入出力コントローラがバス
権を取得して、コマンドを能動的に発行することができ
る。

【００２３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。

【００２４】図１は、本実施の形態例が適用される電子
印刷装置の全体構成図である。電子印刷装置１２は、例
えばホストコンピュータ１０にケーブルを介して直接又
はネットワークを介して間接的に接続される。ホストコ
ンピュータ１０は、アプリケーションで形成した画像デ
ータを印刷データＳ１０として転送する。或いは、ホス
トコンピュータ１０がファクシミリ受信器の場合は、遠
隔から送付された画像データを印刷データＳ１０として
転送する。電子印刷装置１２は、供給された印刷データ
を解釈して印刷に必要な画像再生データＳ１４に変換す
るコントローラ１４と、画像再生データＳ１４に従って
画像を形成する印刷エンジン１６とを有する。

【００２５】コントローラ１４は、画像処理装置であ
り、印刷データＳ１０の言語を解釈して１頁または１バ
ンドなどの所定の単位毎に中間データに展開し、色変換
や二値化処理を行って画像再生データＳ１４を形成す
る。また、印刷エンジン１６は、例えばページプリンタ
の場合であれば、画像再生データＳ１４に従ってレーザ
駆動パルスを形成し、ドラム上にレーザビームを照射す
ることで画像に対応する潜像を形成し、そこに帯電した
トナーを付着させ、印刷用紙に転写する。

【００２６】電子印刷装置１２の高速化、及びカラー化
に伴い、大量の画像データが印刷データＳ１０としてコ
ントローラ１４に送信される。従って、コントローラ１
４は、その大量の印刷データを受信し、効率的に内部の
メモリに記録し、必要な画像処理を行わなければならな
い。また、電子印刷装置１２は、コンピュータのネット
ワーク化及び多機能化に伴い様々なインターフェースを
有することが要求されている。従って、それぞれのイン
ターフェースを介して画像データを印刷データとして入
出力することが要求されている。

【００２７】図２は、本実施の形態例における電子印刷
装置１２に内蔵されるコントローラの構成図である。コ
ントローラには、外部との入出力インターフェースの入
出力を制御する入出力コントローラIOCと、コントロー
ラの全体を制御するＣＰＵと、外部から受信した印刷デ
ータを格納し、印刷データから展開された画像のビット
マップデータを格納する高速メモリ３と、高速メモリ３
に格納されたビットマップデータを色変換処理や二値化
処理して画像再生データを生成する画像処理装置IMG
と、ＣＰＵのプログラム、フォント、オプション用プロ
グラムを格納したＲＯＭ群４とを有する。オプション用
プログラムROMには、例えば、電子印刷装置がデフォル
トで対応していない印刷言語を解釈するプログラムや、
ユーザ特有のフォントデータなどが格納される。

【００２８】そして、メモリコントローラＭＣが、ＣＰ
ＵとＣＰＵバス２０を経由して接続され、画像処理装置
IMGとＩＭＧバス２２を介して接続され、ＲＯＭ群とROM
バス２４を経由して接続され、IOコントローラIOCとIO
バス２６を介して接続され、更に、高速メモリ３とメモ
リバス２８を介して接続される。かかる構造にすること
で、メモリコントローラMCは、各デバイスとの間のバス
制御を行い、各デバイスと個別にデータの送受信を行う
ことができる。

【００２９】IOコントローラIOCは、複数のインターフ
ェースへのデータの受信、送信を可能にする。インター
フェースには、例えば、ホストコンピュータとプリンタ
ケーブルなどで接続されるパラレルインターフェースPI
F、シリアルインターフェースSIF、モノクロ用の印刷エ
ンジンにビットマップデータを出力するエンジンインタ
ーフェースEIF、印刷装置の設定値を記録する不揮発性
メモリとのインターフェースEEPROM、印刷装置の操作パ
ネルとのインターフェースPANELなどが含まれる。更
に、インターフェースには、高速インターフェースであ
るUSBケーブルと接続されるUSBインターフェースUSB
と、オプションで内蔵されるハードディスクとのインタ
ーフェースIDEと、ＬＡＮと接続されるインターフェー
スETHERNETと、オプションで装着されるインターフェー
スTYPEBとを有し、これらのインターフェースは、１６
ビットのバス幅を有する。更に、インターフェースに
は、超高速インターフェースであるIEEE1394との接続を
するインターフェースIEEE139を有し、このインターフ
ェースは３２ビットのバス幅を有する。

【００３０】IOコントローラIOCは、これらのインター
フェースとのデータの受信と送信を行うために、それぞ
れにFIFO型の入出力バッファを有する。そして、受信デ
ータは、この入出力バッファに一旦格納され、適宜、高
速メモリ３にメモリコントローラＭＣを経由して、DMA
アクセスモードで転送される。或いは、ＣＰＵからIOア
クセスモードでメモリコントローラMC経由で入出力バッ
ファへのデータの読み出しや書き込みが行われる。例え
ば、ＣＰＵが不揮発性メモリへのデータの書き込みや読
み出しを行ったりする場合は、このIOアクセスモードで
アクセスされる。

【００３１】後に詳述するが、IOバス２６は、例えば８
ビットのバス幅を有し、コマンドとアドレスとデータと
をマルチプレクスで転送する。コマンドは例えば８ビッ
トデータであり１サイクルで転送され、アドレスとデー
タは３２ビットデータ単位であり単位当たり４サイクル
で転送される。

【００３２】高速メモリ３は、通常書き換え可能なダイ
ナミックＲＡＭであり、同期型ＤＲＡＭ（SDRAM）が使
用されることが好ましい。そして、データの転送速度を
上げるために、メモリバス２８は、例えば６４ビット幅
で高速周波数に同期してデータを転送する。また、メモ
リバス２８に合わせて、IMGバス２２及びCPUバス２０も
６４ビット幅を有し、同様に高速周波数に同期してデー
タが転送される。そして、ROMバスは、例えば３２ビッ
ト幅を有する。

【００３３】コントローラ内の概略的なデータの流れは
次の通りである。最初にモノクロ印刷の場合で説明する
と、（１）例えばシリアルポートSIFに印刷データが供
給され、シリアルポートに割り当てられた入力バッファ
に印刷データが一旦蓄積される。（２）入力バッファ領
域が一杯になると、IOコントローラIOCからメモリコン
トローラMCを経由して、DMAアクセスモードで受信した
印刷データが高速メモリ３に転送され、高速メモリ３の
受信バッファ領域に記録される。（３）高速メモリ３に
格納された印刷データは、ＣＰＵにより読み出されて解
釈され、画像のビットマップデータに変換され、再度高
速メモリ３のバンドバッファ領域に書き込まれる。ビッ
トマップデータは、ページ単位またはバンド単位のデー
タである。また、これらのデータの転送は、メモリコン
トローラMCを経由して行われる。また、ＣＰＵは、上記
印刷データの解釈を行うために、必要なプログラムをプ
ログラムROM４からメモリコントローラMCを経由して読
み出し、実行する。

【００３４】次に、（４）高速メモリ３のバンドバッフ
ァ領域に記録されているビットマップデータは、メモリ
コントローラMCを経由して、IOコントローラICのモノク
ロエンジンインターフェースEIFの出力バッファに転送
され、外部のモノクロエンジンに画像再生データとして
送出される。

【００３５】次に、カラー印刷の場合は、（１）例えば
ＬＡＮ経由でカラー用の印刷データがインターフェース
ETHERNETに供給され、それに対応する入力バッファに一
旦格納される。そして、（２）高速メモリ３の受信バッ
ファ領域にDMAアクセスで転送され、（３）ＣＰＵによ
り解釈され、ビットマップデータに変換され、再度高速
メモリ３内のバンドバッファ領域に格納される。ここま
では、モノクロ印刷の場合と同じである。

【００３６】ビットマップデータは、例えば画素毎のＲ
ＧＢデータである。そして、（４）高速メモリ３のバン
ドバッファ領域に記録されたビットマップデータは、６
４ビットのバス幅を有するメモリバス２８とＩＭＧバス
２２を経由して、画像処理装置IMCに転送され、印刷エ
ンジンのトナーであるYMCKデータに色変換され、二値化
処理（例えばハーフトーン処理）され、生成された画像
再生データが、直接接続された図示しないカラー用印刷
エンジンに出力される。

【００３７】コントローラ内の大量の画像データが、Ｉ
Ｏバス２６、メモリバス２８及びIMGバス２２を流れ
る。それに伴い、データ転送の頻度に応じて、どのデバ
イスがバスの優先権を持つかが設計されている。例え
ば、画像処理装置IMGはカラー用の画像データを大量に
高速メモリ３から読み出すことを頻繁に行う。従って、
IMGバス２２のバス権は画像処理装置IMCが優先的に持
ち、メモリコントローラMCからのバス使用要求に対し
て、調停処理（バスアービタ処理）を行う。また、メモ
リコントローラMCは、IOバス２６のバス権を優先的に持
ち、IOバス使用の調停処理を行う。これにより、IMGバ
ス２２とIOバス２６には、双方向のバスアクセスが実現
される。

【００３８】図３は、本実施の形態例におけるコントロ
ーラ内のIOバスの詳細構成を示す図である。メモリコン
トローラＭＣにそれぞれのデバイスに対するバス２０，
２２，２４，２６，２８が独立して設けられる構成は、
図２と同じである。メモリコントローラMCとIOコントロ
ーラIOCとの間のIOバス２６は、コマンド、アドレス及
びデータの転送が行われる双方向のバスCADを有する。
このコマンド・アドレス・データバスCADは、例えば８
ビットで構成され、コマンドとアドレスとデータとをマ
ルチプレクスで転送する。

【００３９】また、IOバス２６には、バス制御のため
に、メモリコントローラMCがIOコントローラIOCに対し
て送出する第１の制御信号MVLDXと、IOコントローラIOC
がメモリコントローラMCに送出する第２の制御信号ITRA
NXとを有する。第１の制御信号はバリッド信号MVLDXで
あり、メモリコントローラMCがバスDACに有効なデータ
（コマンド、アドレスを含む）を送出していることを示
す。第２の制御信号はデータトランズアクション信号IT
RANXであり、IOコントローラIOCがデータ処理中である
ことを示す信号で、この信号ITRANXがアサートされてい
る間は、メモリコントローラMCがIOコントローラに対し
てコマンドを送出することはできない。

【００４０】IOバス２６のバス使用権は、メモリコント
ローラMC側が優先権を有する。従って、IOコントローラ
IOCがバス権を取得するために、DMAリクエスト信号DMAR
QXと、DMAアクノリッジ信号DMAACXとが設けられる。即
ち、IOコントローラIOCは内部にDMAアクセスを制御する
DMA制御回路３８を有し、バス権取得のためにDMAリクエ
スト信号DMARQXをアサートする。これに応答して、メモ
リコントローラMC内のバスアービタ回路３２は、バスCA
Dを使用していなければ、DMAアクノリッジ信号DMAACXを
返信し、バスの使用権をIOコントローラIOC側に渡す。

【００４１】それぞれのコントローラには、共通の内部
クロックIOCLKが供給され、バス制御とデータ転送がこ
の内部クロックに同期して行われる。

【００４２】図４は、コマンドを説明する図表である。
本実施の形態例における一つの特徴点は、従来専用に設
けられていたコマンド制御信号線をなくし、変わりにコ
マンド化して、そのコマンドを、８ビットのバスCADに
アドレスやデータと共にマルチプレクスで転送すること
である。従って、８ビットのコマンドをバスCAD上に１
サイクルで転送した後、対応するアドレスやデータがバ
スCAD上にマルチプレクスで転送される。このコマンド
には、リードやライトの情報、データ転送モード、転送
するデータ量などの情報が含まれる。

【００４３】図４（１）は、メモリコントローラMC側か
らIOコントローラIOCに対してアクセスを行うIOアクセ
スコマンドのフォーマットを示す。コマンドは８ビット
（Cmd0〜7）で構成される。IOアクセスコマンドは、読
み出しか書込かを示すリード・ライトビットCmd2と、コ
マンドに対応するデータ転送がシングルモードかバース
トモードかを示す転送数ビットCmd1と、各モードでの転
送されるデータのサイクル数（データ量／バス幅）を示
すサイクル数ビットCmd0とを有する。上位のCmd3-7は、
ここの例では利用されておらず、デフォルトで１になっ
ている。８ビットのコマンドCmd0-7はそれぞれバスCAD0
-7に対応付けされている。

【００４４】本実施の形態例において、データの転送モ
ードは３２ビットを一つの単位としている。従って、シ
ングルモードでは４サイクル（３２／８）が必要にな
り、バーストモードでは、４倍（１６サイクル）と８倍
（３２サイクル）とが用意されている。また、アドレス
も３２ビットを一つの単位としており、アドレスの転送
サイクルも４サイクルである。図中、リザーブになって
いるところは、必要に応じて使用することが可能にな
る。

【００４５】図４（２）は、IOコントローラIOCからメ
モリコントローラMCにアクセスを行うDMAアクセスコマ
ンドのフォーマットを示す。この場合も、コマンドは８
ビット（Cmd0〜7）で構成される。DMAアクセスコマンド
も、下位３ビットCmd0-2を利用して、リード・ライトビ
ットCmd2と、シングルモードかバーストモードかを示す
転送数ビットCmd1と、転送されるデータのサイクル数を
示すサイクル数ビットCmd0とを有する。

【００４６】更に、DMAアクセスコマンドは、上位ビッ
トCmd4-7に、どのインターフェースについてのDMAアク
セスかを示すDMAチャネルビット（インターフェースを
特定するチャネル情報）を、ビットCmd3に、DMAアドレ
ス設定要求ビット（アドレス設定情報）をそれぞれ有す
る。このDMAアドレス設定要求ビットは、転送されるデ
ータの転送先アドレスの設定のために利用され、アドレ
スとして初期値をロードするか（Cmd3=0）、ロードされ
ているアドレスをインクリメントするか（Cmd3=1）を示
す。つまり、メモリコントローラMCでは、データの転送
毎にデフォルト（Cmd3=1）でアドレスがインクリメント
され、メモリ内の記録領域が満杯になるとアドレスが初
期化される。

【００４７】図４（３）は、DMAチャネルアサインを示
す図表である。図示されるとおり、アサイン可能な１６
種類の内、１０種類のDMAチャネルがそれぞれのDMA要素
であるインターフェースに対応付けされている。

【００４８】DMAアクセスは頻繁に行われるので、デー
タ転送の効率を上げるために、アドレスの転送は行わな
い。その代わりに、コマンドの上位ビットCmd3-7に、ど
のインターフェースについてのDMAアクセスであるかを
示すDMAチャネル情報と、転送先のメモリ３内のアドレ
スを設定するアドレスロード情報とを追加し、転送先ま
たは転送元のメモリのアドレスを送信することなく、メ
モリコントローラがメモリ３のアドレスを生成できるよ
うにしている。これにより、DMAアクセス時のアドレス
自体の転送を省略することができ、コマンドの送信後に
大量のデータを転送することができるようにしている。
このため、データ転送のオーバーヘッドが少なくなる。
詳細な動作説明は後述する。

【００４９】図５は、IOサイクルとDMAサイクルでのリ
ードとライト動作時のバス制御を説明するための図表で
ある。IOリードサイクル（１）では、ＣＰＵなどがメモ
リコントローラMCを介してIOコントローラIOC内のバッ
ファまたはそれに接続される外部デバイスのデータを読
み出す。簡単に説明すると、メモリコントローラMCがバ
リッド信号MVLDXをアサートしながらバスCADにコマンド
とアドレスを送出すると、それに応答して、IOコントロ
ーラIOCがデータをバスCAD上に送出しながら、データト
ランズアクション信号ITRANXをアサートして、データを
返送する。

【００５０】IOライトサイクル（２）では、ＣＰＵなど
がメモリコントローラMCを介してIOコントローラIOC内
のバッファまたはそれに接続される外部デバイスにデー
タを書き込む。この場合も、IOリードサイクルと同様
に、メモリコントローラMCがバリッド信号MVLDXをアサ
ートしながらライト要求を送出し、IOコントローラはそ
れに応答して書き込み動作が終了すると、レディー信号
としてデータトランズアクション信号ITRANXをアサート
する。ライト要求では、コマンド、アドレス、データが
データバスCAD上にマルチプレクスで送出される。

【００５１】図５には、IOコントローラ側からメモリに
アクセスするDMAリードサイクル（３）とDMAライトサイ
クル（４）が示される。これらについては、後述する。

【００５２】図６は、IOリードサイクルとIOライトサイ
クルの詳細なタイミングチャート図である。図６（１）
のIOリードサイクルの動作は以下の通りである。まずク
ロックサイクル１において、メモリコントローラMCがバ
リッド信号MLDXをアサートしながら（Ｌレベルが活性化
レベル）、８ビットのコマンドcmdと、３２ビットのア
ドレスadrs0-3とをマルチプレクスで送出する。メモリ
コントローラMCはデフォルトでバス権を有するので、バ
スアービタ回路３２がバス権をIOコントローラに渡して
いなければ即バスを使用することができる。アドレスは
８ビットずつ４サイクルで合計３２ビット転送される。

【００５３】IOコントローラIOCは、受信したコマンドc
mdを解釈して、リードサイクルであることと、シングル
モードまたはバーストモードであること（但し図４の例
ではシングルモードのみ）、データ転送サイクル数を検
出し、アドレスで指定された領域のデータを読み出し、
クロックサイクル７から、コマンドで指定された転送モ
ード、転送サイクルでデータを返送する。即ち、IOコン
トローラIOCは、データトランズアクション信号ITRANX
をアサートしながら、４サイクルでデータdata0-3をバ
スCAD上に送出する。

【００５４】即ち、図５（１）に示した様に、メモリコ
ントローラが送出するバリッド信号MVLDXとコマンド及
びアドレスからなるリード要求に対して、IOコントロー
ラが返信する読み出しデータとデータトランズアクショ
ン信号ITRANXとからなるリード応答が返される。リード
コマンドに対しては、リード応答が受信されるまで、メ
モリコントローラ内のバスアービタ回路は、バスCADを
開放しない。従って、このリード応答によりアクセスの
終了が伝えられる。

【００５５】図６（２）のIOライトサイクルの動作は以
下の通りである。まずクロックサイクル１において、メ
モリコントローラMCがバリッド信号MLDXをアサートしな
がら、８ビットのコマンドcmdと、３２ビットのアドレ
スadrs0-3と、書き込みデータdata0-3をマルチプレクス
で送出する。コマンドが１クロックサイクル、アドレス
が４サイクル、データが４サイクルでそれぞれ転送され
る。従って、９サイクルにわたりバリッド信号MVLDXが
アサートされる。

【００５６】それに応答して、IOコントローラがアドレ
スで指定された領域にデータを書き込む処理を終了する
と、クロックサイクル１０で、データトランズアクショ
ン信号ITRANXをアサートする。このアサートにより、IO
ライトアクセスが終了したことがメモリコントローラに
伝えられ、バスが開放される。言い換えれば、このデー
タトランズアクション信号ITRANXのアサートにより、そ
のアクセスが終了し、次のIOアクセスを受け付ける準備
ができたことが伝えられる。即ち、このデータトランズ
アクションのアサートは、レディー信号に対応する。

【００５７】IOライトサイクルの場合も、図５（２）に
示した通り、バリッド信号MVLDXとコマンド、アドレ
ス、データとからなるライト要求に対して、データトラ
ンズアクション信号ITRANXからなるライト応答が返信さ
れる。

【００５８】次に、図５に戻りDMAリードサイクルとDMA
ライトサイクルについて説明する。DMAリードサイクル
（３）では、IOコントローラIOCはバス権を有していな
いので、前述の通り、DMAリクエスト信号DMAREQXをアサ
ートしてDMAアクノリッジ信号DMAACXを受信してからコ
マンドを送出する。そして、データトランズアクション
信号ITRANXをアサートしながら、コマンドをバスCADに
送出し、メモリコントローラMCがバリッド信号MVLDXを
アサートしながら、読み出しデータをバスCADに送出す
る。また、DMAライトサイクル（４）でも、バス権を取
得した後、IOコントローラがデータトランズアクション
信号ITRANXをアサートしながらコマンドとライトデータ
をバスCADに送出し、ライト処理が完了し、次のバス要
求に対するDMAアクノリッジ信号DMAACXのアサートによ
り次の要求が可能であることが認識される。

【００５９】図７は、DMAリードサイクルの詳細タイミ
ングチャート図である。図７（１）が４バイトのリー
ド、図７（２）が３２バイトのリードサイクルである。
（１）DMA４バイトリードサイクルの動作は以下の通り
である。クロックサイクル１でIOコントローラIOCがDMA
リクエスト信号DMAREQXをアサートすると、それに応答
して、クロックサイクル２で、メモリコントローラMCが
バス権を渡すことを示すDMAアクノリッジ信号DMAACXを
アサートする。このアサートの１クロック後に、IOコン
トローラIOCは、データトランズアクション信号ITRANX
をアサートしながら、DMAリードコマンドcmdをバスCAD
上に送出する。このコマンドは８ビットであり、１サイ
クルで転送完了する。そして、コマンドには、高速メモ
リ３のどのデバイスに対応する受信バッファのデータを
読みたいかを示すチャネル情報と、アドレス設定情報と
が含まれる。

【００６０】DMAアクノリッジ信号DMAACXのアサートに
応答して、IOコントローラは、DMAリクエスト信号DMARE
QXをＨレベルに戻す。また、コマンドに応答して、メモ
リコントローラMCは、DMAアクノリッジ信号DMAACXをＨ
レベルに戻す。そして、メモリコントローラMCは、コマ
ンドに応答して、対応するアドレスのデータを高速メモ
リ３から読み出し、クロックサイクル６から４サイクル
連続で、データdata0-3をバスCADに送出する。この時、
メモリコントローラMCは、バスに有効データが送出され
たことを示すバリッド信号MVLDXをアサートする。

【００６１】図７（２）は、３２バイトのDMAリードサ
イクルのタイミングチャートである。動作は、返送され
るデータ量が３２バイトであり、従ってデータ転送に３
２サイクルを要することを除いては、上記の４バイトリ
ードサイクルと同じである。

【００６２】図８は、DMAサイクル時のアドレスの管理
を説明するための図である。DMAサイクルでは、コマン
ドにアクセス対象のチャネル情報と、アドレス設定情報
とを含ませて、IOアクセスのようにアドレスをバス転送
することを省略している。そのために、このコマンド内
のチャネル情報と、アドレス設定情報とにより、IOコン
トローラIOCとメモリコントローラMCとの間で、どのア
ドレスへにアクセスしているかの認識を共通に持つ必要
がある。

【００６３】図８には、高速メモリ３と、メモリコント
ローラMCと、IOコントローラIOCのアドレス管理に必要
な構成が一部示されている。高速メモリ３内には、DMA
アクセスの対象インターフェース毎に、受信バッファ領
域が割り当てられている。図８の例では、４つの受信バ
ッファ領域IFa〜IFdが示される。それぞれの受信バッフ
ァ領域はスタートアドレスADDsとエンドアドレスADDeと
アドレス長ADDLが予め設定され、或いはＣＰＵにより割
り当てられる。そして、受信バッファ領域にデータが順
次格納され、一杯になると、ＣＰＵがそのデータを読み
出し、所定の処理を行う。それにより、受信バッファ領
域は空になり、再度DMAアクセスによりIOコントローラ
からデータが書き込まれる。

【００６４】IOコントローラIOC側は、アドレス管理回
路５０を各チャネルに対応して有する（図中50a,50b,50
c,50d）。アドレス管理回路５０には、チャネルに割り
当てられた高速メモリ３内の受信バッファのバッファ長
レジスタ５２と、そのバッファ長をロードしてデータ転
送毎にデクリメントするバッファ長カウンタ５４とを有
する。バッファ長カウンタのカウント値をレジスタ５２
からロードするか、デクリメントするかは、コマンド内
のアドレスロードビットcmd3により判断される。また、
どのバッファ長をレジスタ５２にロードするかは、コマ
ンドのチャネルビットcmd4-7により選択される。

【００６５】同様に、メモリコントローラMC側は、アド
レス管理回路４０を各チャネルに対応して有する（図中
40a,40b,40c,40d）。このアドレス管理回路４０は、チ
ャネルに割り当てられた高速メモリ３内の受信バッファ
のスタートアドレスADDsがロードされるスタートアドレ
スレジスタ４２と、そのアドレスをロードして初期化さ
れ、その後データ転送毎にアドレスをインクリメントす
るアドレスカウンタ４４とを有する。スタートアドレス
をレジスタ４２からロードするか（初期化）、インクリ
メントするかは、コマンド内のアドレス設定情報である
アドレスロードビットcmd3により判断される。また、ど
のスタートアドレスをレジスタ４２にロードするかは、
コマンドのチャネルビットcmd4-7により選択される。

【００６６】IOコントローラ側は、バッファ長カウンタ
が０にならないかぎり、コマンドcmd3をアンロード
「１」に設定する。バッファ長カウンタが０になると、
コマンドcmd3をロード「０」に設定する。これにより、
メモリコントローラMC側は、アクセスすべき受信バッフ
ァ領域のアドレスをアドレスカウンタ４４に生成し、高
速メモリ３へのアクセス時に与えることができる。

【００６７】メモリコントローラMCは、例えば半導体を
利用したASICで構成される。そのため、入出力端子数に
一定の制限がある。図２のように多くのバスを独立して
設けたことで、メモリコントローラMCがIOバスに使用で
きるピン数に制限が生じ、本実施の形態例では８ビット
のバス幅になっている。そして、コマンドをアドレス、
データとマルチプレクスすることで、制御信号線の数を
減らしている。しかし、IOコントローラからのDMAサイ
クルは頻繁に行われる。そこで、上記の通り、DMAサイ
クルにおいては、アドレスのマルチプレクス転送を省略
して、コマンドにそのアドレス情報を含めている。

【００６８】このように、IOコントローラIOCとメモリ
コントローラMCの双方に、アドレス管理回路を設け、互
いにアドレス情報を共有することで、アドレスそのもの
をバスCAD上に送出することを省略することができる。

【００６９】図９は、DMAライトサイクルの詳細な動作
タイミングチャート図である。図９（１）の１バイトの
DMAライトサイクルの動作は次の通りである。IOコント
ローラIOCは、クロックサイクル１でDMAリクエスト信号
DMAREQXをアサートすることで、バス権をメモリコント
ローラMCに要求する。それに応答して、メモリコントロ
ーラのバスアービタが、バスが開放されていれば、クロ
ックサイクル２でDMAアクノリッジ信号DMAACXをアサー
トして、IOコントローラにバス権を与える。

【００７０】クロックサイクル４で、IOコントローラIO
Cは、データトランズアクション信号ITRANXをアサート
しながら、DMAライトコマンドcmdと書き込みデータdata
0をバスCAD上に送出する。データdata0は１バイトであ
り１サイクルで転送される。そして、クロックサイクル
７で再度IOコントローラがDMAリクエスト信号DMAREQXを
アサートしてバス権を要求すると、メモリコントローラ
MCは、ライト動作が終了した後にDMAアクノリッジ信号D
MAACXをアサートする。即ち、DMAアクノリッジ信号DMAA
CXがライト要求に対する返信に対応し、アクセスの終了
を通知するのである。

【００７１】図９（２）の４バイトのDMAライトサイク
ルの動作も、上記の１バイトの場合と同じである。但
し、転送データ量が４バイトであるので、その情報がコ
マンドcmdに含められ、クロックサイクル５〜８の４サ
イクルにわたって、書き込みデータdata0〜3がバスCAD
に送出される。そして、クロックサイクル９で、次のバ
スサイクルを許可するレディー信号として、DMAアクノ
リッジ信号DMAACXがアサートされる。このアクノリッジ
信号がアクセスの終了を意味する。

【００７２】図１０は、３２バイトのDMAライトサイク
ルの詳細なタイミングチャート図である。この動作も、
上記の１バイトDMAライトサイクルと同様に、最初にバ
ス権取得のアービトレーション処理が行われ、IOコント
ローラから、データトランズアクション信号ITRANXをア
サートしながら、コマンドと３２バイトのライトデータ
がバスCADに送出される。

【００７３】上記のDMAライトサイクルにおいても、コ
マンドにチャネルの種類とアドレスのロード、アンロー
ド情報とが含められ、アクセス対象のアドレスの転送は
省略されている。

【００７４】図５で説明した通り、IOコントローラIOC
とメモリコントローラMCとの間は、第１の制御信号MVLD
Xと、第２の制御信号ITRANXとにより、動作の要求と応
答が行われる。第１及び第２の制御信号は、動作の要求
においては、バスCADに有効データを送出していること
を示すと共に、コマンドに含まれた何らかの動作が要求
されていることを示す。また、動作の応答においては、
その処理が終了することを示すと共に、リードの場合は
有効データをバスCADに送出していることを示す。図５
の様に、要求と応答をそれぞれの制御信号で実現するこ
とで、従来例の如きレディー信号線を設ける必要はな
い。

【００７５】以上、本発明の保護範囲は、上記の実施の
形態例に限定されるものではなく、特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。

【００７６】

【発明の効果】以上、本発明によれば、電子印刷装置用
の画像処理コントローラにおいて、入出力インターフェ
ースとメモリコントローラとの間のバス構成を簡単化
し、且つバス使用効率を上げ、データ転送速度を上げる
ことができる。

【図面の簡単な説明】

【図１】本実施の形態例が適用される電子印刷装置の全
体構成図である。

【図２】本実施の形態例における電子印刷装置に内蔵さ
れるコントローラの構成図である。

【図３】本実施の形態例におけるコントローラ内のIOバ
スの詳細構成を示す図である。

【図４】コマンドを説明する図表である。

【図５】IOサイクルとDMAサイクルでのリードとライト
動作時のバス制御を説明するための図表である。

【図６】IOリードサイクルとIOライトサイクルの詳細な
タイミングチャート図である。

【図７】DMAリードサイクルの詳細タイミングチャート
図である。

【図８】DMAサイクル時のアドレスの管理を説明するた
めの図である。

【図９】DMAライトサイクルの詳細な動作タイミングチ
ャート図である。

【図１０】DMAライトサイクルの詳細な動作タイミング
チャート図である。

【図１１】従来の電子印刷装置内の画像処理を行うコン
トローラの構成図である。

【図１２】従来例のメモリコントローラとＩＯコントロ
ーラとの間のバス制御を示すタイミングチャートを示す
図である。

【符号の説明】

３ 高速メモリ １０ ホストコンピュータ １２ 電子印刷装置 １４ 画像処理コントローラ ２６ 入出力バス ２８ メモリバス IOC 入出力コントローラ MC メモリコントローラ IMC 画像処理装置 CAD データバス、コマンド・アドレス・データ
バス MVLDX 第１の制御信号、バリッド信号 ITRANX 第２の制御信号、データトランズアクショ
ン信号 DMARQX リクエスト信号 DMAACX アクノリッジ信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 13/36 ５２０ Ｇ０６Ｆ 13/36 ５２０Ｅ 13/42 ３２０ 13/42 ３２０Ａ Ｆターム(参考） 2C087 AA15 AB05 AC08 BA03 BA07 BC07 BD46 BD47 5B021 AA01 BB01 BB04 BB11 DD03 5B061 DD09 GG13 SS01 5B077 BA07 BB05 HH04 9A001 BB03 BB04 BB06 HH23 HZ34 JJ35 KK42

Claims (12)

【特許請求の範囲】
1. 【請求項１】画像データを供給され印刷を行う電子印刷
   装置用の画像処理コントローラにおいて、 複数のインターフェースを有し、前記画像データが入力
   される入出力コントローラと、 前記インターフェース経由で入力された画像データが格
   納されるメモリと、 所定の画像処理を行う中央処理部と、 前記入出力コントローラと入出力バスを介して接続さ
   れ、更に前記メモリとメモリバスを介して接続され、前
   記中央処理部からの前記入出力コントローラへのアクセ
   スを行う入出力サイクルと、前記中央処理部を経由せず
   に前記入出力コントローラから前記メモリにアクセスを
   行うDMAサイクルとを制御するメモリコントローラとを
   有し、 前記入出力バスは、前記入出力サイクル及びDMAサイク
   ルにおいて、コマンド及びデータをマルチプレクスで転
   送するデータバスを有することを特徴とする画像処理コ
   ントローラ。
2. 【請求項２】請求項１において、 前記入出力サイクルにおいては、前記データバスに前記
   コマンド及びデータに加えてアドレスもマルチプレクス
   で転送され、 前記DMAサイクルにおいては、前記コマンドにアドレス
   情報が含まれることを特徴とする画像処理コントロー
   ラ。
3. 【請求項３】請求項１において、 前記メモリ内に前記インターフェース毎の記録領域が割
   り当てられ、 前記DMAサイクルにおいて、前記コマンドに前記インタ
   ーフェースを特定するチャネル情報が含まれ、前記メモ
   リコントローラは、前記チャネル情報に対応する前記メ
   モリ内の記録領域にアクセスするよう制御することを特
   徴とする画像処理コントローラ。
4. 【請求項４】請求項３において、 前記DMAサイクルにおいて、 前記入出力コントローラは、前記記録領域のサイズに応
   じて、アクセスすべきアドレスをインクリメントするか
   初期化するかのアドレス設定情報を前記コマンドに含ま
   せ、 前記メモリコントローラは、前記メモリへのアクセスの
   たびに、前記アドレス設定情報に応じて、前記メモリ内
   の記録領域のアドレスをインクリメントまたは初期化す
   ることを特徴とする画像処理コントローラ。
5. 【請求項５】請求項１において、 前記コマンドは、データの転送をシングルモードで行う
   かバーストモードでおこなうかの転送モード情報を含む
   ことを特徴とする画像処理コントローラ。
6. 【請求項６】請求項５において、 前記コマンドは、更に、前記シングルモードまたはバー
   ストモードに対応するデータ転送サイクル数情報を含む
   ことを特徴とする画像処理コントローラ。
7. 【請求項７】請求項１において、 前記入出力バスは、前記メモリコントローラが前記デー
   タバスに信号を送出するときに前記メモリコントローラ
   によりアサートされる第１の制御信号線と、前記入出力
   コントローラが前記データバスに信号を送出するときに
   前記入出力コントローラによりアサートされる第２の制
   御信号線とを有し、 前記第１の制御信号線のアサートと共に送出される要求
   コマンドに応答して、前記入出力コントローラが、前記
   第２の制御信号線のアサートにより返信し、当該入出力
   サイクルの終了を伝えることを特徴とする画像処理コン
   トローラ。
8. 【請求項８】請求項１において、 前記入出力バスは、前記メモリコントローラが前記デー
   タバスに信号を送出するときに前記メモリコントローラ
   によりアサートされる第１の制御信号線と、前記入出力
   コントローラが前記データバスに信号を送出するときに
   前記入出力コントローラによりアサートされる第２の制
   御信号線とを有し、 前記第２の制御信号線のアサートと共に送出される要求
   コマンドに応答して、前記メモリコントローラが、前記
   第１の制御信号線のアサートにより返信し、当該DMAサ
   イクルの終了を伝えることを特徴とする画像処理コント
   ローラ。
9. 【請求項９】請求項１において、 前記入出力バスは、更に、前記入出力コントローラがア
   サートしてバス権を要求するリクエスト信号線と、前記
   メモリコントローラが前記リクエスト信号に応答してア
   サートしバス権を許可するアクノリッジ信号線とを有す
   ることを特徴とする画像処理コントローラ。
10. 【請求項１０】請求項１乃至９において、 前記入出力コントローラは、前記インターフェースから
    受信した画像データを、前記DMAアクセスにより、前記
    メモリ内の受信したインターフェースに対応する記憶領
    域に記録することを特徴とする画像処理コントローラ。
11. 【請求項１１】請求項１乃至１０に記載の画像処理コン
    トローラと、 前記画像処理コントローラにより処理さ
    れた画像データに従って、前記画像を印刷する電子印刷
    装置。
12. 【請求項１２】画像データを供給され印刷を行う電子印
    刷装置用の画像処理コントローラにおいて、 複数のインターフェースを有し、前記画像データが入力
    される入出力コントローラと、 前記インターフェース経由で入力された画像データが格
    納されるメモリと、 前記入出力コントローラと入出力バスを介して接続さ
    れ、更に前記メモリとメモリバスを介して接続され、中
    央処理部を経由せずに前記入出力コントローラから前記
    メモリにアクセスを行うDMAサイクルを制御するメモリ
    コントローラとを有し、 前記入出力バスは、前記DMAサイクルにおいて、前記イ
    ンターフェースを特定するチャネル情報を含むアクセス
    コマンド及びデータをマルチプレクスで転送するデータ
    バスを有し、前記メモリコントローラは、前記チャネル
    情報に対応する前記メモリの記憶領域にアクセス制御す
    ることを特徴とする画像処理コントローラ。