JP2001273041A - レギュレータのトリミング回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来のレギュレータトリミング回路ではザッ
ピングしないときのレギュレータ出力電圧の初期設定電
位を必要とするレギュレータ出力電圧に合わせていたの
で、レギュレータ出力電圧が高い方向に許容値を越えた
ときと、低い方向に許容値を越えたきとの両方に対して
ザッピングするため、多くのザッピングパッド、ザッピ
ング抵抗及びザッピングダイオードを必要とした。 【解決手段】本発明はバンドギャップ回路１２に接続さ
れたザッピング抵抗アース間にバイアス抵抗Ｒｇを接続
し、ザッピングしないときのレギュレータ出力電圧の初
期設定電位を必要とするレギュレータ出力電圧より高い
電圧又は低い電圧のいずれかに設定することを特徴とす
るレギュレータのトリミング回路である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はザッピングパッド数
を少なくしたレギュレータのトリミング回路に関する。

【０００２】

【従来の技術】一般にレギュレータ回路は製造過程での
バラツキのため、レギュレータ出力電圧に許容値以上の
バラツキを生じた。そのためレギュレータ出力電圧の変
動を検出するバンドギャップ回路のトランジスタのベー
スに接続された複数の抵抗を選択的にダイオードでショ
ートし前記レギュレータ出力電圧を調整するいわゆるザ
ッツピングが行われていた。

【０００３】図２に示すように、１は抵抗Ｒ１、ダイオ
ードＤ１、Ｄ２及び第１、第２トランジスタＱ３、Ｑ４
よりなる起動回路、２は第３、第４トランジスタＱ５、
Ｑ６を有する制御回路、３は第５、第６、第７トランジ
スタＱ７、Ｑ９、Ｑ１０及び抵抗Ｒ３、Ｒ４よりなるバ
ンドキャップ回路である。

【０００４】今電圧源電圧Ｖａが加わると第１トランジ
スタＱ３が動作し第３トランジスタＱ５も動作され、出
力トランジスタＱ１１を制御してレギュレータ出力端子
Ａに一定のレギュレータ出力電圧Ｖｇが得られるように
している。

【０００５】即ち、電圧源電圧Ｖａが高くなると、起動
回路１の第１、第２トランジスタＱ３、Ｑ４のベース電
位が高くなり、第１、第２トランジスタＱ３、Ｑ４のエ
ミッタ・コレクタのインピーダンスが低下し、第１、第
２トランジスタＱ３、Ｑ４とミラー接続された第３トラ
ンジスタＱ５のベースが低下し、該第３トランジスタＱ
５のコレクタ・ベース電位を低下するので、出力トラン
ジスタＱ１１のベース電位も低下しコレクタ・エミッタ
間のインピダンスを高めるので、前記レギュレータ出力
端子Ａのレギュレータ出力電圧Ｖｇは電圧源電圧Ｖａが
高くなっても一定になる。

【０００６】逆に電圧源電圧Ｖａが低くなると、起動回
路１の第１、第２トランジスタＱ３、Ｑ４のベース電位
が低くなり、第１、第２トランジスタＱ３、Ｑ４のエミ
ッタ・コレクタのインピーダンスが上昇し、第１、第２
トランジスタＱ３、Ｑ４とミラー接続された第３トラン
ジスタＱ５のベースが上昇し、該第３トランジスタＱ５
のコレクタ・ベース電位を上昇するので、出力トランジ
スタＱ１１のベース電位も上昇しコレクタ・エミッタ間
のインピダンスを低めるので、前記レギュレータ出力端
子Ａのレギュレータ出力電圧Ｖｇは電圧源電圧Ｖａが低
くなっても一定になる。

【０００７】ところでレギュレータ出力端子Ａのレギュ
レータ出力電圧Ｖｇは電圧源電圧Ｖａに対して一定にし
ても、出力負荷変動によって変動する。しかし前記レギ
ュレータ出力端子Ａのレギュレータ出力電圧Ｖｇが変動
したときは、バンドギャップ回路２で調整しレギュレー
タ出力電圧Ｖｇを一定にする。

【０００８】今レギュレータ出力電圧Ｖｇが低くなる
と、第６、第７トランジスタＱ９、Ｑ１０のベース電位
が下がり、第４トランジスタＱ６のベース電位が上が
り、第４トランジスタＱ６のエミッタ及び第３トランジ
スタＱ５のベース電位が上昇する。その結果出力トラン
ジスタＱ１１のエミッタ電位が上がりレギュレータ出力
電圧Ｖｇを一定にしている。

【０００９】逆にレギュレータ出力電圧Ｖｇが上がった
とする。この場合、第６、第７トランジスタＱ９、Ｑ１
０のベース電位が上がり、第４トランジスタＱ６のベー
ス電位が下がり、第４トランジスタＱ６のエミッタ及び
第３トランジスタＱ５のベース電位が低下するため、出
力トランジスタＱ１１のエミッタ電位が下がりレギュレ
ータ出力電圧Ｖｇを一定にしている。

【００１０】上述のようにしてレギュレータ出力電圧Ｖ
ｇを一定にしているが、本回路を集積回路で量産化した
とき製造工程のバラツキでがあるため、前記レギュレー
タ出力電圧は１.５Ｖ±３％程度のバラツキ幅となって
しまう。しかし前記レギュレータ出力電圧Ｖｇのバラツ
キ幅を±１％以内に押さえる必要がある。

【００１１】図４に示すように、従来は設計中心Ｂ点を
レギュレータ出力電圧の必要とする１.５Ｖに設定し、
例えば調整段階で１.５Ｖ＋１％を越える場合は、ザッ
ピングパッドＰ１、Ｐ２、Ｐ３の何れかに電圧を加えダ
イオードＤ１、Ｄ２、Ｄ３の何れかショートし、第６ト
ランジスタＱ１０のベースに接続された抵抗Ｒａ、Ｒ
ｂ、Ｒｃを選択的にショートする所謂ザッピングを行
い、レギュレータ出力電圧が１.５Ｖ＋１％を越えない
ようにしている。

【００１２】逆に調整段階で１.５Ｖ−１％を越える場
合は、ザッピングパッドＰ４、Ｐ５、Ｐ６の何れかに電
圧を加えダイオードＤ４、Ｄ５、Ｄ６の何れかショート
し、トランジスタＱ１０のベースに接続された抵抗Ｒ
ｄ、Ｒｅ、Ｒｆを選択的にショートし、レギュレータ出
力電圧が１.５Ｖ−１％を越えないようにしている。

【００１３】

【発明が解決しようとする課題】従来のレギュレータト
リミング回路ではザッピングしないときのレギュレータ
出力電圧の初期設定電位を必要とするレギュレータ出力
電圧に合わせていたので、レギュレータ出力電圧が高い
方向に許容値を越えたときと、低い方向に許容値を越え
たきとの両方に対してザッピングするため、多くのザッ
ピングパッド及びザッピングダイオードあるいはザッピ
ング抵抗を必要とし、集積回路のチップ面積が大きくな
った。

【００１４】

【課題を解決するための手段】本発明はバンドギャップ
回路に接続されたザッピング抵抗とアース間にバイアス
抵抗Ｒｇを接続し、ザッピングしないときのレギュレー
タ出力電圧の初期設定電位を必要とするレギュレータ出
力電圧より高い電圧又は低い電圧のいずれかに設定しザ
ッピングパッドを少なくしたレギュレータのトリミング
回路である。

【００１５】

【発明の実施の形態】図１に従って本発明の実施形態を
説明する。尚、図２の従来と同じ構成部分は同じ記号を
付して説明する。

【００１６】１０は起動回路で、ベースが抵抗Ｒ１を介
して電圧源電圧Ｖａ加えられると共に、ダイオードＤ
１、Ｄ２でアースされた第１トランジスタＱ３を有す
る。前記第１トランジスタＱ３のコレクタにはベース・
コレクタが接続されたトランジスタＱ１が接続され、ま
た第１トランジスタＱ３のコレクタ・エミッタには第２
トランジスタＱ４のコレクタ・エミッタが接続されてお
り、且つ共通接続された第１トランジスタＱ３と第２ト
ランジスタＱ４のエミッタには抵抗Ｒ２が接続されてい
る。さらに第２トランジスタＱ４のベースはレギュレー
タ出力端子Ａに接続されている。

【００１７】１１は制御回路で、トランジスタＱ１のベ
ースにベースが接続されミラー回路をなすトランジスタ
Ｑ２と、該トランジスタＱ２にコレクタ・ベースが接続
された第３トランジスタＱ５と、該トランジスタＱ５の
エミッタとアース間にエミッタ・コレクタが接続された
第４トランジスタ６とよりなる。

【００１８】１２は第５、第６、第７、第８トランジス
タＱ７、Ｑ８、Ｑ９、Ｑ１０及び抵抗Ｒ３、Ｒ４よりな
るバンドキャップ回路で、前記第４トランジスタＱ６の
ベースは第５トランジスタＱ７のコレクタに接続され、
第６トランジスタＱ８はコレクタに接続されたベースが
前記第５トランジスタＱ7のベースに接続されると共
に、第８トランジスタＱ１０のコレクタに接続されミラ
ー回路を構成している。

【００１９】前記第８トランジスタＱ１０のエミッタは
抵抗Ｒ３を介して第７トランジスタＱ９のエミッタに接
続されると共に抵抗Ｒ4を経てアースされている。Ｒ
ａ、Ｒｂ、Ｒｃはレギュレータ出力端子Ａに直列接続さ
れたザッピング抵抗で、ザッピング抵抗Ｒｃの一端は前
記第７、第８トランジスタＱ９、Ｑ１０のベースに接続
され、さらにザッピング抵抗Ｒａ、Ｒｂ、Ｒｃには並列
にザッピングダイオードＤ１、Ｄ２、Ｄ３が接続されて
いる。

【００２０】前記ザッピングダイオードＤ１、Ｄ２、Ｄ
３にはザッピングパッドＰ１、Ｐ２、Ｐ３が接続されて
おり、前記ザッピングパッドＰ１、Ｐ２、Ｐ３に電圧を
加えるとザッピングダイオードＤ１、Ｄ２、Ｄ３がショ
ートして、ザッピング抵抗Ｒａ、Ｒｂ、Ｒｃを選択的に
ショートできるようにしている。

【００２１】図３に示すように、前記ザッピング抵抗Ｒ
ｃの一端とアース間にはバイアス抵抗Ｒｇを接続し、前
記バイアス抵抗Ｒｇの抵抗値を調整して，ザッピングし
ないときのレギュレータ出力電圧Ｖｇの初期設定電位を
該レギュレータ出力電圧Ｖｇが必要とするレギュレータ
電圧Ｖｇより高い中心Ｃ点にしている。

【００２２】一例を示すと、今必要とするレギュレータ
電圧Ｖｇを１．５Ｖとした場合、従来は初期設定電位を
１．５Ｖとしていたのを、本発明では前記初期設定電位
を１．５３０Ｖにしている。

【００２３】前記においてバイアス抵抗Ｒｇの抵抗値を
調整して，ザッピングしないときのレギュレータ出力電
圧Ｖｇの初期設定電位を該レギュレータ出力電圧Ｖｇが
必要とするレギュレータ電圧Ｖｇより高い中心Ｃ点にす
る代わりに、ザッピングしないときのレギュレータ出力
電圧Ｖｇの初期設定電位を該レギュレータ出力電圧Ｖｇ
が必要とするレギュレータ電圧Ｖｇより低い中心点にし
てもよい。

【００２４】上記回路において、従来と同様に、電圧源
電圧Ｖａが高くなると、起動回路１の第１、第２トラン
ジスタＱ３、Ｑ４のベース電位が高くなり、第１、第２
トランジスタＱ３、Ｑ４のエミッタ・コレクタのインピ
ーダンスが低下し、それにより第３トランジスタＱ５の
コレクタ・ベース電位が低下するので、出力トランジス
タＱ１１のベース電位も低下しコレクタ・エミッタ間の
インピダンスを高めるので、レギュレータ出力端子Ａの
レギュレータ出力電圧Ｖｇは電圧源電圧Ｖａが高くなっ
ても一定になる。

【００２５】電圧源電圧Ｖａが低くなると、起動回路１
の第１、第２トランジスタＱ３、Ｑ４のベース電位が低
くなり、第１、第２トランジスタＱ３、Ｑ４のエミッタ
・コレクタのインピーダンスが上昇し、それにより第３
トランジスタＱ５のコレクタ・ベース電位が上昇するの
で、出力トランジスタＱ１１のベース電位も上昇しコレ
クタ・エミッタ間のインピダンスを低めるので、レギュ
レータ出力端子Ａのレギュレータ出力電圧Ｖｇは電圧源
電圧Ｖａが低くなっても一定になる。

【００２６】実際に電圧源電圧Ｖａが３Ｖ〜１４Ｖの間
変化してもレギュレータ出力電圧Ｖｇは常に１．５Ｖと
なる。

【００２７】前記レギュレータ出力端子Ａのレギュレー
タ出力電圧Ｖｇは出力負荷変動によっても変動するが、
前記レギュレータ出力端子Ａのレギュレータ出力電圧Ｖ
ｇが変動したときは、バンドギャップ回路２で調整しレ
ギュレータ出力電圧Ｖｇを一定にする。

【００２８】今レギュレータ出力電圧Ｖｇが下がったと
すると、第７、第８トランジスタＱ９、Ｑ１０のベース
電位が下がり、第４トランジスタＱ６のベース電位が上
がり、第４トランジスタＱ６のエミッタ及び第３トラン
ジスタＱ５のベース電位が上昇する。そのため出力トラ
ンジスタＱ１１のエミッタ電位が上がりレギュレータ出
力電圧Ｖｇを一定にする。

【００２９】逆にレギュレータ出力電圧Ｖｇが上がった
とすると、第７、第８トランジスタＱ９、Ｑ１０のベー
ス電位が上がり、第４トランジスタＱ６のベース電位が
下がり、第４トランジスタＱ６のエミッタ及び第３トラ
ンジスタＱ５のベース電位が低下する。そのため出力ト
ランジスタＱ１１のエミッタ電位が下がりレギュレータ
出力電圧Ｖｇは一定にする。

【００３０】ところで前記回路を製造し調整する段階
で、レギュレータ出力電圧が必要とする１．５Ｖ±１％
以上超えていることが検出されたとき、前記ザッピング
パッドＰ１、Ｐ２、Ｐ３の何れかに電圧を加え、第７、
第８トランジスタＱ９、Ｑ１０のベースのザッピング抵
抗Ｒａ、Ｒｂ、Ｒｃに接続されたザッピングダイオード
Ｄ１、Ｄ２、Ｄ３の何れかに電圧を加え、これらザッピ
ングダイオードＤ１、Ｄ２、Ｄ３をショートし前記ザッ
ピング抵抗Ｒａ、Ｒｂ、Ｒｃを選択的にショートしザッ
ピングを行い、レギュレータ出力電圧が１.５Ｖ±１％
を越えない。従って、ザッピングパッドＰ４、Ｐ５、Ｐ
６、ザッピングダイオードＤ４、Ｄ５、Ｄ６及びザッピ
ング抵抗Ｒｃ、Ｒｄ、Ｒｅを省略できる。

【００３１】

【発明の効果】本発明のレギュレータのトリミング回路
はバンドギャップ回路に接続されたザッピング抵抗とア
ース間にバイアス抵抗Ｒｇを接続し、ザッピングしない
ときのレギュレータ出力電圧の初期設定電位を必要とす
るレギュレータ出力電圧より高い電圧又は低い電圧のい
ずれかに設定し、ザッピングする以前のレギュレータ出
力電圧の許容値がプラス方向又はマイナス方向のいずれ
か一方向にずれるようにしたので、集積回路のチップ面
積を占める割合が大きいザッピングパッド及びザッピン
グ抵抗とザッピングダイオードを少なくでき、チップ面
積を小さくできる。

【図面の簡単な説明】

【図１】本発明のレギュレータのトリミング回路の回路
図である。

【図２】従来のレギュレータのトリミング回路の回路図
である。

【図３】本発明のレギュレータ電圧の初期値設定を説明
する波形図である。

【図４】従来のレギュレータ電圧の初期値設定を説明す
る波形図である。

【符号の説明】

１０ 起動回路 １１ 制御回路 １２ バンドギャップ回路 Ｑ３ 第１トランジスタ Ｑ４ 第２トランジスタ Ｑ５ 第３トランジスタ Ｑ６ 第４トランジスタ Ｑ７ 第５トランジスタ Ｑ８ 第６トランジスタ Ｑ９ 第７トランジスタ Ｑ１０ 第８トランジスタ Ｑ１１ 出力トランジスタ Ｐ１、Ｐ２、Ｐ３ ザッピングパッド Ｄ１、Ｄ２、Ｄ３ ザッピングダイオード Ｒａ、Ｒｂ、Ｒｃ ザッピング抵抗

Claims (2)

【特許請求の範囲】
1. 【請求項１】ベースに抵抗とダイオードが接続されたト
   ランジスタよりなる起動回路と、電圧源とレギュレータ
   出力端子間に接続された出力トランジスタと、前記電圧
   源の電圧変動を検出し前記出力トランジスタを制御する
   制御回路と、レギュレータ出力端子に接続されザッピン
   グパッドに加えられる電圧で選択的にショートされるザ
   ッピングダイオードと該ザッピングダイオードがショー
   トすることによりショートされザッピングするザッピン
   グ抵抗を有するバンドギャップ回路と、前記ザッピング
   抵抗とアース間に接続されたバイアス抵抗とよりなり、
   ザッピングしないときのレギュレータ出力電圧の初期設
   定電位を必要とするレギュレータ出力電圧より高い電圧
   又は低い電圧のいずれかに設定することを特徴とするレ
   ギュレータのトリミング回路。
2. 【請求項２】ベースが抵抗Ｒ1を介して電圧源に接続さ
   れると共にダイオードＤ１、Ｄ２を介してアースされた
   第１トランジスタＱ3、該第１トランジスタＱ３のコレ
   クタ・エミッタにコレクタ・エミッタが接続されベース
   がレギュレータ出力端子Ａに接続された第２トランジス
   タＱ4とよりなる起動回路１０と、該起動回路１０の電
   位変動を検出する第３トランジスタＱ５を有する制御回
   路１１と、電圧源とレギュレータ出力端子Ａ間に接続さ
   れ前記第３トランジスタＱ５で検出された電圧にて制御
   される出力トランジスタＱ１１と、レギュレータ出力端
   子Ａとアース間に直列接続されたザッピング抵抗Ｒａ、
   Ｒｂ、Ｒｃとバイアス抵抗Ｒｇ、ザッピングパッドＰ
   １、Ｐ２、Ｐ３に加えられる電圧にてショートされ前記
   ザッピング抵抗Ｒａ、Ｒｂ、Ｒｃを選択的にショートす
   るザッピングダイオードＤ１、Ｄ２、Ｄ３、ベースが前
   記ザッピング抵抗Ｒａ、Ｒｂ、Ｒｃとバイアス抵抗の接
   続点に接続されレギュレータ出力端子Ａの電圧変動を検
   出し制御回路１１に加える第６及び第７トランジスタＱ
   ９、Ｑ１０とよりなるバンドギャップ回路１２とを備
   え、ザッピングしないときのレギュレータ出力電圧の初
   期設定電位を必要とするレギュレータ出力電圧Ｖｇより
   高い電圧又は低い電圧のいずれかに設定することを特徴
   とするレギュレータのトリミング回路。